KR100524812B1 - 불화아르곤 전사법을 이용한 비트라인 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000000206 photolithography Methods 0.000 title description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 40
- 229920000642 polymer Polymers 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 16
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000010894 electron beam technology Methods 0.000 claims abstract description 6
- 239000007789 gas Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 불화아르곤 전사법을 이용한 비트라인 형성 방법에 관한 것이다. 본 발명은, 비트라인 형성시 ArF 전사법을 이용하여 PR 패턴을 형성한 후 전자빔 조사 등을 이용하여 PR 패턴을 경화시켜 식각 내성을 향상시킨 후 PR 패턴 상에 일정 두께의 폴리머를 형성시켜 PR 패턴을 보호함으로써, PR 패턴의 변형을 방지하여 좁은 패턴을 형성할 수 있는 ArF 전사법을 이용한 비트라인 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 비트라인 콘택 플러그를 형성하는 제1단계; 상기 비트라인 콘택 플러그 상에 층간절연막과 불화아르곤 전사법을 이용한 포토레지스트 패턴을 차례로 형성하는 제2단계; 상기 포토레지스트 패턴 표면을 경화시키는 제3단계; 상기 경화된 포토레지스트 패턴 상에 가스를 이용하여 일정 두께의 폴리머를 형성하는 제4단계; 상기 폴리머가 형성된 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 선택적으로 식각하여 상기 콘택 플러그 표면을 노출시키는 콘택홀을 형성하는 제5단계; 및 상기 콘택홀에 콘택된 비트라인을 형성하는 제6단계를 포함하여 이루어지는 불화아르곤 전사법을 이용한 비트라인 형성 방법을 제공한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로 특히, ArF 포토레지스트를 이용한 비트라인(Bitline) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 전사법(Photo lithography) 공정의 오정렬(Mis-alignment) 마진 감소로 인해 직접 콘택(Direct contact) 방식에 의해서는 효과적으로 액티브 오픈 영역(Active open area)을 확보하는데 어려움이 있다. 이를 개선하기 위해 이종의 절연막질간 예컨대, 산화막과 질화막등의 식각선택비 차이를 이용하는 자기 정렬 콘택(Self Align Contact;이하 SAC라 함) 공정 방법이 개발되었다.
한편, 반도체 소자의 진전을 지지해 온 미세 가공 기술은 광 전사법 기술이다. 즉, 이 기술의 해상력 향상이 반도체 소자의 고집적화의 장래를 맞고 있다고 해도 과언은 아니다
그러나, 디자인 룰의 감소에 따라 기존에 사용하던 KrF 포토레지스트(Photo Resist; 이하 PR이라 함)로는 해상도의 한계에 부딪히게 되어 이를 보완하기 위해 최근 ArF PR을 사용하고자 하는 일련의 연구가 진행되고 있다.
통상적인 비트라인 형성 공정은 설명하면, 도전층 패턴 즉, 게이트 전극 사이에 SAC 공정을 이용하여 콘택홀을 형성하고 콘택홀 내부에 폴리실리콘 플러그를 증착 및 에치 백(Etch back) 공정을 실시한 다음, 절연막을 증착하고 폴리시리콘 플러그 배선과 비트라인간의 통전을 위한 비트라인 콘택 공정을 실시한다.
비트라인 콘택 공정시 일반적인 콘택홀 형성 공정에 의해 공정을 진행할 경우 전사법(Lithigraphy)의 한계에 의해 ArF를 이용한 전사법을 이용하더라도 0.1㎛ 이하의 콘택홀을 형성하는 것은 한계로 여겨진다.
도 1은 상기한 바와 같은 문제점을 도시한 사진으로, 종래의 ArF 전사법을 이용한 콘택 형성시 식각 단계가 진행됨에 따라 콘택홀 모양이 매우 불규칙하게 되는 과정을 도시한다.
도 1을 참조하면, 활성층(1)이 형성되어 있고, 활성층(1)과 교차하는 방향으로 워드라인(3)이 형성되어 있으며, 워드라인(3)에 교차 중첩되며 활성층과 오버랩되는 비트라인(2) 형성되어 있다. 비트라인(2)은 비트라인 콘택(4)을 통해 활성층에 통전되어 있다.
한편, 이러한 문제점을 해결하기 위해 PR 패턴 형성 후 리플로우를 실시하여 콘택 형성 예정 영역보다 작은 콘택을 형성하는 방법을 시도하고 있는 바, 포토레지스트 패턴 임계치수(Develop Inspection Critical Dimention; 이하 DiCD라 함)의 감쇠 정도를 통해 DICD의 향상은 도모할 수는 있으나, 리플로우에 따른 PR 두께의 감소에 따라 재현성이 떨어지며, ArF PR을 사용하더라도 90㎚ 정도가 한계이다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 비트라인 형성시 ArF 전사법을 이용하여 PR 패턴을 형성한 후 전자빔 조사 등을 이용하여 PR 패턴을 경화시켜 식각 내성을 향상시킨 후 PR 패턴 상에 일정 두께의 폴리머를 형성시켜 PR 패턴을 보호함으로써, PR 패턴의 변형을 방지하여 좁은 패턴을 형성할 수 있는 ArF 전사법을 이용한 비트라인 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 소정 공정이 완료된 기판 상에 비트라인 콘택 플러그를 형성하는 제1단계; 상기 비트라인 콘택 플러그 상에 층간절연막과 불화아르곤 전사법을 이용한 포토레지스트 패턴을 차례로 형성하는 제2단계; 상기 포토레지스트 패턴 표면을 경화시키는 제3단계; 상기 경화된 포토레지스트 패턴 상에 가스를 이용하여 일정 두께의 폴리머를 형성하는 제4단계; 상기 폴리머가 형성된 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 선택적으로 식각하여 상기 콘택 플러그 표면을 노출시키는 콘택홀을 형성하는 제5단계; 및 상기 콘택홀에 콘택된 비트라인을 형성하는 제6단계를 포함하여 이루어지는 불화아르곤 전사법을 이용한 비트라인 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 2a 내지 도 2e를 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 ArF 전사법을 이용한 비트라인 형성 공정을 도시한 단면도이다.
먼저 도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(10) 상에 소스/드레인 등의 활성층(11)을 형성한 후, 층간절연막(12)을 형성한 다음, 층간절연막(12)을 선택적으로 식각하여 활성층(11)에 콘택되는 비트라인 콘택 플러그(13)를 형성한 후, 평탄화 공정을 실시한다. 이어서, 결과물 상부에 층간절연막(14)을 형성한다.
여기서, 비트라인 콘택 플러그(13)는, 단결정 폴리실리콘(SEG: Selective epitaxy growth) 또는 다결정 폴리실리콘(tube polysilicon) 등을 이용하며, 층간절연막(12, 14)은 APL(Advanced Planarization Layer) 산화막, BPSG(Boro Phospho Silicate Glass), SOG(Spin On Glass), HDP(High Density Plasma) 산화막 또는 질화막 등을 이용한다.
다음으로 도 2b에 도시된 바와 같이, 비트라인 콘택 플러그(13) 상에 PR을 도포한 후, ArF 전사법을 이용하여 PR 패턴(15)을 형성한 후, PR 패턴(15)의 표면을 경화시켜 식각 내성을 향상시킨다.
여기서, PR은 아트릴레이드(Acrylate) 또는 COMA(CycloOlefin-maleic Anhydride)를 이용하며, 경화시, Ar 이온주입 또는 전자빔 주사 등을 이용한다. 한편, 전자빔 주사시 PR 패턴(15)의 수축에 따른 패턴 변형을 초래할 수 있으므로 적절한 에너지를 이용하는 바, 400 uC/㎤ ∼ 3000 uC/㎤ 범위로 한다.
다음으로 도 2c에 도시된 바와 같이, PR 패턴(15) 상에 일정 두께의 폴리머(16)를 형성한다.
구체적으로, 5 SCCM 내지 20 SCCM의 C4F6, 5 SCCM 내지 20 SCCM의 C4F8, 5 SCCM 내지 20 SCCM의 CH2F2, 100 SCCM 내지 1000 SCCM의 Ar 또는 이들의 혼합 가스를 이용하여 50Å 내지 500Å의 두께가 되도록 한다. 이 때, 25℃ 내지 80℃의 온도와 10 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워 하에서 10초 내지 60초 동안 실시하며, 이렇게 생성된 폴리머(16)는 탄소와 불소, 수소기체가 함유된 것을 특징으로 하며 식각시 PR 패턴(15)을 보호하여 재현성을 높여주며, 그 두께 증가분만큼 좁은 콘택 영역 형성을 할 수 있도록 한다.
다음으로 도 2d에 도시된 바와 같이, PR 패턴(15)을 마스크로하여 층간절연막(14)을 선택적으로 식각하여 콘택 플러그(13) 표면을 노출시키는 콘택홀(17)을 형성한 후, 폴리머(16) 및 PR 패턴(15)을 제거한다.
다음으로 도 2e에 도시된 바와 같이, 콘택홀(17)에 콘택되는 비트라인(18)을 형성한다. 여기서 비트라인(18)은, W, Ti 또는 Co 등을 이용한다.
여기서, 비트라인(18)은 플러그(13)와의 접촉 계면에 배리어막(도시하지 않음)을 갖는 바, 배리어막(도시하지 않음)은 화학기상 증착법(CVD) 또는 물리기상 증착법(PVD)에 의한 Ti, TiN 또는 이들이 적층된 것을 이용한다.
상기한 바와 같이 이루어지는 본 발명은, ArF PR을 이용한 비트라인 형성시, ArF를 리플로우 시킨 후 그 상부에 폴리머를 형성함으로써, 좁은 패턴을 형성할 수 있으며, 재현성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 불화아르곤 전사법에 의해 형성된 포토레지스트 패턴 상에 폴리머를 형성함으로써, 포토레지스트 패턴의 변형을 방지하며 좁은 패턴 형성과 재현성을 향상시킬 수 있도록 하여, 긍극적으로 소자의 집적도를 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
도 1은 종래의 ArF 전사법을 이용한 콘택 형성시 식각 단계가 진행됨에 따라 콘택홀 모양이 매우 불규칙하게 되는 과정을 도시한 사진,
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 ArF 전사법을 이용한 비트라인 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판
11 : 활성층
12, 14 : 층간절연막
13 : 비트라인 콘택 플러그
18 : 비트라인
Claims (9)
- 소정 공정이 완료된 기판 상에 비트라인 콘택 플러그를 형성하는 제1단계;상기 비트라인 콘택 플러그 상에 층간절연막과 불화아르곤 전사법을 이용한 포토레지스트 패턴을 차례로 형성하는 제2단계;상기 포토레지스트 패턴 표면을 경화시키는 제3단계;상기 경화된 포토레지스트 패턴 상에 가스를 이용하여 일정 두께의 폴리머를 형성하는 제4단계;상기 폴리머가 형성된 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 선택적으로 식각하여 상기 콘택 플러그 표면을 노출시키는 콘택홀을 형성하는 제5단계; 및상기 콘택홀에 콘택된 비트라인을 형성하는 제6단계를 포함하여 이루어지는 불화아르곤 전사법을 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 제4단계의 폴리머 형성시, 5 SCCM 내지 20 SCCM의 C4F6, 5 SCCM 내지 20 SCCM의 C4F8, 5 SCCM 내지 20 SCCM의 CH2F2 또는 100 SCCM 내지 1000 SCCM의 Ar중 적어도 하나의 가스를 이용하는 것을 특징으로 하는 불화아르곤 전사법을 이용한 비트라인 형성 방법.
- 제 2 항에 있어서,상기 제4단계의 폴리머 형성은, 25℃ 내지 80℃의 온도와 10 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워 하에서 10초 내지 60초 동안 실시하는 것을 특징으로 하는 불화아르곤 전사법을 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 폴리머는, 50Å 내지 500Å의 두께인 것을 특징으로 하는 불화아르곤 전사법을 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 폴리머는, 탄소, 불소, 수소기체가 함유된 것을 특징으로 것을 특징으로 하는 불화아르곤 전사법을 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 비트라인 콘택 플러그는,단결정 폴리실리콘(SEG: Selective epitaxy growth) 또는 다결정 폴리실리콘(tube polysilicon)인 것을 특징으로 하는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 비트라인은,W, Ti 또는 Co 중 어느 하나인 것을 특징으로 하는 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법.
- 제 1 항에 있어서,상기 제3단계의 경화는, 전자빔 주사 또는 Ar 이온주입 중 어느 하나를 이용하는 것을 특징으로 하는 불화아르곤 전사법을 이용한 비트라인 형성 방법.
- 제 8 항에 있어서,상기 전자빔은, 400 uC/㎤ 내지 3000 uC/㎤의 에너지 세기인 것을 특징으로 하는 불화아르곤 전사법을 이용한 비트라인 형성 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037411A KR100524812B1 (ko) | 2001-06-28 | 2001-06-28 | 불화아르곤 전사법을 이용한 비트라인 형성 방법 |
| US10/166,421 US7125496B2 (en) | 2001-06-28 | 2002-06-10 | Etching method using photoresist etch barrier |
| DE10225925A DE10225925B4 (de) | 2001-06-28 | 2002-06-11 | Ätzverfahren unter Verwendung einer Photolack-Ätzbarriere |
| JP2002184629A JP4389242B2 (ja) | 2001-06-28 | 2002-06-25 | フォトレジストパターンをマスクに利用するエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037411A KR100524812B1 (ko) | 2001-06-28 | 2001-06-28 | 불화아르곤 전사법을 이용한 비트라인 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030001081A KR20030001081A (ko) | 2003-01-06 |
| KR100524812B1 true KR100524812B1 (ko) | 2005-11-02 |
Family
ID=27711737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0037411A KR100524812B1 (ko) | 2001-06-28 | 2001-06-28 | 불화아르곤 전사법을 이용한 비트라인 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100524812B1 (ko) |
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2001
- 2001-06-28 KR KR10-2001-0037411A patent/KR100524812B1/ko not_active IP Right Cessation
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|---|---|
| KR20030001081A (ko) | 2003-01-06 |
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