JPH10241360A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10241360A JPH10241360A JP9039252A JP3925297A JPH10241360A JP H10241360 A JPH10241360 A JP H10241360A JP 9039252 A JP9039252 A JP 9039252A JP 3925297 A JP3925297 A JP 3925297A JP H10241360 A JPH10241360 A JP H10241360A
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- signal
- write
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- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
Abstract
(57)【要約】
【課題】 同一のアドレスに連続して読み出しと書き込
みとを行う場合の動作速度を向上し、さらに消費電力を
低減する。 【解決手段】 Ａ１、Ｂ１、Ｄ１は動作モード判定であ
る。Ａ２〜Ａ４は読み出しアクセス動作である。Ｂ２及
びＢ３は書き込みアクセス動作である。なお実質的に、
Ｂ２はＡ２と同じであり、Ｄ２はＢ３と同じである。同
一アドレスのメモリセルに対して、読み出しアクセスと
書き込みアクセスとを順に行う場合、従来例では図示さ
れる如く２サイクル必要であった。本発明では書き込み
アクセスのＤ２を並行することができ、１サイクルで行
うことができる。
みとを行う場合の動作速度を向上し、さらに消費電力を
低減する。 【解決手段】 Ａ１、Ｂ１、Ｄ１は動作モード判定であ
る。Ａ２〜Ａ４は読み出しアクセス動作である。Ｂ２及
びＢ３は書き込みアクセス動作である。なお実質的に、
Ｂ２はＡ２と同じであり、Ｄ２はＢ３と同じである。同
一アドレスのメモリセルに対して、読み出しアクセスと
書き込みアクセスとを順に行う場合、従来例では図示さ
れる如く２サイクル必要であった。本発明では書き込み
アクセスのＤ２を並行することができ、１サイクルで行
うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期してメモリセルに対してアクセスする半導体記憶装置
に係り、特に、同一のアドレスに連続して読み出しと書
き込みとを行う場合の動作速度を向上し、さらに消費電
力を低減することができる半導体記憶装置に関する。
期してメモリセルに対してアクセスする半導体記憶装置
に係り、特に、同一のアドレスに連続して読み出しと書
き込みとを行う場合の動作速度を向上し、さらに消費電
力を低減することができる半導体記憶装置に関する。
【０００２】
【従来の技術】高速なデータアクセスを実現するため
に、クロック同期型の、ランダムアクセス可能な半導体
記憶装置（random access memory：以降ＲＡＭと称す
る）において、様々な技術が注目されている。高速ペー
ジモードや、バーストモード等の、高速データ転送モー
ドも設けられている。
に、クロック同期型の、ランダムアクセス可能な半導体
記憶装置（random access memory：以降ＲＡＭと称す
る）において、様々な技術が注目されている。高速ペー
ジモードや、バーストモード等の、高速データ転送モー
ドも設けられている。
【０００３】ここで図１は、第１従来例のＲＡＭの動作
を示すタイムチャートである。
を示すタイムチャートである。
【０００４】このＲＡＭはクロック信号ＣＬＫの立ち上
がりで書き込み信号ＷＥ＊及びアドレス信号ＡＤＲを読
み込む。又書き込み信号ＷＥ＊がＬ状態でライトモード
である場合には、該立ち上がりで書き込みデータ信号Ｄ
Ｉの取り込みも行う。
がりで書き込み信号ＷＥ＊及びアドレス信号ＡＤＲを読
み込む。又書き込み信号ＷＥ＊がＬ状態でライトモード
である場合には、該立ち上がりで書き込みデータ信号Ｄ
Ｉの取り込みも行う。
【０００５】なお、ＲＡＳ＊やＣＡＳ＊やＷＥ＊の
“＊”は、その信号が負論理であることを示す。
“＊”は、その信号が負論理であることを示す。
【０００６】なお図１、又以下の説明のその他の図のタ
イムチャートにおいて、「無効」は、読み出しデータ信
号ＤＯが更新される過程で、論理状態が変化中であるこ
とを示す。又「有効」は、このような更新の後に、読み
出しデータ信号ＤＯが確定していることを示す。又ロウ
アドレスストローブ信号ＲＡＳ＊、カラムアドレススト
ローブ信号ＣＡＳ＊、書き込み信号ＷＥ＊、及びその他
ＲＡＭの入力信号や内部信号について、破線部分や斜線
部分はＲＡＭの動作において、Ｈ状態あるいはＬ状態の
いずれでもよく、論理状態が動作状態に影響を及ぼさな
いことを示す。又クロック信号ＣＬＫのタイムチャート
に付された番号は、タイムチャートを用いて行う説明の
便宜上の番号であり、例えば“０”はパルス０、“１”
はパルス１等と称するものとする。
イムチャートにおいて、「無効」は、読み出しデータ信
号ＤＯが更新される過程で、論理状態が変化中であるこ
とを示す。又「有効」は、このような更新の後に、読み
出しデータ信号ＤＯが確定していることを示す。又ロウ
アドレスストローブ信号ＲＡＳ＊、カラムアドレススト
ローブ信号ＣＡＳ＊、書き込み信号ＷＥ＊、及びその他
ＲＡＭの入力信号や内部信号について、破線部分や斜線
部分はＲＡＭの動作において、Ｈ状態あるいはＬ状態の
いずれでもよく、論理状態が動作状態に影響を及ぼさな
いことを示す。又クロック信号ＣＬＫのタイムチャート
に付された番号は、タイムチャートを用いて行う説明の
便宜上の番号であり、例えば“０”はパルス０、“１”
はパルス１等と称するものとする。
【０００７】ここで本従来例ではこの図１において、ク
ロック信号ＣＬＫのパルス１、３、５では、それぞれの
パルス立ち上がりの際、書き込み信号ＷＥ＊がＨ状態で
あってリードモードが設定され、読み出しアクセスがな
されている。又パルス２、４において、それぞれのパル
ス立ち上がりで書き込み信号ＷＥ＊のＬ状態が取り込ま
れてライトモードが設定され、書き込みアクセスが行わ
れる。
ロック信号ＣＬＫのパルス１、３、５では、それぞれの
パルス立ち上がりの際、書き込み信号ＷＥ＊がＨ状態で
あってリードモードが設定され、読み出しアクセスがな
されている。又パルス２、４において、それぞれのパル
ス立ち上がりで書き込み信号ＷＥ＊のＬ状態が取り込ま
れてライトモードが設定され、書き込みアクセスが行わ
れる。
【０００８】図２及び図３は第２従来例のＲＡＭの主要
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【０００９】本従来例は図２の構成に加え図３のコント
ロールブロック２０Ｂを有する。又図２に示すように本
第２従来例は、ロウデコーダ１２及びロウドライバＲＤ
によってロウアドレスＲＡに従ったロウ選択をし、カラ
ムデコーダ１４及びカラム選択回路ＤＳによってカラム
アドレスＣＡに基づいたカラム選択をし、図５にその詳
細が示されるメモリセルアレイ１０の該当するメモリセ
ルＭＣを選択する。なお図３の符号ＳＣＫはシステムク
ロックであり、該システムクロックより内部クロック信
号ＣＬＫを生成する。
ロールブロック２０Ｂを有する。又図２に示すように本
第２従来例は、ロウデコーダ１２及びロウドライバＲＤ
によってロウアドレスＲＡに従ったロウ選択をし、カラ
ムデコーダ１４及びカラム選択回路ＤＳによってカラム
アドレスＣＡに基づいたカラム選択をし、図５にその詳
細が示されるメモリセルアレイ１０の該当するメモリセ
ルＭＣを選択する。なお図３の符号ＳＣＫはシステムク
ロックであり、該システムクロックより内部クロック信
号ＣＬＫを生成する。
【００１０】選択されたメモリセルＭＣに対して読み出
しアクセスをする際には、内部回路が図６に示される一
般的なデータ読み出し回路４４が用いられる。一方書き
込みアクセスの際には、内部回路が図７に示される一般
的なデータ書き込み回路４６が用いられ、入力データラ
ッチ回路４８が用いられる。又これら読み出しアクセス
及び書き込みアクセスのいずれにおいても、ビット線の
プリチャージ及びイコライズを行うビット線イコライズ
回路１１と、図８に内部回路が示されるデータ線イコラ
イズ回路１５が用いられる。なお図５において符号ＳＡ
はセンスアンプである。
しアクセスをする際には、内部回路が図６に示される一
般的なデータ読み出し回路４４が用いられる。一方書き
込みアクセスの際には、内部回路が図７に示される一般
的なデータ書き込み回路４６が用いられ、入力データラ
ッチ回路４８が用いられる。又これら読み出しアクセス
及び書き込みアクセスのいずれにおいても、ビット線の
プリチャージ及びイコライズを行うビット線イコライズ
回路１１と、図８に内部回路が示されるデータ線イコラ
イズ回路１５が用いられる。なお図５において符号ＳＡ
はセンスアンプである。
【００１１】次に前述のコントロールブロック２０Ｂは
図４に示すように、動作制御回路２２Ｂと、クロックバ
ッファ２４と、アドレスバッファ２６と、カラムアドレ
スバッファ２７と、ロウアドレスバッファ２８とにより
構成される。更に上記の動作制御回路２２Ｂは、内部回
路構成の全体が図９に示される動作モード判定回路と、
図１３に示される読み出し制御回路と、図１５に示され
る書き込み制御回路とにより構成される。このような構
成によりコントロールブロック２０Ｂは図３において左
方より入力される各信号に基づいて、該図３の右方へ示
される各信号を生成し出力する。
図４に示すように、動作制御回路２２Ｂと、クロックバ
ッファ２４と、アドレスバッファ２６と、カラムアドレ
スバッファ２７と、ロウアドレスバッファ２８とにより
構成される。更に上記の動作制御回路２２Ｂは、内部回
路構成の全体が図９に示される動作モード判定回路と、
図１３に示される読み出し制御回路と、図１５に示され
る書き込み制御回路とにより構成される。このような構
成によりコントロールブロック２０Ｂは図３において左
方より入力される各信号に基づいて、該図３の右方へ示
される各信号を生成し出力する。
【００１２】ここで図９を用いて前述の動作モード判定
回路を説明すると、ロウアドレスストローブ信号ＲＡＳ
＊、カラムアドレスストローブ信号ＣＡＳ＊、及び書き
込み信号ＷＥ＊は、クロック信号ＣＬＫに同期してフリ
ップフロップＦＦ１０〜ＦＦ１２へ取り込まれる。又こ
のように取り込まれた各信号に応じて、論理ゲートＧ１
０、Ｇ１１、Ｇ１４、及び遅延回路Ｄ１１、Ｄ１２を用
いて、カラム選択信号ＣＳＥＬが生成される。又図１０
の真理値表に示すように、論理ゲートＧ１０及びＧ１２
を用いてリードモード信号ＲＥＡＤが生成され、論理ゲ
ートＧ１０及びＧ１３を用いてライトモード信号ＷＲＩ
ＴＥが生成される。
回路を説明すると、ロウアドレスストローブ信号ＲＡＳ
＊、カラムアドレスストローブ信号ＣＡＳ＊、及び書き
込み信号ＷＥ＊は、クロック信号ＣＬＫに同期してフリ
ップフロップＦＦ１０〜ＦＦ１２へ取り込まれる。又こ
のように取り込まれた各信号に応じて、論理ゲートＧ１
０、Ｇ１１、Ｇ１４、及び遅延回路Ｄ１１、Ｄ１２を用
いて、カラム選択信号ＣＳＥＬが生成される。又図１０
の真理値表に示すように、論理ゲートＧ１０及びＧ１２
を用いてリードモード信号ＲＥＡＤが生成され、論理ゲ
ートＧ１０及びＧ１３を用いてライトモード信号ＷＲＩ
ＴＥが生成される。
【００１３】この動作モード判定回路における信号生成
をタイムチャートを用いて説明すると、まずカラム選択
信号ＣＳＥＬについては図１１の通りである。この図１
１においてクロック信号ＣＬＫの立ち上がりで、Ｈ状態
のロウアドレスストローブ信号ＲＡＳ＊、及びＬ状態の
カラムアドレスストローブ信号ＣＡＳ＊がフリップフロ
ップＦＦ１０及びＦＦ１１に取り込まれると、内部信号
ＣＡＣが立ち上がる。又該内部信号ＣＡＣが立ち上がる
とクロック信号ＣＬＫがＨ状態であれば、論理ゲートＧ
１１が出力する内部信号ＣＡＣ１が立ち上がる。又該内
部信号ＣＡＣ１は遅延回路Ｄ１１及びＤ１２で順次遅延
され、内部信号ＣＡＣ２及びＣＡＣ３となる。これら内
部信号ＣＡＣ２及びＣＡＣ３の論理和によって論理ゲー
トＧ１４は、カラム選択信号ＣＳＥＬを生成する。
をタイムチャートを用いて説明すると、まずカラム選択
信号ＣＳＥＬについては図１１の通りである。この図１
１においてクロック信号ＣＬＫの立ち上がりで、Ｈ状態
のロウアドレスストローブ信号ＲＡＳ＊、及びＬ状態の
カラムアドレスストローブ信号ＣＡＳ＊がフリップフロ
ップＦＦ１０及びＦＦ１１に取り込まれると、内部信号
ＣＡＣが立ち上がる。又該内部信号ＣＡＣが立ち上がる
とクロック信号ＣＬＫがＨ状態であれば、論理ゲートＧ
１１が出力する内部信号ＣＡＣ１が立ち上がる。又該内
部信号ＣＡＣ１は遅延回路Ｄ１１及びＤ１２で順次遅延
され、内部信号ＣＡＣ２及びＣＡＣ３となる。これら内
部信号ＣＡＣ２及びＣＡＣ３の論理和によって論理ゲー
トＧ１４は、カラム選択信号ＣＳＥＬを生成する。
【００１４】なおこの図１１において、又以降に説明す
る各タイムチャートにおいて、時刻ＴＡからＴＢまでが
クロック信号ＣＬＫの１つのサイクルである。
る各タイムチャートにおいて、時刻ＴＡからＴＢまでが
クロック信号ＣＬＫの１つのサイクルである。
【００１５】次に図１２では動作モード判定回路におけ
る、クロック信号ＣＬＫ、ロウアドレスストローブ信号
ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊及び
内部信号ＣＡＣに対して、リードモードの際の動作と、
ライトモードの際の動作とが併記されている。
る、クロック信号ＣＬＫ、ロウアドレスストローブ信号
ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊及び
内部信号ＣＡＣに対して、リードモードの際の動作と、
ライトモードの際の動作とが併記されている。
【００１６】まずクロック信号ＣＬＫの立ち上がりでＨ
状態のロウアドレスストローブ信号ＲＡＳ＊、Ｌ状態の
カラムアドレスストローブ信号ＣＡＳ＊及びＨ状態の書
き込み信号ＷＥ＊がフリップフロップＦＦ１０〜ＦＦ１
２に取り込まれると、リードモード信号ＲＥＡＤが立ち
上がり、ライトモード信号ＷＲＩＴＥが立ち下がり、リ
ードモードが設定される。これによって読み出しアクセ
スが可能となる。
状態のロウアドレスストローブ信号ＲＡＳ＊、Ｌ状態の
カラムアドレスストローブ信号ＣＡＳ＊及びＨ状態の書
き込み信号ＷＥ＊がフリップフロップＦＦ１０〜ＦＦ１
２に取り込まれると、リードモード信号ＲＥＡＤが立ち
上がり、ライトモード信号ＷＲＩＴＥが立ち下がり、リ
ードモードが設定される。これによって読み出しアクセ
スが可能となる。
【００１７】次にクロック信号ＣＬＫの立ち上がりでＨ
状態のロウアドレスストローブ信号ＲＡＳ＊、Ｌ状態の
カラムアドレスストローブ信号ＣＡＳ＊、及びＬ状態の
書き込み信号ＷＥ＊がフリップフロップＦＦ１０〜ＦＦ
１２へ取り込まれると、リードモード信号ＲＥＡＤが立
ち下がりライトモード信号ＷＲＩＴＥが立ち上がり、ラ
イトモードが設定される。これによって書き込みアクセ
スが可能となる。
状態のロウアドレスストローブ信号ＲＡＳ＊、Ｌ状態の
カラムアドレスストローブ信号ＣＡＳ＊、及びＬ状態の
書き込み信号ＷＥ＊がフリップフロップＦＦ１０〜ＦＦ
１２へ取り込まれると、リードモード信号ＲＥＡＤが立
ち下がりライトモード信号ＷＲＩＴＥが立ち上がり、ラ
イトモードが設定される。これによって書き込みアクセ
スが可能となる。
【００１８】次に前述の読み出し制御回路について図１
３の回路図及び図１４のタイムチャートを用いて説明す
ると、クロック信号ＣＬＫの立ち上がりでＨ状態のロウ
アドレスストローブ信号ＲＡＳ＊、Ｌ状態のカラムアド
レスストローブ信号ＣＡＳ＊及びＨ状態の書き込み信号
ＷＥ＊が取り込まれてリードモード信号ＲＥＡＤが立ち
上がり、かつ、カラム選択信号ＣＳＥＬが立ち上がる
と、論理ゲートＧ２１の出力信号が立ち上がる。この後
に、該出力信号と、該出力信号を遅延回路Ｄ２１で遅延
させた信号とに基づいて、論理ゲートＧ２２が出力する
内部信号ＰＡＥが立ち上がる。更に該信号ＰＡＥに基づ
き、遅延回路Ｄ２２及びＤ２３及び論理ゲートＧ２３を
用いて内部信号ＤＯＴ＊が生成される。この読み出し制
御回路で生成される内部信号ＰＡＥ及びＤＯＴ＊は、前
記データ読み出し回路４４で用いられる。
３の回路図及び図１４のタイムチャートを用いて説明す
ると、クロック信号ＣＬＫの立ち上がりでＨ状態のロウ
アドレスストローブ信号ＲＡＳ＊、Ｌ状態のカラムアド
レスストローブ信号ＣＡＳ＊及びＨ状態の書き込み信号
ＷＥ＊が取り込まれてリードモード信号ＲＥＡＤが立ち
上がり、かつ、カラム選択信号ＣＳＥＬが立ち上がる
と、論理ゲートＧ２１の出力信号が立ち上がる。この後
に、該出力信号と、該出力信号を遅延回路Ｄ２１で遅延
させた信号とに基づいて、論理ゲートＧ２２が出力する
内部信号ＰＡＥが立ち上がる。更に該信号ＰＡＥに基づ
き、遅延回路Ｄ２２及びＤ２３及び論理ゲートＧ２３を
用いて内部信号ＤＯＴ＊が生成される。この読み出し制
御回路で生成される内部信号ＰＡＥ及びＤＯＴ＊は、前
記データ読み出し回路４４で用いられる。
【００１９】次に前述の書き込み制御回路について図１
５の回路図及び図１６のタイムチャートを用いて説明す
る。クロック信号ＣＬＫの立ち上がりでＨ状態のロウア
ドレスストローブ信号ＲＡＳ＊、Ｌ状態のカラムアドレ
スストローブ信号ＣＡＳ＊及びＬ状態の書き込み信号Ｗ
Ｅ＊が取り込まれてライトモードとなり、ライトモード
信号ＷＲＩＴＥが立ち上がり、かつカラム選択信号ＣＳ
ＥＬが立ち上がると、論理ゲートＧ３１の出力信号が立
ち上がる。論理ゲートＧ３２は、該出力信号と、該出力
信号を遅延回路Ｄ３１で遅延させた信号とに基づいて、
内部信号ＷＤＥ＊を生成する。該内部信号ＷＤＥ＊は前
記データ書き込み回路４６で用いられる。
５の回路図及び図１６のタイムチャートを用いて説明す
る。クロック信号ＣＬＫの立ち上がりでＨ状態のロウア
ドレスストローブ信号ＲＡＳ＊、Ｌ状態のカラムアドレ
スストローブ信号ＣＡＳ＊及びＬ状態の書き込み信号Ｗ
Ｅ＊が取り込まれてライトモードとなり、ライトモード
信号ＷＲＩＴＥが立ち上がり、かつカラム選択信号ＣＳ
ＥＬが立ち上がると、論理ゲートＧ３１の出力信号が立
ち上がる。論理ゲートＧ３２は、該出力信号と、該出力
信号を遅延回路Ｄ３１で遅延させた信号とに基づいて、
内部信号ＷＤＥ＊を生成する。該内部信号ＷＤＥ＊は前
記データ書き込み回路４６で用いられる。
【００２０】次に図１７及び図１８は本第２従来例のＲ
ＡＭの動作を示すタイムチャートである。
ＡＭの動作を示すタイムチャートである。
【００２１】この従来例は高速ページモードが設けられ
ている。又該従来例はまずロウアドレス信号ＡＤＸを取
り込んでロウアドレス選択を行ってからクロック信号Ｃ
ＬＫの２パルス目で、カラムアドレス信号ＡＤＹを取り
込んでカラムアドレス選択を行う。次に本従来例でクロ
ック信号ＣＬＫの立ち上がりの際、ロウアドレス読み込
みを行うか、リードモードを設定するか、ライトモード
を設定するかは、図１０に示すようにロウアドレススト
ローブ信号ＲＡＳ＊、カラムアドレスストローブ信号Ｃ
ＡＳ＊及び書き込み信号ＷＥ＊に従って決定される。
ている。又該従来例はまずロウアドレス信号ＡＤＸを取
り込んでロウアドレス選択を行ってからクロック信号Ｃ
ＬＫの２パルス目で、カラムアドレス信号ＡＤＹを取り
込んでカラムアドレス選択を行う。次に本従来例でクロ
ック信号ＣＬＫの立ち上がりの際、ロウアドレス読み込
みを行うか、リードモードを設定するか、ライトモード
を設定するかは、図１０に示すようにロウアドレススト
ローブ信号ＲＡＳ＊、カラムアドレスストローブ信号Ｃ
ＡＳ＊及び書き込み信号ＷＥ＊に従って決定される。
【００２２】例えばこれら図１７及び図１８において、
本従来例について具体的に説明すると、クロック信号Ｃ
ＬＫのパルス１からパルス９まで、同一ページのアドレ
スに対するアクセスとなっており、高速ページモードが
用いられている。
本従来例について具体的に説明すると、クロック信号Ｃ
ＬＫのパルス１からパルス９まで、同一ページのアドレ
スに対するアクセスとなっており、高速ページモードが
用いられている。
【００２３】まずパルス１においてロウアドレスが読み
込まれ、該パルス１、及び続くパルス２においてロウア
ドレス選択がなされる。
込まれ、該パルス１、及び続くパルス２においてロウア
ドレス選択がなされる。
【００２４】又パルス３、５、７及び９において、それ
ぞれのパルス立ち上がりでリードモードが設定され、読
み出しアクセスがなされる。この読み出しアクセスの際
には、クロック信号ＣＬＫの立ち上がりでリードモード
を設定すると共にカラムアドレス信号ＡＤＹの取り込み
も行われる。この後図中「無効」で示される如く、カラ
ムアドレス信号ＡＤＹに従ったメモリセルアクセスによ
って読み出しデータ信号ＤＯが変化してから、図中「有
効」で示される如く、読み出しデータ信号ＤＯが確定す
る。
ぞれのパルス立ち上がりでリードモードが設定され、読
み出しアクセスがなされる。この読み出しアクセスの際
には、クロック信号ＣＬＫの立ち上がりでリードモード
を設定すると共にカラムアドレス信号ＡＤＹの取り込み
も行われる。この後図中「無効」で示される如く、カラ
ムアドレス信号ＡＤＹに従ったメモリセルアクセスによ
って読み出しデータ信号ＤＯが変化してから、図中「有
効」で示される如く、読み出しデータ信号ＤＯが確定す
る。
【００２５】又パルス４、６、及び８においては、それ
ぞれのパルス立ち上がりでライトモードが設定され、書
き込みアクセスがなされる。この書き込みアクセスで
は、クロック信号ＣＬＫの立ち上がりで、ライトモード
が設定されると共に、カラムアドレス信号ＡＤＹが取り
込まれ、更に書き込みデータ信号ＤＩが取り込まれる。
取り込まれた書き込みデータ信号ＤＩはクロック信号Ｃ
ＬＫの１サイクル中に、カラムアドレス信号ＡＤＹで示
されるメモリセルに書き込まれる。
ぞれのパルス立ち上がりでライトモードが設定され、書
き込みアクセスがなされる。この書き込みアクセスで
は、クロック信号ＣＬＫの立ち上がりで、ライトモード
が設定されると共に、カラムアドレス信号ＡＤＹが取り
込まれ、更に書き込みデータ信号ＤＩが取り込まれる。
取り込まれた書き込みデータ信号ＤＩはクロック信号Ｃ
ＬＫの１サイクル中に、カラムアドレス信号ＡＤＹで示
されるメモリセルに書き込まれる。
【００２６】図１９は前述の第１従来例及び第２従来例
の構成要素動作を示すタイムチャートである。
の構成要素動作を示すタイムチャートである。
【００２７】この図１９において、「動作モード信号」
は、第１従来例の如くロウアドレス及びカラムアドレス
を区別せずクロック信号ＣＬＫの１つのサイクルでアド
レスを取り込むＲＡＭ（以降第１従来例型ＲＡＭと称す
る）において、リードモードあるいはライトモードを設
定するための信号である。あるいは第２従来例の如く、
クロック信号ＣＬＫの１つ以上のパルスのサイクルでロ
ウアドレスストローブ信号ＲＡＳ＊を取り込んでから、
別のクロック信号ＣＬＫのパルスのサイクルでカラムア
ドレスストローブ信号ＣＡＳ＊を読み込みながら読み出
しアクセスや書き込みアクセスを行うＲＡＭ（以降第２
従来例型ＲＡＭと称する）において、ロウアドレス読み
込み、リードモードあるいはライトモード等のメモリ動
作モードを設定する信号である。
は、第１従来例の如くロウアドレス及びカラムアドレス
を区別せずクロック信号ＣＬＫの１つのサイクルでアド
レスを取り込むＲＡＭ（以降第１従来例型ＲＡＭと称す
る）において、リードモードあるいはライトモードを設
定するための信号である。あるいは第２従来例の如く、
クロック信号ＣＬＫの１つ以上のパルスのサイクルでロ
ウアドレスストローブ信号ＲＡＳ＊を取り込んでから、
別のクロック信号ＣＬＫのパルスのサイクルでカラムア
ドレスストローブ信号ＣＡＳ＊を読み込みながら読み出
しアクセスや書き込みアクセスを行うＲＡＭ（以降第２
従来例型ＲＡＭと称する）において、ロウアドレス読み
込み、リードモードあるいはライトモード等のメモリ動
作モードを設定する信号である。
【００２８】従ってこの動作モード信号には、前述の第
１従来例や第２従来例では、ロウアドレスストローブ信
号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊、
書き込み信号ＷＥ＊が含まれる。又本発明はこれに限定
されないがこの動作モード信号には、例えば後述する本
発明の実施形態では更にリードアンドライトモード信号
ＲＷＥ＊が含まれる。
１従来例や第２従来例では、ロウアドレスストローブ信
号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊、
書き込み信号ＷＥ＊が含まれる。又本発明はこれに限定
されないがこの動作モード信号には、例えば後述する本
発明の実施形態では更にリードアンドライトモード信号
ＲＷＥ＊が含まれる。
【００２９】この図１９においてまず第１従来例型ＲＡ
Ｍ及び第２従来例型ＲＡＭの読み出しアクセスの動作を
順に説明する。
Ｍ及び第２従来例型ＲＡＭの読み出しアクセスの動作を
順に説明する。
【００３０】Ａ１（動作モード判定）：動作モード信号
に従って動作モードを判定する。
に従って動作モードを判定する。
【００３１】Ａ２（アドレス選択）：アドレス選択を行
う。第１従来例型ＲＡＭではロウアドレス及びカラムア
ドレスの選択を行う。第２従来例型ＲＡＭについては、
以前のクロック信号ＣＬＫのサイクルで既にロウアドレ
スが選択されていることが前提となっているため、ここ
ではカラムアドレスの選択のみ行う。
う。第１従来例型ＲＡＭではロウアドレス及びカラムア
ドレスの選択を行う。第２従来例型ＲＡＭについては、
以前のクロック信号ＣＬＫのサイクルで既にロウアドレ
スが選択されていることが前提となっているため、ここ
ではカラムアドレスの選択のみ行う。
【００３２】Ａ３（センスアンプ作動）：データ線及び
センスアンプを用いた、選択されたメモリセルのデータ
の読み出しを行う。
センスアンプを用いた、選択されたメモリセルのデータ
の読み出しを行う。
【００３３】Ａ４（出力ラッチ）：センスアンプの出力
を出力データラッチ回路で一時記憶し、これをＲＡＭの
外部へ出力する動作。
を出力データラッチ回路で一時記憶し、これをＲＡＭの
外部へ出力する動作。
【００３４】Ｃ１（アドレス選択の解除）：第１従来例
型ＲＡＭでは、ロウアドレス及びカラムアドレスの選択
を解除する。あるいは第２従来例型ＲＡＭではカラムア
ドレスの選択を解除する。
型ＲＡＭでは、ロウアドレス及びカラムアドレスの選択
を解除する。あるいは第２従来例型ＲＡＭではカラムア
ドレスの選択を解除する。
【００３５】Ｃ２（イコライズ及びプリチャージ）：デ
ータ線のイコライズやプリチャージ等を行う。あるいは
データ線及びビット線のイコライズやプリチャージ等を
行う。
ータ線のイコライズやプリチャージ等を行う。あるいは
データ線及びビット線のイコライズやプリチャージ等を
行う。
【００３６】次に図１９を用いて第１従来例型ＲＡＭ及
び第２従来例型ＲＡＭの書き込みアクセスの動作を順に
説明する。
び第２従来例型ＲＡＭの書き込みアクセスの動作を順に
説明する。
【００３７】Ｂ１（動作モード判定）：動作モード信号
に従ってライトモードの判定を行う。
に従ってライトモードの判定を行う。
【００３８】Ｂ２（アドレス選択）：第１従来例の型の
ＲＡＭでは、ロウアドレス及びカラムアドレスの選択を
行う。あるいは第２従来例では以前のＣＬＫのサイクル
で既にロウアドレス選択がなされていることが前提とな
り、ここではカラムアドレス選択のみ行う。
ＲＡＭでは、ロウアドレス及びカラムアドレスの選択を
行う。あるいは第２従来例では以前のＣＬＫのサイクル
で既にロウアドレス選択がなされていることが前提とな
り、ここではカラムアドレス選択のみ行う。
【００３９】Ｂ３（メモリセル書き込み動作）：アドレ
ス選択されているメモリセルに対して入力された書き込
みデータを実際に書き込む動作を行う。
ス選択されているメモリセルに対して入力された書き込
みデータを実際に書き込む動作を行う。
【００４０】Ｃ１（アドレス選択の解除）：読み出しア
クセスのＣ１と同じ。
クセスのＣ１と同じ。
【００４１】Ｃ２（イコライズ及びプリチャージ）：読
み出しアクセスのＣ２と同じ。
み出しアクセスのＣ２と同じ。
【００４２】
【発明が解決しようとする課題】第１従来例及び第２従
来例のいずれにおいても、読み出しアクセスと書き込み
アクセスとは、いずれも独立した動作サイクルであり、
それぞれまず動作モード判定及びアドレス選択を行って
いる。ここでＲＡＭの利用形態では、同一アドレスのメ
モリセルに対して、読み出しアクセスを行った後に書き
込みアクセスを行う場合がある。このような場合、第１
従来例及び第２従来例ではいずれも、クロック信号ＣＬ
Ｋが２パルス（２クロック）必要である。
来例のいずれにおいても、読み出しアクセスと書き込み
アクセスとは、いずれも独立した動作サイクルであり、
それぞれまず動作モード判定及びアドレス選択を行って
いる。ここでＲＡＭの利用形態では、同一アドレスのメ
モリセルに対して、読み出しアクセスを行った後に書き
込みアクセスを行う場合がある。このような場合、第１
従来例及び第２従来例ではいずれも、クロック信号ＣＬ
Ｋが２パルス（２クロック）必要である。
【００４３】ここで同一のアドレスのメモリセルに対し
て、このように読み出しアクセス、及び書き込みアクセ
スをこの順に行う場合、後者の書き込みアクセスの際の
動作モード判定及びアドレス選択が、前者の動作モード
判定及びアドレス選択だけで十分であり、重複する。
て、このように読み出しアクセス、及び書き込みアクセ
スをこの順に行う場合、後者の書き込みアクセスの際の
動作モード判定及びアドレス選択が、前者の動作モード
判定及びアドレス選択だけで十分であり、重複する。
【００４４】例えば第１従来例において、時刻ｔ１から
ｔ２までは、ワード線選択終了処理、カラムアドレス選
択終了処理、ビット線及びデータ線のプリチャージやイ
コライズ等の処理を行う期間である。又時刻ｔ２からｔ
３までは、アドレスデコード、ワード線選択、又カラム
アドレス選択を行う期間である。これら２つの期間は、
同一アドレスのメモリセルに対して、読み出しアクセス
と書き込みアクセスとを連続して行う場合には冗長とな
る。
ｔ２までは、ワード線選択終了処理、カラムアドレス選
択終了処理、ビット線及びデータ線のプリチャージやイ
コライズ等の処理を行う期間である。又時刻ｔ２からｔ
３までは、アドレスデコード、ワード線選択、又カラム
アドレス選択を行う期間である。これら２つの期間は、
同一アドレスのメモリセルに対して、読み出しアクセス
と書き込みアクセスとを連続して行う場合には冗長とな
る。
【００４５】又第２従来例において、時刻ｔ１からｔ２
まではカラムアドレス選択終了、及びデータ線のプリチ
ャージやイコライズ等の終了処理を行う期間である。又
時刻ｔ２からｔ３までは、カラムアドレスデコード、及
びカラムアドレス選択を行う期間である。これらの期間
は、同一アドレスのメモリセルに対して、読み出しアク
セスと書き込みアクセスとを連続して行う場合には冗長
となり、動作速度を低下させ、又消費電力を増加させて
しまう。
まではカラムアドレス選択終了、及びデータ線のプリチ
ャージやイコライズ等の終了処理を行う期間である。又
時刻ｔ２からｔ３までは、カラムアドレスデコード、及
びカラムアドレス選択を行う期間である。これらの期間
は、同一アドレスのメモリセルに対して、読み出しアク
セスと書き込みアクセスとを連続して行う場合には冗長
となり、動作速度を低下させ、又消費電力を増加させて
しまう。
【００４６】本発明は、前記従来の問題点を解決するべ
くなされたもので、同一のアドレスに連続して読み出し
と書き込みとを行う場合の動作速度を向上し、さらに消
費電力を低減することができる半導体集積回路を提供す
ることを目的とする。
くなされたもので、同一のアドレスに連続して読み出し
と書き込みとを行う場合の動作速度を向上し、さらに消
費電力を低減することができる半導体集積回路を提供す
ることを目的とする。
【００４７】
【課題を解決するための手段】本発明は、クロック信号
に同期してメモリセルに対してアクセスする半導体記憶
装置において、リードモード及びライトモードに加え、
リードアンドライトモードを備えた動作モードのいずれ
かを指定する、動作モード信号を入力する２以上のモー
ド信号端子と、メモリセルに書き込むデータを一時的に
記憶する入力データラッチ回路と、前記動作モード信号
により外部から指定される動作モードを判定し、前記リ
ードアンドライトモードと判定された場合、第１ステッ
プで、前記リードモードと同一の読み出し動作を行い、
この間にメモリセルへ書き込むデータを前記入力データ
ラッチ回路に一時記憶し、次に第２ステップで、前記第
１ステップで選択されているメモリセルに対して、前記
入力データラッチ回路に一時記憶されているデータを書
き込む、これら一連の動作を制御する動作制御回路とを
備えるようにしたことにより、前記課題を解決したもの
である。
に同期してメモリセルに対してアクセスする半導体記憶
装置において、リードモード及びライトモードに加え、
リードアンドライトモードを備えた動作モードのいずれ
かを指定する、動作モード信号を入力する２以上のモー
ド信号端子と、メモリセルに書き込むデータを一時的に
記憶する入力データラッチ回路と、前記動作モード信号
により外部から指定される動作モードを判定し、前記リ
ードアンドライトモードと判定された場合、第１ステッ
プで、前記リードモードと同一の読み出し動作を行い、
この間にメモリセルへ書き込むデータを前記入力データ
ラッチ回路に一時記憶し、次に第２ステップで、前記第
１ステップで選択されているメモリセルに対して、前記
入力データラッチ回路に一時記憶されているデータを書
き込む、これら一連の動作を制御する動作制御回路とを
備えるようにしたことにより、前記課題を解決したもの
である。
【００４８】又前記半導体記憶装置において、２以上の
前記モード信号端子がそれぞれ、ロウアドレスストロー
ブ信号、カラムアドレスストローブ信号、書き込み信
号、あるいはリードアンドライトモード信号の互いに異
なる信号を入力するものであるとしたものである。
前記モード信号端子がそれぞれ、ロウアドレスストロー
ブ信号、カラムアドレスストローブ信号、書き込み信
号、あるいはリードアンドライトモード信号の互いに異
なる信号を入力するものであるとしたものである。
【００４９】前記半導体記憶装置において、前記動作制
御回路が、読み出し制御回路と、書き込み制御回路と、
外部から入力される動作モード信号から指定される動作
モードを判定し、前記読み出し制御回路及び前記書き込
み制御回路を動作させる動作モード判定回路とを含み、
動作モードがリードアンドライトモードの場合、前記動
作モード判定回路はまず前記読み出し制御回路を活性化
し、読み出しデータが確定した後のタイミングで前記書
き込み制御回路を活性化するものであるとしたものであ
る。
御回路が、読み出し制御回路と、書き込み制御回路と、
外部から入力される動作モード信号から指定される動作
モードを判定し、前記読み出し制御回路及び前記書き込
み制御回路を動作させる動作モード判定回路とを含み、
動作モードがリードアンドライトモードの場合、前記動
作モード判定回路はまず前記読み出し制御回路を活性化
し、読み出しデータが確定した後のタイミングで前記書
き込み制御回路を活性化するものであるとしたものであ
る。
【００５０】以下、本発明の作用について簡単に説明す
る。
る。
【００５１】本発明では、読み出しアクセスを行った後
に書き込みアクセスを行うというリードアンドライトモ
ードを、リードモード及びライトモードに加えて備える
ようにしている。これらの動作モードは、外部からの２
以上の動作モード信号によって設定し、これら信号を入
力するためのモード信号端子を備える。又、リードアン
ドライトモードの動作内容は、図１９を参照して順に説
明すると次の通りである。
に書き込みアクセスを行うというリードアンドライトモ
ードを、リードモード及びライトモードに加えて備える
ようにしている。これらの動作モードは、外部からの２
以上の動作モード信号によって設定し、これら信号を入
力するためのモード信号端子を備える。又、リードアン
ドライトモードの動作内容は、図１９を参照して順に説
明すると次の通りである。
【００５２】Ｄ１（動作モード判定）：動作モード信号
に従ってリードアンドライトモードを判定する。ここで
本発明では動作モードとして、リードモード及びライト
モードに加え、リードアンドライトモードを外部から指
定する必要があるため、例えば書き込み信号ＷＥ＊に加
えて更に例えばリードアンドライトモード信号ＲＷＥ＊
の動作モード信号を備えてもよい。なおこのＤ１は、前
述のＡ１やＢ１に対応する。
に従ってリードアンドライトモードを判定する。ここで
本発明では動作モードとして、リードモード及びライト
モードに加え、リードアンドライトモードを外部から指
定する必要があるため、例えば書き込み信号ＷＥ＊に加
えて更に例えばリードアンドライトモード信号ＲＷＥ＊
の動作モード信号を備えてもよい。なおこのＤ１は、前
述のＡ１やＢ１に対応する。
【００５３】Ａ２（アドレス選択）：第１従来例や第２
従来例の読み出しアクセスのＡ２と同じ。又第１従来例
及び第２従来例において、Ａ２はＢ２と同じである。
従来例の読み出しアクセスのＡ２と同じ。又第１従来例
及び第２従来例において、Ａ２はＢ２と同じである。
【００５４】Ａ３（センスアンプ作動）：第１従来例及
び第２従来例の読み出しアクセスのＡ３と同じ。
び第２従来例の読み出しアクセスのＡ３と同じ。
【００５５】Ａ４（出力データラッチ回路作動）：第１
従来例及び第２従来例の読み出しアクセスのＡ４と同
じ。
従来例及び第２従来例の読み出しアクセスのＡ４と同
じ。
【００５６】Ｃ１（アドレス選択の解除）：第１従来例
及び第２従来例の読み出しアクセスのＣ１と同じ。
及び第２従来例の読み出しアクセスのＣ１と同じ。
【００５７】Ｃ２（イコライズ及びプリチャージ）：第
１従来例及び第２従来例の読み出しアクセスのＣ２と同
じ。
１従来例及び第２従来例の読み出しアクセスのＣ２と同
じ。
【００５８】Ｄ２（メモリセル書き込みの動作）：第１
従来例及び第２従来例の書き込みアクセスのＢ３と同
じ。
従来例及び第２従来例の書き込みアクセスのＢ３と同
じ。
【００５９】以上説明した通り、本発明によれば、新た
にリードアンドライトモードを設け、同一アドレスのメ
モリセルに対して、読み出しアクセス及び書き込みアク
セスをこの順に行う場合、これら読み出しアクセス及び
書き込みアクセスを単一サイクル、例えばクロック信号
ＣＬＫの１クロック（１サイクル）で行うことが可能で
ある。従って本発明によれば同一のアドレスに連続して
読み出しと書き込みとを行う場合の動作速度を向上し、
さらに消費電力を低減することができる。
にリードアンドライトモードを設け、同一アドレスのメ
モリセルに対して、読み出しアクセス及び書き込みアク
セスをこの順に行う場合、これら読み出しアクセス及び
書き込みアクセスを単一サイクル、例えばクロック信号
ＣＬＫの１クロック（１サイクル）で行うことが可能で
ある。従って本発明によれば同一のアドレスに連続して
読み出しと書き込みとを行う場合の動作速度を向上し、
さらに消費電力を低減することができる。
【００６０】一例である図１９では、本発明の場合のク
ロック信号ＣＬＫの１サイクルが従来例に比べ多少延長
されている。この様に延長されている場合も、本発明の
１サイクルは従来例の２サイクルより短く、本発明のリ
ードアンドライトモードは、従来例で２サイクルに及び
リードモードとライトモードとを行う場合に比べ短時間
である。
ロック信号ＣＬＫの１サイクルが従来例に比べ多少延長
されている。この様に延長されている場合も、本発明の
１サイクルは従来例の２サイクルより短く、本発明のリ
ードアンドライトモードは、従来例で２サイクルに及び
リードモードとライトモードとを行う場合に比べ短時間
である。
【００６１】同一アドレスのメモリセルに対して、読み
出しアクセス及び書き込みアクセスをこの順に行う場合
従来では、前者のアクセスの後には、ビット線、データ
線のプリチャージ、イコライズの処理、その他読み出し
アクセスの終了処理を行ってから、後者のアクセスで、
改めて動作モードの判定やアドレス選択を行うこととな
る。これらの処理は冗長であり、本発明ではこれらを省
くことによって動作速度を向上している。又消費電力も
低減することが可能である。
出しアクセス及び書き込みアクセスをこの順に行う場合
従来では、前者のアクセスの後には、ビット線、データ
線のプリチャージ、イコライズの処理、その他読み出し
アクセスの終了処理を行ってから、後者のアクセスで、
改めて動作モードの判定やアドレス選択を行うこととな
る。これらの処理は冗長であり、本発明ではこれらを省
くことによって動作速度を向上している。又消費電力も
低減することが可能である。
【００６２】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００６３】本発明が適用された半導体記憶装置の実施
形態は、前述の図２の構成に加え図２０のコントロール
ブロック２０Ａを有する。又第２従来例と本実施形態と
の回路構成の相異は、コントロールブロック２０Ａであ
る。このコントロールブロック２０Ａについては前述の
コントロール２０Ｂに比較して新たに、リードアンドラ
イトモード信号ＲＷＥ＊を入力している。この信号は本
実施形態の外部から入力される。
形態は、前述の図２の構成に加え図２０のコントロール
ブロック２０Ａを有する。又第２従来例と本実施形態と
の回路構成の相異は、コントロールブロック２０Ａであ
る。このコントロールブロック２０Ａについては前述の
コントロール２０Ｂに比較して新たに、リードアンドラ
イトモード信号ＲＷＥ＊を入力している。この信号は本
実施形態の外部から入力される。
【００６４】本実施形態において、主たる動作モード信
号は書き込み信号ＷＥ＊及びリードアンドライトモード
信号ＲＷＥ＊であり、更にロウアドレスストローブ信号
ＲＡＳ＊及びカラムアドレスストローブ信号ＣＡＳ＊で
ある。又これら信号を入力する端子が、本実施例におけ
る本発明のモード信号端子である。
号は書き込み信号ＷＥ＊及びリードアンドライトモード
信号ＲＷＥ＊であり、更にロウアドレスストローブ信号
ＲＡＳ＊及びカラムアドレスストローブ信号ＣＡＳ＊で
ある。又これら信号を入力する端子が、本実施例におけ
る本発明のモード信号端子である。
【００６５】上記コントロールブロック２０Ａの内部
は、前述のコントロールブロック２０Ｂと同様のクロッ
クバッファ２４と、アドレスバッファ２６と、カラムア
ドレスバッファ２７と、ロウアドレスバッファ２８とを
有する。又該コントロールブロック２０Ｂは、前述のコ
ントロールブロック２０Ａとは異なる動作制御回路２２
Ａを有する。該動作制御回路２２Ａは、図２２に示す動
作モード判定回路と、図２６に示す読み出し制御回路
と、図２８に示す書き込み制御回路とにより構成され
る。
は、前述のコントロールブロック２０Ｂと同様のクロッ
クバッファ２４と、アドレスバッファ２６と、カラムア
ドレスバッファ２７と、ロウアドレスバッファ２８とを
有する。又該コントロールブロック２０Ｂは、前述のコ
ントロールブロック２０Ａとは異なる動作制御回路２２
Ａを有する。該動作制御回路２２Ａは、図２２に示す動
作モード判定回路と、図２６に示す読み出し制御回路
と、図２８に示す書き込み制御回路とにより構成され
る。
【００６６】動作制御回路２２Ａの内部の各部分につい
て説明すると、まず動作モード判定回路は図２２におい
て、クロック信号ＣＬＫの立ち上がりで、ロウアドレス
ストローブ信号ＲＡＳ＊、カラムアドレスストローブ信
号ＣＡＳ＊、書き込み信号ＷＥ＊、及びリードアンドラ
イトモード信号ＲＷＥ＊をフリップフロップＦＦ１０〜
ＦＦ１３へ取り込む。このように取り込まれた各信号に
基づき、図２３の真理値表にも示されるように論理ゲー
トＧ１０、Ｇ１２Ａ〜Ｇ１４Ａによって、リードモード
信号ＲＥＡＤ、ライトモード信号ＷＲＩＴＥ、及びリー
ドアンドライトモード信号ＲＷが生成される。更に論理
ゲートＧ１０、Ｇ１１、Ｇ１５、及び遅延回路Ｄ１１、
Ｄ１２によって、カラム選択信号ＣＳＥＬが生成され
る。ここでこの動作モード判定回路で生成する各信号
は、読み出し制御回路及び書き込み制御回路でも用いら
れる。
て説明すると、まず動作モード判定回路は図２２におい
て、クロック信号ＣＬＫの立ち上がりで、ロウアドレス
ストローブ信号ＲＡＳ＊、カラムアドレスストローブ信
号ＣＡＳ＊、書き込み信号ＷＥ＊、及びリードアンドラ
イトモード信号ＲＷＥ＊をフリップフロップＦＦ１０〜
ＦＦ１３へ取り込む。このように取り込まれた各信号に
基づき、図２３の真理値表にも示されるように論理ゲー
トＧ１０、Ｇ１２Ａ〜Ｇ１４Ａによって、リードモード
信号ＲＥＡＤ、ライトモード信号ＷＲＩＴＥ、及びリー
ドアンドライトモード信号ＲＷが生成される。更に論理
ゲートＧ１０、Ｇ１１、Ｇ１５、及び遅延回路Ｄ１１、
Ｄ１２によって、カラム選択信号ＣＳＥＬが生成され
る。ここでこの動作モード判定回路で生成する各信号
は、読み出し制御回路及び書き込み制御回路でも用いら
れる。
【００６７】ここでカラム選択信号ＣＳＥＬの生成のタ
イミングは、図２４のタイムチャートに示す通りであ
る。
イミングは、図２４のタイムチャートに示す通りであ
る。
【００６８】クロック信号ＣＬＫの立ち上がりでＨ状態
のロウアドレスストローブ信号ＲＡＳ＊、Ｌ状態のカラ
ムアドレスストローブ信号ＣＡＳ＊がフリップフロップ
ＦＦ１０及びＦＦ１１に取り込まれると、論理ゲートＧ
１０が出力する内部信号ＣＡＣは立ち上がる。内部信号
ＣＡＣが立ち上がるとこの時クロック信号ＣＬＫもＨ状
態であるため、論理ゲートＧ１１の出力する内部信号Ｃ
ＡＣ１も立ち上がる。該内部信号ＣＡＣ１がＨ状態の期
間の長さは、クロック信号ＣＬＫがＨ状態の期間と等し
い。該内部信号ＣＡＣ１は遅延回路Ｄ１１及びＤ１２で
順次遅延され、内部信号ＣＡＣ２及びＣＡＣ３が生成さ
れる。論理ゲートＧ１５はこれら内部信号ＣＡＣ２及び
ＣＡＣ３の論理和のカラム選択信号ＣＳＥＬを出力す
る。
のロウアドレスストローブ信号ＲＡＳ＊、Ｌ状態のカラ
ムアドレスストローブ信号ＣＡＳ＊がフリップフロップ
ＦＦ１０及びＦＦ１１に取り込まれると、論理ゲートＧ
１０が出力する内部信号ＣＡＣは立ち上がる。内部信号
ＣＡＣが立ち上がるとこの時クロック信号ＣＬＫもＨ状
態であるため、論理ゲートＧ１１の出力する内部信号Ｃ
ＡＣ１も立ち上がる。該内部信号ＣＡＣ１がＨ状態の期
間の長さは、クロック信号ＣＬＫがＨ状態の期間と等し
い。該内部信号ＣＡＣ１は遅延回路Ｄ１１及びＤ１２で
順次遅延され、内部信号ＣＡＣ２及びＣＡＣ３が生成さ
れる。論理ゲートＧ１５はこれら内部信号ＣＡＣ２及び
ＣＡＣ３の論理和のカラム選択信号ＣＳＥＬを出力す
る。
【００６９】次に本動作モード判定回路におけるリード
モード信号ＲＥＡＤ、ライトモード信号ＷＲＩＴＥ、及
びリードアンドライトモード信号ＲＷの生成のタイミン
グは、図２５のタイムチャートに示す通りである。
モード信号ＲＥＡＤ、ライトモード信号ＷＲＩＴＥ、及
びリードアンドライトモード信号ＲＷの生成のタイミン
グは、図２５のタイムチャートに示す通りである。
【００７０】このタイムチャートではクロック信号ＣＬ
Ｋ、ロウアドレスストローブ信号ＲＡＳ＊、カラムアド
レスストローブ信号ＣＡＳ＊、及び内部信号ＣＡＣに対
して、読み出しアクセスを行うリードモード時、書き込
みアクセスを行うライトモード時、及び同一のメモリセ
ルＭＣに対して読み出しアクセスを行った後に書き込み
アクセスを行うリードアンドライトモード時のそれぞれ
における、書き込み信号ＷＥ＊、リードアンドライトモ
ード信号ＲＷＥ＊、リードモード信号ＲＥＡＤ、ライト
モード信号ＷＲＩＴＥ、及びリードアンドライトモード
信号ＲＷの各信号のタイミングが示される。
Ｋ、ロウアドレスストローブ信号ＲＡＳ＊、カラムアド
レスストローブ信号ＣＡＳ＊、及び内部信号ＣＡＣに対
して、読み出しアクセスを行うリードモード時、書き込
みアクセスを行うライトモード時、及び同一のメモリセ
ルＭＣに対して読み出しアクセスを行った後に書き込み
アクセスを行うリードアンドライトモード時のそれぞれ
における、書き込み信号ＷＥ＊、リードアンドライトモ
ード信号ＲＷＥ＊、リードモード信号ＲＥＡＤ、ライト
モード信号ＷＲＩＴＥ、及びリードアンドライトモード
信号ＲＷの各信号のタイミングが示される。
【００７１】まずリードモード時について説明すると、
クロック信号ＣＬＫの立ち上がりでＨ状態のロウアドレ
スストローブ信号ＲＡＳ＊、Ｌ状態のカラムアドレスス
トローブ信号ＣＡＳ＊、Ｈ状態の書き込み信号ＷＥ＊、
及びＨ状態のリードアンドライトモード信号ＲＷＥ＊が
取り込まれると、リードモード信号ＲＥＡＤはＨ状態と
なり、ライトモード信号ＷＲＩＴＥ及びリードアンドラ
イトモード信号ＲＷはＬ状態となる。
クロック信号ＣＬＫの立ち上がりでＨ状態のロウアドレ
スストローブ信号ＲＡＳ＊、Ｌ状態のカラムアドレスス
トローブ信号ＣＡＳ＊、Ｈ状態の書き込み信号ＷＥ＊、
及びＨ状態のリードアンドライトモード信号ＲＷＥ＊が
取り込まれると、リードモード信号ＲＥＡＤはＨ状態と
なり、ライトモード信号ＷＲＩＴＥ及びリードアンドラ
イトモード信号ＲＷはＬ状態となる。
【００７２】次にライトモード時では、クロック信号Ｃ
ＬＫの立ち上がりでＨ状態のロウアドレスストローブ信
号ＲＡＳ＊、Ｌ状態のカラムアドレスストローブ信号Ｃ
ＡＳ＊、Ｌ状態の書き込み信号ＷＥ＊、及びＨ状態のリ
ードアンドライトモード信号ＲＷＥ＊が取り込まれる
と、ライトモード信号ＷＲＩＴＥがＨ状態となり、リー
ドモード信号ＲＥＡＤ及びリードアンドライトモード信
号ＲＷがＬ状態となる。
ＬＫの立ち上がりでＨ状態のロウアドレスストローブ信
号ＲＡＳ＊、Ｌ状態のカラムアドレスストローブ信号Ｃ
ＡＳ＊、Ｌ状態の書き込み信号ＷＥ＊、及びＨ状態のリ
ードアンドライトモード信号ＲＷＥ＊が取り込まれる
と、ライトモード信号ＷＲＩＴＥがＨ状態となり、リー
ドモード信号ＲＥＡＤ及びリードアンドライトモード信
号ＲＷがＬ状態となる。
【００７３】リードアンドライトモード時では、クロッ
ク信号ＣＬＫの立ち上がりでＨ状態のロウアドレススト
ローブ信号ＲＡＳ＊、Ｌ状態のカラムアドレスストロー
ブ信号ＣＡＳ＊、Ｈ状態の書き込み信号ＷＥ＊、及びＬ
状態のリードアンドライトモード信号ＲＷＥ＊が取り込
まれると、リードアンドライトモード信号ＲＷがＨ状態
となり、ライトモード信号ＷＲＩＴＥ及びリードモード
信号ＲＥＡＤがＬ状態となる。
ク信号ＣＬＫの立ち上がりでＨ状態のロウアドレススト
ローブ信号ＲＡＳ＊、Ｌ状態のカラムアドレスストロー
ブ信号ＣＡＳ＊、Ｈ状態の書き込み信号ＷＥ＊、及びＬ
状態のリードアンドライトモード信号ＲＷＥ＊が取り込
まれると、リードアンドライトモード信号ＲＷがＨ状態
となり、ライトモード信号ＷＲＩＴＥ及びリードモード
信号ＲＥＡＤがＬ状態となる。
【００７４】次に動作制御回路２２Ａの読み出し制御回
路について、図２６の回路図及び図２７のタイムチャー
トを用いて説明すると、カラム選択信号ＣＳＥＬ、リー
ドモード信号ＲＥＡＤ、及びリードアンドライトモード
信号ＲＷに基づいて、論理ゲートＧ２４及びＧ２１によ
って得られた信号は、遅延回路Ｄ２１及び論理ゲートＧ
２２へ入力される。該論理ゲートＧ２２は、入力された
該信号と遅延回路Ｄ２１の出力とに基づいて、内部信号
ＰＡＥを出力する。ここで該内部信号ＰＡＥがＨ状態の
期間の長さは、遅延回路Ｄ２１の遅延時間に等しい。
路について、図２６の回路図及び図２７のタイムチャー
トを用いて説明すると、カラム選択信号ＣＳＥＬ、リー
ドモード信号ＲＥＡＤ、及びリードアンドライトモード
信号ＲＷに基づいて、論理ゲートＧ２４及びＧ２１によ
って得られた信号は、遅延回路Ｄ２１及び論理ゲートＧ
２２へ入力される。該論理ゲートＧ２２は、入力された
該信号と遅延回路Ｄ２１の出力とに基づいて、内部信号
ＰＡＥを出力する。ここで該内部信号ＰＡＥがＨ状態の
期間の長さは、遅延回路Ｄ２１の遅延時間に等しい。
【００７５】又該読み出し制御回路ではこの内部信号Ｐ
ＡＥに基づき、遅延回路Ｄ２２、Ｄ２３及び論理ゲート
Ｇ２３を用いて内部信号ＤＯＴ＊を生成する。内部信号
ＰＡＥが立ち上がると遅延回路Ｄ２２の遅延時間の後
に、該内部信号ＤＯＴ＊が立ち下がる。又該内部信号Ｄ
ＯＴ＊がＬ状態の期間の長さは、遅延回路Ｄ２３の遅延
時間に等しい。
ＡＥに基づき、遅延回路Ｄ２２、Ｄ２３及び論理ゲート
Ｇ２３を用いて内部信号ＤＯＴ＊を生成する。内部信号
ＰＡＥが立ち上がると遅延回路Ｄ２２の遅延時間の後
に、該内部信号ＤＯＴ＊が立ち下がる。又該内部信号Ｄ
ＯＴ＊がＬ状態の期間の長さは、遅延回路Ｄ２３の遅延
時間に等しい。
【００７６】次に動作制御回路２２Ａが内蔵する書き込
み制御回路について図２８の回路図、図２９及び図３０
のタイムチャートを用いて説明する。特に図２９は書き
込みアクセスのみ行うライトモード時の動作を示し、図
３０は読み出しアクセスを行った後に書き込みアクセス
を行うリードアンドライトモード時の動作を示す。
み制御回路について図２８の回路図、図２９及び図３０
のタイムチャートを用いて説明する。特に図２９は書き
込みアクセスのみ行うライトモード時の動作を示し、図
３０は読み出しアクセスを行った後に書き込みアクセス
を行うリードアンドライトモード時の動作を示す。
【００７７】まずライトモード時については、フリップ
フロップＦＦ３１はカラム選択信号ＣＳＥＬがＨ状態の
ときに内部信号ＤＯＴ＊が立ち上がると、リードアンド
ライトモード信号ＲＷを取り込む。該フリップフロップ
ＦＦ３１の出力と、論理ゲート３１によるカラム選択信
号ＣＳＥＬ及びライトモード信号ＷＲＩＴＥの論理積演
算結果との論理積演算の結果を論理ゲートＧ３３は出力
する。論理ゲートＧ３２は該出力と、該出力が遅延回路
Ｄ３１によって遅延された信号とに基づいて、書き込み
バッファ有効信号ＷＤＥ＊を出力する。図２９のタイム
チャートにおいて該書き込みバッファ有効信号ＷＤＥ＊
がＬ状態の期間の長さは、遅延回路Ｄ３１の遅延時間に
等しい。
フロップＦＦ３１はカラム選択信号ＣＳＥＬがＨ状態の
ときに内部信号ＤＯＴ＊が立ち上がると、リードアンド
ライトモード信号ＲＷを取り込む。該フリップフロップ
ＦＦ３１の出力と、論理ゲート３１によるカラム選択信
号ＣＳＥＬ及びライトモード信号ＷＲＩＴＥの論理積演
算結果との論理積演算の結果を論理ゲートＧ３３は出力
する。論理ゲートＧ３２は該出力と、該出力が遅延回路
Ｄ３１によって遅延された信号とに基づいて、書き込み
バッファ有効信号ＷＤＥ＊を出力する。図２９のタイム
チャートにおいて該書き込みバッファ有効信号ＷＤＥ＊
がＬ状態の期間の長さは、遅延回路Ｄ３１の遅延時間に
等しい。
【００７８】ここで図２９の書き込みバッファ有効信号
ＷＤＥ＊はクロック信号ＣＬＫの１サイクルにおいて、
図１６の第２従来例に比較してやや早めのタイミングに
なっているものの、ほぼ同様である。これに対して図３
０のリードアンドライトモードでは書き込みバッファ有
効信号ＷＤＥ＊がクロック信号ＣＬＫの１サイクルで後
半でＬ状態となり、有効となっている。これはリードア
ンドライトモードでは、まず読み出し制御回路を活性化
して読み出しアクセスを行い読み出しデータが確定した
後に、書き込み制御回路を活性化して書き込みアクセス
を行うためである。
ＷＤＥ＊はクロック信号ＣＬＫの１サイクルにおいて、
図１６の第２従来例に比較してやや早めのタイミングに
なっているものの、ほぼ同様である。これに対して図３
０のリードアンドライトモードでは書き込みバッファ有
効信号ＷＤＥ＊がクロック信号ＣＬＫの１サイクルで後
半でＬ状態となり、有効となっている。これはリードア
ンドライトモードでは、まず読み出し制御回路を活性化
して読み出しアクセスを行い読み出しデータが確定した
後に、書き込み制御回路を活性化して書き込みアクセス
を行うためである。
【００７９】以上説明したように動作モード判定回路と
読み出し制御回路と書き込み制御回路とで構成される動
作制御回路によって得られる、ロウ選択信号ＲＳＥＬ、
カラム選択信号ＣＳＥＬ、内部信号ＤＯＴ＊、内部信号
ＰＡＥ、及び書き込みバッファ有効信号ＷＤＥ＊によっ
て、図２に示すデータ読み出し回路４４、データ書き込
み回路４６、ビット線イコライズ回路１１、データ線イ
コライズ１５、その他の回路部分が制御される。
読み出し制御回路と書き込み制御回路とで構成される動
作制御回路によって得られる、ロウ選択信号ＲＳＥＬ、
カラム選択信号ＣＳＥＬ、内部信号ＤＯＴ＊、内部信号
ＰＡＥ、及び書き込みバッファ有効信号ＷＤＥ＊によっ
て、図２に示すデータ読み出し回路４４、データ書き込
み回路４６、ビット線イコライズ回路１１、データ線イ
コライズ１５、その他の回路部分が制御される。
【００８０】即ち読み出しアクセスのみ行うリードモー
ドでは、動作制御回路２２Ａからの信号によってデータ
読み出し回路４４が制御され、選択されたメモリセルＭ
Ｃからデータが半導体記憶装置の外部に読み出される。
書き込みアクセスのみ行うライトモード時では、動作制
御回路２２Ａによってデータ書き込み回路４６が制御さ
れ、クロック信号ＣＬＫの立ち上がりで入力データラッ
チ回路４８に外部から取り込まれているデータが、動作
制御回路２２Ａによって制御されるデータ書き込み回路
４６を経て、選択されたメモリセルＭＣに書き込まれ
る。
ドでは、動作制御回路２２Ａからの信号によってデータ
読み出し回路４４が制御され、選択されたメモリセルＭ
Ｃからデータが半導体記憶装置の外部に読み出される。
書き込みアクセスのみ行うライトモード時では、動作制
御回路２２Ａによってデータ書き込み回路４６が制御さ
れ、クロック信号ＣＬＫの立ち上がりで入力データラッ
チ回路４８に外部から取り込まれているデータが、動作
制御回路２２Ａによって制御されるデータ書き込み回路
４６を経て、選択されたメモリセルＭＣに書き込まれ
る。
【００８１】次に本実施形態の特徴となる、一旦読み出
しアクセスを行った後に、同一アドレスのメモリセルに
対して書き込みアクセスを行うというリードアンドライ
トモードでは、動作制御回路２２Ａの制御の下で、第１
ステップでデータ読み出し回路４４を用いて選択された
メモリセルＭＣのデータを外部に読み出すと共に、この
第１ステップの間に、クロック信号ＣＬＫの立ち上がり
で外部から入力データラッチ回路４８に書き込みデータ
を取り込んでおく。次に第２ステップで、第１ステップ
で既に選択されているメモリセルに対して、入力データ
ラッチ回路４８に既に一時記憶されている書き込みデー
タをデータ書き込み回路４６を用いて書き込む。
しアクセスを行った後に、同一アドレスのメモリセルに
対して書き込みアクセスを行うというリードアンドライ
トモードでは、動作制御回路２２Ａの制御の下で、第１
ステップでデータ読み出し回路４４を用いて選択された
メモリセルＭＣのデータを外部に読み出すと共に、この
第１ステップの間に、クロック信号ＣＬＫの立ち上がり
で外部から入力データラッチ回路４８に書き込みデータ
を取り込んでおく。次に第２ステップで、第１ステップ
で既に選択されているメモリセルに対して、入力データ
ラッチ回路４８に既に一時記憶されている書き込みデー
タをデータ書き込み回路４６を用いて書き込む。
【００８２】まず読み出し動作を行うためリードアンド
ライトモードではライトモードに比べ、クロック信号Ｃ
ＬＫの１サイクル中におけるデータ書き込みタイミング
が遅くなっており、該サイクルの後半である。このため
図２８〜図３０の説明で前述したように、リードアンド
ライトモードではライトモードに比べ、書き込みバッフ
ァ有効信号ＷＤＥ＊が該サイクルで有効（Ｌ状態）とな
るタイミングが遅延され、読み出しデータが確定する内
部信号ＤＯＴ＊のＬ状態の後になる。
ライトモードではライトモードに比べ、クロック信号Ｃ
ＬＫの１サイクル中におけるデータ書き込みタイミング
が遅くなっており、該サイクルの後半である。このため
図２８〜図３０の説明で前述したように、リードアンド
ライトモードではライトモードに比べ、書き込みバッフ
ァ有効信号ＷＤＥ＊が該サイクルで有効（Ｌ状態）とな
るタイミングが遅延され、読み出しデータが確定する内
部信号ＤＯＴ＊のＬ状態の後になる。
【００８３】図３１及び図３２は本実施形態の動作を示
す一連のタイムチャートである。
す一連のタイムチャートである。
【００８４】まず本実施形態は前述の第２従来例に対し
て本発明を適用したものであり、第２従来例型ＲＡＭで
ある。即ち本実施形態のＲＡＭでは、まずクロック信号
ＣＬＫの立ち上がりでロウアドレスストローブ信号ＲＡ
Ｓ＊の読み込み及び設定を行う。この後のクロック信号
ＣＬＫの２つ目のパルスの立ち上がりで、カラムアドレ
スの読み込み及び設定を行いながら、リードモード、ラ
イトモードあるいはリードアンドライトモードのいずれ
かの動作モードの処理を行う。
て本発明を適用したものであり、第２従来例型ＲＡＭで
ある。即ち本実施形態のＲＡＭでは、まずクロック信号
ＣＬＫの立ち上がりでロウアドレスストローブ信号ＲＡ
Ｓ＊の読み込み及び設定を行う。この後のクロック信号
ＣＬＫの２つ目のパルスの立ち上がりで、カラムアドレ
スの読み込み及び設定を行いながら、リードモード、ラ
イトモードあるいはリードアンドライトモードのいずれ
かの動作モードの処理を行う。
【００８５】例えば図３１及び図３２では、クロック信
号ＣＬＫのパルス１の立ち上がりで図２３の真理値表に
示す如くロウアドレス読み込みの判定及び設定を行う。
又このパルス１から２つ目のパルス３以降で、カラムア
ドレスの読み込みや設定等を行いながら、リードモー
ド、ライトモードあるいはリードアンドライトモードの
いずれかの動作モードの動作を行う。
号ＣＬＫのパルス１の立ち上がりで図２３の真理値表に
示す如くロウアドレス読み込みの判定及び設定を行う。
又このパルス１から２つ目のパルス３以降で、カラムア
ドレスの読み込みや設定等を行いながら、リードモー
ド、ライトモードあるいはリードアンドライトモードの
いずれかの動作モードの動作を行う。
【００８６】具体的には図３１及び図３２では、パルス
３、４、５、７、及び９のサイクルにおいて、リードア
ンドライトモードの動作モードを行っている。パルス６
においてリードモードの動作モードを行っている。パル
ス８においてライトモードの動作モードを行っている。
３、４、５、７、及び９のサイクルにおいて、リードア
ンドライトモードの動作モードを行っている。パルス６
においてリードモードの動作モードを行っている。パル
ス８においてライトモードの動作モードを行っている。
【００８７】以上説明した通り、本実施形態によれば本
発明を適用して、リードアンドライトモードの動作モー
ドを設けることができる。即ちクロック信号ＣＬＫの１
パルスのサイクルで、同一アドレスのメモリセルに対し
て、読み出しアクセスと書き込みアクセスとを順次行う
ことができている。従って書き込みアクセスの冗長な処
理を省き、全体の処理時間を短縮することができる。
発明を適用して、リードアンドライトモードの動作モー
ドを設けることができる。即ちクロック信号ＣＬＫの１
パルスのサイクルで、同一アドレスのメモリセルに対し
て、読み出しアクセスと書き込みアクセスとを順次行う
ことができている。従って書き込みアクセスの冗長な処
理を省き、全体の処理時間を短縮することができる。
【００８８】本実施形態については第２従来例に対して
リードアンドライトモード信号ＲＷＥ＊を入力するため
の端子が必要であるだけでなく、ＲＡＭ外部に対して、
読み出しデータ信号ＤＯの端子、及び書き込みデータ信
号ＤＩの端子を独立させる必要があり、端子数が増大す
るという傾向がある。端子数増加はＲＡＭ単体でパッケ
ージに封止される場合には問題となることもあるが、Ａ
ＳＩＣ（applicationspecific integrated circuit ）
等でＲＡＭを他の論理回路とワンチップに混載する場合
には問題がない。あるいは問題が生じにくい。これはこ
のようにワンチップ混載する場合、ＲＡＭの端子数に実
質的な制限がほとんど無いためである。
リードアンドライトモード信号ＲＷＥ＊を入力するため
の端子が必要であるだけでなく、ＲＡＭ外部に対して、
読み出しデータ信号ＤＯの端子、及び書き込みデータ信
号ＤＩの端子を独立させる必要があり、端子数が増大す
るという傾向がある。端子数増加はＲＡＭ単体でパッケ
ージに封止される場合には問題となることもあるが、Ａ
ＳＩＣ（applicationspecific integrated circuit ）
等でＲＡＭを他の論理回路とワンチップに混載する場合
には問題がない。あるいは問題が生じにくい。これはこ
のようにワンチップ混載する場合、ＲＡＭの端子数に実
質的な制限がほとんど無いためである。
【００８９】
【発明の効果】同一のアドレスに連続して読み出しと書
き込みとを行う場合の動作速度を向上し、さらに消費電
力を低減することができる。
き込みとを行う場合の動作速度を向上し、さらに消費電
力を低減することができる。
【図１】第１従来例のＲＡＭの動作を示すタイムチャー
ト
ト
【図２】第２従来例のＲＡＭの構成を示すブロック図
【図３】上記第２従来例のコントロールブロックの入出
力信号を示すブロック図
力信号を示すブロック図
【図４】上記コントロールブロックの内部構成を示すブ
ロック図
ロック図
【図５】前記第２従来例のメモリセルアレイのブロック
図
図
【図６】前記第２従来例のデータ読み出し回路の回路図
【図７】前記第２従来例のデータ書き込み回路の回路図
【図８】前記第２従来例のデータ線イコライズ回路の回
路図
路図
【図９】前記第２従来例の動作制御回路の動作モード判
定回路の回路図
定回路の回路図
【図１０】前記第２従来例のメモリ動作モード信号の真
理値表を示す線図
理値表を示す線図
【図１１】前記動作モード判定回路におけるカラム選択
信号ＣＳＥＬの生成動作を示すタイムチャート
信号ＣＳＥＬの生成動作を示すタイムチャート
【図１２】前記動作モード判定回路におけるリードモー
ド信号ＲＥＡＤ及びライトモード信号ＷＲＩＴＥの生成
動作を示すタイムチャート
ド信号ＲＥＡＤ及びライトモード信号ＷＲＩＴＥの生成
動作を示すタイムチャート
【図１３】前記動作制御回路の読み出し制御回路の回路
図
図
【図１４】上記読み出し制御回路の動作を示すタイムチ
ャート
ャート
【図１５】前記動作制御回路の書き込み制御回路の回路
図
図
【図１６】上記書き込み制御回路の動作を示すタイムチ
ャート
ャート
【図１７】前記第２従来例の動作を示すタイムチャート
【図１８】上記図１７に続くタイムチャート
【図１９】本発明の要旨を示すための従来例と本発明の
内部動作を比較したタイムチャート
内部動作を比較したタイムチャート
【図２０】本発明が適用されたＲＡＭの実施形態に用い
られるコントロールブロックの入出力信号を示すブロッ
ク図
られるコントロールブロックの入出力信号を示すブロッ
ク図
【図２１】上記コントロールブロックの内部構成を示す
ブロック図
ブロック図
【図２２】前記コントロールブロックの動作制御回路の
内部にある動作モード判定回路の回路図
内部にある動作モード判定回路の回路図
【図２３】前記実施形態におけるメモリ動作モード信号
の真理値表を示す線図
の真理値表を示す線図
【図２４】前記動作モード判定回路におけるカラム選択
信号ＣＳＥＬの生成動作を示すタイムチャート
信号ＣＳＥＬの生成動作を示すタイムチャート
【図２５】前記動作モード判定回路におけるリードモー
ド信号ＲＥＡＤ及びライトモード信号ＷＲＩＴＥ及びリ
ードアンドライトモード信号ＲＷの生成動作を示すタイ
ムチャート
ド信号ＲＥＡＤ及びライトモード信号ＷＲＩＴＥ及びリ
ードアンドライトモード信号ＲＷの生成動作を示すタイ
ムチャート
【図２６】前記動作制御回路にある読み出し制御回路の
回路図
回路図
【図２７】上記読み出し制御回路の動作を示すタイムチ
ャート
ャート
【図２８】前記動作制御回路にある書き込み制御回路の
回路図
回路図
【図２９】上記書き込み制御回路のライトモード時にお
ける動作を示すタイムチャート
ける動作を示すタイムチャート
【図３０】前記書き込み制御回路のリードアンドライト
モード時における動作を示すタイムチャート
モード時における動作を示すタイムチャート
【図３１】前記実施形態の動作を示すタイムチャート
【図３２】上記図１０に続くタイムチャート
ＣＬＫ、ＳＣＫ…クロック信号 ＲＡＳ＊…ロウアドレスストローブ信号 ＣＡＳ＊…カラムアドレスストローブ信号 ＷＥ＊…書き込み信号 ＲＷＥ＊…リードアンドライトモード信号 ＲＥＡＤ…リードモード信号 ＷＲＩＴＥ…ライトモード信号 ＲＷ…リードアンドライト信号 ＡＤＸ…ロウアドレス信号 ＡＤＹ…カラムアドレス信号 ＡＤＲ…アドレス信号 ＤＯ…読み出しデータ信号 ＤＩ…書き込みデータ信号 ＲＳＥＬ…ロウアドレス読み込み信号 ＣＳＥＬ…カラムアドレス読み込み信号 １０…メモリセルアレイ １２…ロウデコーダ １４…カラムデコーダ １１…ビット線イコライズ回路 １５…データ線イコライズ回路 ４４…データ読み出し回路 ４６…データ書き込み回路 ４８…入力データラッチ回路 ２０Ａ、２０Ｂ…コントロールブロック ２２Ａ、２２Ｂ…動作制御回路 ２４…クロックバッファ ２６…アドレスバッファ ２７…カラムアドレスバッファ ２８…ロウアドレスバッファ
Claims (3)
- 【請求項１】クロック信号に同期してメモリセルに対し
てアクセスする半導体記憶装置において、 リードモード及びライトモードに加え、リードアンドラ
イトモードを備えた動作モードのいずれかを指定する、
動作モード信号を入力する２以上のモード信号端子と、 メモリセルに書き込むデータを一時的に記憶する入力デ
ータラッチ回路と、 前記動作モード信号により外部から指定される動作モー
ドを判定し、前記リードアンドライトモードと判定され
た場合、第１ステップで、前記リードモードと同一の読
み出し動作を行い、この間にメモリセルへ書き込むデー
タを前記入力データラッチ回路に一時記憶し、次に第２
ステップで、前記第１ステップで選択されているメモリ
セルに対して、前記入力データラッチ回路に一時記憶さ
れているデータを書き込む、これら一連の動作を制御す
る動作制御回路とを備えるようにしたことを特徴とする
半導体記憶装置。 - 【請求項２】請求項１において２以上の前記モード信号
端子がそれぞれ、ロウアドレスストローブ信号、カラム
アドレスストローブ信号、書き込み信号、あるいはリー
ドアンドライトモード信号の互いに異なる信号を入力す
るものであることを特徴とする半導体記憶装置。 - 【請求項３】請求項１において前記動作制御回路が、 読み出し制御回路と、書き込み制御回路と、外部から入
力される動作モード信号から指定される動作モードを判
定し、前記読み出し制御回路及び前記書き込み制御回路
を動作させる動作モード判定回路とを含み、 動作モードがリードアンドライトモードの場合、前記動
作モード判定回路はまず前記読み出し制御回路を活性化
し、読み出しデータが確定した後のタイミングで前記書
き込み制御回路を活性化するものであることを特徴とす
る半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039252A JPH10241360A (ja) | 1997-02-24 | 1997-02-24 | 半導体記憶装置 |
| US09/025,075 US6011728A (en) | 1997-02-24 | 1998-02-17 | Synchronous memory with read and write mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039252A JPH10241360A (ja) | 1997-02-24 | 1997-02-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10241360A true JPH10241360A (ja) | 1998-09-11 |
Family
ID=12547957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9039252A Pending JPH10241360A (ja) | 1997-02-24 | 1997-02-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6011728A (ja) |
| JP (1) | JPH10241360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340560B2 (en) | 2003-07-24 | 2008-03-04 | Samsung Electronics Co., Ltd. | Methods and devices for accessing a memory using multiple separate address mapped temporary storage areas |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003157699A (ja) * | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004171678A (ja) * | 2002-11-20 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、及び情報記憶プログラム |
| JP5443756B2 (ja) * | 2005-06-28 | 2014-03-19 | ザ ボード オブ リージェンツ オブ ザ ユニバーシティ オブ オクラホマ | カーボンナノチューブを成長および収集するための方法 |
| US11907119B2 (en) * | 2021-07-14 | 2024-02-20 | Micron Technology, Inc. | Array access with receiver masking |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000496B1 (ko) * | 1992-01-30 | 1995-01-24 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이타 출력회로 |
| US5305281A (en) * | 1992-08-06 | 1994-04-19 | National Semiconductor Corporation | Multiple array memory device with staggered read/write for high speed data access |
| KR940026946A (ko) * | 1993-05-12 | 1994-12-10 | 김광호 | 데이타출력 확장방법과 이를 통한 신뢰성있는 유효데이타의 출력이 이루어지는 반도체집적회로 |
| JP3346827B2 (ja) * | 1993-05-25 | 2002-11-18 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| KR0167298B1 (ko) * | 1995-12-20 | 1999-01-15 | 문정환 | 메모리의 데이타 고속 억세스장치 |
| KR0164807B1 (ko) * | 1995-12-22 | 1999-02-01 | 김광호 | 반도체 메모리 장치의 데이타 출력버퍼 제어회로 |
| US5666324A (en) * | 1996-03-15 | 1997-09-09 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device having current consumption reduced |
-
1997
- 1997-02-24 JP JP9039252A patent/JPH10241360A/ja active Pending
-
1998
- 1998-02-17 US US09/025,075 patent/US6011728A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340560B2 (en) | 2003-07-24 | 2008-03-04 | Samsung Electronics Co., Ltd. | Methods and devices for accessing a memory using multiple separate address mapped temporary storage areas |
Also Published As
| Publication number | Publication date |
|---|---|
| US6011728A (en) | 2000-01-04 |
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|---|---|---|---|
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