KR20000053606A - 동기식반도체저장장치 - Google Patents

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Abstract

동기식 반도체 저장장치 (SDRAM) 는 행과 열의 행렬 형태로 정렬된 메모리 셀로 구성된 메모리 셀 어레이 (22) 를 구비한다. 메모리 셀 어레이는 외부에서 인가되는 클록신호 (CLK) 의 사이클에 동기되는 행 어드레스와 열 어드레스를 사용하여 엑세스 (Access) 된다. 동기식 반도체 저장장치에 활성명령 (ACT)이 인가되면, 행 어드레스가 지정되어 해당 메모리 셀 어레이의 행이 유효상태가 된다. 활성 명령 (ACT) 의 타이밍으로부터 소정의 지연시간 (tRCD) 경과후 제 1 제어신호 (φ1) 가 생성된다. 읽기 명령 (READ) 의 타이밍 후 제 2 제어신호 (Φ2) 가 생성된다. 제 1 제어신호 또는 제 2 제어신호 가운데 지연된 것에 기초하여 제 3 제어신호 (Φ3) 의 펄스가 생성된다. 이 제 3 제어신호에 따라서 열 어드레스가 지정되어, 특정 메모리 셀이 지정되고 읽기 동작이 가능해진다. 읽기 동작중 갭 (Gap) 이 발생하여 제 2 제어신호가 제 1 제어신호로부터 지연되면, 제 3 제어신호의 발생기준가 제 1 신호에서 제 2 제어신호로 변경된다. 그리고, 제 3 제어신호가 제 2 제어신호로부터 생성되는 동안, 제 1 제어신호의 생성이 중지된다.

Description

동기식 반도체 저장장치{SYNCHRONOUS SEMICONDUCTOR STORAGE DEVICE}
본 발명은 외부에서 인가된 클록 신호에 동기하여 동작하는 어드레스 다중화 방식 (address multiplex type) 의 동기식 반도체 저장장치에 관한 것이다.
본 발명은 일본 특허 출원 H11-16273 호를 기초로 하며, 그 내용은 본문에 참조된다.
일반적으로 DRAM 은 컴퓨터의 주기억장치로 사용되며, 고속동작의 성능에 있어서 개발이 진행되고 있다. 그러나, DRAM 의 동작속도는 최근 그 성능이 더욱 개선되고 있는 마이크로프로세서의 동작속도를 능가하지는 못한다. 이 때문에, DRAM의 엑세스 시간과 사이클 타임이 컴퓨터 시스템의 성능 향상을 가로막고 있다. 따라서, 이러한 DRAM 의 엑세스 시간과 사이클 시간으로 인해 전체적인 컴퓨터 시스템의 성능이 저하되는 문제가 있다. 최근에는, 이 DRAM 을 고속으로 동작하는 마이크로 프로세서에 사용할 수 있으므로, 클록신호에 동기하여 동작하는 동기식 DRAM (또는 SDRAM) 을 컴퓨터 시스템에 사용하는 경향이다. 예를 들어, 일본 특허 출원 H10-504192 호 (PCT 국제공개 WO 96/29637호, 이하 선행 기술문헌이라함) 는 레이턴시 시간 (latency period) 을 프로그램 할 수 있는 SDRAM 을 기재하고 있다.
도 7 은 SDRAM 의 구성을 나타낸 블록도로써, 전술한 선행 기술문헌을 고려하여 설계된 것이다. 이 선행 기술문헌의 SDRAM 의 원래 구성와 비교할 때, 도 7 의 SDRAM 의 구성은 후술할 본 발명의 구성을 반영하여 변형된 것이다. 그리고, 이 SDRAM 의 구성의 세부사항들은 본 발명의 실시예와 관련하여 후술하기로 하며, 이하 문제점과 관련하여 도 7 의 일부분에 대해서만 설명한다.
도 8a∼8h 와 도 9a∼9h 는 도 7의 SDRAM 의 읽기동작의 타이밍들을 나타낸 타이밍도이다. 이들 도면에서, 도 7 의 신호 및 데이터와 동일 참조 부호 및 번호로 지칭한다. 도 7에서 "/CS" 나 "nACT" 등의 참조 부호들의 선두에 나타낸, "/"나 "n"은 부성논리 (Negative Logic) 를 나타낸다. 즉, 부성논리를 가진 신호나 데이터는 선두에 "/" 나 "n" 을 붙인 참조 부호로 나타낸다.
더 상세히 설명하면, 도 8a 와 도 9a 는 SDRAM 외부의 시스템 또는 장치에서 인가되는 클록신호 CLK를 나타낸다. 도 8b와 도 9b는 각종 명령 (instruction) 들을 지정하기 위해 SDRAM의 외부에서 인가되는 명령어 (Command) "Com."들을 나타낸다. 도 8c와 도 9c는 외부에서 인가되는 어드레스 신호 "Aj" (여기서 j는 0 이상의 정수를 나타낸다) 를 나타낸다. 도 8e 와 도 9e 는, 행과 렬로 구성된 메모리 셀 어레이 (22) 를 엑세스하기 위한 열 어드레스 Yj (도 8g와 도 9g 참조) 가 생성될 때 마다 유효상태가 되는 제어신호 Φ2 를 나타낸다. 도 8f 와 도 9f 는 열 어드레스 버퍼 (18) 에 대해 열 어드레스 Yj를 열 디코더 (23)에 출력하도록 지시하는 타이밍을 제어하는 열 어드레스 제어신호 Φ3를 나타낸 것이다. 도 8d 와 도 9d 는 SDRAM 에 대해 제어신호 Φ2 를 그대로 열 어드레스 제어신호 Φ3 로 출력할 것인지, 아니면 소정의 시간만큼 제어신호 Φ2 를 지연시켜 열 어드레스 제어신호 Φ3 를 생성할 것인지 지시하기 위한 신호 C46 를 나타낸 것이다. 도 8h 와 도 9h 는 SDRAM 으로부터 읽어들인 출력 데이터 DQk 를 나타낸다. 쓰기 (WRITE) 동작모드에서는, SDRAM 에 입력되는 데이터가 출력 데이터 DQk 로서 인가된다. 명령어 Com (도 8b, 도 9b) 에는 "READ", "ACT" 등의 각종 명령이 있다. 여기서, "READ" 는 읽기 명령으로서, SDRAM 에 대해 메모리 셀 어레이 (22) 로부터 버스트 읽기 동작을 수행하도록 지시하는 것이며, "ACT" 는 주소신호 Aj 로 지정되는 행 어드레스의 행들을 유효 상태 (Active) 로 하기 위한 활성 명령을 나타낸다.
전술한 SDRAM 에서, 활성 명령 ACT 후에 출력 신호 데이터가 DQk 로서 출력되기까지의 시간은 클록신호 (CLK) 의 사이클 단위로 계산되며, 이 시간에 해당하는 다수의 사이클을 "행 어드레스 스트로브 레이턴시 (Row Address Strobe latency, 이하 RAS 레이턴시) "라고 한다. 그리고, 읽기 명령 READ 후에 DQk 로 출력 데이터가 출력되기까지의 시간도 클록신호 (CLK) 의 사이클 단위로 계산되며, 이 시간에 해당하는 다수의 사이클을 "열 어드레스 스트로브 레이턴시 (Column Address Strobe Latency, 이하 CAS 레이턴시)"라 한다. SDRAM 의 사양 (specification) 에 따르면, CAS 레이턴시가 "N" 이면 (여기서 "N" 은 자연수), 해당 RAS 레이턴시는 "2N" 이 된다. 따라서, 활성 명령 ACT 가 SDRAM 에 인가된 후 읽기명령 READ 가 인가될 준비가 되기까지의 시간은, 실질적으로 읽기명령 READ 후에 SDRAM 이 데이터를 출력하기까지 걸리는 시간과 같다. 또한, 다음과 같이 RAS 레이턴시에 해당하는 시간을 상세히 설명하면 다음과 같다.
활성 명령 ACT 가 SDRAM 에 인가되면, 특정 워드라인 (Word) 가 선택되고, 메모리 셀 어레이 (22) 에서 이 워드라인 (Word) 에 해당하는 데이터가 센스 증폭기 (24) 에 의해 증폭되어 읽기동작이 이루어질 준비가 완료된다. 따라서, RAS 레이턴시 시간은 ACT 명령이 인가되는 타이밍과 읽기동작의 완료가 준비되는 타이밍 사이의 시간으로 정의된다.
이하의 설명에서는, RAS 레이턴시를 "tRCD"로, CAS 레이턴시를 "tAA"로 나타낸다. 그리고, "tRAC"는 상기 시간의 합으로 정의한다. (tRAC = tRCD + tAA)
이하, tRCD 동안의 SDRAM 의 개략적인 동작에 대해 설명한다.
먼저, 행 어드레스 버퍼 (17) 로부터의 행 어드레스 Xj 출력이 전치 디코더 래치 (20 : Pre-decoder Latch) 를 통하여 행 디코더 (21) 에 인가된다. 메모리 셀 어레이 (22) 상의 워드라인 (Word) 중의 하나를 유효상태로 만든다. 행 디코더 (21) 는 행 어드레스 Xj 를 디코딩하여, 행 어드레스 (Xj) 에 해당하는 유효상태의 워드라인 (Word) 의 데이터가 센스 증폭기 (24) 에 입력이 되어 증폭된다.
이하, 시간 tRCD 경과후의 tAA 시간에서의 SDRAM 의 개략적인 동작에 대해 설명한다.
열 어드레스 버퍼 (18) 로부터의 열 어드레스 출력 (Yj) 이 열 디코더 (23) 에 의해 디코딩되어, 해당 열 스위치 (YSW) 가 유효상태 (턴온) 가 된다. 그 결과, 센스증폭기(24)에 의해 증폭된 데이터 중에서, 열 어드레스 (Yj) 에 해당하는 열 스위치 (YSW) 에 의해 유효상태로 된 데이터가, 읽기 버스 (Rbus) 를 통하여 데이터 증폭기 (25) 에 전송되어 증폭된다. 그 후, 이 데이터도 데이터 버스 (R/Wbus) 를 통하여 데이터 증폭기 (28) 에 전송되어 재증폭된다. 데이터 증폭기 (28) 에 의해 증폭된 데이터는 신호 C27 이 유효상태로 되는 시점에서, 데이터 래치 (29) 에 전송된다. 그 후, 출력용 클록신호 (ICLOKOE) 가 유효상태로 되면, 데이터 래치 (29)에 전송된 데이터가 출력버퍼 (30) 를 통하여 데이터 DQk 로서 출력 된다.
대량 생산되고 있는 SDRAM 의 성능은 tRCD = 20ns, tAA = 16ns (ns는 10-9초) 의 사양을 충족한다. 따라서, SDRAM 을 사용하는 시스템이 4ns 의 셋업시간 (Setup Time) 이 필요하다면, 클록신호 (CLK) 가 100 MHz 의 주파수 (클록 사이클 10ns) 를 갖는 경우에는, 전술한 레이턴시들은 다음과 같이 계산될 수 있다.
RAS 레이턴시 = (20+16+4)/10 = 4
CAS 레이턴시 = (16+4)/10 = 2
최첨단 프로세스를 이용한 성능향상에 의해 전술한 레이턴시 및 133 MHz(즉, 약 7.5 ns의 클록 사이클)의 더 높은 주파수에서 동작하는 고성능의 SDRAM 제품이 개발되고 있다. 도 8a∼8h 는 고성능 SDRAM 제품의 동작 타이밍을 나타내며, 여기서 tRAC=27ns, tRCD=15ns, tAA=12ns이다. 시각 t101 에서, 활성명령 (ACT ) 과 행 어드레스 R1 이 SDRAM 에 인가된다. 시각 t102 에서, 읽기명령 (READ) 과 열 어드레스 C1-1이 SDRAM 에 인가된다. 그 후, t101 (ACT) 로부터 4 사이클 후인 시각 t110 에서, 메모리 셀 어레이 (22) 상의 행 어드레스 (R1) 와 열 어드레스 (C1-1) 로 지정되는 출력 데이터 Q1-1 이 출력된다. 따라서, RAS 레이턴시는 "4"가 된다. 그리고, t102 의 READ 명령 이후로는 두 사이클이 지난 것이므로, CAS 레이턴시는 "2" 가 된다. SDRAM도 시각 t102 (READ) 로부터 2 사이클 후인 시각 t110 에서 데이터 (Q1-1) 를 출력한다.
클록주파수가 전술한 것 (도 8a∼8h) 보다 낮은 다른 시스템에서는 "작은" CAS 레이턴시를 프로그래밍하여 시간 tAA 을 최적화 하도록 설계한다. 예를 들어, 도 9a∼9h 는 전술한 첨단 프로세스를 이용하여 생산되며, 100 MHz (10ns)의 클록사이클에서 동작하는 SDRAM 의 동작 타이밍을 나타낸 것으로, 여기서 tRAC=26ns, tAA=16ns이다. 이 경우, RAS 레이턴시를 "3" 으로 하고, CAS 레이턴시를 "2" 로 설정하여 사용하는 것이 이상적이다. 그러나, 그러한 설정의 경우 tRCD=10ns, tAA=16ns으로 고정되는 상황을 초래한다. 즉, tAA 시간은 조절 가능한 여유가 있으나, tRCD 시간은 고정되게 된다. 그렇게 되면, 속도 파생율 (Speed Derivative Ratios) 를 현저히 악화시킨다.
상기 문제점을 해결하기 위해, 전술한 선행 기술문헌에서는 시간 tRCD 가 임계파라미터 (Critical Parameter) 인 경우, 열 어드레스 (Yj) 의 지정을 지연시킴으로써, 시간 tAA이 tRCD 시간에 대해 보상되는 방법을 제안한다. 즉, 클록주파수가 133 MHz 이고, RAS 레이턴시가 "4", CAS 레이턴시가 "2" 인 도 8a∼8h 의 경우는 시간 tRCD 이 매우 길기 때문에 버스트 제어회로 (49) 는 Φ3 제어신호가 열 어드레스 제어신호 Φ3 로 부터 지연되지 않도록 제어한다. 따라서, 도 8a∼8h 에서는 열 어드레스 제어신호 Φ3 는 제어신호 Φ2 가 생성되는 시각 t103 의 직후인 시각 t104 에서 출력된다. 이와 달리, RAS 레이턴시가 "3", CAS 레이턴시가 "2" 인 도 9a∼9h의 경우에도, tAA 시간은 tRCD 시간에 의해 보상된다. 이 경우, SDRAM 은 버스트 제어회로 (49) 내에 설치된 대기시간 지연회로 (도면에 도시하지 않음) 를 이용하여, 제어신호 Φ2 가 열 어드레스 제어신호 Φ2 로부터 지연되도록 제어한다. 따라서, 도 9a∼9h 의 경우, 열 어드레스 제어신호 (Φ3) 는 제어신호 Φ2 가 생성되는 시각 t132 로부터 지연된 시각 t133 에 출력된다.
앞서 언급한 선행 기술문헌에서는 대기시간 지연회로의 활성화 (Activation) 및 비활성화 (Inactivation) 를 전환하는 수단 및 방법이 기재되어 있지 않다. 선행 기술문헌은 도 7 의 SDRAM 의 구성을 사용하고 있으나, 열 어드레스 제어신호 (Φ3) 가 제어신호 Φ2 로부터의 지연여부에 대해서는 SDRAM 자체에서 판별할 수 없다. 그러한 판별을 하려면, SDRAM 의 외부에서 프로그램을 수행할 필요가 있다. 즉, 선행 기술문헌에서는 열 어드레스 제어신호 Φ3 를 제어신호 Φ2 로부터 지연없이 바로 생성할 것인지, Φ2 를 지연시켜 열 어드레스 제어신호 (Φ3)를 생성할 것인지를 판별할 수 있는 데이터 (또는 명령) 로써 모드 레지스터 (46) 가 설정되도록 설계할 수 있다. 즉, 모드 레지스터 (46) 는 버스트 제어회로 (49) 에 신호 C46 을 출력한다. 이 신호 C46 에 따라서, 버스트 제어회로 (49) 는 제어신호 Φ2 를 지연시켜 열 어드레스 제어신호 Φ3 을 생성시킬 것인지 결정한다. 따라서, 도 8a∼8h의 경우, 신호 C46을 L 레벨로 고정하여 (도 8d 참조), Φ2를 지연시키지 않고 열 어드레스 제어신호 Φ3를 생성한다. 도 9a∼9h 의 경우, 신호 C46 을 H 레벨로 고정하여, 제어신호 Φ2 를 지연시켜 열 어드레스 제어신호 Φ3 을 생성한다.
전술한 바와 같이, 상기 선행 기술문헌은 현재의 SDRAM 의 규격에 포함되지 않는 RAS 레이턴시에 대한 프로그램이 시스템에 의해 수행될 것이 요구된다. 즉, 선행 기술문헌은 SDRAM의 외부로부터 특별한 표준이 설정될 필요가 있다. 또한, 선행 기술문헌은 tRCD 가 충분한 제 1 의 경우 및 tRCD 가 불충분한 제 2 의 경우 각각에 대하여, RAS 레이턴시에서의 클록 주파수를 미리 결정해야한다. 그래서, 버스트 제어회로(49)는 시간 tRCD 와 시간 tAA 의 차이에 따라서 내부에 설치된 대기시간 지연회로의 지연시간을 다르게 설정할 필요가 있다. 또한, 전술한 도 8a∼8h 와 도 9a∼9h 에서의 클록주파수보다 더 높은 클록주파수를 갖는 경우를 대비하기 위해, 예컨데 RAS 레이턴시가 5, CAS 레이턴시가 3인 경우를 대비하기 위해서는, 시간 tRCD 와 시간 tAA 의 시간 비율은 전술한 경우와 달라야 한다. 따라서, 지연시간이 전술한 경우와 달라지게 되는 것이 불가피하다. 요약하면, 선행 기술문헌은 시간 tRCD 와 시간 tAA 사이의 관계를 검출할 수단 (또는 장치) 이 없으므로, 각각의 레이턴시에 대하여 지연시간을 다르게 설정할 필요가 있다. 따라서, SDRAM 의 설계가 복잡하게 된다.
일반적으로, 시간 tRCD 는 공정, 전원, 온도 등의 특성에 의존성을 갖는다. 따라서, RAS 레이턴시와 CAS 레이턴시 설계시의 시뮬레이션에서는, 시간 tRCD 의 온도계수 등의 각종 파라미터를 고려할 필요가 있다. 시간 tRCD 가 2 사이클 (도 8a∼8h) 에서 1 사이클 (도 9a∼9h) 로 단축되면, 선행 기술문헌에서는 "tRCD - 1 클록사이클"의 시간에 기초하여 지연시간을 설계하게 된다. 시간 tRCD에 소용되는 시간과 동일한 지연시간의 온도계수를 설정하기는 비교적 용이하다. 그러나, 시간 tRCD 로부터 1 클록사이클의 고정된 시간을 감산한 시간에 따라서 온도계수를 설정하기는 어렵다. 따라서, 시뮬레이션시에 추가적으로 시간이 요구된다. 또한, 정확한 시뮬레이션 수행이 어렵다.
본 발명의 목적은 기존의 규격에 포함되지 않은 RAS 레이턴시에 대한 프로그램밍이 시스템에 의해 수행될 필요가 없는 동기식 반도체 저장장치를 제공하는 것이다. 본 발명의 또 다른 목적은 각 레이턴시에 대한 지연시간을 설계할 필요가 없는 동기식 반도체 저장장치를 제공하는 것이다.
본 발명의 또 다른 목적은 활성화 (ACT)와 센스동작 완료 (sense completion) 사이의 tRCD 시간의 측정값에 대해서, 공정특성, 전원특성 및 온도특성을 실질적으로 동일하게 설정함으로써, 동작 마진을 최소화하여 설계를 최적화할 수 있는 동기식 반도체 저장장치를 제공하는 것이다.
동기식 반도체 저장장치 (예컨데, SDRAM) 는 행렬의 형태로 정렬된 메모리 셀들로 구성된 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 외부에서 인가된 클록신호의 사이클에 동기되는 열 어드레스와 행 어드레스를 이용하여 엑세스 (Access) 된다. 활성 명령 (ACT) 이 동기식 반도체 저장장치에 인가되면, 행 어드레스가 지정되어 해당 메모리 셀 어레이의 행이 유효 상태가 된다. 그리고, 읽기명령 (READ) 에 따라 열 어드레스가 지정되면, 특정 메모리 셀이 지정되어 읽기 동작이 가능하도록 한다. 이 읽기 동작은 클록신호의 사이클에 동기되는 펄스들로 구성된 제어신호에 따라 제어된다. 여기서, 제 1 제어신호 (Φ1) 는 활성 명령 (ACT) 의 타이밍으로부터 소정의 지연시간 (tRCD) 경과후 생성된다. 이 지연시간은 RAS 레이턴시에 해당한다. 제 2 제어신호 (Φ2) 는 읽기 명령의 타이밍 후 생성된다. 펄스로 구성되는 제 3 제어신호 (Φ3) 는 제 1 제어신호 또는 제 2 제어신호 가운데 지연된 신호에 기초하여 생성된다.
제 3 제어신호가 제 1 신호로부터 생성되는 경우에, 읽기 동작중 갭이 발생하여 제 2 제어신호가 제 1 제어신호로부터 지연되면, 제 3 제어신호의 생성에 대한 기준 (basis) 이 제 1 제어신호에서 제 2 제어신호로 자동적으로 변경되어, 제 3 제어신호는 제 2 제어신호로부터 생성 되어야한다. 그리고, 제 3 제어신호가 제 2 제어신호로부터 생성되는 동안에는 제 1 제어신호의 생성이 중지된다.
도 1 은 본 발명의 실시예 1 의 SDRAM 의 구성을 나타낸 블록도.
도 2 는 도 1 의 버스트 제어회로의 내부 논리회로의 구성을 나타낸 회로도.
도 3a 는 실시예 1 의 RAS 레이턴시가 "4" 이고, CAS 레이턴시가 "2" 인 제 1 조건에서 클록신호 CLK 를 나타낸 타이밍도.
도 3b 는 제 1 조건에서 명령어 Com 을 나타낸 타이밍도.
도 3c 는 제 1 조건에서 어드레스 신호 Aj 를 나타낸 타이밍도.
도 3d 는 제 1 조건에서 선택 신호 ΦSEL 을 나타낸 타이밍도.
도 3e 는 제 1 조건에서 제어신호 Φ1 을 나타낸 타이밍도.
도 3f 는 제 1 조건에서 제어신호 Φ2 을 나타낸 타이밍도.
도 3g 는 제 1 조건에서 열 어드레스 제어신호 Φ3 을 나타낸 타이밍도.
도 3h 는 제 1 조건에서 열 어드레스 Yj 를 나타낸 타이밍도.
도 3i 는 제 1 조건에서 데이터 DQk 를 나타낸 타이밍도.
도 4a 는 실시예 2 의 RAS 레이턴시 "4", CAS 레이턴시 "2"인 제 2 조건에서 클록신호 CLK 를 나타낸 타이밍도.
도 4b 는 제 2 조건에서 명령 Com 을 나타낸 타이밍도.
도 4c 는 제 2 조건에서 어드레스 신호 Aj 를 나타낸 타이밍도.
도 4d 는 제 2 조건에서 선택 신호 ΦSEL 을 나타낸 타이밍도.
도 4e 는 제 2 조건에서 제어신호 Φ1 을 나타낸 타이밍도.
도 4f 는 제 2 조건에서 제어신호 Φ2 을 나타낸 타이밍도.
도 4g 는 제 2 조건에서 열 어드레스 제어신호 Φ3 을 나타낸 타이밍도.
도 4h 는 제 2 조건에서 열 어드레스 Yj 를 나타낸 타이밍도.
도 4i 는 제 2 조건에서 데이터 DQk 를 나타낸 타이밍도.
도 5 는 본 발명의 실시예 2에서 선택 신호 ΦSEL 을 만들기 위한 버스트 제어회로 내부에 설치된 논리회로 구성을 나타낸 블록도.
도 6a 는 실시예 2 에서 클록신호 CLK 를 나타낸 타이밍도.
도 6b 는 실시예 2 에서 명령 Com 을 나타낸 타이밍도.
도 6c 는 실시예 2 에서 어드레스 신호 Aj 를 나타낸 타이밍도.
도 6d 는 실시예 2 에서 선택 신호 ΦSEL 을 나타낸 타이밍도.
도 6e 는 실시예 2 에서 제어신호 Φ1 을 나타낸 타이밍도.
도 6f 는 실시예 2 에서 제어신호 Φ2 을 나타낸 타이밍도.
도 6g 는 실시예 2 에서 열 어드레스 제어신호 Φ3 을 나타낸 타이밍도.
도 6h 는 실시예 2 에서 열 어드레스 Yj 를 나타낸 타이밍도.
도 6i 는 실시예 2 에서 데이터 DQk 를 나타낸 타이밍도.
도 7 은 선행 기술문헌에 따른 SDRAM 의 구성을 나타낸 블록도.
도 8a 는 실시예 2 의 RAS 레이턴시 "4", CAS 레이턴시 "2" 인 제 1 조건에서 클록신호 CLK 를 나타낸 타이밍도.
도 8b 는 제 1 조건에서 명령 Com 을 나타낸 타이밍도.
도 8c 는 제 1 조건에서 어드레스 신호 Aj 를 나타낸 타이밍도.
도 8d 는 제 1 조건에서 신호 C46 을 나타낸 타이밍도.
도 8e 는 제 1 조건에서 제어신호 Φ2 을 나타낸 타이밍도.
도 8f 는 제 1 조건에서 열 어드레스 제어신호 Φ3 을 나타낸 타이밍도.
도 8g 는 제 1 조건에서 열 어드레스 Yj 를 나타낸 타이밍도.
도 8h 는 제 1 조건에서 데이터 DQk 를 나타낸 타이밍도.
도 9a 는 실시예 2 의 RAS 레이턴시 "3", CAS 레이턴시 "2" 인 제 2 조건에서 클록신호 CLK 를 나타낸 타이밍도.
도 9b 는 제 2 조건에서 명령어 Com 을 나타낸 타이밍도.
도 9c 는 제 2 조건에서 어드레스 신호 Aj 를 나타낸 타이밍도.
도 9d 는 제 2 조건에서 신호 C46 을 나타낸 타이밍도.
도 9e 는 제 2 조건에서 제어신호 Φ2 을 나타낸 타이밍도.
도 9f 는 제 2 조건에서 열 어드레스 제어신호 Φ3 을 나타낸 타이밍도.
도 9g 는 제 2 조건에서 열 어드레스 Yj 를 나타낸 타이밍도.
도 9h 는 제 2 조건에서 데이터 DQk 를 나타낸 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
CLK : 시스템 클록신호
CKE : 클록 인에이블 신호
Aj : 어드레스 신호
/CS : 칩 선택 신호
/RAS : 행 어드레스 스트로브 (Row Address Strobe, RAS) 신호
/WE : 쓰기 인에이블 신호
ICLKOE : 출력용 클록신호
REF : 오토 리프레쉬 신호
PRE : 프리차아지 신호
BSTP : 버스트 동작 중지 명령
RA : 리프레쉬 어드레스
8 : 클록 발생기 10 : 어드레스 버퍼
11 : 명령 디코더 13 : 행 어드레스 제어회로
14 : 버스트 쓰기 제어회로 15 : 버스트 읽기 제어회로
16 : 모드 레지스터 19 : 버스트 제어회로
20 : 전치 디코더 래치 21 : 행 디코더
24 : 센스 증폭기 27 : 파이프라인 제어회로
29 : 데이터 래치 32 : 데이터 입력 버퍼
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더 상세하게 설명한다.
다음의 본 발명의 바람직한 실시예에서는 반도체 저장장치의 일례로서 SDRAM을 사용한다.
[A] 실시예 1
도 1 은 본 발명의 실시예 1 의 SDRAM 의 구성을 나타낸 블록도이다. 여기서 도 7 에 나타난 것과 동일한 부재, 신호, 데이터들은 동일 참조 부호와 번호로써 표기한다.
도 1 에서 참조 부호 "CLK" 는 SDRAM 의 외부에서 인가된 입력신호중 하나인 시스템 클록신호이다. 이 입력 신호는 시스템 클록신호 (CLK) 의 펄스 타이밍에 동기된다. 그리고, 이 시스템 클록신호 (CLK) 에 대하여 인에이블 신호 (CKE) 가 제공된다. SDRAM의 어드레스를 나타낸 어드레스 신호 (Aj) 가 외부로부터 SDRAM 에 공급된다. 이 어드레스 신호 (Aj) 를 이용하여, 열 어드레스, 행 어드레스 등 어드레스들이 시분할 방식으로 SDRAM 에 입력 된다. 이 어드레스 신호 (Aj) 의 일부 비트는 메모리 뱅크의 선택 및/또는 프리차아지 (Precharge) 제어등에 사용된다. 참조부호 "/CS"는 칩 선택 (Chip Select) 신호이다. 칩 선택신호 "/CS" 가 로우 레벨 (L 레벨) 에 있으면, 명령 입력사이클 (Command Input Cycle) 이 개시된다. 또한, SDRAM에는 행 어드레스 스트로브 신호 "/RAS", 열 어드레스 스트로브 신호 "/CAS", 및 쓰기 가능 (Write Enable) 신호 "/WE" 가 입력된다. 이들 신호에 대해서는 필요한 경우에 설명하기로 한다.
게이트 1 내지 7 는 전술한 SDRAM 의 입력신호들의 형태를 만들어 출력하기 위해 제공된다. 도 1 은 하나의 게이트 "3" 만을 나타내고 있으나, 실제로 복수의 어드레스 (Aj) 의 개수와 일치하는 복수의 게이트가 제공된다. 게이트 "3" 은 어드레스 (Aj) 를 어드레스 CAj 로서 출력한다. 클록 발생기 (8) 는 시스템 클록신호 (CLK) 와 클록 인에이블 신호 (CKE) 에 따라, SDRAM 의 각 부 (Parts) 와 부재 (components) 에 분배한다. 내부 클록신호 (ICLK) 를 발생시켜, 다른 클록발생기 (9) 는 시스템 클록신호 (CLK) 및 클록 인에이블 신호 (CKE) 뿐만 아니라, 후술할 버스트 읽기 제어회로 (15)로 부터 출력되는 제어신호 (Φ2) 에 기초하여 출력용 클록신호 (ICLKOE) 를 발생시킨다. 출력용 클록신호 (ICLKOE) 는 후술할 데이터 래치 (29) 와 데이터 출력버퍼 (30) 를 유효상태로 만드는데 사용된다. 어드레스 버퍼 (10) 는 내부 클록신호 (ICLK) 에 동기되어 게이트 "3" 에서 출력되는 어드레스 CAj 를 입력받아, 이를 SDRAM 의 내부 어드레스인 IAj 로서 출력한다.
명령 디코더 (11) 는 전술한 입력 신호 (/CS, /RAS, /CAS 및 /WE) 및 어드레스 CAj 중에서 어드레스 (CA10) 및 어드레스 (CA11) 의 조합에 따라서, 미리 결정된 명령들을 디코딩한다. 명령 디코더 (11) 는 각각의 명령들에 해당하는 신호들을 출력한다. 즉, 명령 디코더 (11) 는 오토 리프레쉬 (Auto Refresh) 명령에 해당하는 신호 REF, 전술한 활성 명령에 해당하는 신호 nACT, 특정 메모리 뱅크의 프리차아지 (Precharge) 동작을 개시시키는 프리차아지 명령 nPRE 등을 출력한다. 또한, 명령 디코더 (11) 는 nWRT, nRED, BSTP, MRS 등의 신호들을 출력한다. 여기서, 신호 (nWRT) 는 열 어드레스에 의해 지정되는 버스트 개시 어드레스로부터 쓰기 동작을 개시하도록 SDRAM에 지시하는 쓰기 (Write) 명령이며, 신호 (nRED)는 열 어드레스의 의해 지정되는 버스트 개시 어드레스로부터 데이터의 읽기 동작을 개시하도록 SDRAM에 지시하는 읽기 명령 (전술한 READ 에 해당) 에 해당한다. 신호 BSTP 는 실행중 버스트 동작을 중지시키는 버스트 중지 명령에 해당한다. 신호 MRS 는 각 모드 레지스터 설정 명령이 지정될 때 유효상태가 된다. 모드 레지스터 설정 명령은 후술할 모드 레지스터 (16) 에 대한 모드를 설정하는데 사용된다.
REF 신호가 유효상태로 되면, 오토 리프레쉬 제어회로 (12) 는 내부에서 리프레쉬 어드레스 (RA) 를 자동적으로 생성한다. 오토 리프레쉬 제어회로 (12) 는 이 리프레쉬 어드레스 (RA) 를 행 어드레스 버퍼 (17) 에 공급하여 오토 리프레쉬 동작을 실행시킨다. 행 어드레스 제어회로 (13) 는 전술한 신호 (REF, nACT, nPRE), 내부 클록신호 (ICLK), 및 선택신호 (ΦSEL) 에 기초하여 버스트 제어회로 (19) 에 전송될 제어신호 Φ1 을 생성한다. 또한, 행 어드레스 제어회로 (13) 는 후술할 행 어드레스 버퍼 (17) 의 동작을 제어하기 위한 제어신호 (C13) 을 생성시킨다. 여기서, ACT 명령에 의해 특정 워드라인이 선택되고 해당 메모리 셀 어레이 (22) 의 데이터가 센스증폭기 (24) 에 의해 증폭되어 읽혀질 준비가 완료되는 센스동작 완료 (Sense Completion) 에 소요되는 기간을 직접적으로 정확하게 측정하기 위한 효과적인 방법이 제공되지 않았다. 이 때문에, 행 어드레스 제어회로 (13) 는 ACT 명령의 입력 타이밍에 해당하는 기준시간으로부터 시간 (tRCD) 에 해당하는 소정의 지연시간이 경과한 후 제어신호 Φ1 가 생성되도록 설계된다. 행 어드레스 제어회로 (13) 가 일단 제어신호 Φ1 을 생성하기 시작하면, 선택신호 (ΦSEL) 이 L 레벨이 될 때까지 시스템 클록신호 (CLK) 의 사이클마다 제어신호 (Φ1) 의 펄스가 순차적으로 생성되게 된다. 이 지연시간을 얻기 위해 행 어드레스 제어회로 (13) 는 선행 기술문헌에서 설명한 것과 동일한 대기시간 지연회로를 내장하고 있다. 행 어드레스 제어회로 (13) 는 버스트 제어회로 (19) 로부터 L 레벨의 선택신호 (ΦSEL) 가 전송되면, 제어신호 Φ1 의 생성동작을 중지한다. 이하, 제어신호 (Φ1, Φ2) 와 열 어드레스 제어신호 (Φ3) 의 관계를 설명하기로 한다.
버스트 쓰기 제어회로 (14) 는 신호 (nWRT, nRED, BSTP), 및 내부 클록신호 (ICLK) 에 기초하여 제어신호 (C14) 를 생성한다. 이 제어신호 (C14) 는 메모리 셀 어레이 (22) 에 대한 버스트 쓰기 동작을 수행하도록 SDRAM 을 제어한다. 마찬가지로, 버스트 읽기 제어회로 (15) 는 신호 (nWRT, nRED, BSTP), 및 내부 클록신호 (ICLK) 에 기초하여 제어신호 (C15) 와 제어신호 (Φ2) 를 생성한다. 이 신호들은 메모리 셀 어레이 (22) 로부터의 버스트 읽기 동작을 수행하도록 SDRAM 을 제어한다. 모드 레지스터 (16) 는 명령어 디코더 (11) 로부터 신호 MRS 가 출력될 때, 어드레스 IAj 상의 모드 지정 데이터를 입력받는다. SDRAM 내의 각 부 (Parts) 와 부재들 (Components) 은 모드 레지스터 (16) 에 설정된 모드에 따라 동작을 수행한다. 도면의 복잡함을 피하기 위해, 도 1 에서는 SDRAM 내의 이들 각 부와 모드 레지스터 (16) 사이의 접속관계는 나타내지 않았다. 행 어드레스 버퍼 (17) 는 행 어드레스 제어회로 (13) 로부터 출력되는 제어신호 (C13) 에 따라서, 행 어드레스 (Xj) 로 출력될 어드레스 (IAj) 또는 리프레쉬 어드레스 (RA) 를 입력받아, 이를 행 어드레스 (Xj)로서 출력한다.
읽기 명령 또는 쓰기 명령이 인가되면, 열 어드레스 버퍼 (18) 는 제어신호 (C15) 에 대해서 어드레스 IAj 상의 열 어드레스를 입력받는다. 버스트 제어회로 (19) 에 의해 생성된 열 어드레스 제어신호 (Φ3) 의 타이밍에서, 열 어드레스 버퍼 (18) 는 먼저 입력되어 있는 열 어드레스를 열 어드레스 (Yj)로서 출력한다. 또한, 열 어드레스 버퍼 (18) 는 먼저 입력된 열 어드레스에 기초하여 다음에 엑세스할 열 어드레스를 생성한다. 버스트 제어회로 (19) 는 제어신호 (Φ1, Φ2, C14) 및 내부 클록신호 (ICLK) 에 기초하여 열 어드레스 제어신호 (Φ3) 및 선택신호 (ΦSEL) 를 생성한다. 본 실시예에서, 버스트 제어회로 (19) 는 제어신호 Φ1 와 Φ2 가운데 지연된 것에 의해 열 어드레스 제어신호 Φ3 를 생성한다. 둘 중 하나를 선택하기 위해서, 버스트 제어회로 (19) 는 선택신호 (ΦSEL) 을 생성한다. 도 2는 이 선택신호 (ΦSEL) 을 생성하기 위해 버스트 제어회로 (19) 내에 설치된 회로의 구성을 나타낸 블록도이다. 버스트 제어회로 (19) 는 선택신호 (ΦSEL) 가 H 레벨인 경우, 제어신호 (Φ1) 를 선택하여 열 어드레스 제어신호 Φ3 를 생성한다. 버스트 제어회로 (19) 는 선택신호 (ΦSEL) 이 L 레벨인 경우, 제어신호 Φ2 를 선택하여 열 어드레스 제어신호 (Φ3) 을 생성한다. 버스트 제어회로 (19) 는 제어신호 Φ2 를 선택하기로 결정한 경우, 선택신호 (ΦSEL) 를 L 레벨로 하강시켜, 행 어드레스 제어회로 (13) 는 제어신호 (Φ1) 의 생성을 중지시킨다. 도 2 의 선택 논리의 세부적인 것은, SDRAM 의 동작을 설명한 후, 설명하기로 한다.
도 1에서, 참조 부호 Ba, Bb 는 메모리 뱅크를 나타낸다. 도 1은 2 개의 메모리 뱅크 (Ba, Bb) 를 갖는 SDRAM 의 예이며, Ba 메모리 뱅크의 내부 구성을 나타내고 있다. 예를 들어, 메모리 뱅크 (Ba) 에서, 전치 디코더 래치 (20) 는 행 어드레스 버퍼 (17) 로부터 출력되는 행 어드레스 (Xj) 를 래치 (latch) 시킨다. 또한, 전치 디코더 래치 (20) 는 당해 행 어드레스 Xj 에 포함된 메모리 뱅크의 지정에 기초하여 현재 메모리 뱅크가 선택되어 있는가를 판별한다. 행 디코더 (21) 는 전치 디코더 래치 (20) 가 자신의 메모리 뱅크 (예를 들어 Ba) 가 지정되었다고 판별하면, 전치 디코더 래치 (20) 로부터 출력되는 행 어드레스에 따라서 메모리 셀 어레이 (22) 의 워드라인 (Word) 중의 하나를 유효상태로 만든다. 열 디코더 (23) 는 열 어드레스 버퍼 (18) 로부터 출력되는 열 어드레스 (Yj) 에 따라서, 메모리 셀 어레이 (22) 의 각각의 열에 구비된 열 스위치 (YSW) 중의 하나를 유효상태로 만든다. 센스 증폭기 (24) 는 행 디코더 (21) 에 의해 유효상태로 된 워드라인 (Word) 상의 데이터를 입력받아 증폭한다. 그 후, 센스 증폭기 (24) 는 워드라인 상의 데이터 중에서 유효상태인 열 스위치 (YSW) 에 해당하는 데이터를 읽어 버스 (Rbus) 로 전송한다.
데이터 증폭기 (25) 는 버스 (Rbus) 에서 읽어낸 데이터를 버스 (R/Wbus) 의 소정의 레벨과 일치하도록 증폭한다. 그래서, 데이터 증폭기 (25) 는 메모리 뱅크가 공유하는 버스 (R/Wbus) 상으로 이 데이터를 출력한다. 한편, 쓰기 증폭기 (26) 는 버스 (R/Wbus) 상의 데이터를 버스 (Wbus) 의 레벨과 일치하도록 변환한 다음, 센스 증폭기 (24) 로 데이터를 출력시켜, 메모리 셀 어레이 (22) 상의 셀에 데이터 쓰기동작 (Write) 을 행한다. 파이프라인 제어회로 (27) 는 버스트 읽기 동작 (또는 버스트 쓰기 동작) 수행에 필요한 SDRAM 내부의 파이프라인 동작을 관리한다. 열 어드레스 제어신호 (Φ3) 에 따라서, 파이프라인 제어회로 (27) 는 데이터 증폭기 (25) 로부터 데이터들이 출력되는 데이터 출력 타이밍을 결정한다. 파이프라인 제어회로 (27) 는 당해 데이터 출력 타이밍을 지정하는 제어신호 (C27) 를 생성한다. 데이터 증폭기 (28) 는 이 제어신호 (C27) 에 따라서 버스 (R/Wbus) 상에 출력되어 있는 데이터 신호를 입력받는다. 데이터 증폭기 (28) 는 이 데이터 신호를 데이터 래치 (29) 의 입력 레벨과 일치하도록 증폭하여, 데이터 래치 (29) 로 전송한다. 데이터 래치 (29) 는 제어신호 (C27) 와 출력용 클록신호 (ICLKOE) 에 따라서, 데이터 증폭기 (28) 에서 출력되는 데이터 신호를 입력받아, 데이터 출력 버퍼 (30) 로 전송한다. 데이터 래치 (29) 에서 출력된 데이터 신호는 출력용 클록신호 (ICLKOE) 에 따라서 데이터 출력 버퍼 (30) 에서 버퍼링 되게 된다. 데이터 출력버퍼 (30) 의 출력은 데이터 (DQk, 여기서 k는 0 이상의 정수) 로서 제공되며, 이 데이터(DQk)는 SDRAM 의 외부로 출력된다. 한편, 게이트 31 은 데이터 DQk 로서 입력되는 데이터 신호를 형성시킨다. 게이트 31 로부터 출력되는 데이터 신호는 데이터 입력버퍼 (32) 로 송출되어 버퍼링 되게 된다. 그 후, 데이터 입력버퍼 (32) 는 이 입력 데이터 신호를 제어신호 (C14) 와 내부 클록신호 (ICLK) 에 따라서 버스 (R/Wbus) 를 통하여 쓰기 증폭기 (26) 로 전송한다.
다음, 도 3a∼3i 와 도 4a∼4i 을 참조하여 도 1의 SDRAM 의 전체 동작을 설명한다. 도 3a∼3i는 클록주파수 (CLK) 가 133 MHz 로 설정되어 RAS 레이턴시 "4", CAS 레이턴시 "2" 인 도 8a∼8h 와 같은 조건에서 작성되었다. 도 4a∼4i 는 클록주파수(CLK)가 100 MHz 로 설정되어, RAS 레이턴시 "3", CAS 레이턴시 "2" 인 도 9a∼9h 와 같은 조건하에서 작성되었다. 이하, 먼저 도 3a∼3i 를 참조하여 SDRAM 의 전체 동작을 설명한 다음, 도 4a∼4i 를 참조하여 SDRAM 의 전체 동작을 설명하기로 한다.
시각 t1에서, 클록 주파수 (CLK) 펄스의 리딩에지 (Leading Edge) 에 동기되어 활성 명령 ACT (도 3B 참조) 이 SDRAM 에 인가되어, 신호 nACT 가 유효상태가 된다. 이 때, 신호 ACT 의 인가와 병행하여 유효 상태가 되는 메모리 셀 어레이 (22) 상의 행에 대응하는 행 어드레스의 값 (도 3C의 R1) 이 어드레스 (Aj) 로서 인가된다. 명령 디코더 (11) 는 nACT 를 유효상태로 만들기 때문에, 행 어드레스 제어회로 (13) 는 제어신호 (C13) 을 생성하여 행 어드레스 버퍼 (17) 에 대해 어드레스 버퍼 (10) 로부터 출력되는 어드레스 IAj 를 입력받도록 지시한다. 행 어드레스 버퍼 (17) 는 전술한 어드레스 (IAj) 로부터 행 어드레스의 값 (R1) 을 입력받아, 이 값을 행 어드레스 (Xj) 로서 전치 디코더 래치 (20) 로 출력한다. 따라서, 행 어드레스 (Xj) 로 지정된 메모리 뱅크 (Ba) 내에 설치된 행 디코더 (21) 가 전치 디코더 래치 (20) 로부터 출력되는 행 어드레스에 해당하는 워드라인 (Word) 을 유효상태로 만든다. ACT 명령에 따라서, 버스트 제어회로 (19) 는 선택 신호 (ΦSEL) 를 H 레벨 로 변화시켜, 제어신호 Φ1 로부터 제어신호 Φ3 를 생성하도록 내부 회로의 모드를 변환시킨다.
SDRAM 으로 활성명령 (ACT) 가 인가되는 t1 으로부터 고정된 시간 (tRCD) 이 경과한 시각 t2 에서, 행 어드레스 제어회로 (13) 가 순간적으로 제어신호 (Φ1) 를 H 레벨 로 변화시킨다. 제어신호 (Φ1) 의 H 레벨 은 센스동작 완료를 나타낸다. 이 경우, 제어신호 (Φ1) 가 H 레벨로 설정되는 타이밍에서도 읽기 명령 (READ) 이 SDRAM 으로 인가되지 않으므로, 버스트 읽기 제어회로 (15) 는 제어신호 Φ2 를 생성하지 않는다. 이 상태에서는, 버스트 제어회로 (19) 는 시간 (tRCD) 이 충분하다고 간주하고, 제어신호 Φ2 로부터 열 어드레스 제어신호 Φ3 를 생성하기로 결정하므로, 버스트 제어회로 (19) 는 선택신호 (ΦSEL) 을 L 레벨로 변화시킨다. 버스트 제어회로 (19) 는 행 어드레스 제어회로 (13) 로 선택신호 (ΦSEL) 을 출력하여, 행 어드레스 제어회로 (13) 가 제어신호 (Φ1) 의 생성을 중지시키도록 한다. 이렇게 함으로써, 대기시간 지연회로에 의해 소모되는 전류의 양이 감소되게 된다.
시각 t3 에는, 읽기명령 READ 가 클록신호의 리딩에지에 동기되어 SDRAM 에 인가되므로, nRED 신호가 유효상태가 된다. 동시에, 선택될 메모리 셀 어레이 (22) 의 열에 해당하는 열 어드레스 값 (도 3c의 C1-1) 이 어드레스 Aj 에 인가된다. 따라서, 열 어드레스 버퍼 (18) 는 버스트 읽기 제어회로 (15) 로부터 출력되는 제어신호 (C15) 에 따라서 어드레스 버퍼 (10) 로부터 출력되는 어드레스 (IAj) 에 해당하는 열 어드레스 값을 입력받는다. 버스트 읽기 제어회로 (15) 는 읽기 명령 (READ) 이 인가되면, 시각 t4 에서 제어신호 (Φ2)를 H 레벨 로 변화시킨다. 이 때, 버스트 제어회로 (19) 는 제어신호 (Φ2) 로 부터 열 어드레스 제어신호 (Φ3) 을 생성하기로 결정한다. 따라서, 시각 t4 로부터 도 2 의 논리회로에 의해 지연을 거친 시각 t5 에는 버스트 제어회로 (19) 는 순간적으로 열 어드레스 제어신호 (Φ3) 을 H 레벨로 변화시킨다. 시각 t6 에서는, 열 어드레스 버퍼 (18) 가 t3 에서 입력받은 열 어드레스 값 (C1-1) 를 출력한다. 이 열 어드레스 값 (C1-1) 는 은 열 어드레스 (Yj) 로서 열 디코더 (23) 로 출력된다. 결과, 열 디코더 (23) 는 이 열 어드레스 값 C1-1 에 해당하는 열 스위치 "YSW" 를 유효 상태로 만든다.
그 후, SDRAM 은 버스트 읽기 동작을 수행한다. 시각 t7 에서, 버스트 읽기 제어회로 (15) 는 클록신호 CLK 의 펄스의 리딩에지에 동기하여 제어신호 (C15) 를 출력한다. 따라서, 버스트 읽기 제어회로 (15) 는 이 제어신호 (C15) 에 따라서 다음의 열 어드레스 (C1-2) 값을 생성시킨다. 시각 t8 에서, 버스트 읽기 제어회로 (15) 는 제어신호 (Φ2) 의 펄스를 생성시킨다. 시각 t9 에서, 버스트 제어회로 (19) 는 제어신호 Φ3의 펄스를 생성시킨다. 시각 t10 에서, 열 어드레스 버퍼 (18) 는 열 어드레스 C1-2 를 어드레스 Yj 로서 출력한다. 그 후, 시각 t11 에서, 센스 증폭기 (24) 는 행 어드레스 (R1) 및 열 어드레스 (C1-1) 에 의해 특정되는 메모리 셀의 데이터 (도 3i의 Q1-1 참조) 를 출력한다. 이 데이터는 버스 (Rbus) 를 거쳐 데이터 증폭기 (25) 에서 버스 (R/Wbus) 상으로 출력된다. 이 때, 파이프라인 제어회로 (27) 는 t4 시각에서 버스트 제어회로 (19) 에 의해 생성된 열 어드레스 제어신호 (Φ3) 에 따라서, 제어신호 (C27) 를 유효상태로 만든다. R/Wbus 상의 Q1-1 데이터는 제어신호 C27 에 따라서 데이터 증폭기 (28) 를 경유하여 데이터 래치 (29) 로 전송된다. 그 후, 클록 발생기 (9) 는 시스템 클록신호 (CLK) 와 클록 인에이블 신호 (CKE)에 따라서, 출력용 클록신호 (ICLKOE) 를 유효상태로 만들어, 데이터 래치 (29) 로 입력된 데이터가 데이터 출력 버퍼 (30) 로부터 데이터 DQk 로서 외부로 출력된다.
그 후, t3 시각에서 t11 시각 사이에 수행되는 전술한 동작들이 동일하게 반복된다. 즉, 시각 t12 에서, 새로운 열 어드레스 C2-1 (도 3c) 를 지정하는 다음의 읽기 명령 (READ) 이 SDRAM 에 인가된다. 시각 t13 에서, 버스트 읽기 제어회로 (15) 가 제어신호 Φ2 의 펄스를 생성시킨다. 이 제어신호 (Φ2) 에 따라서, 버스트 제어회로 (19) 는 시각 t14 에서 제어신호 Φ3 의 펄스를 생성시킨다. 시각 t15 에서, 열 어드레스 버퍼 (18) 는 열 어드레스 값 (C2-1) 을 어드레스 Yj (도 3h) 로 출력한다. 시각 t16 에서, 열 어드레스 C1-2 에 해당하는 데이터 (Q1-2) 가 DQk, (도 3i) 로서 출력된다. 다음 시각 t17 에서, 열 어드레스 버퍼 (18) 가 열 어드레스 값 C2-1 에 이어서 열 어드레스 C2-2 를 생성시킨다. 그리고, 버스트 읽기 제어회로 (15) 는 시각 t18 에서 제어신호 (Φ2) 의 펄스를 생성시키고, 버스트 제어회로 (19) 가 시각 t19 에서 열 어드레스 제어신호 (Φ3) 의 펄스를 생성시킨다. 시각 t20 에서, 열 어드레스 버퍼 (18) 는 열 어드레스 Yj (도 3h) 로서 열 어드레스값 C2-2 를 출력한다. 시각 t21 에서, 열 어드레스 C2-1 에 해당하는 데이터 (Q2-1) 가 데이터 DQk (도 3i) 로서 출력된다.
전술한 바와 같이, (RAS 레이턴시) = (CAS 레이턴시)×2 인 도 3a∼3i 의 동작모드에서, SDRAM 은 다음과 같이 동작한다.
제어신호 Φ1 은 제어신호 Φ2 의 이전에 감지된다. 제어신호 Φ1 가 생성되는 타이밍에, 버스트 제어회로 (19) 는 선택신호 (ΦSEL) 를 L 레벨 로 변화시켜 행 어드레스 제어회로 (13) 가 제어신호 Φ1 의 생성을 중지하도록 한다. 그 후, 열 어드레스 제어신호 Φ3 의 펄스가 제어신호 Φ2 의 펄스에 동기되어 순차적으로 발생된다.
다음으로, 도 4a∼4i 에 따른 SDRAM 의 전체 동작을 설명한다. 시각 t31 에서, 행 어드레스 (R1, 도 4b, 4c 참조) 를 지정하는 활성 명령 (ACT) 이 SDRAM 에 인가된다. 버스트 제어회로 (19) 는 이 ACT 신호에 동기 하여, 선택신호 (ΦSEL, 도 4d 참조) 를 H 레벨로 변화시켜, 제어신호 Φ1 로부터 열 어드레스 제어신호 Φ3이 만들어지도록 초기 설정 한다. 시각 t32 에서, 열 어드레스 C1-1 를 지정하는 읽기신호 (READ) 가 인가된다. 시각 t33 에서, 버스트 읽기 제어회로 (15) 는 제어신호 Φ2 (도 4f) 를 발생시킨다. 버스트 읽기 제어회로 (15) 가 제어신호 Φ2 를 생성시키는 시각 t33 에는, 시각 t31 로부터 tRCD 시간이 경과되지 않았으므로, SDRAM 이 센스동작 완료상태에 있지 않다. 즉, 행 어드레스 제어회로 (13) 는 시각 t31∼t33 사이에서 아직 제어신호 Φ1 을 생성하지 않는다. 이 때문에, SDRAM 이 센스동작 완료의 상태가 될 때까지 열 어드레스 Yj 의 생성을 지연시킬 필요가 있다. 이를 위해서, 버스트 제어 회로 (19) 는 선택신호 (ΦSEL) 를 H 레벨 로 유지하여, 내부회로는 제어신호 Φ1 로부터 열 어드레스 제어신호 Φ3 을 발생 하도록 초기상태를 유지한다.
시각 t31 로부터 고정시간 tRCD 이 경과한 시각 t34 에서, 행 어드레스 제어회로 (13) 는 제어신호 Φ1 (도 4e) 을 생성시킨다. 도 2 의 논리회로에 의한 지연을 거친 시각 t35 에서, 버스트 제어회로 (19) 는 열 어드레스 제어신호 (Φ3 , 도 4g 참조) 을 생성시킨다. 이 열 어드레스 제어신호 (Φ3) 의 생성으로 인하여, 열 어드레스 버퍼 (18) 는 t36 시각에 열 어드레스 C1-1 을 열 어드레스 Yj (도 4h) 로 출력한다. 시스템 클록신호 (CLK) 인가 이전인 시각 t37 에서, 열 어드레스 버퍼 (18) 가 열 어드레스 C1-1 다음의 열 어드레스 C1-2 를 생성시킨다. 그 후, 시스템 클록 신호 (CLK) 펄스의 인가 이전인 시각 t32 로부터 고정시간 (tRCD) 시간이 경과한 시각 t38 에서, 행 어드레스 제어회로 (13) 는 제어신호 Φ1 의 펄스를 다시 생성시킨다. 시각 t39 에서, 버스트 제어회로 (19) 는 제어신호 Φ1 의 펄스로부터 열 어드레스 제어신호 Φ3 을 생성시킨다. 시각 t40 에서, 열 어드레스 버퍼 (18) 는 열 어드레스 (Yj) 로서 열 어드레스 C1-2 를 출력한다. 시각 t41 에서, 데이터 출력 버퍼 (30) 는 열 어드레스 값 C1-1 에 해당하는 출력 데이터 (Q1-1) 를 데이터 (DQk, 도 4i 참조) 로서 출력한다.
그 후, 전술한 동작이 동일하게 반복된다. 즉, t42 시각에서, 열 어드레스 (C2-1) 를 지정하는 읽기 명령 (READ) 이 SDRAM 으로 인가된다. 시각 t37 의 시스템 클록 신호의 펄스 인가 이전인 시각 t43 에 행 어드레스 제어회로 (13) 는 제어신호 Φ1 의 펄스를 생성시킨다. 시각 t44 에서, 버스트 제어회로 (19) 는 제어신호 Φ1 의 펄스로부터 제어신호 Φ3 의 펄스를 생성시킨다. 시각 t45 에서, 열 어드레스 버퍼 (18) 는 시각 t42 에 주어진 열 어드레스 값 C2-1 에 해당하는 열 어드레스 Yj 를 출력한다. 시각 t46 에서, 데이터 출력 버퍼 (30) 는 열 어드레스 C1-2 에 해당하는 출력 데이터 Q1-2 를 데이터 DQk 로서 출력한다. 다음, 시각 t47 에서, 열 어드레스 버퍼 (18) 가 열 어드레스 값 C2-1 다음의 열 어드레스 값 C2-2 를 생성시킨다. 시각 t42 의 시스템 클록신호 (CLK) 펄스의 인가 이전인 시각 t48 에, 행 어드레스 제어회로 (13) 는 제어신호 Φ1 의 펄스를 생성한다. 시각 t49 에서, 버스트 제어회로 (19) 는 제어신호 Φ1 의 펄스로부터 열 어드레스 제어신호 Φ3 의 펄스를 생성시킨다. 시각 t50 에서, 열 어드레스 버퍼 (18) 는 시각 t47 에서 발생된 열 어드레스 값 C2-2 에 해당하는 열 어드레스 (Yj) 를 출력한다. 시각 t51 에서, 데이터 출력 버퍼 (30) 는 열 어드레스 값 C2-1 에 해당하는 데이터 Q2-1 을 데이터 DQk 로서 출력한다.
시각 t52 에서, 프리차아지 명령 (PRE) 이 SDRAM 에 인가되어, 신호 nPRE 가 유효상태가 된다. 시각 t53 에서, 버스트 제어회로 (19) 는 선택신호 (ΦSEL) 를 L 레벨로 변화시킨다. 선택신호 (ΦSEL) 는 행 어드레스 제어회로 (13) 로 전송된다. 행 어드레스 제어회로 (13) 는 제어신호 Φ1 의 발생을 중지시켜, 소모 전류량이 감소되게 된다. 다음, 시각 t54 에서, 데이터 출력버퍼 (30) 는 열 어드레스 값 C2-2 에 해당하는 데이터 (Q2-2) 를 데이터 DQk 로서 출력한다. 이로 인해, SDRAM 은 일련의 버스트 읽기 동작을 종료한다.
전술한 바와 같이, (RAS 레이턴시) < (CAS 레이턴시)×2 인 도 4a∼4i 의 동작모드에서 SDRAM 은 다음과 같이 동작한다.
제어신호 Φ1 의 이전에 제어신호 Φ2 가 감지된다. 이 때문에, 버스트 제어회로 (19) 는 활성 명령 (ACT) 인가의 타이밍으로부터 시간 tRCD 가 경과된 후 발생되는 제어신호 Φ1 에 따라서, 열 어드레스 제어신호 Φ3 을 생성시킨다. 순차적으로 지정되는 열 어드레스에 대하여, 활성 명령에서 tRCD 시간까지 시스템 클록 신호의 펄스의 리딩에지로부터 지연된 타이밍에서, 제어신호 Φ1 의 펄스가 순차적으로 생성된다.
이하, 선택신호 (ΦSEL) 를 생성시키는 도 2 의 논리회로를 설명한다. 도 2 에서, 참조번호 51∼53 은 인버터 (Inverter) 를 나타내며, 참조번호 54∼60 은 NAND 게이트를 나타낸다. 여기서, NAND 게이트 (56, 57) 는 서로 접속되어 플립플롭 (61) 을 형성한다. 그리고, 참조 기호 "PRE" 은 전술한 nPRE 신호의 반전신호를 나타내며, 참조기호 "ACT" 는 전술한 nACT 의 반전신호를 나타낸다. 다음으로, 도 2 의 구체적인 동작을 도 3a∼3i 를 참조하여 설명한다. 도 3a∼3i 는 도시되어 있지 않지만, ACT 신호 인가전에는 프리차아지 (Precharge) 동작을 수행하고 있다. 신호 PRE 가 논리회로에 인가되어, H 레벨인 신호 PRE 가 논리회로 2 에 인가되게 되면, 인버터 (52) 는 L 레벨의 신호 (C52) 를 출력하여, NAND 게이트 (59) 가 H 레벨의 신호 C59 를 출력한다. 이 때, H 레벨 인 ACT 신호가 논리회로에 인가되지 않으므로, 인버터 (53) 는 H 레벨의 신호 C53 를 출력한다. NAND 게이트 (60) 에 입력되는 신호 C53, C59 가 H 레벨이므로 , NAND 게이트 (60) 는 L 레벨로 초기화되는 선택신호 (ΦSEL) 를 출력한다. 신호 (C52)가 L 레벨이 되므로, 플립플롭 (61) 은 "Set" 로 되어, 플립플롭 (61) 이 H 레벨 인 신호 C57 를 출력한다.
다음으로, 시각 t1 에서, 활성 신호 (ACT) 가 인가되어 ACT 신호가 H 레벨 이 되면, 인버터 (53) 로부터 출력되는 신호 C53 는 L 레벨로 되게 된다. 그 결과, 논리회로는 선택신호 (ΦSEL) 를 H 레벨 로 변화시켜, 제어신호 Φ1 이 선택되게 한다. t2 시각에서, 행 어드레스 제어회로 (13) 가 H 레벨의 제어신호 Φ1 를 생성하게되면, 인버터 (51) 가 L 레벨의 신호 (C51) 를 출력하여, NAND 게이트 (54) 가 H 레벨의 C54 신호를 출력하게 된다. C51 신호가 L 레벨로 설정되므로, NAND 게이트 (55) 는 H 레벨의 신호 (C55) 를 출력한다. 이 때, H 레벨의 PRE 신호가 논리회로에 인가되지 않으므로, 인버터 (52) 는 H 레벨의 신호 C52 를 출력한다. 신호 (C52, C55) 도 모두 H 레벨 이므로, 플립플롭 (61) 은 상태가 변화되지 않는 반면, NAND 게이트 (58) 로부터 출력되는 신호 C58 는 L 레벨 로 설정된다. 그 결과, NAND 게이트 (59) 는 H 레벨의 신호 C59 를 출력한다. 이 때, H 레벨인 ACT 신호가 논리회로에 인가되지 않으므로, 인버터 (53) 는 H 레벨의 신호 C53 를 출력하게 된다. 또한, 논리회로는 선택신호 (ΦSEL) 를 L 레벨로 변화시켜, 제어신호 Φ2 가 선택된다. 시각 t4 시각에서는, 제어신호 Φ2 가 H 레벨로 변경된다. 이 경우, 선택신호 (ΦSEL) 가 L 레벨 로 설정되어, H 레벨 인 제어신호 Φ2 에 무관하게, NAND 게이트 (54) 는 신호 C54 가 H 레벨을 유지하게되며, 신호 C55 도 H 레벨 을 유지하도록 한다. 따라서, 도 2 의 논리회로는, 제어신호 Φ2 의 신호레벨에 무관하게, ΦSEL 신호가 L 레벨인 상태를 변화하지 않고 유지하도록 한다. 그 후, 전술한 동작이 동일하게 반복되어, 제어신호 Φ2 의 레벨의 변경에 무관하게, 선택신호 (ΦSEL) 가 L 레벨 로 유지된다.
다음으로, 도 4a∼4i 을 참조하여, 도 2 의 논리회로의 구체적인 동작을 설명한다. 여기서, 제어신호 Φ2 의 레벨이 시각 t33 에서 H 레벨 을 갖도록 변경될 때까지는 도 3a∼3i 를 참조하여 전술한 앞의 동작들이 다음과 같이 동일하게 수행된다.
즉, ACT 신호가 인가되기 이전에, PRE 신호가 논리회로에 인가되어, ΦSEL 신호가 L 레벨로 초기화 되어, 인버터 (52) 가 L 레벨의 신호 C52 를 출력하게 된다. 따라서, 플립플롭 (61) 은 "Set" 상태에 있게 되어, 신호 C57 가 H 레벨 로 설정된다. 시각 t31 에서 ACT 신호가 논리회로에 인가되면, 인버터 (53) 는 L 레벨의 신호 C53 를 출력하여, 선택신호 (ΦSEL) 가 H 레벨로 변화된다. 시각 t33 에서, 버스트 읽기 제어회로 (15) 는 제어신호 Φ2 를 H 레벨로 변화시킨다. 이 때, 제어신호 Φ1 는 L 레벨 로 설정되어, 인버터 (51) 는 H 레벨의 신호 C51 를 출력한다. 그리고, 선택신호 (ΦSEL) 는 H 레벨 로 설정되어, NAND 게이트 (55) 로부터 출력되는 신호 C55 는 L 레벨로 설정된다. 이 경우, PRE 신호가 논리회로로 인가되지 않으므로, 인버터 (52) 는 H 레벨의 신호 C52 를 출력한다. 이 때문에, 신호 C55 가 L 레벨로 설정되게 되면, 플립플롭 (61) 은 RESET 상태로 되어, 신호 C57 가 L 레벨로 되게 된다. 따라서, NAND 게이트 (58) 의 신호 C58 는 H 레벨로 설정된다. 그래서, 신호 (C52, C53, C58) 는 모두 H 레벨이 된다. 이 때문에, 논리회로는 신호 ΦSEL 를 H 레벨로 유지한다.
다음, 시각 t34 에서 제어신호 Φ1 이 H 레벨로 설정되면, C51 신호는 L 레벨로 설정되고, 신호 C54, C55 모두 H 레벨로 설정된다. 이 때, PRE 신호가 논리회로에 인가되지 않으므로, 플립플롭 (61) 의 상태는 변화되지 않으며, 신호 C57 는 L 레벨 을 유지한다. 그러므로, C58 신호는 H 레벨에 있게된다. 이 경우, 신호 (C52, C53) 는 모두 H 레벨이므로, 선택신호 (ΦSEL) 은 H 레벨을 유지한다. 그 후, 시각 t52 까지 전술한 동작들이 동일하게 반복된다. H 레벨의 PRE 신호가 인가되는 시각 t52 에서, 인버터 (52) 는 L 레벨의 신호 C52 를 출력하게 되며, 신호 C57 이 H 레벨로 변화된다. 플립플롭 (61) 이 "Set" 상태로 설정되어, 신호 C52 가 L 레벨로 설정되므로, NAND 게이트 (59) 는 신호 C58 의 신호레벨에 무관하게, H 레벨의 신호 C59 를 출력한다. 이 때, ACT 신호가 인가되지 않으므로, 인버터 (53) 는 C53 신호를 H 레벨로 유지시킨다. 따라서, 논리회로는 신호 ΦSEL 를 L 레벨로 변화시킨다. 즉, 논리회로는 ACT 신호가 인가되기 전에 PRE 신호가 인가되는 상태가 된다.
전술한 바와 같이, 본 실시예는 열 어드레스 제어신호 (Φ3) 가 선택신호 (ΦSEL) 에 따라서, 제어신호 (Φ1, Φ2) 중의 지연된 것을 선택하여 생성된다. 따라서, 본 실시예는 SDRAM 외부에서 추가로 프로그래밍할 필요 없이, 도 3a∼3i 의 동작 모드 또는 도 4a∼4i 의 동작 모드중 하나의 모드에서 동작시킬 수 있다. 또한, SDRAM 의 내부에서도, ACT 에서 READ 까지의 사이클 수를 카운트하지 않고 동작시킬 수 있다. 또한, 고정시간 tRCD 는 행 어드레스 제어회로 (13) 의 내에 구비된 대기시간 지연회로의 지연시간으로서 설정되어 있다. 따라서, 전술한 선행 기술문헌과는 달리, "tRCD - 1 사이클" 시간을 설정할 필요가 없다. 이 때문에, ACT 시각에서 센스동작 완료까지 측정되는 시간과 tRCD 의 측정된 시간 사이의 공정 특성, 전원 특성, 온도 특성 등을 실질적으로 동일한 값으로 설정할 수 있다. 따라서, 동작 마진 (Operation Margin) 을 줄인 최적설계를 달성할 수 있다.
[B] 실시예 2
다음도 실시예 2 의 SDRAM 에 대한 설명으로서, 그 구성은 전술한 실시예 1 의 구성 (도 1) 과 기본적으로 동일하다. 실시예 2 는 버스트 제어회로 (19) 에서 선택신호 (ΦSEL) 를 생성하는 조건이 실시예 1 과 상이하다. 이 때문에, 실시예 2 와 관련한 SDRAM 구성을 나타낸 블록도는 도시하지 않는다. 도 4a∼4i 의 경우, 제어신호 Φ1 이 제어신호 Φ2 로부터 지연되게 되면, 버스트 제어회로 (19) 는 제어신호 Φ1 로부터 열 어드레스 제어신호 Φ3 을 생성시킨다. 그러나, 실시예 2 에서는, 제어신호 Φ1 로부터 열 어드레스 제어신호 Φ3 가 발생되는 동안, 읽기 동작중 갭이 발생할 때, 버스트 제어회로 (19) 가 모드를 변경하는 것을 특징으로 한다. 즉, 버스트 제어 회로 (19) 는 제어 신호 Φ1 가 아니라, 제어신호 Φ2 로부터 열 어드레스 제어신호 Φ3 가 생성되도록 모드를 변경한다. 도 5 는, 실시예 2 에 따라서 선택신호 (ΦSEL) 를 생성하는 버스트 제어회로 (19) 의 내부에 제공된 논리회로의 구성을 나타낸 블록도이다. 전술한 실시예 1 의 도 2 의 논리회로의 설명에서와 같이, 도 5 논리회로의 세부사항은 실시예 2의 SDRAM 의 전체 동작에 대한 설명 다음에 설명하기로 한다.
이하, 도 6a∼6i 를 참조하여 실시예 2 의 SDRAM 동작을 설명한다. 실시예 2 에서 동작은 시각 t61∼t65 의 기간에 SDRAM 이 수행하는 동작은 시각 t31∼t42 동안에 실시예 1 에서 수행된 전술한 동작 (도 4a∼4i) 과 실질적으로 동일하다. 그러나, 시각 t65 후의 실시예 2 의 동작은 실시예 1 과 상이하다. 실시예 1 에서는, 읽기 명령 (READ) 이 활성명령 (ACT) 이후에 인가되었다 (도 4b 참조). 두 번째 읽기명령 (READ) 은 첫 번째 읽기명령 (READ) 이 인가된 시각 t32 이후 2 사이클 후인 시각 t42 의 타이밍에 SDRAM 으로 인가된다. 실시예 1 과 비교하여, 실시예 2는 두 번째 읽기명령 (READ) 이 첫번째 읽기명령 (READ) 이 인가된 후 3 클록 후인 타이밍 (t69, 도 6b) 에 인가되는 상황을 대비하여 설계되었다. 즉, 본 실시예가 하나의 읽기명령 (READ) 에 대하여 2 비트의 버스트 읽기 동작을 수행한다면, 첫 번째 READ 명령 타이밍과 두 번째 READ 명령 타이밍 사이에 3 클록 사이클이 인가되었으므로 읽기 동작에서 한 클록의 갭이 생긴다. 따라서, 두 번째 읽기명령 (READ) 이 실시예 1 과 마찬가지로 (도 4b) 시각 t65 에서 인가되게 되면, 버스트 읽기 제어회로 (15) 는 시각 t66 에서 Φ2 의 펄스 (도 6F 의 점선) 를 생성시킨다. 그러나, 실제로 시각 t66 에서 제어신호 Φ2 로서 아무런 펄스도 생성되지지 않는다.
그 후, 시각 t64 의 시스템 클록 펄스 (도 6a) 의 리딩에지로부터 고정시간 tRCD 이 경과한 시각 t67 에서, 행 어드레스 제어회로 (13) 는 제어신호 Φ1 의 펄스 (도 6e) 를 형성한다. 따라서, 제어신호 Φ1 가 이 제어신호 Φ2 의 이전에 감지된다. 그러므로, 버스트 제어회로 (19) 는 선택신호 (ΦSEL) 를 L 레벨로 변화시켜, 제어신호 Φ2 로부터 행 어드레스 제어신호 Φ3 가 생성되도록 모드를 변경한다. 버스트 제어회로 (19) 로부터 출력되는 선택신호 (ΦSEL) 은 행 어드레스 제어회로 (13) 로 전송된다. 따라서, 행 어드레스 제어신호 (13) 는 대기시간 지연회로의 동작을 중지시킨다. 그러므로, 행 어드레스 제어회로 (13) 는 더 이상 제어신호 Φ1 을 생성시키지 않는다. 그 후, 두 번째 READ 명령이 시각 t69 에서 인가된다. t69∼t73 사이의 실시예 2 의 동작은 t12∼t22 동안 (도 3a∼3i) 실시예 1 의 동작과 유사하다. 즉, SDRAM 은 제어신호 Φ2 에 기초하여 행 어드레스 제어신호 (Φ3) 를 생성시키는 동안, 버스트 읽기 동작을 수행한다.
이하, 도 6a∼6i 를 참조하여, 선택신호 (ΦSEL) 를 생성하는데 사용되는 도 5 의 논리회로의 동작을 설명한다. 도 5 에서, 참조번호 71 ∼ 77 은 인버터를 나타내며, 참조번호 78 ∼ 84 는 NAND 게이트를, 참조번호 85 ∼ 87 은 OR 게이트를 나타낸다. NAND 게이트 78, 79 는 플립플롭 90 을 형성하며, NAND 게이트 81, 82 는 플립플롭 91 을, NAND 게이트 83, 84 는 플립플롭 92 를 형성한다. 초기 조건으로, 90∼92 의 모든 플립플롭은 (도시되지 않은) 리셋신호 (RESET) 에 의해 RESET 상태로 된다. 앞서의 실시예 1 과 동일하게, PRE 신호가 ACT 신호 전에 논리회로에 인가된다. 따라서, H 레벨의 ACT 신호가 인버터 (72) 에 인가되지 않으므로, 인버터 (71) 는 L 레벨의 신호 C71 를 출력하고, 인버터 (72) 는 H 레벨의 신호 C72 를 출력한다. 그리고, 플립플롭 (91) 이 RESET 상태에 있으므로, 인버터 (76) 는 H 레벨의 신호 C76 를 출력하여, 플립플롭 (90) 은 RESET 상태로 남는다. 따라서, 플립플롭 (90) 으로부터 출력되는 선택신호 (ΦSEL) 은 L 레벨을 유지한다.
ACT 명령이 인가되는 t61 시각에서 (도 6b), 인버터 (72) 는 신호 C72 를 L 레벨로 변화시킨다. 따라서, 플립플롭 (90) 은 "Set" 상태에 있게 되며, 이에 따라 선택신호 (ΦSEL) 는 H 레벨로 변경된다. 이 때, 플립플롭 (92) 은 RESET 상태로 남게 되어, 인버터 (77) 는 H 레벨의 C77 신호를 출력한다. 따라서, OR 게이트 (85) 의 출력은 H 레벨로 설정된다. 그리고, 버스트 읽기 제어회로 (15) 는 제어신호 Φ2 를 생성시키지 않으므로, NAND 게이트 (80) 은 H 레벨로 유지된 C80 신호를 출력한다. 이 때문에, 플립플롭 (91) 은 상태를 변경하여 RESET 상태로 남는다. 그리고, 행 어드레스 제어회로 (13) 는 제어신호 Φ1 를 생성시키지 않으므로, 인버터 (73) 는 H 레벨로 유지되는 C73 신호를 출력한다. 또한, 제어신호 Φ2 가 생성되지 않기 때문에, 인버터 (74) 는 H 레벨로 유지된 C74 신호를 출력하여, OR 게이트 (86) 의 출력은 H 레벨이 된다. 그리고, 플립플롭 (91) 이 RESET 상태로 유지되므로, OR 게이트 (87) 의 출력이 H 레벨로 유지되어, OR 게이트 (87) 의 출력인 신호 C76 가 H 레벨로 유지된다. 전술한 조건에 따라서, 플립플롭 (92) 이 SET 상태에 있게 된다.
그 후, 시각 t62 에서, 버스트 읽기 제어회로 (15) 는 제어신호 Φ2 를 H 레벨로 변경시킨다. 이 때, 선택신호 (SEL)은 H 레벨이 되며, 제어신호 Φ1 이 생성되지 않았으므로, 인버터 (73) 의 출력신호 C73 은 H 레벨이 된다. 따라서, NAND 게이트 (80) 는 신호 C80 를 L 레벨로 변경시키며, 이에 의해 플립플롭 (90) 은 SET 상태에 있게 된다. 그 결과, 인버터 (76) 는 C76 신호를 L 레벨로 변경시킨다. 따라서, 플립플롭 (90) 은 다시 SET 상태에 있게 되므로, 선택신호 (ΦSEL) 는 H 레벨로 유지된다. 그리고, 인버터 (74) 는, 제어신호 Φ2 가 H 레벨이므로 신호 C74 를 L 레벨로 변경시키고, 인버터 (75) 는 선택신호 (ΦSEL) 가 H 레벨이므로 L 레벨의 신호 C75 를 출력한다. 따라서, OR 게이트 (86) 의 출력은 L 레벨로 설정된다. 그리고, 인버터 (73) 는 제어신호 Φ1 가 생성되지 않으므로, H 레벨인 신호 C73 를 출력한다. 그 결과, 플립플롭 (92) 은 RESET 상태로 된다.
그 후, 행 어드레스 제어회로 (13) 가 H 레벨의 제어신호 Φ1 을 생성시켜 인버터 (73) 가 L 레벨 의 신호 C73 를 출력하는 시각 t63 에서, 플립플롭 (92) 은 SET 상태에 있게 된다. 신호 C73 가 L 레벨이므로, NAND 게이트 (80) 는 H 레벨의 C80 신호를 출력한다. 그리고, 제어신호 Φ1 이 H 레벨이므로, OR 게이트 (85) 의 출력은 H 레벨로 설정된다. 이 때문에, 플립플롭 (91) 은 SET 상태로 유지된다. 그러므로, 인버터 (76) 는 출력신호 C76 을 L 레벨로 유지하여, 플립플롭 (90) 은 SET 상태로 유지된다. 따라서, 선택신호 (ΦSEL) 는 H 레벨로 유지된다. 그 후, 제어신호 Φ1는 H 레벨에서 L 레벨로 변경된다. 따라서, 신호 (Φ1, Φ2, PRE, 및 ACT) 모두는 시각 t64 에서 L 레벨이 된다.
상기의 조건에서, 제어신호 Φ2 는 L 레벨이므로, 인버터 (74) 는 H 레벨의 신호 C74 를 출력하며, OR 게이트 (86) 의 출력은 H 레벨에 있게 된다. 그리고, 플립플롭 (91) 이 SET 상태에 있게 되므로, C76 신호는 L 레벨이 된다. 그리고, 제어신호 Φ1 가 L 레벨이므로 신호 C73 는 H 레벨이 된다. 따라서, 플립플롭 (92) 은 SET 상태를 유지한다. 플립플롭 (92) 이 SET 상태인 동안 제어신호 Φ1 는 L 레벨이므로, 인버터 (77) 는 L 레벨의 신호 C77 를 생성시킨다. 이 때문에, OR 게이트 (85) 의 출력은 L 레벨이 된다. 이 때, NAND 게이트 (80) 는 제어신호 Φ2 가 L 레벨이므로, H 레벨인 신호 C80 를 출력한다. 그 결과, 플립플롭 (91) 은 RESET 상태로 된다.
플립플롭 (91) 이 RESET 상태로 되면, 인버터 (76) 는 H 레벨인 신호 C76 를 출력한다. 전술한 바와 같이, NAND 게이트 (83) 의 출력이 L 레벨이 되어 OR 게이트 (86) 의 출력이 H 레벨이 되므로, 플립플롭 (92) 은 상태를 변경하지 않고 SET 상태를 유지한다. 그리고, 신호 C76 가 H 레벨이 되어 플립플롭 (91) 이 RESET 상태에 있는 동안, 신호 (C71, C72, C73) 가 모두 H 레벨이므로, 플립플롭 (90) 은 상태를 변경하지 않고 SET 상태를 유지한다. 따라서, 선택신호 (ΦSEL) 은 H 레벨을 유지한다. 그 후, 제어신호 Φ2, Φ1 는 순차적으로 H 레벨로 변경되고, 다시 L 레벨로 복귀된다. 이 경우, 도 5의 논리회로는 t62 ∼ t64 에서 행해진 전술한 동작들을 동일하게 반복한다.
시각 t66 에서, 버스트 읽기 제어회로 (15) 가 제어신호 Φ2 의 펄스를 생성시키지 않는다면, 시각 t67 에서 제어신호 Φ1 가 H 레벨로 상승되게 되어 제어신호 Φ1 의 펄스가 2 회 연속적으로 생성되게 된다. 이 경우, C73 신호는 L 레벨로 설정되므로, 플립플롭 (92) 은 다시 SET 상태에 있게 된다. 그리고, 제어신호 Φ1 이 H 레벨에 있어, OR 게이트 (85) 의 출력은 H 레벨에 있게 된다. 그리고, 제어신호 Φ2 가 L 레벨이기 때문에 C80 신호가 H 레벨이 된다. 그러므로, 플립플롭 (91) 은 상태를 변경하지 않고 RESET 상태를 유지한다. 그 결과, 신호 C76 신호는 H 레벨을 유지한다. 이 때, 신호 (C71, C72) 모두 H 레벨이나, C73 신호는 L 레벨이다. 따라서, 플립플롭 (90) 은 RESET 상태로 되며, 시각 t68 에서 선택신호 (ΦSEL) 는 L 레벨로 변화된다.
그 후, 시각 t70 에서, 버스트 제어회로 (15) 는 제어신호 Φ2 의 펄스를 생성시킨다. 이 때, 인버터 (75) 는 선택신호 (ΦSEL) 이 L 레벨이므로, H 레벨인 신호 C75 를 출력한다. 따라서, OR 게이트 (86) 의 출력은 H 레벨 이 된다. 그리고, 플립플롭 (91) 은 RESET 상태를 유지하여, 신호 C76 는 H 레벨이 된다. 따라서, OR 게이트 (87) 의 출력은 H 레벨이 된다. 이 때문에, 플립플롭 (92) 는 다시 SET 상태가 되어, C77 신호는 L 레벨을 유지한다. 그리고, 선택신호 (ΦSEL) 가 L 레벨이므로, C80 신호는 H 레벨이 된다. 제어신호 Φ1 이 L 레벨 이고 신호 C77 가 L 레벨이므로, OR 게이트 (85) 의 출력은 L 레벨이 된다. 그 결과, 플립플롭 (91) 은 다시 RESET 이 된다. 따라서, 플립플롭 (90) 이 RESET 상태인 동안, 신호 (C71, C72, C73, 및 C76) 모두 H 레벨이므로, 선택신호 (ΦSEL) 는 L 레벨로 유지된다. 그 후, 버스트 읽기 제어회로 (15) 는 제어신호 Φ2 의 펄스를 생성한다. 이 경우, 전술한 동작이 동일하게 반복되어, 선택신호 (ΦSEL) 은 L 레벨을 유지한다.
제어신호 (Φ1, Φ2), 신호 PRE, 및 ACT 모두 L 레벨인 경우를 가정해보자. 그러한 경우가 플립플롭 91, 92 모두 SET 상태일 때 생성된다면, 플립플롭 (91) 은 RESET 된다. 그러나, 플립플롭 (91, 92) 둘 중 하나가 SET 상태이고, 다른 하나가 RESET 상태라면, 플립플롭 90∼92 의 상태변화는 일어나지 않는다. 상기 경우에 대한 설명은 생략한다. 또한, 플립플롭 (90) 이 RESET 상태인 동안 도 6a∼6i 에서 시각 t65 이후의 실시예 2 의 동작은 전술한 도 3a∼3i 의 실시예 1의 동작과 동일하다.
전술한 바와 같이, 본 실시예는 읽기 동작이 없는 사이클이 생긴 경우를 대비하여 설계되었다. 즉, 그러한 빈 사이클을 방지하기 위해, 버스트 제어회로 (19) 는 Φ1 에서 Φ2 로 열 어드레스 제어회로 Φ3 생성의 기준를 순간적으로 변경한다. 이 기준이 제어신호 Φ2 로 변경된 후로는, 제어신호 Φ1의 생성을 위해 대기시간 지연회로를 동작시킬 필요가 없다. 그러므로, 대기시간 지연회로의 동작을 중지함으로써 전류 소모량을 줄일 수 있다. 읽기명령 (READ) 이 도 4a ∼ 4i 에 나타낸 바와 같이 두 클록 사이클마다 SDRAM 으로 인가되는 경우, SDRAM 은 실시예 2 및 실시예 1에서 설명한 것과 동일한 동작을 반복한다. 도 3a ∼ 3i 의 경우, 실시예 1, 2 의 차이점에도 불구하고, SDRAM 은 같은 동작을 수행한다.
전술한 실시예 1 및 2 는 읽기명령 (READ) 에 대한 SDRAM 의 동작 타이밍에 대하여 설명하고 있다. 물론, 본 발명은 쓰기명령 (WRITE) 에 대하여 마찬가지로 동일하게 사용될 수 있다. 본 실시예는 단지 SDRAM 에 적용한 경우를 설명한 것이다. 본 발명의 적용은 SDRAM 에 한하지 않는다. 그러므로, 본 발명은 어드레스 다중화 방식의 SDRAM 에 폭넓게 적용될 수 있다. 예를 들어, 이중 데이터율 (DDR : Double Data Rate) SDRAM 의 경우, 데이터 속도가 클록 속도의 두 배가 되므로, 클록 주파수가 다소 낮아지며, 레이턴시는 작아진다. 본 발명이 DDR-SDRAM 에 인가된다면, 동작의 현저한 효과를 볼 수 있다.
본 발명은 다양한 기술적 형태와 효과들을 가지며, 요약하면 다음과 같다.
(1) SDRAM이 제 1 제어신호 (Φ1) 와 제 2 제어신호 (Φ2) 에 의해 제어된다. 제 1 제어신호는 활성명령 (ACT) 인가후 소정의 지연 시간 경과후의 각 클록 사이클마다 생성되는 펄스들로 구성된다. 제 2 제어신호는 읽기명령 (READ) 또는 쓰기명령 (WRITE) 인가후의 각 클록 사이클마다 생성되는 펄스들로 구성된다. 제 3 제어신호 (Φ3) 는 제 1 제어신호 혹은 제 2 제어신호가 지연되어 생성되며, 열 어드레스가 메모리 셀 어레이로 전송될 타이밍을 결정하는데 사용된다.
(2) 제 1 제어신호에서 제 3 신호가 생성되는 조건에서, 읽기동작 또는 쓰기동작중 갭이 발생하면, 버스트 제어회로는 제 1 제어신호에 제 2 제어신호로 제 3 제어신호의 발생 기준를 변경하여, 제 3 제어신호가 제 2 신호로부터 생성되도록 한다. 따라서, 시스템이 RAS 레이턴시에 대하여 프로그램밍을 수행할 필요가 없다. 그리고, 각 레이턴시에 대하여 지연시간을 설계할 필요가 없다.
(3) tRCD의 측정된 시간과 활성 명령후 엑세스 (Access) 완료에 소요되는 시간 사이에, 같은 공정특성, 전원특성, 및 온도특성을 설정할 수 있다. 따라서, 최소의 동작마진 (Operation Margin) 을 갖는 최적화 설계 (Optimization Design) 가 가능하다.
(4) 제 2 제어신호로부터 제 3 제어신호가 생성되는 동안, 제 1 제어신호가 생성되지 않도록 제어된다. 그 기간동안에, 소정의 시간까지 제 1 제어신호를 지연시킬 것이 요구되는 지연회로의 동작을 중지시킬 수 있다. 따라서, 소모 전류의 양을 줄일 수 있다.
본 발명의 범주는 전술한 상세한 설명에 의해서가 아닌 첨부된 청구항에 의해 규정되며, 청구항의 범위내에서의 모든 변형, 또는 그러한 범위와 동등한 것들은 청구항에 포함되는 것으로 간주되며, 본 발명의 포괄적인 특징을 벗어나지 않으면서 각종 형태의 실시가 가능하므로, 본 실시예는 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.

Claims (8)

  1. 시분할 방식으로 순차적으로 공급되는 행 어드레스 및 열 어드레스에 대하여 행과 열로 구성된 메모리 셀 어레이 (22) 에 대한 엑세스를 외부로부터 인가된 클록신호의 사이클에 동기하여 행하는 동기식 반도체 저장장치에 있어서,
    행 어드레스에 의해 지정되는 메모리 셀 어레이의 행을 유효상태로 만들기 위한 활성 신호 (ACT) 가 인가되는 타이밍으로부터 소정의 시간 (tRCD) 이 경과한 후, 상기 클록신호의 사이클에 동기되어 생성되는 펄스들로 구성된 제 1 제어신호 펄스 (Φ1) 를 생성하는 제 1 신호 생성 수단 (13),
    상기 메모리 셀 어레이를 엑세스 하기 위한 읽기명령 (READ) 또는 쓰기명령 (WRITE) 이 인가되는 타이밍 후, 상기 클록신호의 사이클에 동기되어 생성되는 펄스들로 구성되는 제 2 제어신호 (Φ2) 의 펄스를 생성하는 제 2 신호 생성 수단 (15), 및
    제 1 제어신호 및 제 2 제어신호 중 지연된 하나의 신호에 기초하여 생성되는 메모리 셀 어레이의 열 어드레스를 지정하는 타이밍을 결정하여, 제 3 제어신호 (Φ3) 를 생성하는 제 3 신호 생성 수단 (19) 을 구비하는 것을 특징으로 하는 동기식 반도체 저장장치.
  2. 제 1 항에 있어서,
    상기 제 3 신호 생성 수단은 상기 제 1 제어신호로부터 상기 제 3 제어신호를 생성하고 있는 동안, 상기 메모리 셀 어레이에 대한 읽기 동작 또는 쓰기 동작에 갭이 생긴 것을 검출한 경우, 상기 제 3 제어신호의 생성기준을 제 1 제어신호로부터 제 2 제어신호로 변경하여 상기 제 3 제어신호가 상기 제 2 제어신호로부터 생성되도록하는 것을 특징으로 하는 동기식 반도체 저장장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 제어신호 생성수단은 상기 제 3 제어신호 생성수단이 제 2 제어신호로부터 제 3 제어신호를 생성시키는 동안에는, 제 1 제어신호 생성을 중지하는 것을 특징으로 하는 동기식 반도체 저장장치.
  4. 행과 열의 형태로 정렬된 메모리 셀로 구성되는 메모리 셀 어레이 (22),
    활성 명령 (ACT) 에 응답하여 상기 메모리 셀 어레이의 해당 행을 유효상태로 만들기 위한 행 어드레스를 생성하는 행 어드레스 생성기 (17),
    읽기명령 (READ) 에 따라서 메모리 셀 어레이의 해당 열을 유효상태로 만들기 위한 열 어드레스를 생성하는 열 어드레스 생성기 (18),
    활성 (ACT) 명령의 타이밍으로부터 소정의 시간 (tRCD) 이 경과된 후, 외부에서 인가되는 클록신호 (CLK) 의 사이클에 동기되어 생성되는 펄스들로 구성된 제 1 제어신호 (Φ1) 펄스를 생성하는 위한 제 1 제어신호 생성기 (13),
    읽기 명령 (READ) 에 따라서, 클록신호의 사이클에 동기되어 생성되는 펄스들로 구성되는 제 2 제어신호 (Φ2) 를 생성하는 제 2 신호 생성기(15), 및
    제 1 제어신호 또는 제 2 제어신호중의 지연된 하나의 신호에 기초하여 생성되는 펄스들로 구성된 제 3 제어신호 (Φ3) 를 생성시켜, 상기 제 3 제어신호에 따라서 상기 메모리 셀에 상기 열 어드레스가 인가되도록 하는 제 3 신호 생성기 (19) 를 구비하는 것을 특징으로 하는 동기식 반도체 저장장치.
  5. 제 4 항에 있어서,
    상기 제 3 신호 생성기는 상기 제 3 제어신호 생성기가 제 1 제어신호로부터 제 3 제어신호를 생성시키는 상태에서, 읽기 동작중 갭이 발생하여, 제 2 제어신호가 제 1 제어신호로부터 지연되게 되면, 상기 제 3 신호의 생성기준를 제 1 제어신호에서 제 2 제어신호로 변경하여, 상기 제 3 신호 생성기가 상기 제 2 제어신호에 기초하여 상기 제 3 제어신호를 생성시키기 시작하도록 하는 것을 특징으로 하는 동기식 반도체 저장장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 3 신호 생성기는 상기 제 3 제어신호 생성기가 제 2 제어신호로부터 제 3 제어신호를 생성하고 있는 동안, 제 1 제어신호 생성을 중지시키도록 제 1 신호 생성기를 제어하는 것을 특징으로 하는 동기식 반도체 저장장치.
  7. 제 4항에 있어서,
    상기 소정의 지연시간은 행 어드레스 스트로브 레이턴시 (RAS Latency) 에 해당하는 것을 특징으로 하는 동기식 반도체 저장장치.
  8. 제 4 항에 있어서,
    상기 제 1 제어신호 및 상기 제 2 제어신호에 기초하여 선택신호 (ΦSEL) 을 생성하여, 상기 제 3 신호 생성기가 제 2 제어신호로부터 제 3 제어신호를 생성하고 있는 동안, 상기 제 1 신호 생성기가 제 1 제어신호의 생성을 중지시키도록 하는 선택신호 생성기 (19) 를 더 구비하는 것을 특징으로 하는 동기식 반도체 저장장치.
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