JP3651346B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3651346B2 JP3651346B2 JP2000060121A JP2000060121A JP3651346B2 JP 3651346 B2 JP3651346 B2 JP 3651346B2 JP 2000060121 A JP2000060121 A JP 2000060121A JP 2000060121 A JP2000060121 A JP 2000060121A JP 3651346 B2 JP3651346 B2 JP 3651346B2
- Authority
- JP
- Japan
- Prior art keywords
- csp
- wiring
- post
- resin sealing
- sealing layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯電話、ノートパソコン等の普及に見られる通り、今日電子機器は小型・高精度化の方向を向いており、こうした機器に使用される電子デバイスは、より一層の小型・高密度化が求められている。この中で、半導体装置に関しては、高集積化された半導体チップをマザーボードに実装する方式として、従来のクオードフラットパッケージ（ＱＦＰ）からチップサイズパッケージ（ＣＳＰ）へのシフトが急速に広がっている。ＣＳＰとは、一主面にバンプといわれる外部接続電極（バンプ電極）が形成されたウエハをダイシングしてベアサイズの半導体チップ（ベアチップ）とし、このベアチップをパッケージしたものであり、このようにすれば、半導体チップをベアサイズのままマザーボードに搭載可能となるので、回路基板モジュールを小型化することができる。
【０００３】
ところで、ベアチップに形成されるバンプ電極は、通常、集積回路が形成された領域を避けた周辺領域に形成されるため、高集積化に伴い各バンプ電極間のピッチは小さくなり、ボンディングが困難となる。このため、ＣＳＰとしては、ベアチップのバンプ電極との接続用端子およびマザーボード接続用端子を有する中継基板を用いたものが多い。中継基板を用いることにより、マザーボード接続用端子をベアチップの集積回路の形成領域に対応する中央部分にマトリクス上に配列できることが可能となるので、各端子間のピッチを充分大きくすることができる。このため、各端子上に大径の半田ボールを搭載して、基板とマザーボードの線熱膨張係数の差による応力を吸収することが可能となり信頼性が向上する。この場合、中継基板上に複数の半導体チップを搭載するマルチチップモジュールといわれる実装方式もあるが、中継基板のサイズによっては、ベアチップサイズとは大きく異なるサイズとなり、このようなものはＣＳＰとは区別される。
【０００４】
しかして、中継基板を有するＣＳＰは構造が複雑であり、工数も多いため、最近では、ウエハレベルＣＳＰといわれる実装方式が検討されている。この方式は、ウエハ状態で、ウエハの主面上に絶縁膜を形成し、この絶縁膜上に集積回路の形成領域に延出される多数の再配線を施し、この各再配線の一端上にバンプ電極を形成する方式であり、要するに、中継基板を無くして、中継基板に形成されるべき配線を、直接、ウエハ上に再配線として形成するものである。この方式によれば、部材およびボンディング工程の削減に伴う生産性の向上が期待される。
【０００５】
【発明が解決しようとする課題】
上述した如く、従来のＱＦＰ実装、ベアチップ実装、ＣＳＰ実装等の半導体装置実装はすべて、マザーボード上に、各半導体チップを平面的に配置することを基本としている。つまり、従来の半導体パッケージといわれる半導体装置は、いずれも、１個の半導体チップを有するにすぎないかまたは半導体チップが中継基板上に平面的に配置されるにすぎない。このため、電子機器内に半導体装置を複数段に収納するには、半導体チップが搭載された中継基板またはマザーボードを、積層しなければならず、部材が重複し、機器を厚くする。
この発明の課題は、半導体チップが積層された半導体装置の薄型化を図ることである。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体装置は、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲に設けられた樹脂封止層とを有する下部ＣＳＰと、該下部ＣＳＰの上面に形成され、前記下部ＣＳＰの電極ポストに接続された第１の中継配線と、前記第１の中継配線上に配置され、前記下部ＣＳＰのシリコン基板よりも小さいサイズのシリコン基板と、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲およびに設けられた樹脂封止層とを有する上部ＣＳＰと、該上部ＣＳＰの上面に形成され、前記上部ＣＳＰの電極ポストに接続された第２の中継配線と、前記第１の中継配線と前記第２の中継配線を接続する層間配線ポストとを具備するものである。
請求項３に記載の発明に係る半導体装置は、基板上に該基板よりもサイズの小さいＣＳＰが１段または複数段設けられ、前記ＣＳＰの周囲における前記基板上に樹脂封止層が設けられ、前記ＣＳＰ下に中継配線が設けられ、前記ＣＳＰのうち最上段のＣＳＰ上に再配線が設けられ、前記樹脂封止層中に前記中継配線と前記再配線とを接続する層間配線ポストが設けられている半導体装置であって、前記ＣＳＰはその電極ポストを下側とされて配置され、前記ＣＳＰの電極ポストは当該ＣＳＰ下の前記中継配線に接続されていることを特徴とするものである。
請求項４に記載の発明に係る半導体装置の製造方法は、大型基板のダイシングストリートによって囲まれた各デバイス領域上に該デバイス領域よりもサイズの小さいＣＳＰを１段または複数段設ける工程と、前記ＣＳＰの周囲における前記大型基板上に樹脂封止層を形成する工程と、前記ＣＳＰ下に中継配線を形成する工程と、前記ＣＳＰのうち最上段のＣＳＰ上に再配線を形成する工程と、前記樹脂封止層の形成領域に該樹脂封止層を形成する前にまたは形成した後に前記中継配線と前記再配線とを接続する層間配線ポストを形成する工程と、上記各工程の後、ダイシングして、それぞれが、デバイス領域上に該デバイス領域よりもサイズ小さいＣＳＰが１段または複数段積層された複数の半導体装置を得る工程とを具備したものである。
この発明によれば、基板上に該基板よりもサイズの小さいＣＳＰを１段または複数段設けているので、配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【０００７】
【発明の実施の形態】
図１はこの発明の第１実施形態における半導体装置の断面図を示したものである。この半導体装置は下部ＣＳＰ１を備えている。下部ＣＳＰ１は、図２に示すように、平面方形状のシリコン基板２の上面外周部に複数の接続パッド３が設けられ、接続パッド３の中央部を除くシリコン基板２の上面に絶縁膜４が設けられ、絶縁膜４に設けられた開口部５を介して露出された接続パッド３の上面から絶縁膜４の上面の所定の箇所にかけて配線６が設けられ、配線６の先端パット部上に電極ポスト（バンプ電極）７が設けられ、電極ポスト７の周囲において配線６を含む絶縁膜４の上面に樹脂封止層８が設けられた構造となっている。この場合、配線６はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。なお、この第１実施形態において後述するＣＳＰ１３、２３も、基本的には、上記と同様な構造となっている。
【０００８】
下部ＣＳＰ１の上面には第１の中継配線１１が設けられている。この場合も、第１の中継配線１１はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。そして、第１の中継配線１１は下部ＣＳＰ１の電極ポスト７に接続されている。また、第１の中継配線１１は下部ＣＳＰ１の上面周辺部まで延出され、この延出端部によって延出端パット部１１ａが形成されている。
【０００９】
第１の中継配線１１の延出端パット部１１ａの内側において第１の中継配線１１を含む下部ＣＳＰ１の上面には接着剤１２を介して平面方形状の第１のＣＳＰ１３が設けられている。この場合、第１のＣＳＰ１３のサイズは下部ＣＳＰ１のサイズよりも小さくなっている。第１のＣＳＰ１３は、簡単に説明すると、シリコン基板１４の上面に設けられた絶縁膜１５の上面に配線１６が設けられ、配線１６の先端パット部上に電極ポスト１７が設けられ、電極ポスト１７の周囲に樹脂封止層１８が設けられた構造となっている。第１のＣＳＰ１３の周囲において第１の中継配線１１を含む下部ＣＳＰ１の上面には第１の樹脂封止層１９が設けられている。第１の樹脂封止層１９中において第１の中継配線１１の延出端パット部１１ａ上には第１の層間配線ポスト２０がその上面を露出されて設けられている。
【００１０】
第１のＣＳＰ１３および第１の樹脂封止層１９の上面には第２の中継配線２１が設けられている。この場合も、第２の中継配線２１はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。そして、第２の中継配線２１は第１のＣＳＰ１３の電極ポスト１７に接続されている。また、第２の中継配線２１は第１のＣＳＰ１３の周囲まで延出され、この延出端部によって一の延出端パット部２１ａおよび他の延出端パット部２１ｂ（図示せず）が形成されている。そして、一の延出端パット部２１ａは第１の層間配線ポスト２０に接続されている。
【００１１】
第２の中継配線２１の延出端パット部２１ａ、２１ｂの内側において第２の中継配線２１を含む第１のＣＳＰ１３の上面には接着剤２２を介して平面方形状の第２のＣＳＰ２３が設けられている。この場合、第２のＣＳＰ２３のサイズは第１のＣＳＰ１３のサイズと同じとなっている。第２のＣＳＰ２３は、この場合も簡単に説明すると、シリコン基板２４の上面に設けられた絶縁膜２５の上面に配線２６が設けられ、配線２６の先端パット部上に電極ポスト２７が設けられ、電極ポスト２７の周囲に樹脂封止層２８が設けられた構造となっている。第２のＣＳＰ２３の周囲において第２の中継配線２１を含む第１の樹脂封止層１９の上面には第２の樹脂封止層２９が設けられている。第２の樹脂封止層２９中において第２の中継配線２１の延出端パット部２１ａ、２１ｂ上には第２の層間配線ポスト３０ａ、３０ｂ（ただし、３０ｂは図示せず）がその上面を露出されて設けられている。
【００１２】
第２のＣＳＰ２３および第２の樹脂封止層２９の上面には再配線３１が設けられている。この場合も、再配線３１はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。そして、再配線３１は第２のＣＳＰ２３の電極ポスト２７および第２の層間配線ポスト３０ａ、３０ｂに接続されている。再配線３１の先端パッド部上には電極ポスト３２が設けられている。電極ポスト３２の周囲において再配線３１を含む第２のＣＳＰ２３および第２の樹脂封止層２９の上面には上層樹脂封止層３３が設けられている。電極ポスト３２の露出面上には半田ボール（低融点金属ボール）３４が設けられている。
【００１３】
このように構成された半導体装置では、下部ＣＳＰ１の電極ポスト７は、第１の中継配線１１、第１の層間配線ポスト２０、第２の中継配線２１の延出端パット部２１ａ、第２の層間配線ポスト３０ａ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。第１のＣＳＰ１３の電極ポスト１７は、第２の中継配線２１、第２の層間配線ポスト３０ｂ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。第２のＣＳＰ２３の電極ポスト２７は、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。なお、第２の中継配線２１の延出端パット部２１ａは、単なる中継用のものである場合には、第２の中継配線２１の主要部から独立したものであってもよく、また第２の層間配線ポスト３０ａを第１の層間配線ポスト２０に直接接続する場合には、無くてもよい。
【００１４】
そして、この半導体装置では、下部ＣＳＰ１上に第１および第２のＣＳＰ１３、２３を順次積層しているので、図示しない配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【００１５】
次に、この半導体装置の製造方法の一例について、図３〜図６を順に参照して説明する。まず、図３に示すように、シリコン基板２上に絶縁膜４、配線６を設け、配線６の先端パット部上に電極ポスト７を設ける。この電極ポスト７が形成されたシリコン基板２の全面に樹脂封止層８を塗布し、この樹脂封止層８および電極ポスト７の上面を研磨する。、この場合、シリコン基板２は下部ＣＳＰ１となる領域を包含するものであり、樹脂封止層８は、隣接する下部ＣＳＰ１間において連続したものとなっている。ここで、図３において符合４１で示す領域はダイシングストリートであリ、このダイシングストリート４１によって囲まれた領域が下部ＣＳＰ１となる領域である。なお、図３の状態でダイシングストリート４１に沿ってダイシングするとベアチップがパッケージされたＣＳＰが形成されることになるが、以下の説明では、このようにウエハ状態でパッケージした後、個々の半導体チップに分離して形成されたＣＳＰを、ウエハレベルＣＳＰと称することとする。
【００１６】
次に、図４に示すように、下部ＣＳＰ１の上面に第１の中継配線１１を下部ＣＳＰ１の電極ポスト７に接続させて形成する。次に、第１の中継配線１１の延出端パッド部１１ａ上に第１の層間配線ポスト２０を周知のフォトリソグラフィを用いた方法により形成する。この方法は、図示はしないが、フォトレジストを塗布し、露光・現像により層間配線ポスト２０が形成される部分に開口部を形成し、この各開口部内に電解メッキにより層間配線ポスト２０を形成する。この場合、第１の中継配線１１を形成する際、各第１の中継配線１１をダイシングストリート４１に対応する領域まで延出しておき、このダイシングストリート４１の領域内で各第１の中継配線１１を接続しておけば、各第１の中継配線１１を層間配線ポスト２０を電解メッキにより形成する時の電極とすることができるので、下地処理や無電解メッキが不要となり、効率的である。各第１の中継配線１１を接続する配線は、後述するシリコン基板２のダイシング時に切断される。
【００１７】
次に、各フォトレジストを剥離して、第１の中継配線１１を含む下部ＣＳＰ１の上面の所定の箇所に第１のＣＳＰ１３を接着剤１２を介して貼り付ける。第１のＣＳＰ１３は、予めウエハレベルでパッケージして形成しておいたもの、すなわち、ウエハレベルＣＳＰである。ここで、第１の層間配線ポスト２０の高さは、第１のＣＳＰ１３の高さとほぼ同じとなるようにする。次に、上面全体に第１の樹脂封止層１９をディスペンサ等により厚さが第１のＣＳＰ１３および第１の層間配線ポスト２０の高さよりもやや厚くなるように形成する。次に、第１の樹脂封止層１９の上面側を適宜に研磨し、第１のＣＳＰ１３の電極ポスト１７および第１の層間配線ポスト２０の上面を露出させる（図５参照）。
【００１８】
次に、図５に示すように、第１のＣＳＰ１３および第１の樹脂封止層１９の上面に第２の中継配線２１を第１のＣＳＰ１３の電極ポスト１７および第１の層間配線ポスト２０に接続させて形成する。次に、第２の中継配線２１の延出端パッド部２１ａ（２１ｂ）上に第２の層間配線ポスト３０ａ（３０ｂ）を図示しないメッキレジストを用いた電解メッキにより形成する。この方法は、前述の層間配線ポスト２０と同様である。次に、第２の中継配線２１を含む第１のＣＳＰ１３の上面の所定の箇所に第２のＣＳＰ２３を接着剤２２を介して貼り付ける。第２のＣＳＰ２３もウエハレベルＣＳＰである。ここで、第２の層間配線ポスト３０ａ（３０ｂ）の高さも、第２のＣＳＰ２３の高さとほぼ同じとなるようにする。
【００１９】
次に、上面全体に第２の樹脂封止層２９をディスペンサ等により厚さが第２のＣＳＰ２３および第２の層間配線ポスト３０ａ（３０ｂ）の高さよりもやや厚くなるように形成する。次に、第２の樹脂封止層２９の上面側を適宜に研磨し、第２のＣＳＰ２３の電極ポスト２７および第２の層間配線ポスト３０ａ（３０ｂ）の上面を露出させる（図６参照）。
【００２０】
次に、図６に示すように、第２のＣＳＰ２３および第２の樹脂封止層２９の上面に再配線３１を第２のＣＳＰ２３の電極ポスト２７および第２の層間配線ポスト３０ａ（３０ｂ）に接続させて形成する。次に、再配線３１の先端パッド部上に電極ポスト３２を図示しないメッキレジストを用いた電解メッキにより形成する。次に、上面全体に上層樹脂封止層３３をディスペンサ等により厚さが電極ポスト３２の高さよりもやや厚くなるように形成し、次いで上層樹脂封止層３３の上面側を適宜に研磨し、電極ポスト３２の上面を露出させる。次に、電極ポスト３２の露出面上に半田ボール３４を形成する。次に、ダイシングストリート４１に沿ってダイシングすると、図１に示す半導体装置が得られる。
【００２１】
ところで、上記第１実施形態において、図３に示すウエハレベルＣＳＰの状態における品質検査により、いずれかの下部ＣＳＰ１が不良品と判定された場合、その上に積層される第１および第２のＣＳＰ１３、２３としては不良品またはダミーを用いる。
【００２２】
また、第１および第２のＣＳＰ１３、２３のシリコン基板１４、２４の厚さは、そのウエハレベルＣＳＰの状態において研磨することにより、１００μｍ程度となるようにした方が望ましい。また、第１および第２のＣＳＰ１３、２３の樹脂封止層１８、２８の厚さは、研磨が可能なように、５０μｍ程度以上となるようにした方が望ましい。さらに、下部ＣＳＰ１のシリコン基板２の厚さを薄くする場合には、ダイシング直前に研磨する方が望ましい。
【００２３】
さらに、ウエハレベルＣＳＰの状態において、上層樹脂封止層３３や下部ＣＳＰ１のシリコン基板２を研磨する前に、全体の反りを防止するために、ダイシングストリート４１に対応する部分における上層樹脂封止層３３、第２の樹脂封止層２９、第１の樹脂封止層１９および下部ＣＳＰ１の樹脂封止層８をレーザドリルやダイシング等の機械的処理あるいはエッチングにより除去しておくようにしてもよい。
【００２４】
なお、上記第１実施形態では、第１および第２の層間配線ポスト２０、３０ａ（３０ｂ）をメッキレジストを用いた電解メッキにより形成する場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第１の層間配線ポスト２０の他の形成方法について説明する。
【００２５】
図７は第１の他の方法を説明するための図である。まず、第１のＣＳＰ１３を組み込んだ後に、上面全体に第１の樹脂封止層１９をディスペンサ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように形成する。次に、第１の中継配線１１の延出端パッド部１１ａに対応する部分における第１の樹脂封止層１９にビアホール４２を形成する。ビアホール４２は、第１の樹脂封止層１９が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。
【００２６】
次に、電解メッキや金属ペーストの塗布等により、ビアホール４２内に第１の層間配線ポスト２０を形成するとともに、第１の樹脂封止層１９の上面に導電層４３を形成する。次に、導電層４３をすべて研磨し、次いで第１の樹脂封止層１９の上面側および第１の層間配線ポスト２０の上面側を適宜に研磨し、第１のＣＳＰ１３の電極ポスト１７の上面を露出させる。かくして、図５に示す場合と同様に、第１の層間配線ポスト２０が形成される。
【００２７】
図８および図９は第２の他の方法を説明するための図である。図８に示すように、第１の中継配線１１を形成した後に、第１の中継配線１１の延出端パッド部１１ａ上に第１の下部層間配線ポスト２０Ａをメッキレジストを用いた電解メッキにより形成し、次いで第１のＣＳＰ１３を組み込む。この場合、第１の下部層間配線ポスト２０Ａの高さは、第１のＣＳＰ１３の高さよりもある程度低くなるようにする。次に、第１のＣＳＰ１３間において第１の中継配線１１を含む下部ＣＳＰ１の上面に第１の下部樹脂封止層１９Ａをディスペンサ等により厚さが第１の下部層間配線ポスト２０Ａの高さよりもやや薄くなるように形成する。
【００２８】
次に、図９に示すように、上面全体に第１の上部樹脂封止層１９Ｂをディスペンサ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように形成する。次に、第１の下部層間配線ポスト２０Ａに対応する部分における第１の上部樹脂封止層１９Ｂにビアホール４４を形成する。この場合も、ビアホール４４は、第１の上部樹脂封止層１９Ｂが非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。
【００２９】
次に、電解メッキや金属ペーストの塗布等により、ビアホール４４内に第１の上部層間配線ポスト２０Ｂを形成するとともに、第１の上部樹脂封止層１９Ｂの上面に導電層４５を形成する。次に、導電層４５をすべて研磨し、次いで第２の上部樹脂封止層１９Ｂの上面側および第１の上部層間配線ポスト２０Ｂの上面側を適宜に研磨し、第１のＣＳＰ１３の電極ポスト１７の上面を露出させる。かくして、第１の下部層間配線ポスト２０Ａと第１の上部層間配線ポスト２０Ｂとにより、図５に示す場合と同様に、第１の層間配線ポスト２０が形成される。
【００３０】
また、上記第１実施形態では、第１および第２の樹脂封止層１９、２９の上面側を適宜に研磨することにより、第１および第２のＣＳＰ１３、２３の電極ポスト１７、２７等の上面を露出させる場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第１の樹脂封止層１９および第２の中継配線２１等を形成する場合の他の例について説明する。
【００３１】
図１０および図１１は第３の他の方法を説明するための図である。図１０に示すように、第１のＣＳＰ１３を組み込んだ後に、上面全体に第１の樹脂封止層１９をダイコータ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。この場合、第１の樹脂封止層１９をディスペンサ等により形成し、その上面側を適宜に研磨して平坦化するようにしてもよい。
【００３２】
次に、第１の中継配線１１の延出端パッド部１１ａに対応する部分における第１の樹脂封止層１９にビアホール５１を形成するとともに、第１のＣＳＰ１３の電極ポスト１７に対応する部分における第１の樹脂封止層１９にコンタクトホール５２を形成する。この場合も、ビアホール５１およびコンタクトホール５２は、第１の樹脂封止層１９が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。なお、コンタクトホール５２の大きさはビアホール５１の大きさと同じとしてもよい。
【００３３】
次に、電解メッキや金属ペーストの塗布等により、ビアホール５１内に第１の層間配線ポスト２０を形成するとともに、コンタクトホール５２内に接続ポスト５３を形成し、さらに第１の樹脂封止層１９の上面に導電層５４を形成する。次に、導電層５４の不要な部分をエッチングして除去し、図１１に示すように、第２の中継配線２１を形成する。この場合、第２の中継配線２１は接続ポスト５３を介して第１のＣＳＰ１３の電極ポスト１７に接続されている。
【００３４】
また、上記第１実施形態では、第１および第２のＣＳＰ１３、２３として電極ポスト１７、２７および樹脂封止層１８、２８を備えたものを用いた場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第１のＣＳＰ１３として、電極ポスト１７および樹脂封止層１８を備えていないもの、つまり最上層が配線１６とされたものを用いる場合の一例について説明する。
【００３５】
図１２および図１３は第４の他の方法を説明するための図である。図１２に示すように、最上層が配線１６とされた第１のＣＳＰ１３を組み込んだ後に、上面全体に第１の樹脂封止層１９をダイコータ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。この場合も、第１の樹脂封止層１９をディスペンサ等により形成し、その上面側を適宜に研磨して平坦化するようにしてもよい。
【００３６】
次に、第１の中継配線１１の延出端パッド部１１ａに対応する部分における第１の樹脂封止層１９にビアホール５５を形成するとともに、第１のＣＳＰ１３の配線１６の先端パッド部に対応する部分における第１の樹脂封止層１９にコンタクトホール５６を形成する。この場合も、ビアホール５５およびコンタクトホール５６は、第１の樹脂封止層１９が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。なお、コンタクトホール５６の大きさはビアホール５５の大きさと同じとしてもよい。
【００３７】
次に、電解メッキや金属ペーストの塗布等により、ビアホール５５内に第１の層間配線ポスト２０を形成するとともに、コンタクトホール５６内に電極ポスト１７Ａを形成し、さらに第１の樹脂封止層１９の上面に導電層５７を形成する。次に、導電層５７の不要な部分をエッチングして除去し、図１３に示すように、第２の中継配線２１を形成する。
【００３８】
また、上記第１実施形態では、図１に示すように、第２のＣＳＰ２３のサイズを第１のＣＳＰ１３のサイズと同じとした場合について説明したが、これに限定されるものではない。例えば、第５の変形例である図１４に示すように、第２のＣＳＰ２３のサイズを第１のＣＳＰ１３のサイズよりも小さくなるようにしてもよい。このようにした場合には、第２のＣＳＰ２３の周囲において第１のＣＳＰ１３上における第２の中継配線２１上に第２の層間配線ポスト３０ｂを設けるようにしてもよい。
【００３９】
さらに、上記第１実施形態では、図１に示すように、再配線３１上に電極ポスト３２および上層樹脂封止層３３を設け、電極ポスト３２上に半田ボール３４を設けた場合について説明したが、これに限定されるものではない。例えば、第６の変形例である図１５に示すように、再配線３１上に電極ポスト３２および上層樹脂封止層３３を設け、半田ボール３４を設けないようにしてもよい。また、第７の変形例である図１６に示すように、再配線３１の先端パッド部上に半田ボール３４を直接設けるようにしてもよい。さらに、第８の変形例である図１７に示すように、再配線３１のみを設けるようにしてもよい。
【００４０】
ところで、上記第１実施形態では、第１および第２のＣＳＰ１３、２３を接着剤１２、２２を介して貼り付けているので、第１および第２のＣＳＰ１３、２３の配置位置を一定としがたく、このため第２の中継配線２１および再配線３１を形成するとき、例えば、再配線３１のパターニングのアライメントを第２のＣＳＰ２３の電極ポスト２７との第２の層間配線ポスト３０ａ（３０ｂ）と双方に対して行うことはできない。
【００４１】
そこで、次に、このような不都合を解消することができるこの発明の第２実施形態について、図１８を参照して説明する。まず、例えば、第２のＣＳＰ２３の電極ポスト２７の断面積は比較的大きいので、この断面積に対して、第２の層間配線ポスト３０ａ（３０ｂ）の断面積を小さくする。そして、第２のＣＳＰ２３および第２の樹脂封止層２９の上面に第２のアライメント調整用の絶縁膜６１を形成し、第２の層間配線ポスト３０ａ（３０ｂ）に対してアライメントを取ることにより、絶縁膜６１にコンタクトホール６２ａ、６２ｂを形成する。すると、第２の層間配線ポスト３０ａ（３０ｂ）に対応するコンタクトホール６２ａは第２の層間配線ポスト３０ａ（３０ｂ）の上面に対応する位置に形成される。一方、第２のＣＳＰ２３の電極ポスト２７に対応するコンタクトホール６２ｂは、電極ポスト２７の上面の中心からずれても、電極ポスト２７の上面内に形成される。
【００４２】
そして、絶縁膜６１のコンタクトホール６２ａ、６２ｂに対してアライメントを取ることにより、再配線３１を形成すると、この再配線３１をコンタクトホール６２ａ、６２ｂを介して第２の層間配線ポスト３０ａ（３０ｂ）および第２のＣＳＰ２３の電極ポスト２７に確実に接続することができる。また、この場合、第２のＣＳＰ２３と第２の樹脂封止層２９との界面は絶縁膜６１によって覆われるので、この界面でのストレスに起因する再配線３１の断線を防止することができる。なお、上記と同様の理由から、第１のＣＳＰ１３および第１の樹脂封止層１９の上面には第１のアライメント調整用の絶縁膜６３が形成されている。
【００４３】
また、上記第１実施形態では、図１に示すように、第１および第２のＣＳＰ１３、２３をその電極ポスト１７、２７を上側として配置した場合について説明したが、これに限定されるものではない。例えば、図１９に示すこの発明の第３実施形態における半導体装置のように、第１および第２のＣＳＰ１３、２３をその電極ポスト１７、２７を下側として配置するようにしてもよい。この場合、電極ポスト１７、２７の下面は、同下面に予め設けられた半田ボール１７ａ、２７ａを介して第１および第２の中継配線１１、２１の先端パッド部に接続されている。したがって、この場合、図１に示す接着剤１２、２２は設けられていない。
【００４４】
このように構成された半導体装置では、下部ＣＳＰ１の電極ポスト７および第１のＣＳＰ１３の電極ポスト１７下の半田ボール１７ａは、第１の中継配線１１、第１の層間配線ポスト２０、第２の中継配線２１の延出端パット部２１ａ、第２の層間配線ポスト３０ａ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。第２のＣＳＰ２３の電極ポスト２７下の半田ボール２７ａは、第２の中継配線２１、第２の層間配線ポスト３０ｂ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。
【００４５】
次に、図１９に示す半導体装置の製造方法の一例について説明するに、まず、この場合も、図３に示すもの（ウエハレベルＣＳＰ）を用意する。次に、図２０に示すように、下部ＣＳＰ１の上面に第１の中継配線１１を下部ＣＳＰ１の電極ポスト７に接続させて形成する。次に、第１の中継配線１１の延出端パッド部１１ａ上に第１の層間配線ポスト２０を図示しないメッキレジストを用いた電解メッキにより形成する。次に、第１のＣＳＰ１３の電極ポスト１７下に設けられた半田ボール１７ａを第１の中継配線１１の先端パッド部に接合する。この場合、半田ボール１７ａのセルフアライメント機能により、第１のＣＳＰ１３の第１の中継配線１１に対する配置位置はセルフアライメントされる。ここで、第１の層間配線ポスト２０の高さは、第１のＣＳＰ１３の高さよりもある程度低くなるようにする。
【００４６】
次に、上面全体に第１の樹脂封止層１９をディスペンサ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように形成する。この場合、第１の中継配線１１を含む下部ＣＳＰ１と第１のＣＳＰ１３との間も第１の樹脂封止層１９で封止される。次に、第１の樹脂封止層１９の上面側および第１のＣＳＰ１３のシリコン基板１４の上面側を適宜に研磨し、第１の層間配線ポスト２０の上面を露出させる（図２１参照）。
【００４７】
次に、図２１に示すように、第１のＣＳＰ１３および第１の樹脂封止層１９の上面に第２の中継配線２１を第１の層間配線ポスト２０に接続させて形成する。次に、第２の中継配線２１の延出端パッド部２１ａ（２１ｂ）上に第２の層間配線ポスト３０ａ（３０ｂ）を図示しないメッキレジストを用いた電解メッキにより形成する。次に、第２のＣＳＰ２３の電極ポスト２７下に設けられた半田ボール２７ａを第２の中継配線２１の先端パッド部に接合する。この場合も、半田ボール２７ａのセルフアライメント機能により、第２のＣＳＰ２３の第２の中継配線２１に対する配置位置はセルフアライメントされる。ここで、第２の層間配線ポスト３０ａ（３０ｂ）の高さも、第２のＣＳＰ２３の高さよりもある程度低くなるようにする。
【００４８】
次に、上面全体に第２の樹脂封止層２９をディスペンサ等により厚さが第２のＣＳＰ２３の高さよりもやや厚くなるように形成する。この場合も、第２の中継配線２１を含む第１のＣＳＰ１３と第２のＣＳＰ２３との間も第２の樹脂封止層２９で封止される。次に、第２の樹脂封止層２９の上面側および第２のＣＳＰ２３のシリコン基板２４の上面側を適宜に研磨し、第２の層間配線ポスト３０ａ（３０ｂ）の上面を露出させる（図２２参照）。
【００４９】
次に、図２２に示すように、第２のＣＳＰ２３および第２の樹脂封止層２９の上面に再配線３１を第２の層間配線ポスト３０ａ（３０ｂ）に接続させて形成する。次に、再配線３１の先端パッド部上に電極ポスト３２を図示しないメッキレジストを用いた電解メッキにより形成する。次に、上面全体に上層樹脂封止層３３をディスペンサ等により厚さが電極ポスト３２の高さよりもやや厚くなるように形成し、次いで上層樹脂封止層３３の上面側を適宜に研磨し、電極ポスト３２の上面を露出させる。次に、電極ポスト３２の露出面上に半田ボール３４を形成する。次に、ダイシングストリート４１に沿ってダイシングすると、図１９に示す半導体装置が得られる。
【００５０】
ところで、上記各実施形態では、下部ＣＳＰ１上に第１のＣＳＰ１３を１つ積層し、その上に第２のＣＳＰ２３を１つ積層した場合について説明したが、これに限定されるものではない。例えば、図２３および図２４に示すこの発明の第４実施形態における半導体装置のように、平面正方形状の下部ＣＳＰ１上に平面長方形状の２つの第１のＣＳＰ１３を図２４において一点鎖線で示すように左右に配置して積層し、その上に平面長方形状の２つの第２のＣＳＰ２３を図２４において二点鎖線で示すように上下に配置して積層するようにしてもよい。
【００５１】
この場合、２つの第１のＣＳＰ１３間における第１の樹脂封止層１９中にも第１の層間配線ポスト２０を設けるようにしてもよく、また２つの第２のＣＳＰ２３間における第２の樹脂封止層２９中にも第２の層間配線ポスト（図示せず）を設けるようにしてもよい。また、この場合、下段側の２つの第１のＣＳＰ１３の配置と上段側の２つの第２のＣＳＰ２３の配置とは９０°ずれているので、各ＣＳＰ１３、２３のストレスを均等化して緩和することができる。
【００５２】
また、上記各実施形態では、下部ＣＳＰ１上に第１および第２のＣＳＰ１３、２３を順次積層した場合について説明したが、これに限定されるものではない。例えば、図２５に示すこの発明の第５実施形態のように、ガラス基板、セラミック基板、金属基板、シリコン基板等からなる大型回路基板７１上に第１および第２のＣＳＰ１３、２３を順次積層するようにしてもよい。ここで、大型回路基板７１とは、上述したウエハレベルＣＳＰに対応するもので、ダイシングストリート４１に沿ってダイシングすると、複数の個片の回路基板７１Ａを得ることができるものである。
【００５３】
そして、この場合、回路基板７１Ａの上面に設けられた配線７２は、第１の中継配線１１としての機能をも有する。したがって、この場合には、この配線４２上に第１の層間配線ポスト２０が設けられている。なお、回路基板７１Ａの上面に配線７２のほかに、図示していないが、薄膜抵抗、薄膜キャパシタ、薄膜トランジスタ等を設けるようにしてもよい。また、ダイシング直前にウェットエッチングにより大型回路基板７１の厚さを薄くするようにしてもよい。
【００５４】
また、例えば、図２６に示すこの発明の第６実施形態のように、第１および第２の樹脂封止層１９、２９の外周面全体に第１および第２の金属シールド層７３、７４を設けるようにしてもよい。次に、この場合の製造方法の一例の一部について、図２７を参照して説明する。まず、感光性樹脂からなる第１の樹脂封止層１９に第１の層間配線ポスト２０を形成するためのビアホールを形成するとき、ダイシングストリート４１よりもやや幅広の領域に対応する部分における第１の樹脂封止層１９に溝７５を形成する。次に、ビアホール内に第１の層間配線ポスト２０を形成するとき、溝７５内に第１の金属シールド層７３を形成する。また、上記と同様にして、第２の樹脂封止層２９に形成した溝７６内に第２の金属シールド層７４を形成する。そして、ダイシングストリート４１に沿ってダイシングすると、図２６に示す半導体装置が得られる。
【００５５】
このようにして得られた半導体装置では、第１および第２の樹脂封止層１９、２９が感光性樹脂からなるものであっても、その外周面全体に第１および第２の金属シールド層７３、７４を設けているので、外部光が第１および第２の金属シールド層７３、７４の内側に進入するのを防止することができる。なお、第１および第２の金属シールド層７３、７４を装置内の接地電極に接続し、電気的シールド機能を発揮するようにしてもよい。
【００５６】
ところで、上記各実施形態では、第１および第２の層間配線ポスト２０、３０ａ（３０ｂ）を電解メッキや金属ペーストの塗布等により形成した場合について説明したが、これに限定されるものではない。例えば、金、アルミニウム、銅等からなるワイヤをワイヤボンディングして層間配線ポストを形成するようにしてもよい。この場合、ワイヤからなる層間配線ポストの表面にニッケルメッキ等を施して剛性を高めるようにしてもよい。また、印刷により銀等からなる円錐状の層間配線ポストを形成するようにしてもよい。さらに、シリコン膜上に金属の触媒層を形成し、アニールして選択的にシリコンウイスカを成長させて針状の柱を形成し、その表面に金属メッキを施して層間配線ポストを形成するようにしてもよい。
【００５７】
ところで、金、アルミニウム、銅等のワイヤからなる層間配線ポストの場合には、他の形成方法により形成された層間配線ポストの高さが数１００μｍ程度が限界であるのに対し、ｍｍ単位の高さとすることができる。そこで、次に、ワイヤからなる高い層間配線ポストを備えた、この発明の第７実施形態について、図２８を参照して説明する。
【００５８】
まず、ガラス基板等からなる大型回路基板８１の上面に設けられた配線８２の所定の先端パッド部上にワイヤからなる高さが１ｍｍ程度の層間配線ポスト８３をワイヤボンディングにより形成する。次に、ＣＳＰ８４の電極ポスト８５下に設けられた半田ボール８６を配線８２の他の所定の先端パッド部に接合する。この場合、ダイシングストリート８７によって囲まれた各デバイス領域上に複数のＣＳＰ８４を設ける。また、層間配線ポスト８３の高さは、ＣＳＰ８４の高さよりもかなり高くなっている。
【００５９】
次に、上面全体に低収縮樹脂からなる下部樹脂封止層８８をディスペンサ等により厚さがＣＳＰ８４の高さとほぼ同じ厚さとなるように形成する。この場合、配線８２を含む大型回路基板８１とＣＳＰ８４との間も下部樹脂封止層８８で封止される。次に、上面全体に感光性樹脂からなる上部樹脂封止層８９をダイコータ等により厚さが層間配線ポスト８３の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。
【００６０】
次に、フォトリソグラフィにより、上部樹脂封止層８９の上面側の各所定の箇所にコンタクトホール９０を形成し、層間配線ポスト８３の上部を露出させる。次に、上部樹脂封止層８９の上面に再配線９１を層間配線ポスト８３に接続させて形成する。次に、再配線９１の先端パッド部上に半田ボール９２を形成する。次に、ダイシングストリート８７に沿ってダイシングすると、回路基板８１Ａを備えた複数の半導体装置が得られる。
【００６１】
なお、上記各実施形態では、下部ＣＳＰまたは回路基板上にＣＳＰを１段または２段に積層した場合について説明したが、これに限らず、３段以上に積層するようにしてもよい。また、上記各実施形態では、下部ＣＳＰまたは回路基板上にＣＳＰを積層した場合について説明したが、これに限らず、ベアチップを積層するようにしてもよい。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、基板上に該基板よりもサイズの小さいＣＳＰを１段または複数段設けているので、配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態における半導体装置の断面図。
【図２】図１に示す下部ＣＳＰの一部の断面図。
【図３】図１に示す半導体装置の製造に際し、当初用意したものの一部の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】第１実施形態の第１の変形例を説明するために示す一部の断面図。
【図８】第１実施形態の第２の変形例を説明するために示す一部の断面図。
【図９】図８に続く製造工程の断面図。
【図１０】第１実施形態の第３の変形例を説明するために示す一部の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】第１実施形態の第４の変形例を説明するために示す一部の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】第１実施形態の第５の変形例を説明するために示す断面図。
【図１５】第１実施形態の第６の変形例を説明するために示す断面図。
【図１６】第１実施形態の第７の変形例を説明するために示す断面図。
【図１７】第１実施形態の第８の変形例を説明するために示す断面図。
【図１８】この発明の第２実施形態における半導体装置を説明するために示す一部の断面図。
【図１９】この発明の第３実施形態における半導体装置の断面図。
【図２０】図１９に示す半導体装置の製造に際し、所定の製造工程を説明するために示す一部の断面図。
【図２１】図２０に続く製造工程の断面図。
【図２２】図２１に続く製造工程の断面図。
【図２３】この発明の第４実施形態における半導体装置の断面図。
【図２４】図２３に示す各ＣＳＰの配置関係を説明するために示す平面図。
【図２５】この発明の第５実施形態における半導体装置を説明するために示す一部の断面図。
【図２６】この発明の第６実施形態における半導体装置の断面図。
【図２７】図２６に示す半導体装置の製造方法の一例を説明するために示す一部の断面図。
【図２８】この発明の第７実施形態における半導体装置を説明するために示す一部の断面図。
【符号の説明】
１ 下部ＣＳＰ
１１ 第１の中継配線
１３ 第１のＣＳＰ
１９ 第１の樹脂封止層
２０ 第１の層間配線ポスト
２１ 第２の中継配線
２３ 第２のＣＳＰ
２９ 第２の樹脂封止層
３０ａ、３０ｂ 第２の層間配線ポスト
３１ 再配線
３２ 電極ポスト
３３ 上層樹脂封止層
３４ 半田ボール
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯電話、ノートパソコン等の普及に見られる通り、今日電子機器は小型・高精度化の方向を向いており、こうした機器に使用される電子デバイスは、より一層の小型・高密度化が求められている。この中で、半導体装置に関しては、高集積化された半導体チップをマザーボードに実装する方式として、従来のクオードフラットパッケージ（ＱＦＰ）からチップサイズパッケージ（ＣＳＰ）へのシフトが急速に広がっている。ＣＳＰとは、一主面にバンプといわれる外部接続電極（バンプ電極）が形成されたウエハをダイシングしてベアサイズの半導体チップ（ベアチップ）とし、このベアチップをパッケージしたものであり、このようにすれば、半導体チップをベアサイズのままマザーボードに搭載可能となるので、回路基板モジュールを小型化することができる。
【０００３】
ところで、ベアチップに形成されるバンプ電極は、通常、集積回路が形成された領域を避けた周辺領域に形成されるため、高集積化に伴い各バンプ電極間のピッチは小さくなり、ボンディングが困難となる。このため、ＣＳＰとしては、ベアチップのバンプ電極との接続用端子およびマザーボード接続用端子を有する中継基板を用いたものが多い。中継基板を用いることにより、マザーボード接続用端子をベアチップの集積回路の形成領域に対応する中央部分にマトリクス上に配列できることが可能となるので、各端子間のピッチを充分大きくすることができる。このため、各端子上に大径の半田ボールを搭載して、基板とマザーボードの線熱膨張係数の差による応力を吸収することが可能となり信頼性が向上する。この場合、中継基板上に複数の半導体チップを搭載するマルチチップモジュールといわれる実装方式もあるが、中継基板のサイズによっては、ベアチップサイズとは大きく異なるサイズとなり、このようなものはＣＳＰとは区別される。
【０００４】
しかして、中継基板を有するＣＳＰは構造が複雑であり、工数も多いため、最近では、ウエハレベルＣＳＰといわれる実装方式が検討されている。この方式は、ウエハ状態で、ウエハの主面上に絶縁膜を形成し、この絶縁膜上に集積回路の形成領域に延出される多数の再配線を施し、この各再配線の一端上にバンプ電極を形成する方式であり、要するに、中継基板を無くして、中継基板に形成されるべき配線を、直接、ウエハ上に再配線として形成するものである。この方式によれば、部材およびボンディング工程の削減に伴う生産性の向上が期待される。
【０００５】
【発明が解決しようとする課題】
上述した如く、従来のＱＦＰ実装、ベアチップ実装、ＣＳＰ実装等の半導体装置実装はすべて、マザーボード上に、各半導体チップを平面的に配置することを基本としている。つまり、従来の半導体パッケージといわれる半導体装置は、いずれも、１個の半導体チップを有するにすぎないかまたは半導体チップが中継基板上に平面的に配置されるにすぎない。このため、電子機器内に半導体装置を複数段に収納するには、半導体チップが搭載された中継基板またはマザーボードを、積層しなければならず、部材が重複し、機器を厚くする。
この発明の課題は、半導体チップが積層された半導体装置の薄型化を図ることである。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体装置は、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲に設けられた樹脂封止層とを有する下部ＣＳＰと、該下部ＣＳＰの上面に形成され、前記下部ＣＳＰの電極ポストに接続された第１の中継配線と、前記第１の中継配線上に配置され、前記下部ＣＳＰのシリコン基板よりも小さいサイズのシリコン基板と、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲およびに設けられた樹脂封止層とを有する上部ＣＳＰと、該上部ＣＳＰの上面に形成され、前記上部ＣＳＰの電極ポストに接続された第２の中継配線と、前記第１の中継配線と前記第２の中継配線を接続する層間配線ポストとを具備するものである。
請求項３に記載の発明に係る半導体装置は、基板上に該基板よりもサイズの小さいＣＳＰが１段または複数段設けられ、前記ＣＳＰの周囲における前記基板上に樹脂封止層が設けられ、前記ＣＳＰ下に中継配線が設けられ、前記ＣＳＰのうち最上段のＣＳＰ上に再配線が設けられ、前記樹脂封止層中に前記中継配線と前記再配線とを接続する層間配線ポストが設けられている半導体装置であって、前記ＣＳＰはその電極ポストを下側とされて配置され、前記ＣＳＰの電極ポストは当該ＣＳＰ下の前記中継配線に接続されていることを特徴とするものである。
請求項４に記載の発明に係る半導体装置の製造方法は、大型基板のダイシングストリートによって囲まれた各デバイス領域上に該デバイス領域よりもサイズの小さいＣＳＰを１段または複数段設ける工程と、前記ＣＳＰの周囲における前記大型基板上に樹脂封止層を形成する工程と、前記ＣＳＰ下に中継配線を形成する工程と、前記ＣＳＰのうち最上段のＣＳＰ上に再配線を形成する工程と、前記樹脂封止層の形成領域に該樹脂封止層を形成する前にまたは形成した後に前記中継配線と前記再配線とを接続する層間配線ポストを形成する工程と、上記各工程の後、ダイシングして、それぞれが、デバイス領域上に該デバイス領域よりもサイズ小さいＣＳＰが１段または複数段積層された複数の半導体装置を得る工程とを具備したものである。
この発明によれば、基板上に該基板よりもサイズの小さいＣＳＰを１段または複数段設けているので、配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【０００７】
【発明の実施の形態】
図１はこの発明の第１実施形態における半導体装置の断面図を示したものである。この半導体装置は下部ＣＳＰ１を備えている。下部ＣＳＰ１は、図２に示すように、平面方形状のシリコン基板２の上面外周部に複数の接続パッド３が設けられ、接続パッド３の中央部を除くシリコン基板２の上面に絶縁膜４が設けられ、絶縁膜４に設けられた開口部５を介して露出された接続パッド３の上面から絶縁膜４の上面の所定の箇所にかけて配線６が設けられ、配線６の先端パット部上に電極ポスト（バンプ電極）７が設けられ、電極ポスト７の周囲において配線６を含む絶縁膜４の上面に樹脂封止層８が設けられた構造となっている。この場合、配線６はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。なお、この第１実施形態において後述するＣＳＰ１３、２３も、基本的には、上記と同様な構造となっている。
【０００８】
下部ＣＳＰ１の上面には第１の中継配線１１が設けられている。この場合も、第１の中継配線１１はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。そして、第１の中継配線１１は下部ＣＳＰ１の電極ポスト７に接続されている。また、第１の中継配線１１は下部ＣＳＰ１の上面周辺部まで延出され、この延出端部によって延出端パット部１１ａが形成されている。
【０００９】
第１の中継配線１１の延出端パット部１１ａの内側において第１の中継配線１１を含む下部ＣＳＰ１の上面には接着剤１２を介して平面方形状の第１のＣＳＰ１３が設けられている。この場合、第１のＣＳＰ１３のサイズは下部ＣＳＰ１のサイズよりも小さくなっている。第１のＣＳＰ１３は、簡単に説明すると、シリコン基板１４の上面に設けられた絶縁膜１５の上面に配線１６が設けられ、配線１６の先端パット部上に電極ポスト１７が設けられ、電極ポスト１７の周囲に樹脂封止層１８が設けられた構造となっている。第１のＣＳＰ１３の周囲において第１の中継配線１１を含む下部ＣＳＰ１の上面には第１の樹脂封止層１９が設けられている。第１の樹脂封止層１９中において第１の中継配線１１の延出端パット部１１ａ上には第１の層間配線ポスト２０がその上面を露出されて設けられている。
【００１０】
第１のＣＳＰ１３および第１の樹脂封止層１９の上面には第２の中継配線２１が設けられている。この場合も、第２の中継配線２１はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。そして、第２の中継配線２１は第１のＣＳＰ１３の電極ポスト１７に接続されている。また、第２の中継配線２１は第１のＣＳＰ１３の周囲まで延出され、この延出端部によって一の延出端パット部２１ａおよび他の延出端パット部２１ｂ（図示せず）が形成されている。そして、一の延出端パット部２１ａは第１の層間配線ポスト２０に接続されている。
【００１１】
第２の中継配線２１の延出端パット部２１ａ、２１ｂの内側において第２の中継配線２１を含む第１のＣＳＰ１３の上面には接着剤２２を介して平面方形状の第２のＣＳＰ２３が設けられている。この場合、第２のＣＳＰ２３のサイズは第１のＣＳＰ１３のサイズと同じとなっている。第２のＣＳＰ２３は、この場合も簡単に説明すると、シリコン基板２４の上面に設けられた絶縁膜２５の上面に配線２６が設けられ、配線２６の先端パット部上に電極ポスト２７が設けられ、電極ポスト２７の周囲に樹脂封止層２８が設けられた構造となっている。第２のＣＳＰ２３の周囲において第２の中継配線２１を含む第１の樹脂封止層１９の上面には第２の樹脂封止層２９が設けられている。第２の樹脂封止層２９中において第２の中継配線２１の延出端パット部２１ａ、２１ｂ上には第２の層間配線ポスト３０ａ、３０ｂ（ただし、３０ｂは図示せず）がその上面を露出されて設けられている。
【００１２】
第２のＣＳＰ２３および第２の樹脂封止層２９の上面には再配線３１が設けられている。この場合も、再配線３１はベタ状ではないが、図１においては、図示の都合上、ベタ状としている。そして、再配線３１は第２のＣＳＰ２３の電極ポスト２７および第２の層間配線ポスト３０ａ、３０ｂに接続されている。再配線３１の先端パッド部上には電極ポスト３２が設けられている。電極ポスト３２の周囲において再配線３１を含む第２のＣＳＰ２３および第２の樹脂封止層２９の上面には上層樹脂封止層３３が設けられている。電極ポスト３２の露出面上には半田ボール（低融点金属ボール）３４が設けられている。
【００１３】
このように構成された半導体装置では、下部ＣＳＰ１の電極ポスト７は、第１の中継配線１１、第１の層間配線ポスト２０、第２の中継配線２１の延出端パット部２１ａ、第２の層間配線ポスト３０ａ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。第１のＣＳＰ１３の電極ポスト１７は、第２の中継配線２１、第２の層間配線ポスト３０ｂ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。第２のＣＳＰ２３の電極ポスト２７は、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。なお、第２の中継配線２１の延出端パット部２１ａは、単なる中継用のものである場合には、第２の中継配線２１の主要部から独立したものであってもよく、また第２の層間配線ポスト３０ａを第１の層間配線ポスト２０に直接接続する場合には、無くてもよい。
【００１４】
そして、この半導体装置では、下部ＣＳＰ１上に第１および第２のＣＳＰ１３、２３を順次積層しているので、図示しない配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【００１５】
次に、この半導体装置の製造方法の一例について、図３〜図６を順に参照して説明する。まず、図３に示すように、シリコン基板２上に絶縁膜４、配線６を設け、配線６の先端パット部上に電極ポスト７を設ける。この電極ポスト７が形成されたシリコン基板２の全面に樹脂封止層８を塗布し、この樹脂封止層８および電極ポスト７の上面を研磨する。、この場合、シリコン基板２は下部ＣＳＰ１となる領域を包含するものであり、樹脂封止層８は、隣接する下部ＣＳＰ１間において連続したものとなっている。ここで、図３において符合４１で示す領域はダイシングストリートであリ、このダイシングストリート４１によって囲まれた領域が下部ＣＳＰ１となる領域である。なお、図３の状態でダイシングストリート４１に沿ってダイシングするとベアチップがパッケージされたＣＳＰが形成されることになるが、以下の説明では、このようにウエハ状態でパッケージした後、個々の半導体チップに分離して形成されたＣＳＰを、ウエハレベルＣＳＰと称することとする。
【００１６】
次に、図４に示すように、下部ＣＳＰ１の上面に第１の中継配線１１を下部ＣＳＰ１の電極ポスト７に接続させて形成する。次に、第１の中継配線１１の延出端パッド部１１ａ上に第１の層間配線ポスト２０を周知のフォトリソグラフィを用いた方法により形成する。この方法は、図示はしないが、フォトレジストを塗布し、露光・現像により層間配線ポスト２０が形成される部分に開口部を形成し、この各開口部内に電解メッキにより層間配線ポスト２０を形成する。この場合、第１の中継配線１１を形成する際、各第１の中継配線１１をダイシングストリート４１に対応する領域まで延出しておき、このダイシングストリート４１の領域内で各第１の中継配線１１を接続しておけば、各第１の中継配線１１を層間配線ポスト２０を電解メッキにより形成する時の電極とすることができるので、下地処理や無電解メッキが不要となり、効率的である。各第１の中継配線１１を接続する配線は、後述するシリコン基板２のダイシング時に切断される。
【００１７】
次に、各フォトレジストを剥離して、第１の中継配線１１を含む下部ＣＳＰ１の上面の所定の箇所に第１のＣＳＰ１３を接着剤１２を介して貼り付ける。第１のＣＳＰ１３は、予めウエハレベルでパッケージして形成しておいたもの、すなわち、ウエハレベルＣＳＰである。ここで、第１の層間配線ポスト２０の高さは、第１のＣＳＰ１３の高さとほぼ同じとなるようにする。次に、上面全体に第１の樹脂封止層１９をディスペンサ等により厚さが第１のＣＳＰ１３および第１の層間配線ポスト２０の高さよりもやや厚くなるように形成する。次に、第１の樹脂封止層１９の上面側を適宜に研磨し、第１のＣＳＰ１３の電極ポスト１７および第１の層間配線ポスト２０の上面を露出させる（図５参照）。
【００１８】
次に、図５に示すように、第１のＣＳＰ１３および第１の樹脂封止層１９の上面に第２の中継配線２１を第１のＣＳＰ１３の電極ポスト１７および第１の層間配線ポスト２０に接続させて形成する。次に、第２の中継配線２１の延出端パッド部２１ａ（２１ｂ）上に第２の層間配線ポスト３０ａ（３０ｂ）を図示しないメッキレジストを用いた電解メッキにより形成する。この方法は、前述の層間配線ポスト２０と同様である。次に、第２の中継配線２１を含む第１のＣＳＰ１３の上面の所定の箇所に第２のＣＳＰ２３を接着剤２２を介して貼り付ける。第２のＣＳＰ２３もウエハレベルＣＳＰである。ここで、第２の層間配線ポスト３０ａ（３０ｂ）の高さも、第２のＣＳＰ２３の高さとほぼ同じとなるようにする。
【００１９】
次に、上面全体に第２の樹脂封止層２９をディスペンサ等により厚さが第２のＣＳＰ２３および第２の層間配線ポスト３０ａ（３０ｂ）の高さよりもやや厚くなるように形成する。次に、第２の樹脂封止層２９の上面側を適宜に研磨し、第２のＣＳＰ２３の電極ポスト２７および第２の層間配線ポスト３０ａ（３０ｂ）の上面を露出させる（図６参照）。
【００２０】
次に、図６に示すように、第２のＣＳＰ２３および第２の樹脂封止層２９の上面に再配線３１を第２のＣＳＰ２３の電極ポスト２７および第２の層間配線ポスト３０ａ（３０ｂ）に接続させて形成する。次に、再配線３１の先端パッド部上に電極ポスト３２を図示しないメッキレジストを用いた電解メッキにより形成する。次に、上面全体に上層樹脂封止層３３をディスペンサ等により厚さが電極ポスト３２の高さよりもやや厚くなるように形成し、次いで上層樹脂封止層３３の上面側を適宜に研磨し、電極ポスト３２の上面を露出させる。次に、電極ポスト３２の露出面上に半田ボール３４を形成する。次に、ダイシングストリート４１に沿ってダイシングすると、図１に示す半導体装置が得られる。
【００２１】
ところで、上記第１実施形態において、図３に示すウエハレベルＣＳＰの状態における品質検査により、いずれかの下部ＣＳＰ１が不良品と判定された場合、その上に積層される第１および第２のＣＳＰ１３、２３としては不良品またはダミーを用いる。
【００２２】
また、第１および第２のＣＳＰ１３、２３のシリコン基板１４、２４の厚さは、そのウエハレベルＣＳＰの状態において研磨することにより、１００μｍ程度となるようにした方が望ましい。また、第１および第２のＣＳＰ１３、２３の樹脂封止層１８、２８の厚さは、研磨が可能なように、５０μｍ程度以上となるようにした方が望ましい。さらに、下部ＣＳＰ１のシリコン基板２の厚さを薄くする場合には、ダイシング直前に研磨する方が望ましい。
【００２３】
さらに、ウエハレベルＣＳＰの状態において、上層樹脂封止層３３や下部ＣＳＰ１のシリコン基板２を研磨する前に、全体の反りを防止するために、ダイシングストリート４１に対応する部分における上層樹脂封止層３３、第２の樹脂封止層２９、第１の樹脂封止層１９および下部ＣＳＰ１の樹脂封止層８をレーザドリルやダイシング等の機械的処理あるいはエッチングにより除去しておくようにしてもよい。
【００２４】
なお、上記第１実施形態では、第１および第２の層間配線ポスト２０、３０ａ（３０ｂ）をメッキレジストを用いた電解メッキにより形成する場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第１の層間配線ポスト２０の他の形成方法について説明する。
【００２５】
図７は第１の他の方法を説明するための図である。まず、第１のＣＳＰ１３を組み込んだ後に、上面全体に第１の樹脂封止層１９をディスペンサ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように形成する。次に、第１の中継配線１１の延出端パッド部１１ａに対応する部分における第１の樹脂封止層１９にビアホール４２を形成する。ビアホール４２は、第１の樹脂封止層１９が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。
【００２６】
次に、電解メッキや金属ペーストの塗布等により、ビアホール４２内に第１の層間配線ポスト２０を形成するとともに、第１の樹脂封止層１９の上面に導電層４３を形成する。次に、導電層４３をすべて研磨し、次いで第１の樹脂封止層１９の上面側および第１の層間配線ポスト２０の上面側を適宜に研磨し、第１のＣＳＰ１３の電極ポスト１７の上面を露出させる。かくして、図５に示す場合と同様に、第１の層間配線ポスト２０が形成される。
【００２７】
図８および図９は第２の他の方法を説明するための図である。図８に示すように、第１の中継配線１１を形成した後に、第１の中継配線１１の延出端パッド部１１ａ上に第１の下部層間配線ポスト２０Ａをメッキレジストを用いた電解メッキにより形成し、次いで第１のＣＳＰ１３を組み込む。この場合、第１の下部層間配線ポスト２０Ａの高さは、第１のＣＳＰ１３の高さよりもある程度低くなるようにする。次に、第１のＣＳＰ１３間において第１の中継配線１１を含む下部ＣＳＰ１の上面に第１の下部樹脂封止層１９Ａをディスペンサ等により厚さが第１の下部層間配線ポスト２０Ａの高さよりもやや薄くなるように形成する。
【００２８】
次に、図９に示すように、上面全体に第１の上部樹脂封止層１９Ｂをディスペンサ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように形成する。次に、第１の下部層間配線ポスト２０Ａに対応する部分における第１の上部樹脂封止層１９Ｂにビアホール４４を形成する。この場合も、ビアホール４４は、第１の上部樹脂封止層１９Ｂが非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。
【００２９】
次に、電解メッキや金属ペーストの塗布等により、ビアホール４４内に第１の上部層間配線ポスト２０Ｂを形成するとともに、第１の上部樹脂封止層１９Ｂの上面に導電層４５を形成する。次に、導電層４５をすべて研磨し、次いで第２の上部樹脂封止層１９Ｂの上面側および第１の上部層間配線ポスト２０Ｂの上面側を適宜に研磨し、第１のＣＳＰ１３の電極ポスト１７の上面を露出させる。かくして、第１の下部層間配線ポスト２０Ａと第１の上部層間配線ポスト２０Ｂとにより、図５に示す場合と同様に、第１の層間配線ポスト２０が形成される。
【００３０】
また、上記第１実施形態では、第１および第２の樹脂封止層１９、２９の上面側を適宜に研磨することにより、第１および第２のＣＳＰ１３、２３の電極ポスト１７、２７等の上面を露出させる場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第１の樹脂封止層１９および第２の中継配線２１等を形成する場合の他の例について説明する。
【００３１】
図１０および図１１は第３の他の方法を説明するための図である。図１０に示すように、第１のＣＳＰ１３を組み込んだ後に、上面全体に第１の樹脂封止層１９をダイコータ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。この場合、第１の樹脂封止層１９をディスペンサ等により形成し、その上面側を適宜に研磨して平坦化するようにしてもよい。
【００３２】
次に、第１の中継配線１１の延出端パッド部１１ａに対応する部分における第１の樹脂封止層１９にビアホール５１を形成するとともに、第１のＣＳＰ１３の電極ポスト１７に対応する部分における第１の樹脂封止層１９にコンタクトホール５２を形成する。この場合も、ビアホール５１およびコンタクトホール５２は、第１の樹脂封止層１９が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。なお、コンタクトホール５２の大きさはビアホール５１の大きさと同じとしてもよい。
【００３３】
次に、電解メッキや金属ペーストの塗布等により、ビアホール５１内に第１の層間配線ポスト２０を形成するとともに、コンタクトホール５２内に接続ポスト５３を形成し、さらに第１の樹脂封止層１９の上面に導電層５４を形成する。次に、導電層５４の不要な部分をエッチングして除去し、図１１に示すように、第２の中継配線２１を形成する。この場合、第２の中継配線２１は接続ポスト５３を介して第１のＣＳＰ１３の電極ポスト１７に接続されている。
【００３４】
また、上記第１実施形態では、第１および第２のＣＳＰ１３、２３として電極ポスト１７、２７および樹脂封止層１８、２８を備えたものを用いた場合について説明したが、これに限定されるものではない。そこで、次に、代表として、第１のＣＳＰ１３として、電極ポスト１７および樹脂封止層１８を備えていないもの、つまり最上層が配線１６とされたものを用いる場合の一例について説明する。
【００３５】
図１２および図１３は第４の他の方法を説明するための図である。図１２に示すように、最上層が配線１６とされた第１のＣＳＰ１３を組み込んだ後に、上面全体に第１の樹脂封止層１９をダイコータ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。この場合も、第１の樹脂封止層１９をディスペンサ等により形成し、その上面側を適宜に研磨して平坦化するようにしてもよい。
【００３６】
次に、第１の中継配線１１の延出端パッド部１１ａに対応する部分における第１の樹脂封止層１９にビアホール５５を形成するとともに、第１のＣＳＰ１３の配線１６の先端パッド部に対応する部分における第１の樹脂封止層１９にコンタクトホール５６を形成する。この場合も、ビアホール５５およびコンタクトホール５６は、第１の樹脂封止層１９が非感光性樹脂の場合には、レーザドリルやプラズマドリル等により形成し、感光性樹脂の場合には、フォトリソグラフィにより形成する。なお、コンタクトホール５６の大きさはビアホール５５の大きさと同じとしてもよい。
【００３７】
次に、電解メッキや金属ペーストの塗布等により、ビアホール５５内に第１の層間配線ポスト２０を形成するとともに、コンタクトホール５６内に電極ポスト１７Ａを形成し、さらに第１の樹脂封止層１９の上面に導電層５７を形成する。次に、導電層５７の不要な部分をエッチングして除去し、図１３に示すように、第２の中継配線２１を形成する。
【００３８】
また、上記第１実施形態では、図１に示すように、第２のＣＳＰ２３のサイズを第１のＣＳＰ１３のサイズと同じとした場合について説明したが、これに限定されるものではない。例えば、第５の変形例である図１４に示すように、第２のＣＳＰ２３のサイズを第１のＣＳＰ１３のサイズよりも小さくなるようにしてもよい。このようにした場合には、第２のＣＳＰ２３の周囲において第１のＣＳＰ１３上における第２の中継配線２１上に第２の層間配線ポスト３０ｂを設けるようにしてもよい。
【００３９】
さらに、上記第１実施形態では、図１に示すように、再配線３１上に電極ポスト３２および上層樹脂封止層３３を設け、電極ポスト３２上に半田ボール３４を設けた場合について説明したが、これに限定されるものではない。例えば、第６の変形例である図１５に示すように、再配線３１上に電極ポスト３２および上層樹脂封止層３３を設け、半田ボール３４を設けないようにしてもよい。また、第７の変形例である図１６に示すように、再配線３１の先端パッド部上に半田ボール３４を直接設けるようにしてもよい。さらに、第８の変形例である図１７に示すように、再配線３１のみを設けるようにしてもよい。
【００４０】
ところで、上記第１実施形態では、第１および第２のＣＳＰ１３、２３を接着剤１２、２２を介して貼り付けているので、第１および第２のＣＳＰ１３、２３の配置位置を一定としがたく、このため第２の中継配線２１および再配線３１を形成するとき、例えば、再配線３１のパターニングのアライメントを第２のＣＳＰ２３の電極ポスト２７との第２の層間配線ポスト３０ａ（３０ｂ）と双方に対して行うことはできない。
【００４１】
そこで、次に、このような不都合を解消することができるこの発明の第２実施形態について、図１８を参照して説明する。まず、例えば、第２のＣＳＰ２３の電極ポスト２７の断面積は比較的大きいので、この断面積に対して、第２の層間配線ポスト３０ａ（３０ｂ）の断面積を小さくする。そして、第２のＣＳＰ２３および第２の樹脂封止層２９の上面に第２のアライメント調整用の絶縁膜６１を形成し、第２の層間配線ポスト３０ａ（３０ｂ）に対してアライメントを取ることにより、絶縁膜６１にコンタクトホール６２ａ、６２ｂを形成する。すると、第２の層間配線ポスト３０ａ（３０ｂ）に対応するコンタクトホール６２ａは第２の層間配線ポスト３０ａ（３０ｂ）の上面に対応する位置に形成される。一方、第２のＣＳＰ２３の電極ポスト２７に対応するコンタクトホール６２ｂは、電極ポスト２７の上面の中心からずれても、電極ポスト２７の上面内に形成される。
【００４２】
そして、絶縁膜６１のコンタクトホール６２ａ、６２ｂに対してアライメントを取ることにより、再配線３１を形成すると、この再配線３１をコンタクトホール６２ａ、６２ｂを介して第２の層間配線ポスト３０ａ（３０ｂ）および第２のＣＳＰ２３の電極ポスト２７に確実に接続することができる。また、この場合、第２のＣＳＰ２３と第２の樹脂封止層２９との界面は絶縁膜６１によって覆われるので、この界面でのストレスに起因する再配線３１の断線を防止することができる。なお、上記と同様の理由から、第１のＣＳＰ１３および第１の樹脂封止層１９の上面には第１のアライメント調整用の絶縁膜６３が形成されている。
【００４３】
また、上記第１実施形態では、図１に示すように、第１および第２のＣＳＰ１３、２３をその電極ポスト１７、２７を上側として配置した場合について説明したが、これに限定されるものではない。例えば、図１９に示すこの発明の第３実施形態における半導体装置のように、第１および第２のＣＳＰ１３、２３をその電極ポスト１７、２７を下側として配置するようにしてもよい。この場合、電極ポスト１７、２７の下面は、同下面に予め設けられた半田ボール１７ａ、２７ａを介して第１および第２の中継配線１１、２１の先端パッド部に接続されている。したがって、この場合、図１に示す接着剤１２、２２は設けられていない。
【００４４】
このように構成された半導体装置では、下部ＣＳＰ１の電極ポスト７および第１のＣＳＰ１３の電極ポスト１７下の半田ボール１７ａは、第１の中継配線１１、第１の層間配線ポスト２０、第２の中継配線２１の延出端パット部２１ａ、第２の層間配線ポスト３０ａ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。第２のＣＳＰ２３の電極ポスト２７下の半田ボール２７ａは、第２の中継配線２１、第２の層間配線ポスト３０ｂ、再配線３１および対応する電極ポスト３２を介して対応する半田ボール３４に接続されている。
【００４５】
次に、図１９に示す半導体装置の製造方法の一例について説明するに、まず、この場合も、図３に示すもの（ウエハレベルＣＳＰ）を用意する。次に、図２０に示すように、下部ＣＳＰ１の上面に第１の中継配線１１を下部ＣＳＰ１の電極ポスト７に接続させて形成する。次に、第１の中継配線１１の延出端パッド部１１ａ上に第１の層間配線ポスト２０を図示しないメッキレジストを用いた電解メッキにより形成する。次に、第１のＣＳＰ１３の電極ポスト１７下に設けられた半田ボール１７ａを第１の中継配線１１の先端パッド部に接合する。この場合、半田ボール１７ａのセルフアライメント機能により、第１のＣＳＰ１３の第１の中継配線１１に対する配置位置はセルフアライメントされる。ここで、第１の層間配線ポスト２０の高さは、第１のＣＳＰ１３の高さよりもある程度低くなるようにする。
【００４６】
次に、上面全体に第１の樹脂封止層１９をディスペンサ等により厚さが第１のＣＳＰ１３の高さよりもやや厚くなるように形成する。この場合、第１の中継配線１１を含む下部ＣＳＰ１と第１のＣＳＰ１３との間も第１の樹脂封止層１９で封止される。次に、第１の樹脂封止層１９の上面側および第１のＣＳＰ１３のシリコン基板１４の上面側を適宜に研磨し、第１の層間配線ポスト２０の上面を露出させる（図２１参照）。
【００４７】
次に、図２１に示すように、第１のＣＳＰ１３および第１の樹脂封止層１９の上面に第２の中継配線２１を第１の層間配線ポスト２０に接続させて形成する。次に、第２の中継配線２１の延出端パッド部２１ａ（２１ｂ）上に第２の層間配線ポスト３０ａ（３０ｂ）を図示しないメッキレジストを用いた電解メッキにより形成する。次に、第２のＣＳＰ２３の電極ポスト２７下に設けられた半田ボール２７ａを第２の中継配線２１の先端パッド部に接合する。この場合も、半田ボール２７ａのセルフアライメント機能により、第２のＣＳＰ２３の第２の中継配線２１に対する配置位置はセルフアライメントされる。ここで、第２の層間配線ポスト３０ａ（３０ｂ）の高さも、第２のＣＳＰ２３の高さよりもある程度低くなるようにする。
【００４８】
次に、上面全体に第２の樹脂封止層２９をディスペンサ等により厚さが第２のＣＳＰ２３の高さよりもやや厚くなるように形成する。この場合も、第２の中継配線２１を含む第１のＣＳＰ１３と第２のＣＳＰ２３との間も第２の樹脂封止層２９で封止される。次に、第２の樹脂封止層２９の上面側および第２のＣＳＰ２３のシリコン基板２４の上面側を適宜に研磨し、第２の層間配線ポスト３０ａ（３０ｂ）の上面を露出させる（図２２参照）。
【００４９】
次に、図２２に示すように、第２のＣＳＰ２３および第２の樹脂封止層２９の上面に再配線３１を第２の層間配線ポスト３０ａ（３０ｂ）に接続させて形成する。次に、再配線３１の先端パッド部上に電極ポスト３２を図示しないメッキレジストを用いた電解メッキにより形成する。次に、上面全体に上層樹脂封止層３３をディスペンサ等により厚さが電極ポスト３２の高さよりもやや厚くなるように形成し、次いで上層樹脂封止層３３の上面側を適宜に研磨し、電極ポスト３２の上面を露出させる。次に、電極ポスト３２の露出面上に半田ボール３４を形成する。次に、ダイシングストリート４１に沿ってダイシングすると、図１９に示す半導体装置が得られる。
【００５０】
ところで、上記各実施形態では、下部ＣＳＰ１上に第１のＣＳＰ１３を１つ積層し、その上に第２のＣＳＰ２３を１つ積層した場合について説明したが、これに限定されるものではない。例えば、図２３および図２４に示すこの発明の第４実施形態における半導体装置のように、平面正方形状の下部ＣＳＰ１上に平面長方形状の２つの第１のＣＳＰ１３を図２４において一点鎖線で示すように左右に配置して積層し、その上に平面長方形状の２つの第２のＣＳＰ２３を図２４において二点鎖線で示すように上下に配置して積層するようにしてもよい。
【００５１】
この場合、２つの第１のＣＳＰ１３間における第１の樹脂封止層１９中にも第１の層間配線ポスト２０を設けるようにしてもよく、また２つの第２のＣＳＰ２３間における第２の樹脂封止層２９中にも第２の層間配線ポスト（図示せず）を設けるようにしてもよい。また、この場合、下段側の２つの第１のＣＳＰ１３の配置と上段側の２つの第２のＣＳＰ２３の配置とは９０°ずれているので、各ＣＳＰ１３、２３のストレスを均等化して緩和することができる。
【００５２】
また、上記各実施形態では、下部ＣＳＰ１上に第１および第２のＣＳＰ１３、２３を順次積層した場合について説明したが、これに限定されるものではない。例えば、図２５に示すこの発明の第５実施形態のように、ガラス基板、セラミック基板、金属基板、シリコン基板等からなる大型回路基板７１上に第１および第２のＣＳＰ１３、２３を順次積層するようにしてもよい。ここで、大型回路基板７１とは、上述したウエハレベルＣＳＰに対応するもので、ダイシングストリート４１に沿ってダイシングすると、複数の個片の回路基板７１Ａを得ることができるものである。
【００５３】
そして、この場合、回路基板７１Ａの上面に設けられた配線７２は、第１の中継配線１１としての機能をも有する。したがって、この場合には、この配線４２上に第１の層間配線ポスト２０が設けられている。なお、回路基板７１Ａの上面に配線７２のほかに、図示していないが、薄膜抵抗、薄膜キャパシタ、薄膜トランジスタ等を設けるようにしてもよい。また、ダイシング直前にウェットエッチングにより大型回路基板７１の厚さを薄くするようにしてもよい。
【００５４】
また、例えば、図２６に示すこの発明の第６実施形態のように、第１および第２の樹脂封止層１９、２９の外周面全体に第１および第２の金属シールド層７３、７４を設けるようにしてもよい。次に、この場合の製造方法の一例の一部について、図２７を参照して説明する。まず、感光性樹脂からなる第１の樹脂封止層１９に第１の層間配線ポスト２０を形成するためのビアホールを形成するとき、ダイシングストリート４１よりもやや幅広の領域に対応する部分における第１の樹脂封止層１９に溝７５を形成する。次に、ビアホール内に第１の層間配線ポスト２０を形成するとき、溝７５内に第１の金属シールド層７３を形成する。また、上記と同様にして、第２の樹脂封止層２９に形成した溝７６内に第２の金属シールド層７４を形成する。そして、ダイシングストリート４１に沿ってダイシングすると、図２６に示す半導体装置が得られる。
【００５５】
このようにして得られた半導体装置では、第１および第２の樹脂封止層１９、２９が感光性樹脂からなるものであっても、その外周面全体に第１および第２の金属シールド層７３、７４を設けているので、外部光が第１および第２の金属シールド層７３、７４の内側に進入するのを防止することができる。なお、第１および第２の金属シールド層７３、７４を装置内の接地電極に接続し、電気的シールド機能を発揮するようにしてもよい。
【００５６】
ところで、上記各実施形態では、第１および第２の層間配線ポスト２０、３０ａ（３０ｂ）を電解メッキや金属ペーストの塗布等により形成した場合について説明したが、これに限定されるものではない。例えば、金、アルミニウム、銅等からなるワイヤをワイヤボンディングして層間配線ポストを形成するようにしてもよい。この場合、ワイヤからなる層間配線ポストの表面にニッケルメッキ等を施して剛性を高めるようにしてもよい。また、印刷により銀等からなる円錐状の層間配線ポストを形成するようにしてもよい。さらに、シリコン膜上に金属の触媒層を形成し、アニールして選択的にシリコンウイスカを成長させて針状の柱を形成し、その表面に金属メッキを施して層間配線ポストを形成するようにしてもよい。
【００５７】
ところで、金、アルミニウム、銅等のワイヤからなる層間配線ポストの場合には、他の形成方法により形成された層間配線ポストの高さが数１００μｍ程度が限界であるのに対し、ｍｍ単位の高さとすることができる。そこで、次に、ワイヤからなる高い層間配線ポストを備えた、この発明の第７実施形態について、図２８を参照して説明する。
【００５８】
まず、ガラス基板等からなる大型回路基板８１の上面に設けられた配線８２の所定の先端パッド部上にワイヤからなる高さが１ｍｍ程度の層間配線ポスト８３をワイヤボンディングにより形成する。次に、ＣＳＰ８４の電極ポスト８５下に設けられた半田ボール８６を配線８２の他の所定の先端パッド部に接合する。この場合、ダイシングストリート８７によって囲まれた各デバイス領域上に複数のＣＳＰ８４を設ける。また、層間配線ポスト８３の高さは、ＣＳＰ８４の高さよりもかなり高くなっている。
【００５９】
次に、上面全体に低収縮樹脂からなる下部樹脂封止層８８をディスペンサ等により厚さがＣＳＰ８４の高さとほぼ同じ厚さとなるように形成する。この場合、配線８２を含む大型回路基板８１とＣＳＰ８４との間も下部樹脂封止層８８で封止される。次に、上面全体に感光性樹脂からなる上部樹脂封止層８９をダイコータ等により厚さが層間配線ポスト８３の高さよりもやや厚くなるように、且つ、上面が平坦となるように形成する。
【００６０】
次に、フォトリソグラフィにより、上部樹脂封止層８９の上面側の各所定の箇所にコンタクトホール９０を形成し、層間配線ポスト８３の上部を露出させる。次に、上部樹脂封止層８９の上面に再配線９１を層間配線ポスト８３に接続させて形成する。次に、再配線９１の先端パッド部上に半田ボール９２を形成する。次に、ダイシングストリート８７に沿ってダイシングすると、回路基板８１Ａを備えた複数の半導体装置が得られる。
【００６１】
なお、上記各実施形態では、下部ＣＳＰまたは回路基板上にＣＳＰを１段または２段に積層した場合について説明したが、これに限らず、３段以上に積層するようにしてもよい。また、上記各実施形態では、下部ＣＳＰまたは回路基板上にＣＳＰを積層した場合について説明したが、これに限らず、ベアチップを積層するようにしてもよい。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、基板上に該基板よりもサイズの小さいＣＳＰを１段または複数段設けているので、配線基板上に立体的に搭載することができ、ひいては実装密度を高くすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態における半導体装置の断面図。
【図２】図１に示す下部ＣＳＰの一部の断面図。
【図３】図１に示す半導体装置の製造に際し、当初用意したものの一部の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】第１実施形態の第１の変形例を説明するために示す一部の断面図。
【図８】第１実施形態の第２の変形例を説明するために示す一部の断面図。
【図９】図８に続く製造工程の断面図。
【図１０】第１実施形態の第３の変形例を説明するために示す一部の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】第１実施形態の第４の変形例を説明するために示す一部の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】第１実施形態の第５の変形例を説明するために示す断面図。
【図１５】第１実施形態の第６の変形例を説明するために示す断面図。
【図１６】第１実施形態の第７の変形例を説明するために示す断面図。
【図１７】第１実施形態の第８の変形例を説明するために示す断面図。
【図１８】この発明の第２実施形態における半導体装置を説明するために示す一部の断面図。
【図１９】この発明の第３実施形態における半導体装置の断面図。
【図２０】図１９に示す半導体装置の製造に際し、所定の製造工程を説明するために示す一部の断面図。
【図２１】図２０に続く製造工程の断面図。
【図２２】図２１に続く製造工程の断面図。
【図２３】この発明の第４実施形態における半導体装置の断面図。
【図２４】図２３に示す各ＣＳＰの配置関係を説明するために示す平面図。
【図２５】この発明の第５実施形態における半導体装置を説明するために示す一部の断面図。
【図２６】この発明の第６実施形態における半導体装置の断面図。
【図２７】図２６に示す半導体装置の製造方法の一例を説明するために示す一部の断面図。
【図２８】この発明の第７実施形態における半導体装置を説明するために示す一部の断面図。
【符号の説明】
１ 下部ＣＳＰ
１１ 第１の中継配線
１３ 第１のＣＳＰ
１９ 第１の樹脂封止層
２０ 第１の層間配線ポスト
２１ 第２の中継配線
２３ 第２のＣＳＰ
２９ 第２の樹脂封止層
３０ａ、３０ｂ 第２の層間配線ポスト
３１ 再配線
３２ 電極ポスト
３３ 上層樹脂封止層
３４ 半田ボール
Claims (11)
- シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲に設けられた樹脂封止層とを有する下部ＣＳＰと、該下部ＣＳＰの上面に形成され、前記下部ＣＳＰの電極ポストに接続された第１の中継配線と、前記第１の中継配線上に配置され、前記下部ＣＳＰのシリコン基板よりも小さいサイズのシリコン基板と、シリコン基板上に形成された複数の接続パッドと、該接続パッドの中央部を露出する開口部を有し前記シリコン基板の上面に形成された絶縁膜と、該絶縁膜上に形成され前記開口部を介して前記接続パッドに接続された配線と、配線のパッド部上に形成された電極ポストと、前記電極ポストの周囲およびに設けられた樹脂封止層とを有する上部ＣＳＰと、該上部ＣＳＰの上面に形成され、前記上部ＣＳＰの電極ポストに接続された第２の中継配線と、前記第１の中継配線と前記第２の中継配線を接続する層間配線ポストとを具備することを特徴とする半導体装置。
- 請求項１に記載の発明において、前記上部ＣＳＰは複数段設けられ、各段の上部ＣＳＰは、それぞれ、その電極ポストを上側として配置され、前記ＣＳＰのうち最上段のＣＳＰの樹脂封止層上には該最上段の電極ポストを接続する再配線が形成され、前記再配線は隣接する下段の中継配線に接続されていることを特徴とする半導体装置。
- 基板上に該基板よりもサイズの小さいＣＳＰが１段または複数段設けられ、前記ＣＳＰの周囲における前記基板上に樹脂封止層が設けられ、前記ＣＳＰ下に中継配線が設けられ、前記ＣＳＰのうち最上段のＣＳＰ上に再配線が設けられ、前記樹脂封止層中に前記中継配線と前記再配線とを接続する層間配線ポストが設けられている半導体装置であって、前記ＣＳＰはその電極ポストを下側とされて配置され、前記ＣＳＰの電極ポストは当該ＣＳＰ下の前記中継配線に接続されていることを特徴とする半導体装置。
- 大型基板のダイシングストリートによって囲まれた各デバイス領域上に該デバイス領域よりもサイズの小さいＣＳＰを１段または複数段設ける工程と、前記ＣＳＰの周囲における前記大型基板上に樹脂封止層を形成する工程と、前記ＣＳＰ下に中継配線を形成する工程と、前記ＣＳＰのうち最上段のＣＳＰ上に再配線を形成する工程と、前記樹脂封止層の形成領域に該樹脂封止層を形成する前にまたは形成した後に前記中継配線と前記再配線とを接続する層間配線ポストを形成する工程と、上記各工程の後、ダイシングして、それぞれが、デバイス領域上に該デバイス領域よりもサイズ小さいＣＳＰが１段または複数段積層された複数の半導体装置を得る工程とを具備することを特徴とする半導体装置の製造方法。
- 請求項４に記載の発明において、前記ＣＳＰをその電極ポストを上側にして配置し、前記中継配線を前記ＣＳＰのうち最上段のＣＳＰ以外のＣＳＰ上に当該ＣＳＰの電極ポストおよび当該ＣＳＰの周囲に配置された前記層間配線ポストに接続させて形成し、前記再配線を前記ＣＳＰのうち最上段のＣＳＰ上に当該ＣＳＰの電極ポストおよび当該ＣＳＰの周囲に配置された前記層間配線ポストに接続させて形成することを特徴とする半導体装置の製造方法。
- 請求項４に記載の発明において、前記ＣＳＰをその電極ポストを下側にして配置するとともに、前記ＣＳＰのうち最上段のＣＳＰ以外のＣＳＰの電極ポストを当該ＣＳＰ下の前記中継配線に低融点金属ボールを介して接続することを特徴とする半導体装置の製造方法。
- 請求項４〜６のいずれかに記載の発明において、前記大型基板は上面側に電極ポストを有するウエハレベルＣＳＰからなり、当該ウエハレベルＣＳＰの各ＣＳＰ上に前記中継配線を当該ＣＳＰの電極ポストに接続させて形成することを特徴とする半導体装置の製造方法。
- 請求項４〜６のいずれかに記載の発明において、前記大型基板は複数の回路基板を形成するためのものからなり、当該大型基板の各回路基板上の配線はその上の前記ＣＳＰ下の前記中継配線を兼ねていることを特徴とする半導体装置の製造方法。
- 請求項４〜８のいずれかに記載の発明において、前記ダイシング工程前に、前記再配線上に低融点金属ボールを形成することを特徴とする半導体装置の製造方法。
- 請求項４〜８のいずれかに記載の発明において、前記ダイシング工程前に、前記再配線上に電極ポストを形成するとともに、該電極ポストの周囲に上層樹脂封止層を形成することを特徴とする半導体装置の製造方法。
- 請求項１０に記載の発明において、前記ダイシング工程前に、前記再配線上の前記電極ポスト上に低融点金属ボールを形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060121A JP3651346B2 (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060121A JP3651346B2 (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250836A JP2001250836A (ja) | 2001-09-14 |
| JP3651346B2 true JP3651346B2 (ja) | 2005-05-25 |
Family
ID=18580482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000060121A Expired - Fee Related JP3651346B2 (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3651346B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4441974B2 (ja) * | 2000-03-24 | 2010-03-31 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4182189B2 (ja) | 2001-12-07 | 2008-11-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP3829736B2 (ja) * | 2002-02-28 | 2006-10-04 | 凸版印刷株式会社 | チップサイズパッケージの製造方法 |
| JP2004111656A (ja) | 2002-09-18 | 2004-04-08 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| EP1636842B1 (en) | 2003-06-03 | 2011-08-17 | Casio Computer Co., Ltd. | Stackable semiconductor device and method of manufacturing the same |
| TWI251313B (en) | 2003-09-26 | 2006-03-11 | Seiko Epson Corp | Intermediate chip module, semiconductor device, circuit board, and electronic device |
| JP4561079B2 (ja) * | 2003-11-05 | 2010-10-13 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| JP4379693B2 (ja) * | 2003-11-10 | 2009-12-09 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
| JP4321758B2 (ja) * | 2003-11-26 | 2009-08-26 | カシオ計算機株式会社 | 半導体装置 |
| TWI278048B (en) | 2003-11-10 | 2007-04-01 | Casio Computer Co Ltd | Semiconductor device and its manufacturing method |
| JP3925809B2 (ja) | 2004-03-31 | 2007-06-06 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
| JP4337860B2 (ja) * | 2006-10-06 | 2009-09-30 | カシオ計算機株式会社 | 半導体装置 |
| US8367471B2 (en) | 2007-06-15 | 2013-02-05 | Micron Technology, Inc. | Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices |
| JP2009071095A (ja) * | 2007-09-14 | 2009-04-02 | Spansion Llc | 半導体装置の製造方法 |
| FR2923081B1 (fr) * | 2007-10-26 | 2009-12-11 | 3D Plus | Procede d'interconnexion verticale de modules electroniques 3d par des vias. |
| KR101501739B1 (ko) | 2008-03-21 | 2015-03-11 | 삼성전자주식회사 | 반도체 패키지 제조 방법 |
| FR2932004B1 (fr) * | 2008-06-03 | 2011-08-05 | Commissariat Energie Atomique | Dispositif electronique empile et procede de realisation d'un tel dispositif electronique |
| JP5758605B2 (ja) * | 2010-09-30 | 2015-08-05 | 株式会社テラプローブ | 半導体装置及びその製造方法 |
| TWI509678B (zh) * | 2011-07-27 | 2015-11-21 | Inpaq Technology Co Ltd | 平面式半導體元件及其製作方法 |
| WO2013114481A1 (ja) * | 2012-01-30 | 2013-08-08 | パナソニック株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348728B1 (en) * | 2000-01-28 | 2002-02-19 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer |
-
2000
- 2000-03-06 JP JP2000060121A patent/JP3651346B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001250836A (ja) | 2001-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10672750B2 (en) | Semiconductor device | |
| US10128211B2 (en) | Thin fan-out multi-chip stacked package structure and manufacturing method thereof | |
| JP3651346B2 (ja) | 半導体装置およびその製造方法 | |
| US8835221B2 (en) | Integrated chip package structure using ceramic substrate and method of manufacturing the same | |
| US7045391B2 (en) | Multi-chips bumpless assembly package and manufacturing method thereof | |
| US9136246B2 (en) | Integrated chip package structure using silicon substrate and method of manufacturing the same | |
| US7511376B2 (en) | Circuitry component with metal layer over die and extending to place not over die | |
| US10651050B2 (en) | Semiconductor device packages and structures | |
| KR100520660B1 (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
| TWI671861B (zh) | 半導體封裝結構及其製作方法 | |
| US20080067677A1 (en) | Structure and manufacturing method of a chip scale package | |
| JPH02133943A (ja) | 高集積回路及びその製造方法 | |
| KR100887475B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| US7038309B2 (en) | Chip package structure with glass substrate | |
| TW201737452A (zh) | 系統級封裝及用於製造系統級封裝的方法 | |
| KR100826989B1 (ko) | 반도체 패키지 및 그의 제조방법 | |
| JP3823636B2 (ja) | 半導体チップモジュール及びその製造方法 | |
| US20060163729A1 (en) | Structure and manufacturing method of a chip scale package | |
| US6689637B2 (en) | Method of manufacturing a multi-chip semiconductor package | |
| TW202115855A (zh) | 電子封裝件及其製法 | |
| TW202335224A (zh) | 電子封裝件及其製法 | |
| JP2000091496A (ja) | 半導体装置及びその製造方法 | |
| TW202131472A (zh) | 半導體裝置以及其製造方法 | |
| JPH0936172A (ja) | 半導体装置及びその製造方法 | |
| KR20120067736A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040223 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |