JPH10207436A - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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- JPH10207436A JPH10207436A JP1426297A JP1426297A JPH10207436A JP H10207436 A JPH10207436 A JP H10207436A JP 1426297 A JP1426297 A JP 1426297A JP 1426297 A JP1426297 A JP 1426297A JP H10207436 A JPH10207436 A JP H10207436A
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Abstract
(57)【要約】
【課題】 表示装置の駆動回路内部で階調数に応じたパ
ルス幅信号を生成することで、簡単な構成で多階調表示
が可能な表示装置の駆動回路を提供する。 【解決手段】 シフトレジスタ1、ソースラインO1,
O2,…毎に設けられたサンプリングメモリ回路2、ホ
ールドメモリ回路3、パルス幅変調回路4、バッファ回
路5を有している。パルス幅変調回路4は、上記シフト
レジスタ1に入力されるクロック信号と、ホールドメモ
リ回路3に入力されるホールド信号LSと、ホールドメ
モリ回路3からの階調表示データとが入力され、これら
の信号に基づいて映像信号の階調表示データに応じたパ
ルス幅信号を生成し、該パルス幅信号を、上記ソースラ
インO1,O2,…にバッファ回路5を介して時分割出
力する。
ルス幅信号を生成することで、簡単な構成で多階調表示
が可能な表示装置の駆動回路を提供する。 【解決手段】 シフトレジスタ1、ソースラインO1,
O2,…毎に設けられたサンプリングメモリ回路2、ホ
ールドメモリ回路3、パルス幅変調回路4、バッファ回
路5を有している。パルス幅変調回路4は、上記シフト
レジスタ1に入力されるクロック信号と、ホールドメモ
リ回路3に入力されるホールド信号LSと、ホールドメ
モリ回路3からの階調表示データとが入力され、これら
の信号に基づいて映像信号の階調表示データに応じたパ
ルス幅信号を生成し、該パルス幅信号を、上記ソースラ
インO1,O2,…にバッファ回路5を介して時分割出
力する。
Description
【0001】
【発明の属する技術分野】本発明は、液晶表示装置等の
表示装置の駆動回路に関し、特に、アクティブマトリク
ス型の液晶表示装置に用いられる表示装置の駆動回路に
関するものである。
表示装置の駆動回路に関し、特に、アクティブマトリク
ス型の液晶表示装置に用いられる表示装置の駆動回路に
関するものである。
【0002】
【従来の技術】従来より、種々の駆動方式の液晶表示装
置等の表示装置の駆動回路が開示されている。例えば、
特開平6−27900号公報には、液晶表示装置の駆動
回路において、1出力期間中に1レベルの電圧を出力す
るのではなく、ある2電圧間を交互に、複数回振動する
電圧(以下、振動電圧と称する)を出力し、液晶パネル
自身が持つローパスフィルタの特性を利用して、絵素自
体に上記振動電圧の平均値である定電圧を印加する方式
が開示されている。
置等の表示装置の駆動回路が開示されている。例えば、
特開平6−27900号公報には、液晶表示装置の駆動
回路において、1出力期間中に1レベルの電圧を出力す
るのではなく、ある2電圧間を交互に、複数回振動する
電圧(以下、振動電圧と称する)を出力し、液晶パネル
自身が持つローパスフィルタの特性を利用して、絵素自
体に上記振動電圧の平均値である定電圧を印加する方式
が開示されている。
【0003】上記公報の技術を用いて、多階調表示、例
えば64階調表示を実現した場合の表示装置の駆動回路
の一例について以下に説明する。尚、本説明では、1出
力の回路構成を示すものとする。
えば64階調表示を実現した場合の表示装置の駆動回路
の一例について以下に説明する。尚、本説明では、1出
力の回路構成を示すものとする。
【0004】上記表示装置の駆動回路は、図5に示すよ
うに、サンプリングメモリ101、ホールドメモリ10
2、選択制御回路103を有している。
うに、サンプリングメモリ101、ホールドメモリ10
2、選択制御回路103を有している。
【0005】画像データD0 〜D5 は、サンプリングパ
ルスTSMPnの立ち上がりでサンプリングメモリ101に
取り込まれ、出力パルスOEの立ち上がりでホールドメ
モリ102に転送される。
ルスTSMPnの立ち上がりでサンプリングメモリ101に
取り込まれ、出力パルスOEの立ち上がりでホールドメ
モリ102に転送される。
【0006】ホールドメモリ102の各出力は、選択制
御回路103の入力端子d0 〜d5に接続されている。
上記選択制御回路103には、クロックパルス状の信号
t1〜t4 が入力されている。
御回路103の入力端子d0 〜d5に接続されている。
上記選択制御回路103には、クロックパルス状の信号
t1〜t4 が入力されている。
【0007】選択制御回路103からは9個の出力
S0 ,S8 ,S16,S24,S32,S40,S48,S56,S
64が出力され、それぞれがアナログスイッチASW0 ,
ASW8,ASW16,ASW24,ASW32,ASW40,
ASW48,ASW56,ASW64の制御信号となってい
る。また、各アナログスイッチの入力端子には、互いに
異なったレベルの9個の電圧V0 ,V8 ,V16,V24,
V32,V40,V48,V56,V64が外部から供給されてい
る。
S0 ,S8 ,S16,S24,S32,S40,S48,S56,S
64が出力され、それぞれがアナログスイッチASW0 ,
ASW8,ASW16,ASW24,ASW32,ASW40,
ASW48,ASW56,ASW64の制御信号となってい
る。また、各アナログスイッチの入力端子には、互いに
異なったレベルの9個の電圧V0 ,V8 ,V16,V24,
V32,V40,V48,V56,V64が外部から供給されてい
る。
【0008】上記選択制御回路103における入出力関
係について図6を参照しながら以下に説明する。尚、図
6において、空白の部分は“0”であることを示す。
係について図6を参照しながら以下に説明する。尚、図
6において、空白の部分は“0”であることを示す。
【0009】上記選択制御回路103は、画像信号デー
タの値(以下、階調値と称する)が「1」(D5=0,D4=0,
D3=0,D2=0,D1=0,D0=0 )の時に、出力S0 を選択し、ア
ナログスイッチASW0 をONする。従って、ソースラ
インには電圧V0 が出力される。
タの値(以下、階調値と称する)が「1」(D5=0,D4=0,
D3=0,D2=0,D1=0,D0=0 )の時に、出力S0 を選択し、ア
ナログスイッチASW0 をONする。従って、ソースラ
インには電圧V0 が出力される。
【0010】同様に、階調値が「57」(D5=1,D4=1,D3
=1,D2=0,D1=0,D0=0 )の時には、出力S56を選択し、ア
ナログスイッチASW56をONする。従って、ソースラ
インには電圧V56が出力される。
=1,D2=0,D1=0,D0=0 )の時には、出力S56を選択し、ア
ナログスイッチASW56をONする。従って、ソースラ
インには電圧V56が出力される。
【0011】また、選択制御回路103は、階調値が
「2」(D5=0,D4=0,D3=0,D2=0,D1=0,D0=1 )の時に、出
力S0 には信号t1 がそのまま出力され、出力S8 には
信号t1 バー、即ち上記信号t1 の反転信号を出力す
る。例えば、信号t1 が“1”の時には、アナログスイ
ッチASW0 をONしてソースラインに電圧V0 が出力
され、信号t1 が“0”の時には、信号t1 バーが
“1”であるからアナログスイッチASW8 をONして
ソースラインに電圧V8 が出力される。
「2」(D5=0,D4=0,D3=0,D2=0,D1=0,D0=1 )の時に、出
力S0 には信号t1 がそのまま出力され、出力S8 には
信号t1 バー、即ち上記信号t1 の反転信号を出力す
る。例えば、信号t1 が“1”の時には、アナログスイ
ッチASW0 をONしてソースラインに電圧V0 が出力
され、信号t1 が“0”の時には、信号t1 バーが
“1”であるからアナログスイッチASW8 をONして
ソースラインに電圧V8 が出力される。
【0012】ここで、上記選択制御回路103に入力さ
れる信号t1 〜t4 の信号波形について図7を参照しな
がら以下に説明する。
れる信号t1 〜t4 の信号波形について図7を参照しな
がら以下に説明する。
【0013】図7では、信号t1 は、“1”期間が7に
対し“0”期間が1、信号t2 は、“1”期間が6に対
し“0”期間が2、信号t3 は、“1”期間が5に対し
“0”期間が3、信号t4 は、“1”期間が4に対し
“0”期間が4であることを示している。
対し“0”期間が1、信号t2 は、“1”期間が6に対
し“0”期間が2、信号t3 は、“1”期間が5に対し
“0”期間が3、信号t4 は、“1”期間が4に対し
“0”期間が4であることを示している。
【0014】従って、上述した階調値「2」の場合、ソ
ースラインには、電圧V0 と電圧V8 とが7:1の割合
で印加されることになる。
ースラインには、電圧V0 と電圧V8 とが7:1の割合
で印加されることになる。
【0015】同様に、階調値が「61」(D5=1,D4=1,D3
=1,D2=1,D1=0,D0=0 )の時には、アナログスイッチAS
W56とASW64とを交互にONし、電圧V56と電圧64
との間を4:4の割合で振動する電圧がソースラインに
印加されることになる。
=1,D2=1,D1=0,D0=0 )の時には、アナログスイッチAS
W56とASW64とを交互にONし、電圧V56と電圧64
との間を4:4の割合で振動する電圧がソースラインに
印加されることになる。
【0016】また、上述した多階調表示を実現した場合
の表示装置の駆動回路の他の例について以下に説明す
る。この場合の表示装置の駆動回路としては、高低2つ
の電圧レベルと複数のデジタル階調振動信号の入力だけ
で多階調表示を実現する2値多階調表示駆動回路があ
る。この2値多階調表示駆動回路においては、従来のデ
ジタルドライバ方式とは異なり、外部に別に設けた基準
電源とそれに付随するアナログスイッチを必要としな
い。
の表示装置の駆動回路の他の例について以下に説明す
る。この場合の表示装置の駆動回路としては、高低2つ
の電圧レベルと複数のデジタル階調振動信号の入力だけ
で多階調表示を実現する2値多階調表示駆動回路があ
る。この2値多階調表示駆動回路においては、従来のデ
ジタルドライバ方式とは異なり、外部に別に設けた基準
電源とそれに付随するアナログスイッチを必要としな
い。
【0017】また、この2値多階調表示駆動回路におい
ても、上述した表示装置の駆動回路と同様に、基本原理
としてTFT液晶パネル自身のローパスフィルタ特性を
利用している。
ても、上述した表示装置の駆動回路と同様に、基本原理
としてTFT液晶パネル自身のローパスフィルタ特性を
利用している。
【0018】即ち、上記2値多階調表示駆動回路では、
図8に示すように、高電圧VSHと低電圧VSLとの間
を、周期Tで振幅する信号を液晶パネルのソースライン
に出力するようになっている。上記信号のデューティ比
(VSH出力時間:VSL出力時間)は、m:nであ
る。該出力の周期Tを上記ローパスフィルタ特性によっ
て十分平均化できるような周期に設定することで、TF
T液晶パネルの絵素に平均電圧が充電される。
図8に示すように、高電圧VSHと低電圧VSLとの間
を、周期Tで振幅する信号を液晶パネルのソースライン
に出力するようになっている。上記信号のデューティ比
(VSH出力時間:VSL出力時間)は、m:nであ
る。該出力の周期Tを上記ローパスフィルタ特性によっ
て十分平均化できるような周期に設定することで、TF
T液晶パネルの絵素に平均電圧が充電される。
【0019】上記2値多階調表示駆動回路として、例え
ば図9に示すように、サンプリングフリップフロップ2
01、ホールドフリップフロップ202、デコーダ20
3、AND回路204・205、及びOR回路206を
有する構成の表示装置の駆動回路がある。
ば図9に示すように、サンプリングフリップフロップ2
01、ホールドフリップフロップ202、デコーダ20
3、AND回路204・205、及びOR回路206を
有する構成の表示装置の駆動回路がある。
【0020】上記構成の2値多階調表示駆動回路では、
デューティ比が1:2(m:n)の信号TM1がAND
回路204に入力されると共に、デューティ比が2:1
(m:n)の信号TM2がAND回路205に入力さ
れ、サンプリングフリップフロップ201に入力される
映像データD0,D1がそれぞれ“0”,“0”であれ
ば、デコーダ203の出力Y0が“1”となり、他の出
力Y1〜Y3はすべて“0”となる。従って、OR回路
206の入力はすべて“0”となるので、その出力は図
10(a)に示すような波形(VSL)となる。
デューティ比が1:2(m:n)の信号TM1がAND
回路204に入力されると共に、デューティ比が2:1
(m:n)の信号TM2がAND回路205に入力さ
れ、サンプリングフリップフロップ201に入力される
映像データD0,D1がそれぞれ“0”,“0”であれ
ば、デコーダ203の出力Y0が“1”となり、他の出
力Y1〜Y3はすべて“0”となる。従って、OR回路
206の入力はすべて“0”となるので、その出力は図
10(a)に示すような波形(VSL)となる。
【0021】また、サンプリングフリップフロップ20
1に入力される映像データD0,D1が、それぞれ
“0”,“1”であれば、デコーダ203の出力Y1が
“1”となり、他の出力Y0,Y2及びY3は“0”と
なる。従って、OR回路206の出力は、図10(b)
に示すように、信号TM1のデューティ比が1:2
(m:n)と同じデューティ比でVSHとVSLとの間
を振動するパルス波形となる。
1に入力される映像データD0,D1が、それぞれ
“0”,“1”であれば、デコーダ203の出力Y1が
“1”となり、他の出力Y0,Y2及びY3は“0”と
なる。従って、OR回路206の出力は、図10(b)
に示すように、信号TM1のデューティ比が1:2
(m:n)と同じデューティ比でVSHとVSLとの間
を振動するパルス波形となる。
【0022】また、サンプリングフリップフロップ20
1に入力される映像データD0,D1が、それぞれ
“1”,“0”であれば、デコーダ203の出力Y2が
“1”となり、他の出力Y0,Y1及びY3は“0”と
なる。従って、OR回路206の出力は、図10(c)
に示すように、信号TM2のデューティ比が2:1
(m:n)と同じデューティ比でVSHとVSLとの間
を振動するパルス波形となる。
1に入力される映像データD0,D1が、それぞれ
“1”,“0”であれば、デコーダ203の出力Y2が
“1”となり、他の出力Y0,Y1及びY3は“0”と
なる。従って、OR回路206の出力は、図10(c)
に示すように、信号TM2のデューティ比が2:1
(m:n)と同じデューティ比でVSHとVSLとの間
を振動するパルス波形となる。
【0023】また、サンプリングフリップフロップ20
1に入力される映像データD0,D1が、それぞれ
“1”,“1”であれば、デコーダ203の出力Y3が
“1”となり、他の出力Y0,Y1及びY2は“0”と
なる。従って、OR回路206の出力は、図10(d)
に示すような波形(VSH)となる。
1に入力される映像データD0,D1が、それぞれ
“1”,“1”であれば、デコーダ203の出力Y3が
“1”となり、他の出力Y0,Y1及びY2は“0”と
なる。従って、OR回路206の出力は、図10(d)
に示すような波形(VSH)となる。
【0024】
【発明が解決しようとする課題】ところが、上記従来の
表示装置の駆動回路では、以下のような問題が生じる。
例えば図5に示す表示装置の駆動回路を、液晶表示装置
における駆動回路とした場合、外部から与えられるレベ
ルの異なる9個の電圧V0 ,V8 ,V16,V24,V32,
V40,V48,V56,V64を供給するための基準電源は、
低インピーダンスが要求され、太いメタル配線が必要と
なる。具体的には、10インチ以上の大画面用液晶パネ
ルでは、例えば240出力の駆動回路に使用されている
1本当たりの基準電源のメタル幅が40μm〜60μm
必要である。
表示装置の駆動回路では、以下のような問題が生じる。
例えば図5に示す表示装置の駆動回路を、液晶表示装置
における駆動回路とした場合、外部から与えられるレベ
ルの異なる9個の電圧V0 ,V8 ,V16,V24,V32,
V40,V48,V56,V64を供給するための基準電源は、
低インピーダンスが要求され、太いメタル配線が必要と
なる。具体的には、10インチ以上の大画面用液晶パネ
ルでは、例えば240出力の駆動回路に使用されている
1本当たりの基準電源のメタル幅が40μm〜60μm
必要である。
【0025】さらに、上記表示装置の駆動回路における
アナログスイッチASW0 ,ASW8 ,ASW16,AS
W24,ASW32,ASW40,ASW48,ASW56,AS
W64も、上記メタル配線と同様に低インピーダンスが要
求される為、100μm以上のゲート幅を有する大きな
トランジスタで構成する必要がある。
アナログスイッチASW0 ,ASW8 ,ASW16,AS
W24,ASW32,ASW40,ASW48,ASW56,AS
W64も、上記メタル配線と同様に低インピーダンスが要
求される為、100μm以上のゲート幅を有する大きな
トランジスタで構成する必要がある。
【0026】したがって、階調数の増加に伴って、基準
電源およびアナログスイッチの数が増加するだけではな
く、上記基準電源およびアナログスイッチ自身が大きく
なり、表示装置の駆動回路が非常に大きなものとなると
いう問題が生じる。
電源およびアナログスイッチの数が増加するだけではな
く、上記基準電源およびアナログスイッチ自身が大きく
なり、表示装置の駆動回路が非常に大きなものとなると
いう問題が生じる。
【0027】また、図9に示すような2値多階調表示駆
動方式においては、多階調表示になるにつれてデューテ
ィ比の異なる上述した信号TM1、TM2に相当するデ
ジタル階調信号を階調数とほぼ同じだけ入力する必要が
ある為、入力端子数の増加および表示装置の駆動回路を
構成する回路数の増加を招く。したがって、駆動回路を
LSI化した場合、チップサイズ並びに消費電力の増大
を招くことになる。
動方式においては、多階調表示になるにつれてデューテ
ィ比の異なる上述した信号TM1、TM2に相当するデ
ジタル階調信号を階調数とほぼ同じだけ入力する必要が
ある為、入力端子数の増加および表示装置の駆動回路を
構成する回路数の増加を招く。したがって、駆動回路を
LSI化した場合、チップサイズ並びに消費電力の増大
を招くことになる。
【0028】本発明は、上記の各問題点を解決するため
になされたもので、その目的は、表示装置の駆動回路内
部で階調数に応じたパルス幅信号を生成することで、簡
単な構成で多階調表示が可能な液晶表示装置等の表示装
置の駆動回路を提供することにある。
になされたもので、その目的は、表示装置の駆動回路内
部で階調数に応じたパルス幅信号を生成することで、簡
単な構成で多階調表示が可能な液晶表示装置等の表示装
置の駆動回路を提供することにある。
【0029】
【課題を解決するための手段】請求項1の表示装置の駆
動回路は、上記の課題を解決するために、映像表示のた
めの複数のデータ線を有し、これら各データ線が、映像
信号の階調数に応じた階調表示信号により駆動されるこ
とで多階調の映像表示を行う表示装置の駆動回路におい
て、上記階調表示信号が入力され、1水平期間内に、該
階調表示信号からその階調数に応じたパルス幅の2値の
パルス幅信号を生成し、該パルス幅信号を上記データ線
に、時分割出力すると共に、複数回出力するパルス幅変
調回路が上記各データ線毎に設けられていることを特徴
としている。
動回路は、上記の課題を解決するために、映像表示のた
めの複数のデータ線を有し、これら各データ線が、映像
信号の階調数に応じた階調表示信号により駆動されるこ
とで多階調の映像表示を行う表示装置の駆動回路におい
て、上記階調表示信号が入力され、1水平期間内に、該
階調表示信号からその階調数に応じたパルス幅の2値の
パルス幅信号を生成し、該パルス幅信号を上記データ線
に、時分割出力すると共に、複数回出力するパルス幅変
調回路が上記各データ線毎に設けられていることを特徴
としている。
【0030】上記構成によれば、パルス幅変調回路で
は、入力された階調表示信号からその階調数に応じたパ
ルス幅の2値のパルス幅信号を生成するようになってい
るので、階調表示信号に応じたパルス幅信号を、駆動回
路内で生成することができる。
は、入力された階調表示信号からその階調数に応じたパ
ルス幅の2値のパルス幅信号を生成するようになってい
るので、階調表示信号に応じたパルス幅信号を、駆動回
路内で生成することができる。
【0031】また、上記パルス幅変調回路は、各データ
線毎に設けられているので、容易にパルス幅信号を時分
割出力することができる。
線毎に設けられているので、容易にパルス幅信号を時分
割出力することができる。
【0032】これにより、従来のように、階調数に応じ
て、外部に基準電源を複数設けることや、この基準電源
に付随するアナログスイッチを設けること、あるいは、
階調数にほぼ応じた数だけの複数のデューティ信号を用
いることなく、時分割的にパルス幅信号を階調数に応じ
て容易に出力することができる。よって、多階調表示を
容易に行うことが可能となる。
て、外部に基準電源を複数設けることや、この基準電源
に付随するアナログスイッチを設けること、あるいは、
階調数にほぼ応じた数だけの複数のデューティ信号を用
いることなく、時分割的にパルス幅信号を階調数に応じ
て容易に出力することができる。よって、多階調表示を
容易に行うことが可能となる。
【0033】したがって、映像信号の階調数が増加して
も、表示装置の駆動回路の回路構成を複雑化せずに済む
ので、階調数の増加に伴う回路の大型化を防止すること
ができる。
も、表示装置の駆動回路の回路構成を複雑化せずに済む
ので、階調数の増加に伴う回路の大型化を防止すること
ができる。
【0034】請求項2の表示装置の駆動回路は、上記の
課題を解決するために、請求項1の構成に加えて、パル
ス幅変調回路は、映像信号を取り込むために使用される
クロック信号に基づいて、上記階調表示信号からその階
調数に応じたパルス幅の2値のパルス幅信号を生成する
ことを特徴としている。
課題を解決するために、請求項1の構成に加えて、パル
ス幅変調回路は、映像信号を取り込むために使用される
クロック信号に基づいて、上記階調表示信号からその階
調数に応じたパルス幅の2値のパルス幅信号を生成する
ことを特徴としている。
【0035】上記の構成によれば、請求項1の作用に加
えて、パルス幅変調回路において使用されるクロック信
号が、表示装置の駆動回路内に映像信号を取り込むため
のクロック信号であり、このクロック信号に基づいて、
階調表示信号に応じたパルス幅信号を生成するようにな
っているので、パルス幅信号は、この信号を生成するた
めの特別のクロック信号を必要としない。
えて、パルス幅変調回路において使用されるクロック信
号が、表示装置の駆動回路内に映像信号を取り込むため
のクロック信号であり、このクロック信号に基づいて、
階調表示信号に応じたパルス幅信号を生成するようにな
っているので、パルス幅信号は、この信号を生成するた
めの特別のクロック信号を必要としない。
【0036】このような構成として、具体的には、以下
の請求項3の構成が考えられる。請求項3の表示装置の
駆動回路は、上記の課題を解決するために、請求項2の
構成に加えて、パルス幅変調回路は、クロック信号に基
づいて、階調表示信号の階調数分のそれぞれが異なるパ
ルス幅を有するパルス状の第1の信号群を生成すると共
に、該クロック信号のパルス数をカウントしてカウント
信号を生成する第1信号生成回路と、上記第1の信号群
と階調表示信号とに基づいて第2の信号を生成すると共
に、上記カウント信号と上記第2の信号とに基づいて、
階調表示信号に応じたパルス幅の異なる2値のパルス幅
信号を生成するパルス幅信号生成回路とを含むことを特
徴としている。
の請求項3の構成が考えられる。請求項3の表示装置の
駆動回路は、上記の課題を解決するために、請求項2の
構成に加えて、パルス幅変調回路は、クロック信号に基
づいて、階調表示信号の階調数分のそれぞれが異なるパ
ルス幅を有するパルス状の第1の信号群を生成すると共
に、該クロック信号のパルス数をカウントしてカウント
信号を生成する第1信号生成回路と、上記第1の信号群
と階調表示信号とに基づいて第2の信号を生成すると共
に、上記カウント信号と上記第2の信号とに基づいて、
階調表示信号に応じたパルス幅の異なる2値のパルス幅
信号を生成するパルス幅信号生成回路とを含むことを特
徴としている。
【0037】上記の構成によれば、パルス幅信号を生成
するために、外部からの階調表示信号に応じたクロック
信号等の特別な信号を必要としないので、表示装置の駆
動回路の回路構成を簡素化することができる。
するために、外部からの階調表示信号に応じたクロック
信号等の特別な信号を必要としないので、表示装置の駆
動回路の回路構成を簡素化することができる。
【0038】
【発明の実施の形態】本発明の実施の一形態について図
1ないし図4に基づいて説明すれば、以下の通りであ
る。尚、本実施の形態では、表示装置の駆動回路として
液晶表示装置を用いた液晶駆動回路について説明する。
1ないし図4に基づいて説明すれば、以下の通りであ
る。尚、本実施の形態では、表示装置の駆動回路として
液晶表示装置を用いた液晶駆動回路について説明する。
【0039】本実施の形態に係る液晶駆動回路は、図1
に示すように、シフトレジスタ1を有すると共に、液晶
表示パネル(図示せず)のソースラインOn(n=1,
2,・・・)の数に応じて設けられたサンプリングメモ
リ回路2、ホールドメモリ回路3、パルス幅変調回路
4、バッファ回路5を有している。
に示すように、シフトレジスタ1を有すると共に、液晶
表示パネル(図示せず)のソースラインOn(n=1,
2,・・・)の数に応じて設けられたサンプリングメモ
リ回路2、ホールドメモリ回路3、パルス幅変調回路
4、バッファ回路5を有している。
【0040】シフトレジスタ1は、複数のサンプリング
メモリ回路2が接続されており、外部から入力されるク
ロック信号に基づいて上記サンプリングメモリ回路2…
の何れか1つに映像信号に応じた階調表示データ(階調
表示信号)を取り込ませるためのタイミング信号を発生
する回路である。
メモリ回路2が接続されており、外部から入力されるク
ロック信号に基づいて上記サンプリングメモリ回路2…
の何れか1つに映像信号に応じた階調表示データ(階調
表示信号)を取り込ませるためのタイミング信号を発生
する回路である。
【0041】サンプリングメモリ回路2は、上述したタ
イミング信号に基づいて、外部から入力されたnビット
(ここでは、3ビットとする)の階調表示データ(D2
〜D0)を順次取り込む、所謂サンプリングする回路で
ある。
イミング信号に基づいて、外部から入力されたnビット
(ここでは、3ビットとする)の階調表示データ(D2
〜D0)を順次取り込む、所謂サンプリングする回路で
ある。
【0042】ホールドメモリ回路3は、ホールド信号L
Sが入力されるようになっており、上記サンプリングメ
モリ回路2でサンプリングされた階調表示データをホー
ルドするための回路であり、上記ホールド信号LSの立
ち上がりで上記階調表示データをサンプリングメモリ回
路2から該ホールドメモリ回路3に転送するようになっ
ている。
Sが入力されるようになっており、上記サンプリングメ
モリ回路2でサンプリングされた階調表示データをホー
ルドするための回路であり、上記ホールド信号LSの立
ち上がりで上記階調表示データをサンプリングメモリ回
路2から該ホールドメモリ回路3に転送するようになっ
ている。
【0043】パルス幅変調回路4は、上記シフトレジス
タ1に入力されるクロック信号と、ホールドメモリ回路
3に入力されるホールド信号LSと、ホールドメモリ回
路3からの階調表示データとが入力され、これらの信号
に基づいて映像信号の階調表示データに応じたパルス幅
を有する2値の信号(パルス幅信号)を作成するための
回路である。尚、このパルス幅変調回路4の詳細は後述
する。
タ1に入力されるクロック信号と、ホールドメモリ回路
3に入力されるホールド信号LSと、ホールドメモリ回
路3からの階調表示データとが入力され、これらの信号
に基づいて映像信号の階調表示データに応じたパルス幅
を有する2値の信号(パルス幅信号)を作成するための
回路である。尚、このパルス幅変調回路4の詳細は後述
する。
【0044】バッファ回路5は、上記パルス幅変調回路
4にて作成されたパルス幅信号を、電圧増幅してソース
ラインOn(n=1,2,…)に出力する回路である。
4にて作成されたパルス幅信号を、電圧増幅してソース
ラインOn(n=1,2,…)に出力する回路である。
【0045】ここで、上記パルス幅変調回路4につい
て、図2を参照しながら以下に説明する。尚、本説明で
は、上述した階調表示データが3ビットであるので、階
調数は23 =8となり、8階調表示の場合について行
う。しかしながら、以下に説明することは、8階調表示
に限定するものではなく、他の階調数の表示の場合であ
っても同様に適用することができる。
て、図2を参照しながら以下に説明する。尚、本説明で
は、上述した階調表示データが3ビットであるので、階
調数は23 =8となり、8階調表示の場合について行
う。しかしながら、以下に説明することは、8階調表示
に限定するものではなく、他の階調数の表示の場合であ
っても同様に適用することができる。
【0046】上記パルス幅変調回路4は、図2に示すよ
うに、第1信号生成回路としてのアップカウンタ回路6
と、パルス幅信号生成回路としての比較回路7およびR
−Sフリップフロップ回路8とを有している。
うに、第1信号生成回路としてのアップカウンタ回路6
と、パルス幅信号生成回路としての比較回路7およびR
−Sフリップフロップ回路8とを有している。
【0047】上記アップカウンタ回路6は、階調表示デ
ータのビット数に応じた3つの遅延式T型フリップフロ
ップ9…と、1つのOR回路10とからなり、上記遅延
式T型フリップフロップ9に入力されるクロック信号に
よって順次計数動作を行う回路である。
ータのビット数に応じた3つの遅延式T型フリップフロ
ップ9…と、1つのOR回路10とからなり、上記遅延
式T型フリップフロップ9に入力されるクロック信号に
よって順次計数動作を行う回路である。
【0048】上記遅延式T型フリップフロップ9は、シ
フトレジスタ1に入力されるクロック信号と同じクロッ
ク信号が入力されるCK端子と、ホールドメモリ回路3
に入力されるホールド信号と同じホールド信号LSがリ
セット信号として入力されるR端子と、プリセット信号
を入力するS端子(図示せず)と、出力端子θ・θバー
とを有している。尚、出力端子θバーは、出力端子θか
ら出力される信号の反転信号を出力する端子である。
フトレジスタ1に入力されるクロック信号と同じクロッ
ク信号が入力されるCK端子と、ホールドメモリ回路3
に入力されるホールド信号と同じホールド信号LSがリ
セット信号として入力されるR端子と、プリセット信号
を入力するS端子(図示せず)と、出力端子θ・θバー
とを有している。尚、出力端子θバーは、出力端子θか
ら出力される信号の反転信号を出力する端子である。
【0049】上記3つの遅延式T型フリップフロップ9
の各出力端子θから出力される第1の信号群としての信
号θ1,θ2,θ3(図3参照)は、OR回路10に出
力されると共に、比較回路7に出力されるようになって
いる。一方、各出力端子θバーから出力される信号は、
それぞれの遅延式T型フリップフロップ9のD端子に入
力されると共に、1段目および2段目の遅延式T型フリ
ップフロップ9・9ではクロック信号として次段の遅延
式T型フリップフロップ9のCK端子に入力されるよう
になっている。
の各出力端子θから出力される第1の信号群としての信
号θ1,θ2,θ3(図3参照)は、OR回路10に出
力されると共に、比較回路7に出力されるようになって
いる。一方、各出力端子θバーから出力される信号は、
それぞれの遅延式T型フリップフロップ9のD端子に入
力されると共に、1段目および2段目の遅延式T型フリ
ップフロップ9・9ではクロック信号として次段の遅延
式T型フリップフロップ9のCK端子に入力されるよう
になっている。
【0050】上記OR回路10は、各遅延式T型フリッ
プフロップ9…からの信号θ1,θ2,θ3が入力さ
れ、クロック信号が8パルス(3ビットの階調表示デー
タ分)を数えた時に、カウント信号である信号OR1
を、後段のR−Sフリップフロップ回路8のセット信号
として出力するようになっている。
プフロップ9…からの信号θ1,θ2,θ3が入力さ
れ、クロック信号が8パルス(3ビットの階調表示デー
タ分)を数えた時に、カウント信号である信号OR1
を、後段のR−Sフリップフロップ回路8のセット信号
として出力するようになっている。
【0051】つまり、上記構成のアップカウンタ回路6
は、階調表示データのビット数分設けられ、シフトレジ
スタ1に入力されるクロック信号と同じクロック信号
と、ホールドメモリ回路3に入力されるホールド信号L
Sとが入力された3つの遅延式T型フリップフロップ9
…から、OR回路10に、図3に示すような波形の信号
θ1,θ2,θ3を出力することで、入力されたクロッ
ク信号のパルス数をカウントするようになっている。
は、階調表示データのビット数分設けられ、シフトレジ
スタ1に入力されるクロック信号と同じクロック信号
と、ホールドメモリ回路3に入力されるホールド信号L
Sとが入力された3つの遅延式T型フリップフロップ9
…から、OR回路10に、図3に示すような波形の信号
θ1,θ2,θ3を出力することで、入力されたクロッ
ク信号のパルス数をカウントするようになっている。
【0052】ここで、上記クロック信号、ホールド信号
LS、遅延式T型フリップフロップ9の端子θからの信
号について、図3を参照しながら以下に説明する。尚、
各信号は、“1”、“0”の2レベルの2値信号として
説明する。
LS、遅延式T型フリップフロップ9の端子θからの信
号について、図3を参照しながら以下に説明する。尚、
各信号は、“1”、“0”の2レベルの2値信号として
説明する。
【0053】クロック信号は、パルスの1周期が1階調
に対応するパルス状の信号が用いられている。したがっ
て、上記アップカウンタ回路6にてクロック信号のパル
ス数をカウントすることで、階調数をカウントすること
になる。
に対応するパルス状の信号が用いられている。したがっ
て、上記アップカウンタ回路6にてクロック信号のパル
ス数をカウントすることで、階調数をカウントすること
になる。
【0054】ホールド信号LSは、水平期間の開始直前
で“1”となり、水平期間が開始されると次の水平期間
が開始されるまで“0”が保持されたパルス状の信号と
なっている。つまり、ホールド信号LSが立ち上がるこ
とで、サンプリングメモリ回路2に蓄えられた階調表示
データが、1水平期間毎にホールドメモリ回路3に取り
込まれる。
で“1”となり、水平期間が開始されると次の水平期間
が開始されるまで“0”が保持されたパルス状の信号と
なっている。つまり、ホールド信号LSが立ち上がるこ
とで、サンプリングメモリ回路2に蓄えられた階調表示
データが、1水平期間毎にホールドメモリ回路3に取り
込まれる。
【0055】初段の遅延式T型フリップフロップ9の端
子θから出力される信号θ1は、“0”と“1”とがク
ロック信号のパルスの1周期毎に反転するパルス状の信
号となっている。つまり、信号θ1は、1水平期間の最
初のパルスの1周期が“0”の信号となり、次の周期
が、“1”の信号となっている。
子θから出力される信号θ1は、“0”と“1”とがク
ロック信号のパルスの1周期毎に反転するパルス状の信
号となっている。つまり、信号θ1は、1水平期間の最
初のパルスの1周期が“0”の信号となり、次の周期
が、“1”の信号となっている。
【0056】また、次段の遅延式T型フリップフロップ
9の端子θから出力される信号θ2は、“0”と“1”
とがクロック信号のパルスが2周期毎に反転するパルス
状の信号となっている。この場合も、水平期間の最初は
“0”である。
9の端子θから出力される信号θ2は、“0”と“1”
とがクロック信号のパルスが2周期毎に反転するパルス
状の信号となっている。この場合も、水平期間の最初は
“0”である。
【0057】さらに、最終段の遅延式T型フリップフロ
ップ9の端子θから出力される信号θ3は、“0”と
“1”とがクロック信号のパルスが4周期毎に反転する
パルス状の信号となっている。この場合も、水平期間の
最初は“0”である。
ップ9の端子θから出力される信号θ3は、“0”と
“1”とがクロック信号のパルスが4周期毎に反転する
パルス状の信号となっている。この場合も、水平期間の
最初は“0”である。
【0058】また、アップカウンタ回路6からのカウン
ト信号である信号OR1は、水平期間の最初であるクロ
ック信号のパルスの1周期目が“0”であり、クロック
信号のパルスの2周期目から8周期目までが“1”で保
持されたパルス状の信号である。つまり、信号OR1に
よって、3ビットの階調表示データ分が全て出力された
か否かが分かるようになっている。
ト信号である信号OR1は、水平期間の最初であるクロ
ック信号のパルスの1周期目が“0”であり、クロック
信号のパルスの2周期目から8周期目までが“1”で保
持されたパルス状の信号である。つまり、信号OR1に
よって、3ビットの階調表示データ分が全て出力された
か否かが分かるようになっている。
【0059】また、比較回路7は、図2に示すように、
階調表示データのビット数と等しい3つのExclusive-OR
ゲート( 以下、EX−OR回路と称する)11…と、1
つのOR回路12とを有している。
階調表示データのビット数と等しい3つのExclusive-OR
ゲート( 以下、EX−OR回路と称する)11…と、1
つのOR回路12とを有している。
【0060】上記各EX−OR回路11には、それぞれ
上述のアップカウンタ回路6の遅延式T型フリップフロ
ップ9…からの信号θ1,θ2,θ3が入力されると共
に、図1に示すホールドメモリ回路3からの階調表示デ
ータの各ビットの出力信号D0,D1,D2が入力され
るようになっている。
上述のアップカウンタ回路6の遅延式T型フリップフロ
ップ9…からの信号θ1,θ2,θ3が入力されると共
に、図1に示すホールドメモリ回路3からの階調表示デ
ータの各ビットの出力信号D0,D1,D2が入力され
るようになっている。
【0061】また、上記EX−OR回路11は、入力さ
れる2つの信号が同じであれば“0”となりローレベル
の信号をOR回路10に出力し、2つの信号が異なれば
“1”となりハイレベルの信号をOR回路10に出力す
るようになっている。
れる2つの信号が同じであれば“0”となりローレベル
の信号をOR回路10に出力し、2つの信号が異なれば
“1”となりハイレベルの信号をOR回路10に出力す
るようになっている。
【0062】そして、OR回路10では、EX−OR回
路11からの信号が入力され、後段のR−Sフリップフ
ロップ回路8に入力される第2の信号であるリセット信
号を出力するようになっている。
路11からの信号が入力され、後段のR−Sフリップフ
ロップ回路8に入力される第2の信号であるリセット信
号を出力するようになっている。
【0063】つまり、上記比較回路7は、ホールドメモ
リ回路3からの出力信号のデータとアップカウンタ回路
6からのデータとを比較することで、階調表示データに
応じてR−Sフリップフロップ回路8をリセットするよ
うになっている。
リ回路3からの出力信号のデータとアップカウンタ回路
6からのデータとを比較することで、階調表示データに
応じてR−Sフリップフロップ回路8をリセットするよ
うになっている。
【0064】R−Sフリップフロップ回路8では、上述
したように、アップカウンタ回路6からの信号OR1を
セット信号として入力され、比較回路7からの信号をリ
セット信号として入力され、階調表示データに応じたパ
ルス幅のパルス幅信号を出力するようになっている。
したように、アップカウンタ回路6からの信号OR1を
セット信号として入力され、比較回路7からの信号をリ
セット信号として入力され、階調表示データに応じたパ
ルス幅のパルス幅信号を出力するようになっている。
【0065】上記R−Sフリップフロップ回路8からの
パルス幅信号は、バッファ回路5に入力されて電圧増幅
され、液晶表示パネル(図示せず)のソースラインOn
(n=1,2,・・・)に出力されるようになってい
る。
パルス幅信号は、バッファ回路5に入力されて電圧増幅
され、液晶表示パネル(図示せず)のソースラインOn
(n=1,2,・・・)に出力されるようになってい
る。
【0066】上記パルス幅信号は、階調表示データの階
調数、即ちクロック信号のパルス数(ここでは、8パル
ス分)を1出力期間として、この1出力期間内に、
“1”の期間がどれだけの割合であるかによって、階調
数毎に異なるパルス幅の信号となっている。したがっ
て、1水平期間内には、出力期間が複数存在しているの
で、パルス幅変調回路4から出力されるパルス幅信号
は、1水平期間内に複数回出力されることになる。
調数、即ちクロック信号のパルス数(ここでは、8パル
ス分)を1出力期間として、この1出力期間内に、
“1”の期間がどれだけの割合であるかによって、階調
数毎に異なるパルス幅の信号となっている。したがっ
て、1水平期間内には、出力期間が複数存在しているの
で、パルス幅変調回路4から出力されるパルス幅信号
は、1水平期間内に複数回出力されることになる。
【0067】しかも、パルス幅変調回路4は、データ線
であるソースラインOn(n=1,2,・・・)毎に設
けられているので、1つのパルス幅変調回路4からパル
ス幅信号を容易に時分割的にソースラインOn(n=
1,2,・・・)に出力することができる。
であるソースラインOn(n=1,2,・・・)毎に設
けられているので、1つのパルス幅変調回路4からパル
ス幅信号を容易に時分割的にソースラインOn(n=
1,2,・・・)に出力することができる。
【0068】ここで、上述したR−Sフリップフロップ
回路8から出力されるパルス幅信号について、図3およ
び図4を参照しながら説明する。
回路8から出力されるパルス幅信号について、図3およ
び図4を参照しながら説明する。
【0069】映像信号に基づいた階調表示データは、階
調1の場合、『D2=0,D1=0,D0=0』、階調
2の場合、『D2=0,D1=0,D0=1』、階調3
の場合、『D2=0,D1=1,D0=0』、階調4の
場合、『D2=0,D1=1,D0=1』、階調5の場
合、『D2=1,D1=0,D0=0』、階調6の場
合、『D2=1,D1=0,D0=1』、階調7の場
合、『D2=1,D1=1,D0=0』、階調8の場
合、『D2=1,D1=1,D0=1』、上記のような
3ビットのデータとなっている。
調1の場合、『D2=0,D1=0,D0=0』、階調
2の場合、『D2=0,D1=0,D0=1』、階調3
の場合、『D2=0,D1=1,D0=0』、階調4の
場合、『D2=0,D1=1,D0=1』、階調5の場
合、『D2=1,D1=0,D0=0』、階調6の場
合、『D2=1,D1=0,D0=1』、階調7の場
合、『D2=1,D1=1,D0=0』、階調8の場
合、『D2=1,D1=1,D0=1』、上記のような
3ビットのデータとなっている。
【0070】従って、上述した3ビットの階調表示デー
タと、アップカウンタ回路6からの信号OR1と、遅延
式T型フリップフロップ9からの信号θ1,θ2,θ3
とに基づいて、各階調のパルス幅信号が、各階調毎に生
成される。
タと、アップカウンタ回路6からの信号OR1と、遅延
式T型フリップフロップ9からの信号θ1,θ2,θ3
とに基づいて、各階調のパルス幅信号が、各階調毎に生
成される。
【0071】つまり、階調1のパルス幅信号は、1出力
期間に対して、“1”の期間がクロック信号のパルスの
1周期分のパルス状の出力信号、即ち“1”の期間:1
出力期間=1:8の出力信号となる。
期間に対して、“1”の期間がクロック信号のパルスの
1周期分のパルス状の出力信号、即ち“1”の期間:1
出力期間=1:8の出力信号となる。
【0072】同様に、階調2のパルス幅信号は、“1”
の期間:1出力期間=2:8の出力信号となる。
の期間:1出力期間=2:8の出力信号となる。
【0073】また、階調3のパルス幅信号は、“1”の
期間:1出力期間=3:8の出力信号となる。
期間:1出力期間=3:8の出力信号となる。
【0074】さらに、図4を参照して階調4および階調
5のパルス幅信号について説明すると、以下のようにな
る。尚、図4では、1水平期間を明確にするために、1
水平期間毎に順次ON・OFF駆動する液晶表示パネル
(図示せず)の走査線側のタイミング信号Gj,Gj1
を併記している。
5のパルス幅信号について説明すると、以下のようにな
る。尚、図4では、1水平期間を明確にするために、1
水平期間毎に順次ON・OFF駆動する液晶表示パネル
(図示せず)の走査線側のタイミング信号Gj,Gj1
を併記している。
【0075】階調4のパルス幅信号は、“1”の期間:
1出力期間=4:8の出力信号となる。
1出力期間=4:8の出力信号となる。
【0076】また、階調5のパルス幅信号は、“1”の
期間:1出力期間=5:8の出力信号となる。
期間:1出力期間=5:8の出力信号となる。
【0077】同様にして、階調6〜階調8についても説
明することができる。これらのパルス幅信号と、表示階
調数と、階調表示データとの関係を表1に示す。
明することができる。これらのパルス幅信号と、表示階
調数と、階調表示データとの関係を表1に示す。
【0078】
【表1】
【0079】以上のように、上記構成の表示装置の駆動
回路にて生成されたパルス幅信号は、液晶表示パネルに
転送することで、液晶表示パネル自身が有しているロー
パスフィルタ特性によってDC電圧に平均化されて、所
望の階調電圧を得ることができる。
回路にて生成されたパルス幅信号は、液晶表示パネルに
転送することで、液晶表示パネル自身が有しているロー
パスフィルタ特性によってDC電圧に平均化されて、所
望の階調電圧を得ることができる。
【0080】しかも、上記の表示装置の駆動回路では、
入力される階調表示データに応じて、駆動回路内部で、
該階調表示データに応じたパルス幅信号を生成すること
ができる。
入力される階調表示データに応じて、駆動回路内部で、
該階調表示データに応じたパルス幅信号を生成すること
ができる。
【0081】つまり、上記構成の表示装置の駆動回路に
よれば、階調数に関わらず、表示装置のデータ線を駆動
するためのパルス幅信号を、外部の基準電源とそれに付
随するアナログスイッチや複数のデューティ信号を用い
ることなく、時分割的に生成することができるので、多
階調表示を容易に行うことができる。
よれば、階調数に関わらず、表示装置のデータ線を駆動
するためのパルス幅信号を、外部の基準電源とそれに付
随するアナログスイッチや複数のデューティ信号を用い
ることなく、時分割的に生成することができるので、多
階調表示を容易に行うことができる。
【0082】このように、本発明の表示装置の駆動回路
によれば、従来必要であった外部の基準電源とそれに付
随するアナログスイッチとが不要であるので、これらに
関連する問題点、即ち階調数が増加するに伴って装置が
大型化するという問題を解消することができる。
によれば、従来必要であった外部の基準電源とそれに付
随するアナログスイッチとが不要であるので、これらに
関連する問題点、即ち階調数が増加するに伴って装置が
大型化するという問題を解消することができる。
【0083】また、本発明の表示装置の駆動回路によれ
ば、パルス幅信号が、表示装置の駆動回路内部で、複数
のデューティ信号を用いることなく、時分割的に生成す
ることができるので、上記デューティ信号を用いること
により生じる問題点、即ち階調数が増加するに伴って入
力端子数の増加および表示装置の駆動回路を構成する回
路数の増加を招き、駆動回路をLSI化した場合、チッ
プサイズ並びに消費電力の増大を招くという問題点を解
消することができる。
ば、パルス幅信号が、表示装置の駆動回路内部で、複数
のデューティ信号を用いることなく、時分割的に生成す
ることができるので、上記デューティ信号を用いること
により生じる問題点、即ち階調数が増加するに伴って入
力端子数の増加および表示装置の駆動回路を構成する回
路数の増加を招き、駆動回路をLSI化した場合、チッ
プサイズ並びに消費電力の増大を招くという問題点を解
消することができる。
【0084】さらに、パルス幅変調回路4内で使用され
るクロック信号およびホールド信号LSは、パルス幅信
号の生成のための特別の信号ではなく、シフトレジスタ
1やホールドメモリ回路3で使用される信号を使用して
いるので、表示装置の駆動回路の回路構成を簡素にする
ことができる。
るクロック信号およびホールド信号LSは、パルス幅信
号の生成のための特別の信号ではなく、シフトレジスタ
1やホールドメモリ回路3で使用される信号を使用して
いるので、表示装置の駆動回路の回路構成を簡素にする
ことができる。
【0085】以上のように、本発明の表示装置の駆動回
路は、簡素な回路構成で、多階調表示を容易に実現する
ことができるので、多階調表示を行う表示装置の駆動回
路に適し、特に、多階調表示の為に表示パネル自身が複
雑な回路になっているアクティブマトリクス型の液晶表
示装置の駆動回路に好適に用いることができる。
路は、簡素な回路構成で、多階調表示を容易に実現する
ことができるので、多階調表示を行う表示装置の駆動回
路に適し、特に、多階調表示の為に表示パネル自身が複
雑な回路になっているアクティブマトリクス型の液晶表
示装置の駆動回路に好適に用いることができる。
【0086】
【発明の効果】請求項1の発明の表示装置の駆動回路
は、以上のように、映像表示のための複数のデータ線を
有し、これら各データ線が、映像信号の階調数に応じた
階調表示信号により駆動されることで多階調の映像表示
を行う表示装置の駆動回路において、上記階調表示信号
が入力され、1水平期間内に、該階調表示信号からその
階調数に応じたパルス幅の2値のパルス幅信号を生成
し、該パルス幅信号を上記データ線に、時分割出力する
と共に、複数回出力するパルス幅変調回路が上記各デー
タ線毎に設けられている構成である。
は、以上のように、映像表示のための複数のデータ線を
有し、これら各データ線が、映像信号の階調数に応じた
階調表示信号により駆動されることで多階調の映像表示
を行う表示装置の駆動回路において、上記階調表示信号
が入力され、1水平期間内に、該階調表示信号からその
階調数に応じたパルス幅の2値のパルス幅信号を生成
し、該パルス幅信号を上記データ線に、時分割出力する
と共に、複数回出力するパルス幅変調回路が上記各デー
タ線毎に設けられている構成である。
【0087】それゆえ、従来のように、階調数に応じ
て、外部に基準電源を複数設けることや、この基準電源
に付随するアナログスイッチを設けること、あるいは、
階調数にほぼ応じた数だけの複数のデューティ信号を用
いることなく、時分割的にパルス幅信号を階調数に応じ
て出力することができる。よって、多階調表示を容易に
行うことができる。
て、外部に基準電源を複数設けることや、この基準電源
に付随するアナログスイッチを設けること、あるいは、
階調数にほぼ応じた数だけの複数のデューティ信号を用
いることなく、時分割的にパルス幅信号を階調数に応じ
て出力することができる。よって、多階調表示を容易に
行うことができる。
【0088】これにより、映像信号の階調数が増加して
も、表示装置の駆動回路の回路構成を複雑化せずに済む
ので、階調数の増加に伴う回路の大型化を防止すること
ができるという効果を奏する。
も、表示装置の駆動回路の回路構成を複雑化せずに済む
ので、階調数の増加に伴う回路の大型化を防止すること
ができるという効果を奏する。
【0089】請求項2の発明の表示装置の駆動回路は、
以上のように、請求項1の構成に加えて、パルス幅変調
回路は、映像信号を取り込むために使用されるクロック
信号に基づいて、上記階調表示信号からその階調数に応
じたパルス幅の2値のパルス幅信号を生成する構成であ
る。
以上のように、請求項1の構成に加えて、パルス幅変調
回路は、映像信号を取り込むために使用されるクロック
信号に基づいて、上記階調表示信号からその階調数に応
じたパルス幅の2値のパルス幅信号を生成する構成であ
る。
【0090】それゆえ、請求項1の構成による効果に加
えて、パルス幅変調回路において使用されるクロック信
号が、表示装置の駆動回路内に映像信号を取り込むため
のクロック信号であり、このクロック信号に基づいて、
階調表示信号に応じたパルス幅信号を生成するようにな
っているので、パルス幅信号は、この信号を生成するた
めの特別のクロック信号を必要としなくなる。
えて、パルス幅変調回路において使用されるクロック信
号が、表示装置の駆動回路内に映像信号を取り込むため
のクロック信号であり、このクロック信号に基づいて、
階調表示信号に応じたパルス幅信号を生成するようにな
っているので、パルス幅信号は、この信号を生成するた
めの特別のクロック信号を必要としなくなる。
【0091】それゆえ、外部からの階調表示信号に応じ
たクロック信号等の特別な信号を必要としないので、表
示装置の駆動回路の回路構成を簡素化することができる
という効果を奏する。
たクロック信号等の特別な信号を必要としないので、表
示装置の駆動回路の回路構成を簡素化することができる
という効果を奏する。
【0092】請求項3の発明の表示装置の駆動回路は、
以上のように、請求項2の構成に加えて、パルス幅変調
回路は、クロック信号に基づいて、階調表示信号の階調
数分のそれぞれが異なるパルス幅を有するパルス状の第
1の信号群を生成すると共に、該クロック信号のパルス
数をカウントしてカウント信号を生成する第1信号生成
回路と、上記第1の信号群と階調表示信号とに基づいて
第2の信号を生成すると共に、上記カウント信号と上記
第2の信号とに基づいて、階調表示信号に応じたパルス
幅の異なる2値のパルス幅信号を生成するパルス幅信号
生成回路とを含む構成である。
以上のように、請求項2の構成に加えて、パルス幅変調
回路は、クロック信号に基づいて、階調表示信号の階調
数分のそれぞれが異なるパルス幅を有するパルス状の第
1の信号群を生成すると共に、該クロック信号のパルス
数をカウントしてカウント信号を生成する第1信号生成
回路と、上記第1の信号群と階調表示信号とに基づいて
第2の信号を生成すると共に、上記カウント信号と上記
第2の信号とに基づいて、階調表示信号に応じたパルス
幅の異なる2値のパルス幅信号を生成するパルス幅信号
生成回路とを含む構成である。
【0093】それゆえ、外部からの階調表示信号に応じ
たクロック信号等の特別な信号を必要としないので、表
示装置の駆動回路の回路構成を簡略化することができる
という効果を奏する。
たクロック信号等の特別な信号を必要としないので、表
示装置の駆動回路の回路構成を簡略化することができる
という効果を奏する。
【図1】本発明の一実施の形態の液晶駆動回路の概略ブ
ロック図である。
ロック図である。
【図2】図1に示す液晶駆動回路に備えられたパルス幅
変調回路の概略ブロック図である。
変調回路の概略ブロック図である。
【図3】図2に示すパルス幅変調回路における各信号の
波形図である。
波形図である。
【図4】図2に示すパルス幅変調回路における各信号の
波形図である。
波形図である。
【図5】従来の表示装置の駆動回路の概略ブロック図で
ある。
ある。
【図6】画像の入出力関係を示す説明図である。
【図7】図6に示す信号のパルスクロック状の波形図で
ある。
ある。
【図8】従来の2値多階調表示駆動回路によるデューテ
ィ信号の波形図である。
ィ信号の波形図である。
【図9】従来の2値多階調表示駆動回路の概略ブロック
図である。
図である。
【図10】図9に示す2値多階調表示駆動回路の出力信
号の波形図である。
号の波形図である。
【符号の説明】 4 パルス幅変調回路 6 アップカウンタ回路(第1信号生成回路) 7 比較回路(パルス幅信号生成回路) 8 R−Sフリップフロップ回路(パルス幅信号生成
回路)
回路)
Claims (3)
- 【請求項1】映像表示のための複数のデータ線を有し、
これら各データ線が、映像信号の階調数に応じた階調表
示信号により駆動されることで多階調の映像表示を行う
表示装置の駆動回路において、 上記階調表示信号が入力され、1水平期間内に、該階調
表示信号からその階調数に応じたパルス幅の2値のパル
ス幅信号を生成し、該パルス幅信号を上記データ線に、
時分割出力すると共に、複数回出力するパルス幅変調回
路が上記各データ線毎に設けられていることを特徴とす
る表示装置の駆動回路。 - 【請求項2】上記パルス幅変調回路は、映像信号を取り
込むために使用されるクロック信号に基づいて、上記階
調表示信号からその階調数に応じたパルス幅の2値のパ
ルス幅信号を生成することを特徴とする請求項1記載の
表示装置の駆動回路。 - 【請求項3】上記パルス幅変調回路は、 上記クロック信号に基づいて、階調表示信号の階調数分
のそれぞれが異なるパルス幅を有するパルス状の第1の
信号群を生成すると共に、該クロック信号のパルス数を
カウントしてカウント信号を生成する第1信号生成回路
と、 上記第1の信号群と階調表示信号とに基づいて第2の信
号を生成すると共に、上記カウント信号と上記第2の信
号とに基づいて、階調表示信号に応じたパルス幅の2値
のパルス幅信号を生成するパルス幅信号生成回路とを含
むことを特徴とする請求項2記載の表示装置の駆動回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1426297A JPH10207436A (ja) | 1997-01-28 | 1997-01-28 | 表示装置の駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1426297A JPH10207436A (ja) | 1997-01-28 | 1997-01-28 | 表示装置の駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10207436A true JPH10207436A (ja) | 1998-08-07 |
Family
ID=11856186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1426297A Pending JPH10207436A (ja) | 1997-01-28 | 1997-01-28 | 表示装置の駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10207436A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005057543A1 (ja) * | 2003-12-12 | 2005-06-23 | Rohm Co., Ltd. | 有機el駆動回路および有機el表示装置 |
JP2010026086A (ja) * | 2008-07-16 | 2010-02-04 | Seiko Epson Corp | 電気光学装置の駆動装置及び方法、並びに電気光学装置及び電子機器 |
US11820895B2 (en) | 2017-07-31 | 2023-11-21 | Dow Silicones Corporation | Process and apparatus to make liquid silicone rubber compositions |
-
1997
- 1997-01-28 JP JP1426297A patent/JPH10207436A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005057543A1 (ja) * | 2003-12-12 | 2005-06-23 | Rohm Co., Ltd. | 有機el駆動回路および有機el表示装置 |
KR100830021B1 (ko) | 2003-12-12 | 2008-05-15 | 로무 가부시키가이샤 | 유기 el 구동 회로 및 유기 el 표시 장치 |
US7471050B2 (en) | 2003-12-12 | 2008-12-30 | Rohm Co., Ltd. | Organic EL drive circuit and organic EL display device |
JP2010026086A (ja) * | 2008-07-16 | 2010-02-04 | Seiko Epson Corp | 電気光学装置の駆動装置及び方法、並びに電気光学装置及び電子機器 |
US11820895B2 (en) | 2017-07-31 | 2023-11-21 | Dow Silicones Corporation | Process and apparatus to make liquid silicone rubber compositions |
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