JPH10207436A

JPH10207436A - 表示装置の駆動回路

Info

Publication number: JPH10207436A
Application number: JP1426297A
Authority: JP
Inventors: Yoshinori Ogawa; 嘉規小川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-01-28
Filing date: 1997-01-28
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】表示装置の駆動回路内部で階調数に応じたパ
ルス幅信号を生成することで、簡単な構成で多階調表示
が可能な表示装置の駆動回路を提供する。【解決手段】シフトレジスタ１、ソースラインＯ１，
Ｏ２，…毎に設けられたサンプリングメモリ回路２、ホ
ールドメモリ回路３、パルス幅変調回路４、バッファ回
路５を有している。パルス幅変調回路４は、上記シフト
レジスタ１に入力されるクロック信号と、ホールドメモ
リ回路３に入力されるホールド信号ＬＳと、ホールドメ
モリ回路３からの階調表示データとが入力され、これら
の信号に基づいて映像信号の階調表示データに応じたパ
ルス幅信号を生成し、該パルス幅信号を、上記ソースラ
インＯ１，Ｏ２，…にバッファ回路５を介して時分割出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
表示装置の駆動回路に関し、特に、アクティブマトリク
ス型の液晶表示装置に用いられる表示装置の駆動回路に
関するものである。

【０００２】

【従来の技術】従来より、種々の駆動方式の液晶表示装
置等の表示装置の駆動回路が開示されている。例えば、
特開平６−２７９００号公報には、液晶表示装置の駆動
回路において、１出力期間中に１レベルの電圧を出力す
るのではなく、ある２電圧間を交互に、複数回振動する
電圧（以下、振動電圧と称する）を出力し、液晶パネル
自身が持つローパスフィルタの特性を利用して、絵素自
体に上記振動電圧の平均値である定電圧を印加する方式
が開示されている。

【０００３】上記公報の技術を用いて、多階調表示、例
えば６４階調表示を実現した場合の表示装置の駆動回路
の一例について以下に説明する。尚、本説明では、１出
力の回路構成を示すものとする。

【０００４】上記表示装置の駆動回路は、図５に示すよ
うに、サンプリングメモリ１０１、ホールドメモリ１０
２、選択制御回路１０３を有している。

【０００５】画像データＤ₀〜Ｄ₅は、サンプリングパ
ルスＴ_SMPnの立ち上がりでサンプリングメモリ１０１に
取り込まれ、出力パルスＯＥの立ち上がりでホールドメ
モリ１０２に転送される。

【０００６】ホールドメモリ１０２の各出力は、選択制
御回路１０３の入力端子ｄ₀〜ｄ₅に接続されている。
上記選択制御回路１０３には、クロックパルス状の信号
ｔ₁〜ｔ₄が入力されている。

【０００７】選択制御回路１０３からは９個の出力
Ｓ₀，Ｓ₈，Ｓ₁₆，Ｓ₂₄，Ｓ₃₂，Ｓ₄₀，Ｓ₄₈，Ｓ₅₆，Ｓ
₆₄が出力され、それぞれがアナログスイッチＡＳＷ₀，
ＡＳＷ₈，ＡＳＷ₁₆，ＡＳＷ₂₄，ＡＳＷ₃₂，ＡＳＷ₄₀，
ＡＳＷ₄₈，ＡＳＷ₅₆，ＡＳＷ₆₄の制御信号となってい
る。また、各アナログスイッチの入力端子には、互いに
異なったレベルの９個の電圧Ｖ₀，Ｖ₈，Ｖ₁₆，Ｖ₂₄，
Ｖ₃₂，Ｖ₄₀，Ｖ₄₈，Ｖ₅₆，Ｖ₆₄が外部から供給されてい
る。

【０００８】上記選択制御回路１０３における入出力関
係について図６を参照しながら以下に説明する。尚、図
６において、空白の部分は“０”であることを示す。

【０００９】上記選択制御回路１０３は、画像信号デー
タの値（以下、階調値と称する）が「１」（D5=0,D4=0,
D3=0,D2=0,D1=0,D0=0 ）の時に、出力Ｓ₀を選択し、ア
ナログスイッチＡＳＷ₀をＯＮする。従って、ソースラ
インには電圧Ｖ₀が出力される。

【００１０】同様に、階調値が「５７」（D5=1,D4=1,D3
=1,D2=0,D1=0,D0=0 ）の時には、出力Ｓ₅₆を選択し、ア
ナログスイッチＡＳＷ₅₆をＯＮする。従って、ソースラ
インには電圧Ｖ₅₆が出力される。

【００１１】また、選択制御回路１０３は、階調値が
「２」（D5=0,D4=0,D3=0,D2=0,D1=0,D0=1 ）の時に、出
力Ｓ₀には信号ｔ₁がそのまま出力され、出力Ｓ₈には
信号ｔ₁バー、即ち上記信号ｔ₁の反転信号を出力す
る。例えば、信号ｔ₁が“１”の時には、アナログスイ
ッチＡＳＷ₀をＯＮしてソースラインに電圧Ｖ₀が出力
され、信号ｔ₁が“０”の時には、信号ｔ₁バーが
“１”であるからアナログスイッチＡＳＷ₈をＯＮして
ソースラインに電圧Ｖ₈が出力される。

【００１２】ここで、上記選択制御回路１０３に入力さ
れる信号ｔ₁〜ｔ₄の信号波形について図７を参照しな
がら以下に説明する。

【００１３】図７では、信号ｔ₁は、“１”期間が７に
対し“０”期間が１、信号ｔ₂は、“１”期間が６に対
し“０”期間が２、信号ｔ₃は、“１”期間が５に対し
“０”期間が３、信号ｔ₄は、“１”期間が４に対し
“０”期間が４であることを示している。

【００１４】従って、上述した階調値「２」の場合、ソ
ースラインには、電圧Ｖ₀と電圧Ｖ₈とが７：１の割合
で印加されることになる。

【００１５】同様に、階調値が「６１」（D5=1,D4=1,D3
=1,D2=1,D1=0,D0=0 ）の時には、アナログスイッチＡＳ
Ｗ₅₆とＡＳＷ₆₄とを交互にＯＮし、電圧Ｖ₅₆と電圧６４
との間を４：４の割合で振動する電圧がソースラインに
印加されることになる。

【００１６】また、上述した多階調表示を実現した場合
の表示装置の駆動回路の他の例について以下に説明す
る。この場合の表示装置の駆動回路としては、高低２つ
の電圧レベルと複数のデジタル階調振動信号の入力だけ
で多階調表示を実現する２値多階調表示駆動回路があ
る。この２値多階調表示駆動回路においては、従来のデ
ジタルドライバ方式とは異なり、外部に別に設けた基準
電源とそれに付随するアナログスイッチを必要としな
い。

【００１７】また、この２値多階調表示駆動回路におい
ても、上述した表示装置の駆動回路と同様に、基本原理
としてＴＦＴ液晶パネル自身のローパスフィルタ特性を
利用している。

【００１８】即ち、上記２値多階調表示駆動回路では、
図８に示すように、高電圧ＶＳＨと低電圧ＶＳＬとの間
を、周期Ｔで振幅する信号を液晶パネルのソースライン
に出力するようになっている。上記信号のデューティ比
（ＶＳＨ出力時間：ＶＳＬ出力時間）は、ｍ：ｎであ
る。該出力の周期Ｔを上記ローパスフィルタ特性によっ
て十分平均化できるような周期に設定することで、ＴＦ
Ｔ液晶パネルの絵素に平均電圧が充電される。

【００１９】上記２値多階調表示駆動回路として、例え
ば図９に示すように、サンプリングフリップフロップ２
０１、ホールドフリップフロップ２０２、デコーダ２０
３、ＡＮＤ回路２０４・２０５、及びＯＲ回路２０６を
有する構成の表示装置の駆動回路がある。

【００２０】上記構成の２値多階調表示駆動回路では、
デューティ比が１：２（ｍ：ｎ）の信号ＴＭ１がＡＮＤ
回路２０４に入力されると共に、デューティ比が２：１
（ｍ：ｎ）の信号ＴＭ２がＡＮＤ回路２０５に入力さ
れ、サンプリングフリップフロップ２０１に入力される
映像データＤ０，Ｄ１がそれぞれ“０”，“０”であれ
ば、デコーダ２０３の出力Ｙ０が“１”となり、他の出
力Ｙ１〜Ｙ３はすべて“０”となる。従って、ＯＲ回路
２０６の入力はすべて“０”となるので、その出力は図
１０（ａ）に示すような波形（ＶＳＬ）となる。

【００２１】また、サンプリングフリップフロップ２０
１に入力される映像データＤ０，Ｄ１が、それぞれ
“０”，“１”であれば、デコーダ２０３の出力Ｙ１が
“１”となり、他の出力Ｙ０，Ｙ２及びＹ３は“０”と
なる。従って、ＯＲ回路２０６の出力は、図１０（ｂ）
に示すように、信号ＴＭ１のデューティ比が１：２
（ｍ：ｎ）と同じデューティ比でＶＳＨとＶＳＬとの間
を振動するパルス波形となる。

【００２２】また、サンプリングフリップフロップ２０
１に入力される映像データＤ０，Ｄ１が、それぞれ
“１”，“０”であれば、デコーダ２０３の出力Ｙ２が
“１”となり、他の出力Ｙ０，Ｙ１及びＹ３は“０”と
なる。従って、ＯＲ回路２０６の出力は、図１０（ｃ）
に示すように、信号ＴＭ２のデューティ比が２：１
（ｍ：ｎ）と同じデューティ比でＶＳＨとＶＳＬとの間
を振動するパルス波形となる。

【００２３】また、サンプリングフリップフロップ２０
１に入力される映像データＤ０，Ｄ１が、それぞれ
“１”，“１”であれば、デコーダ２０３の出力Ｙ３が
“１”となり、他の出力Ｙ０，Ｙ１及びＹ２は“０”と
なる。従って、ＯＲ回路２０６の出力は、図１０（ｄ）
に示すような波形（ＶＳＨ）となる。

【００２４】

【発明が解決しようとする課題】ところが、上記従来の
表示装置の駆動回路では、以下のような問題が生じる。
例えば図５に示す表示装置の駆動回路を、液晶表示装置
における駆動回路とした場合、外部から与えられるレベ
ルの異なる９個の電圧Ｖ₀，Ｖ₈，Ｖ₁₆，Ｖ₂₄，Ｖ₃₂，
Ｖ₄₀，Ｖ₄₈，Ｖ₅₆，Ｖ₆₄を供給するための基準電源は、
低インピーダンスが要求され、太いメタル配線が必要と
なる。具体的には、１０インチ以上の大画面用液晶パネ
ルでは、例えば２４０出力の駆動回路に使用されている
１本当たりの基準電源のメタル幅が４０μｍ〜６０μｍ
必要である。

【００２５】さらに、上記表示装置の駆動回路における
アナログスイッチＡＳＷ₀，ＡＳＷ₈，ＡＳＷ₁₆，ＡＳ
Ｗ₂₄，ＡＳＷ₃₂，ＡＳＷ₄₀，ＡＳＷ₄₈，ＡＳＷ₅₆，ＡＳ
Ｗ₆₄も、上記メタル配線と同様に低インピーダンスが要
求される為、１００μｍ以上のゲート幅を有する大きな
トランジスタで構成する必要がある。

【００２６】したがって、階調数の増加に伴って、基準
電源およびアナログスイッチの数が増加するだけではな
く、上記基準電源およびアナログスイッチ自身が大きく
なり、表示装置の駆動回路が非常に大きなものとなると
いう問題が生じる。

【００２７】また、図９に示すような２値多階調表示駆
動方式においては、多階調表示になるにつれてデューテ
ィ比の異なる上述した信号ＴＭ１、ＴＭ２に相当するデ
ジタル階調信号を階調数とほぼ同じだけ入力する必要が
ある為、入力端子数の増加および表示装置の駆動回路を
構成する回路数の増加を招く。したがって、駆動回路を
ＬＳＩ化した場合、チップサイズ並びに消費電力の増大
を招くことになる。

【００２８】本発明は、上記の各問題点を解決するため
になされたもので、その目的は、表示装置の駆動回路内
部で階調数に応じたパルス幅信号を生成することで、簡
単な構成で多階調表示が可能な液晶表示装置等の表示装
置の駆動回路を提供することにある。

【００２９】

【課題を解決するための手段】請求項１の表示装置の駆
動回路は、上記の課題を解決するために、映像表示のた
めの複数のデータ線を有し、これら各データ線が、映像
信号の階調数に応じた階調表示信号により駆動されるこ
とで多階調の映像表示を行う表示装置の駆動回路におい
て、上記階調表示信号が入力され、１水平期間内に、該
階調表示信号からその階調数に応じたパルス幅の２値の
パルス幅信号を生成し、該パルス幅信号を上記データ線
に、時分割出力すると共に、複数回出力するパルス幅変
調回路が上記各データ線毎に設けられていることを特徴
としている。

【００３０】上記構成によれば、パルス幅変調回路で
は、入力された階調表示信号からその階調数に応じたパ
ルス幅の２値のパルス幅信号を生成するようになってい
るので、階調表示信号に応じたパルス幅信号を、駆動回
路内で生成することができる。

【００３１】また、上記パルス幅変調回路は、各データ
線毎に設けられているので、容易にパルス幅信号を時分
割出力することができる。

【００３２】これにより、従来のように、階調数に応じ
て、外部に基準電源を複数設けることや、この基準電源
に付随するアナログスイッチを設けること、あるいは、
階調数にほぼ応じた数だけの複数のデューティ信号を用
いることなく、時分割的にパルス幅信号を階調数に応じ
て容易に出力することができる。よって、多階調表示を
容易に行うことが可能となる。

【００３３】したがって、映像信号の階調数が増加して
も、表示装置の駆動回路の回路構成を複雑化せずに済む
ので、階調数の増加に伴う回路の大型化を防止すること
ができる。

【００３４】請求項２の表示装置の駆動回路は、上記の
課題を解決するために、請求項１の構成に加えて、パル
ス幅変調回路は、映像信号を取り込むために使用される
クロック信号に基づいて、上記階調表示信号からその階
調数に応じたパルス幅の２値のパルス幅信号を生成する
ことを特徴としている。

【００３５】上記の構成によれば、請求項１の作用に加
えて、パルス幅変調回路において使用されるクロック信
号が、表示装置の駆動回路内に映像信号を取り込むため
のクロック信号であり、このクロック信号に基づいて、
階調表示信号に応じたパルス幅信号を生成するようにな
っているので、パルス幅信号は、この信号を生成するた
めの特別のクロック信号を必要としない。

【００３６】このような構成として、具体的には、以下
の請求項３の構成が考えられる。請求項３の表示装置の
駆動回路は、上記の課題を解決するために、請求項２の
構成に加えて、パルス幅変調回路は、クロック信号に基
づいて、階調表示信号の階調数分のそれぞれが異なるパ
ルス幅を有するパルス状の第１の信号群を生成すると共
に、該クロック信号のパルス数をカウントしてカウント
信号を生成する第１信号生成回路と、上記第１の信号群
と階調表示信号とに基づいて第２の信号を生成すると共
に、上記カウント信号と上記第２の信号とに基づいて、
階調表示信号に応じたパルス幅の異なる２値のパルス幅
信号を生成するパルス幅信号生成回路とを含むことを特
徴としている。

【００３７】上記の構成によれば、パルス幅信号を生成
するために、外部からの階調表示信号に応じたクロック
信号等の特別な信号を必要としないので、表示装置の駆
動回路の回路構成を簡素化することができる。

【００３８】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図４に基づいて説明すれば、以下の通りであ
る。尚、本実施の形態では、表示装置の駆動回路として
液晶表示装置を用いた液晶駆動回路について説明する。

【００３９】本実施の形態に係る液晶駆動回路は、図１
に示すように、シフトレジスタ１を有すると共に、液晶
表示パネル（図示せず）のソースラインＯｎ（ｎ＝１，
２，・・・）の数に応じて設けられたサンプリングメモ
リ回路２、ホールドメモリ回路３、パルス幅変調回路
４、バッファ回路５を有している。

【００４０】シフトレジスタ１は、複数のサンプリング
メモリ回路２が接続されており、外部から入力されるク
ロック信号に基づいて上記サンプリングメモリ回路２…
の何れか１つに映像信号に応じた階調表示データ（階調
表示信号）を取り込ませるためのタイミング信号を発生
する回路である。

【００４１】サンプリングメモリ回路２は、上述したタ
イミング信号に基づいて、外部から入力されたｎビット
（ここでは、３ビットとする）の階調表示データ（Ｄ２
〜Ｄ０）を順次取り込む、所謂サンプリングする回路で
ある。

【００４２】ホールドメモリ回路３は、ホールド信号Ｌ
Ｓが入力されるようになっており、上記サンプリングメ
モリ回路２でサンプリングされた階調表示データをホー
ルドするための回路であり、上記ホールド信号ＬＳの立
ち上がりで上記階調表示データをサンプリングメモリ回
路２から該ホールドメモリ回路３に転送するようになっ
ている。

【００４３】パルス幅変調回路４は、上記シフトレジス
タ１に入力されるクロック信号と、ホールドメモリ回路
３に入力されるホールド信号ＬＳと、ホールドメモリ回
路３からの階調表示データとが入力され、これらの信号
に基づいて映像信号の階調表示データに応じたパルス幅
を有する２値の信号（パルス幅信号）を作成するための
回路である。尚、このパルス幅変調回路４の詳細は後述
する。

【００４４】バッファ回路５は、上記パルス幅変調回路
４にて作成されたパルス幅信号を、電圧増幅してソース
ラインＯｎ（ｎ＝１，２，…）に出力する回路である。

【００４５】ここで、上記パルス幅変調回路４につい
て、図２を参照しながら以下に説明する。尚、本説明で
は、上述した階調表示データが３ビットであるので、階
調数は２³＝８となり、８階調表示の場合について行
う。しかしながら、以下に説明することは、８階調表示
に限定するものではなく、他の階調数の表示の場合であ
っても同様に適用することができる。

【００４６】上記パルス幅変調回路４は、図２に示すよ
うに、第１信号生成回路としてのアップカウンタ回路６
と、パルス幅信号生成回路としての比較回路７およびＲ
−Ｓフリップフロップ回路８とを有している。

【００４７】上記アップカウンタ回路６は、階調表示デ
ータのビット数に応じた３つの遅延式Ｔ型フリップフロ
ップ９…と、１つのＯＲ回路１０とからなり、上記遅延
式Ｔ型フリップフロップ９に入力されるクロック信号に
よって順次計数動作を行う回路である。

【００４８】上記遅延式Ｔ型フリップフロップ９は、シ
フトレジスタ１に入力されるクロック信号と同じクロッ
ク信号が入力されるＣＫ端子と、ホールドメモリ回路３
に入力されるホールド信号と同じホールド信号ＬＳがリ
セット信号として入力されるＲ端子と、プリセット信号
を入力するＳ端子（図示せず）と、出力端子θ・θバー
とを有している。尚、出力端子θバーは、出力端子θか
ら出力される信号の反転信号を出力する端子である。

【００４９】上記３つの遅延式Ｔ型フリップフロップ９
の各出力端子θから出力される第１の信号群としての信
号θ１，θ２，θ３（図３参照）は、ＯＲ回路１０に出
力されると共に、比較回路７に出力されるようになって
いる。一方、各出力端子θバーから出力される信号は、
それぞれの遅延式Ｔ型フリップフロップ９のＤ端子に入
力されると共に、１段目および２段目の遅延式Ｔ型フリ
ップフロップ９・９ではクロック信号として次段の遅延
式Ｔ型フリップフロップ９のＣＫ端子に入力されるよう
になっている。

【００５０】上記ＯＲ回路１０は、各遅延式Ｔ型フリッ
プフロップ９…からの信号θ１，θ２，θ３が入力さ
れ、クロック信号が８パルス（３ビットの階調表示デー
タ分）を数えた時に、カウント信号である信号ＯＲ１
を、後段のＲ−Ｓフリップフロップ回路８のセット信号
として出力するようになっている。

【００５１】つまり、上記構成のアップカウンタ回路６
は、階調表示データのビット数分設けられ、シフトレジ
スタ１に入力されるクロック信号と同じクロック信号
と、ホールドメモリ回路３に入力されるホールド信号Ｌ
Ｓとが入力された３つの遅延式Ｔ型フリップフロップ９
…から、ＯＲ回路１０に、図３に示すような波形の信号
θ１，θ２，θ３を出力することで、入力されたクロッ
ク信号のパルス数をカウントするようになっている。

【００５２】ここで、上記クロック信号、ホールド信号
ＬＳ、遅延式Ｔ型フリップフロップ９の端子θからの信
号について、図３を参照しながら以下に説明する。尚、
各信号は、“１”、“０”の２レベルの２値信号として
説明する。

【００５３】クロック信号は、パルスの１周期が１階調
に対応するパルス状の信号が用いられている。したがっ
て、上記アップカウンタ回路６にてクロック信号のパル
ス数をカウントすることで、階調数をカウントすること
になる。

【００５４】ホールド信号ＬＳは、水平期間の開始直前
で“１”となり、水平期間が開始されると次の水平期間
が開始されるまで“０”が保持されたパルス状の信号と
なっている。つまり、ホールド信号ＬＳが立ち上がるこ
とで、サンプリングメモリ回路２に蓄えられた階調表示
データが、１水平期間毎にホールドメモリ回路３に取り
込まれる。

【００５５】初段の遅延式Ｔ型フリップフロップ９の端
子θから出力される信号θ１は、“０”と“１”とがク
ロック信号のパルスの１周期毎に反転するパルス状の信
号となっている。つまり、信号θ１は、１水平期間の最
初のパルスの１周期が“０”の信号となり、次の周期
が、“１”の信号となっている。

【００５６】また、次段の遅延式Ｔ型フリップフロップ
９の端子θから出力される信号θ２は、“０”と“１”
とがクロック信号のパルスが２周期毎に反転するパルス
状の信号となっている。この場合も、水平期間の最初は
“０”である。

【００５７】さらに、最終段の遅延式Ｔ型フリップフロ
ップ９の端子θから出力される信号θ３は、“０”と
“１”とがクロック信号のパルスが４周期毎に反転する
パルス状の信号となっている。この場合も、水平期間の
最初は“０”である。

【００５８】また、アップカウンタ回路６からのカウン
ト信号である信号ＯＲ１は、水平期間の最初であるクロ
ック信号のパルスの１周期目が“０”であり、クロック
信号のパルスの２周期目から８周期目までが“１”で保
持されたパルス状の信号である。つまり、信号ＯＲ１に
よって、３ビットの階調表示データ分が全て出力された
か否かが分かるようになっている。

【００５９】また、比較回路７は、図２に示すように、
階調表示データのビット数と等しい３つのExclusive-OR
ゲート( 以下、ＥＸ−ＯＲ回路と称する）１１…と、１
つのＯＲ回路１２とを有している。

【００６０】上記各ＥＸ−ＯＲ回路１１には、それぞれ
上述のアップカウンタ回路６の遅延式Ｔ型フリップフロ
ップ９…からの信号θ１，θ２，θ３が入力されると共
に、図１に示すホールドメモリ回路３からの階調表示デ
ータの各ビットの出力信号Ｄ０，Ｄ１，Ｄ２が入力され
るようになっている。

【００６１】また、上記ＥＸ−ＯＲ回路１１は、入力さ
れる２つの信号が同じであれば“０”となりローレベル
の信号をＯＲ回路１０に出力し、２つの信号が異なれば
“１”となりハイレベルの信号をＯＲ回路１０に出力す
るようになっている。

【００６２】そして、ＯＲ回路１０では、ＥＸ−ＯＲ回
路１１からの信号が入力され、後段のＲ−Ｓフリップフ
ロップ回路８に入力される第２の信号であるリセット信
号を出力するようになっている。

【００６３】つまり、上記比較回路７は、ホールドメモ
リ回路３からの出力信号のデータとアップカウンタ回路
６からのデータとを比較することで、階調表示データに
応じてＲ−Ｓフリップフロップ回路８をリセットするよ
うになっている。

【００６４】Ｒ−Ｓフリップフロップ回路８では、上述
したように、アップカウンタ回路６からの信号ＯＲ１を
セット信号として入力され、比較回路７からの信号をリ
セット信号として入力され、階調表示データに応じたパ
ルス幅のパルス幅信号を出力するようになっている。

【００６５】上記Ｒ−Ｓフリップフロップ回路８からの
パルス幅信号は、バッファ回路５に入力されて電圧増幅
され、液晶表示パネル（図示せず）のソースラインＯｎ
（ｎ＝１，２，・・・）に出力されるようになってい
る。

【００６６】上記パルス幅信号は、階調表示データの階
調数、即ちクロック信号のパルス数（ここでは、８パル
ス分）を１出力期間として、この１出力期間内に、
“１”の期間がどれだけの割合であるかによって、階調
数毎に異なるパルス幅の信号となっている。したがっ
て、１水平期間内には、出力期間が複数存在しているの
で、パルス幅変調回路４から出力されるパルス幅信号
は、１水平期間内に複数回出力されることになる。

【００６７】しかも、パルス幅変調回路４は、データ線
であるソースラインＯｎ（ｎ＝１，２，・・・）毎に設
けられているので、１つのパルス幅変調回路４からパル
ス幅信号を容易に時分割的にソースラインＯｎ（ｎ＝
１，２，・・・）に出力することができる。

【００６８】ここで、上述したＲ−Ｓフリップフロップ
回路８から出力されるパルス幅信号について、図３およ
び図４を参照しながら説明する。

【００６９】映像信号に基づいた階調表示データは、階
調１の場合、『Ｄ２＝０，Ｄ１＝０，Ｄ０＝０』、階調
２の場合、『Ｄ２＝０，Ｄ１＝０，Ｄ０＝１』、階調３
の場合、『Ｄ２＝０，Ｄ１＝１，Ｄ０＝０』、階調４の
場合、『Ｄ２＝０，Ｄ１＝１，Ｄ０＝１』、階調５の場
合、『Ｄ２＝１，Ｄ１＝０，Ｄ０＝０』、階調６の場
合、『Ｄ２＝１，Ｄ１＝０，Ｄ０＝１』、階調７の場
合、『Ｄ２＝１，Ｄ１＝１，Ｄ０＝０』、階調８の場
合、『Ｄ２＝１，Ｄ１＝１，Ｄ０＝１』、上記のような
３ビットのデータとなっている。

【００７０】従って、上述した３ビットの階調表示デー
タと、アップカウンタ回路６からの信号ＯＲ１と、遅延
式Ｔ型フリップフロップ９からの信号θ１，θ２，θ３
とに基づいて、各階調のパルス幅信号が、各階調毎に生
成される。

【００７１】つまり、階調１のパルス幅信号は、１出力
期間に対して、“１”の期間がクロック信号のパルスの
１周期分のパルス状の出力信号、即ち“１”の期間：１
出力期間＝１：８の出力信号となる。

【００７２】同様に、階調２のパルス幅信号は、“１”
の期間：１出力期間＝２：８の出力信号となる。

【００７３】また、階調３のパルス幅信号は、“１”の
期間：１出力期間＝３：８の出力信号となる。

【００７４】さらに、図４を参照して階調４および階調
５のパルス幅信号について説明すると、以下のようにな
る。尚、図４では、１水平期間を明確にするために、１
水平期間毎に順次ＯＮ・ＯＦＦ駆動する液晶表示パネル
（図示せず）の走査線側のタイミング信号Ｇｊ，Ｇｊ１
を併記している。

【００７５】階調４のパルス幅信号は、“１”の期間：
１出力期間＝４：８の出力信号となる。

【００７６】また、階調５のパルス幅信号は、“１”の
期間：１出力期間＝５：８の出力信号となる。

【００７７】同様にして、階調６〜階調８についても説
明することができる。これらのパルス幅信号と、表示階
調数と、階調表示データとの関係を表１に示す。

【００７８】

【表１】

【００７９】以上のように、上記構成の表示装置の駆動
回路にて生成されたパルス幅信号は、液晶表示パネルに
転送することで、液晶表示パネル自身が有しているロー
パスフィルタ特性によってＤＣ電圧に平均化されて、所
望の階調電圧を得ることができる。

【００８０】しかも、上記の表示装置の駆動回路では、
入力される階調表示データに応じて、駆動回路内部で、
該階調表示データに応じたパルス幅信号を生成すること
ができる。

【００８１】つまり、上記構成の表示装置の駆動回路に
よれば、階調数に関わらず、表示装置のデータ線を駆動
するためのパルス幅信号を、外部の基準電源とそれに付
随するアナログスイッチや複数のデューティ信号を用い
ることなく、時分割的に生成することができるので、多
階調表示を容易に行うことができる。

【００８２】このように、本発明の表示装置の駆動回路
によれば、従来必要であった外部の基準電源とそれに付
随するアナログスイッチとが不要であるので、これらに
関連する問題点、即ち階調数が増加するに伴って装置が
大型化するという問題を解消することができる。

【００８３】また、本発明の表示装置の駆動回路によれ
ば、パルス幅信号が、表示装置の駆動回路内部で、複数
のデューティ信号を用いることなく、時分割的に生成す
ることができるので、上記デューティ信号を用いること
により生じる問題点、即ち階調数が増加するに伴って入
力端子数の増加および表示装置の駆動回路を構成する回
路数の増加を招き、駆動回路をＬＳＩ化した場合、チッ
プサイズ並びに消費電力の増大を招くという問題点を解
消することができる。

【００８４】さらに、パルス幅変調回路４内で使用され
るクロック信号およびホールド信号ＬＳは、パルス幅信
号の生成のための特別の信号ではなく、シフトレジスタ
１やホールドメモリ回路３で使用される信号を使用して
いるので、表示装置の駆動回路の回路構成を簡素にする
ことができる。

【００８５】以上のように、本発明の表示装置の駆動回
路は、簡素な回路構成で、多階調表示を容易に実現する
ことができるので、多階調表示を行う表示装置の駆動回
路に適し、特に、多階調表示の為に表示パネル自身が複
雑な回路になっているアクティブマトリクス型の液晶表
示装置の駆動回路に好適に用いることができる。

【００８６】

【発明の効果】請求項１の発明の表示装置の駆動回路
は、以上のように、映像表示のための複数のデータ線を
有し、これら各データ線が、映像信号の階調数に応じた
階調表示信号により駆動されることで多階調の映像表示
を行う表示装置の駆動回路において、上記階調表示信号
が入力され、１水平期間内に、該階調表示信号からその
階調数に応じたパルス幅の２値のパルス幅信号を生成
し、該パルス幅信号を上記データ線に、時分割出力する
と共に、複数回出力するパルス幅変調回路が上記各デー
タ線毎に設けられている構成である。

【００８７】それゆえ、従来のように、階調数に応じ
て、外部に基準電源を複数設けることや、この基準電源
に付随するアナログスイッチを設けること、あるいは、
階調数にほぼ応じた数だけの複数のデューティ信号を用
いることなく、時分割的にパルス幅信号を階調数に応じ
て出力することができる。よって、多階調表示を容易に
行うことができる。

【００８８】これにより、映像信号の階調数が増加して
も、表示装置の駆動回路の回路構成を複雑化せずに済む
ので、階調数の増加に伴う回路の大型化を防止すること
ができるという効果を奏する。

【００８９】請求項２の発明の表示装置の駆動回路は、
以上のように、請求項１の構成に加えて、パルス幅変調
回路は、映像信号を取り込むために使用されるクロック
信号に基づいて、上記階調表示信号からその階調数に応
じたパルス幅の２値のパルス幅信号を生成する構成であ
る。

【００９０】それゆえ、請求項１の構成による効果に加
えて、パルス幅変調回路において使用されるクロック信
号が、表示装置の駆動回路内に映像信号を取り込むため
のクロック信号であり、このクロック信号に基づいて、
階調表示信号に応じたパルス幅信号を生成するようにな
っているので、パルス幅信号は、この信号を生成するた
めの特別のクロック信号を必要としなくなる。

【００９１】それゆえ、外部からの階調表示信号に応じ
たクロック信号等の特別な信号を必要としないので、表
示装置の駆動回路の回路構成を簡素化することができる
という効果を奏する。

【００９２】請求項３の発明の表示装置の駆動回路は、
以上のように、請求項２の構成に加えて、パルス幅変調
回路は、クロック信号に基づいて、階調表示信号の階調
数分のそれぞれが異なるパルス幅を有するパルス状の第
１の信号群を生成すると共に、該クロック信号のパルス
数をカウントしてカウント信号を生成する第１信号生成
回路と、上記第１の信号群と階調表示信号とに基づいて
第２の信号を生成すると共に、上記カウント信号と上記
第２の信号とに基づいて、階調表示信号に応じたパルス
幅の異なる２値のパルス幅信号を生成するパルス幅信号
生成回路とを含む構成である。

【００９３】それゆえ、外部からの階調表示信号に応じ
たクロック信号等の特別な信号を必要としないので、表
示装置の駆動回路の回路構成を簡略化することができる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態の液晶駆動回路の概略ブ
ロック図である。

【図２】図１に示す液晶駆動回路に備えられたパルス幅
変調回路の概略ブロック図である。

【図３】図２に示すパルス幅変調回路における各信号の
波形図である。

【図４】図２に示すパルス幅変調回路における各信号の
波形図である。

【図５】従来の表示装置の駆動回路の概略ブロック図で
ある。

【図６】画像の入出力関係を示す説明図である。

【図７】図６に示す信号のパルスクロック状の波形図で
ある。

【図８】従来の２値多階調表示駆動回路によるデューテ
ィ信号の波形図である。

【図９】従来の２値多階調表示駆動回路の概略ブロック
図である。

【図１０】図９に示す２値多階調表示駆動回路の出力信
号の波形図である。

【符号の説明】４パルス幅変調回路６アップカウンタ回路（第１信号生成回路）７比較回路（パルス幅信号生成回路）８Ｒ−Ｓフリップフロップ回路（パルス幅信号生成
回路）

Claims

【特許請求の範囲】

【請求項１】映像表示のための複数のデータ線を有し、
これら各データ線が、映像信号の階調数に応じた階調表
示信号により駆動されることで多階調の映像表示を行う
表示装置の駆動回路において、上記階調表示信号が入力され、１水平期間内に、該階調
表示信号からその階調数に応じたパルス幅の２値のパル
ス幅信号を生成し、該パルス幅信号を上記データ線に、
時分割出力すると共に、複数回出力するパルス幅変調回
路が上記各データ線毎に設けられていることを特徴とす
る表示装置の駆動回路。
【請求項２】上記パルス幅変調回路は、映像信号を取り
込むために使用されるクロック信号に基づいて、上記階
調表示信号からその階調数に応じたパルス幅の２値のパ
ルス幅信号を生成することを特徴とする請求項１記載の
表示装置の駆動回路。
【請求項３】上記パルス幅変調回路は、上記クロック信号に基づいて、階調表示信号の階調数分
のそれぞれが異なるパルス幅を有するパルス状の第１の
信号群を生成すると共に、該クロック信号のパルス数を
カウントしてカウント信号を生成する第１信号生成回路
と、上記第１の信号群と階調表示信号とに基づいて第２の信
号を生成すると共に、上記カウント信号と上記第２の信
号とに基づいて、階調表示信号に応じたパルス幅の２値
のパルス幅信号を生成するパルス幅信号生成回路とを含
むことを特徴とする請求項２記載の表示装置の駆動回
路。