JPH10161592A - 液晶表示装置の駆動装置 - Google Patents
液晶表示装置の駆動装置Info
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- JPH10161592A JPH10161592A JP31026396A JP31026396A JPH10161592A JP H10161592 A JPH10161592 A JP H10161592A JP 31026396 A JP31026396 A JP 31026396A JP 31026396 A JP31026396 A JP 31026396A JP H10161592 A JPH10161592 A JP H10161592A
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Abstract
(57)【要約】 (修正有)
【課題】 高周波で動作されることにより発生する問題
点を解決し、メイン駆動周波数を減少させた液晶表示装
置のデータドライバを提供する。 【解決手段】 ラッチクロック信号を出力し、第1クロ
ック信号に相応するスタート信号を受信するためのm
(整数)-ビットレジスタ回路21と、それぞれn(整
数)-ビットデータを有する全ての映像信号を同時に受
信し、ソース映像信号に当たる少なくとも2セットの3
種の映像信号をラッチし出力するデータラッチ回路2
2,23と、第3信号発生回路のロード信号に基づいて
映像信号を貯蔵及び出力し、前記レジスタのラッチクロ
ック信号に相応する前記データラッチ回路の映像信号を
ラッチするラインラッチ回路25と、ラインラッチの映
像信号をアナログ信号に変換するD/A変換回路27
と、D/A変換回路からアナログ信号を出力させるデー
タ出力回路29とを備えた単一集積回路と;で構成され
ることを特徴とする。
点を解決し、メイン駆動周波数を減少させた液晶表示装
置のデータドライバを提供する。 【解決手段】 ラッチクロック信号を出力し、第1クロ
ック信号に相応するスタート信号を受信するためのm
(整数)-ビットレジスタ回路21と、それぞれn(整
数)-ビットデータを有する全ての映像信号を同時に受
信し、ソース映像信号に当たる少なくとも2セットの3
種の映像信号をラッチし出力するデータラッチ回路2
2,23と、第3信号発生回路のロード信号に基づいて
映像信号を貯蔵及び出力し、前記レジスタのラッチクロ
ック信号に相応する前記データラッチ回路の映像信号を
ラッチするラインラッチ回路25と、ラインラッチの映
像信号をアナログ信号に変換するD/A変換回路27
と、D/A変換回路からアナログ信号を出力させるデー
タ出力回路29とを備えた単一集積回路と;で構成され
ることを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、液晶表示装置の駆
動装置に関するもので、特に液晶表示装置のデータドラ
イバに関するものである。
動装置に関するもので、特に液晶表示装置のデータドラ
イバに関するものである。
【0002】
【従来の技術】一般的なアクティブマトリックス型(Ac
tive Matrix)液晶表示装置は、図1に示すように、ゲ
ートライン(G1〜Gn)及びデータライン(D1〜D
n)と、各画素をスイッチングする薄膜トランジスタ
と、画素電極とが配列されている下板と、色相を示すた
めのカラーフィルタ及び共通電極で構成される上板と、
そして前記2枚の上下板の間に埋められている液晶で構
成される液晶パネル1と、前記液晶パネル1の各ゲート
ライン(G1〜Gn)に駆動信号を順次に印加するゲー
トドライバ2と、前記液晶パネル1の各データライン
(D1〜Dn)に映像データを印加するデータドライバ
3とを備える。
tive Matrix)液晶表示装置は、図1に示すように、ゲ
ートライン(G1〜Gn)及びデータライン(D1〜D
n)と、各画素をスイッチングする薄膜トランジスタ
と、画素電極とが配列されている下板と、色相を示すた
めのカラーフィルタ及び共通電極で構成される上板と、
そして前記2枚の上下板の間に埋められている液晶で構
成される液晶パネル1と、前記液晶パネル1の各ゲート
ライン(G1〜Gn)に駆動信号を順次に印加するゲー
トドライバ2と、前記液晶パネル1の各データライン
(D1〜Dn)に映像データを印加するデータドライバ
3とを備える。
【0003】このように構成された一般的な液晶表示装
置において、最近は液晶パネル1の大型化、高解像度化
が指向されている。このように、大型化、高解像度化さ
れていくと、液晶表示装置を駆動するために各ドライバ
2、3の駆動周波数が高くなるが、このような高周波で
直接駆動可能なドライバICの開発は難しい。又、直接
可能なドライバICが開発されても、高周波EMIの問
題のため、直接駆動が不可能である。
置において、最近は液晶パネル1の大型化、高解像度化
が指向されている。このように、大型化、高解像度化さ
れていくと、液晶表示装置を駆動するために各ドライバ
2、3の駆動周波数が高くなるが、このような高周波で
直接駆動可能なドライバICの開発は難しい。又、直接
可能なドライバICが開発されても、高周波EMIの問
題のため、直接駆動が不可能である。
【0004】よって、図2に示すように、奇数ラインと
偶数ラインとに分離して液晶パネル1の両側にデータド
ライバ3a,3bを形成し、駆動周波数を半減させたこ
とがあった。しかし、図2のような液晶表示装置におい
ては、ドライバが両側に形成されるため、液晶表示装置
全体で実際に映像をディスプレイする液晶パネルの占め
る面積が相対的に狭くなり、これにより、大型画面を得
るには限界があった。
偶数ラインとに分離して液晶パネル1の両側にデータド
ライバ3a,3bを形成し、駆動周波数を半減させたこ
とがあった。しかし、図2のような液晶表示装置におい
ては、ドライバが両側に形成されるため、液晶表示装置
全体で実際に映像をディスプレイする液晶パネルの占め
る面積が相対的に狭くなり、これにより、大型画面を得
るには限界があった。
【0005】上述した従来の液晶表示装置の図1のデー
タドライバ3を添付図面に基づき説明する。
タドライバ3を添付図面に基づき説明する。
【0006】図3は、従来の液晶表示装置のデータドラ
イバの構成ブロック図である。
イバの構成ブロック図である。
【0007】従来の液晶表示装置のデータドライバは、
ソーススタートパルス(SSP)をソースパルスクロック
(SCL)によりシフトさせてラッチクロックを出力させ
るmビットシフトレジスタ11と、ソースクロック(SC
L)によりディスプレイデータの3種(DA(n), DB(n), D
C(n))をラッチ(Latch)させて出力するデータラッチ
部12と、反転(Inversion)のために外部のPOL信
号により水平区間ごとに極性を切り換えるライン変換ロ
ジック(Line Conversion Logic)14と、前記シフト
レジスタ11から出力されたラッチクロックにより前記
データラッチ部12から出力された一水平ラインの全て
のディスプレイデータを外部のロード(LOAD)信号及び
前記ライン変換ロジック14の出力によりライン別にラ
ッチさせ貯蔵する3mxnビットの2ラインラッチ部1
3と、前記ラインラッチ部12から出力されたデータを
液晶に印加するアナログ信号に変換するために外部基準
電圧により形成された2n個のレベルのうちの1つの電
圧を選択して出力するD/A変換器15と、前記D/A
変換器15から出力される信号を充分な駆動能力と出力
電圧偏差の少ない安定された電圧に増幅して液晶に印加
するデータ出力回路16とを備える。
ソーススタートパルス(SSP)をソースパルスクロック
(SCL)によりシフトさせてラッチクロックを出力させ
るmビットシフトレジスタ11と、ソースクロック(SC
L)によりディスプレイデータの3種(DA(n), DB(n), D
C(n))をラッチ(Latch)させて出力するデータラッチ
部12と、反転(Inversion)のために外部のPOL信
号により水平区間ごとに極性を切り換えるライン変換ロ
ジック(Line Conversion Logic)14と、前記シフト
レジスタ11から出力されたラッチクロックにより前記
データラッチ部12から出力された一水平ラインの全て
のディスプレイデータを外部のロード(LOAD)信号及び
前記ライン変換ロジック14の出力によりライン別にラ
ッチさせ貯蔵する3mxnビットの2ラインラッチ部1
3と、前記ラインラッチ部12から出力されたデータを
液晶に印加するアナログ信号に変換するために外部基準
電圧により形成された2n個のレベルのうちの1つの電
圧を選択して出力するD/A変換器15と、前記D/A
変換器15から出力される信号を充分な駆動能力と出力
電圧偏差の少ない安定された電圧に増幅して液晶に印加
するデータ出力回路16とを備える。
【0008】このように構成された従来のデータドライ
バの動作について説明する。
バの動作について説明する。
【0009】図4は、従来のデータドライバの動作タイ
ミング図である。
ミング図である。
【0010】まず、シフトレジスタ11は、ソースクロ
ック(SCL)とソーススタートパルス(SSP)を入力して
m個のラッチクロック(SR01, SR02, SR03,・・・, SR0
m)(m=64)を順次にラインラッチ部13へ出力する。
ソースクロック(SCL)は、XGAで約65MHzの周
波数を有するクロック信号である。
ック(SCL)とソーススタートパルス(SSP)を入力して
m個のラッチクロック(SR01, SR02, SR03,・・・, SR0
m)(m=64)を順次にラインラッチ部13へ出力する。
ソースクロック(SCL)は、XGAで約65MHzの周
波数を有するクロック信号である。
【0011】そして、データラッチ部12は、nビット
ディスプレイデータの3種(DA(n),DB(n), DC(n))を前
記ソースクロック(SCL)の下降エッジにラッチさせて
ラインラッチ部13へ出力する。したがって、ラインラ
ッチ部13は、前記ソースクロックの下降エッジにラッ
チされたnビットディスプレイデータを前記シフトレジ
スタ11から出力されたラッチクロック(SR01, SR02,
SR03,・・・, SR0m)により3mxnビットの1番目のラ
インラッチ部13aにラッチさせる。一ラインデータは
一水平ラインのディスプレイデータを貯蔵した後に外部
のロード(LOAD)信号により一度に2番目のラインラッ
チ部13bへ貯蔵される。同時に次のラインデータはシ
フトレジスタ11から出力されたラッチクロック(SR0
1, SR02,SR03,・・・, SR0m)により1番目のラインラッ
チ部にラッチされる。このような動作は繰り返し行われ
る。
ディスプレイデータの3種(DA(n),DB(n), DC(n))を前
記ソースクロック(SCL)の下降エッジにラッチさせて
ラインラッチ部13へ出力する。したがって、ラインラ
ッチ部13は、前記ソースクロックの下降エッジにラッ
チされたnビットディスプレイデータを前記シフトレジ
スタ11から出力されたラッチクロック(SR01, SR02,
SR03,・・・, SR0m)により3mxnビットの1番目のラ
インラッチ部13aにラッチさせる。一ラインデータは
一水平ラインのディスプレイデータを貯蔵した後に外部
のロード(LOAD)信号により一度に2番目のラインラッ
チ部13bへ貯蔵される。同時に次のラインデータはシ
フトレジスタ11から出力されたラッチクロック(SR0
1, SR02,SR03,・・・, SR0m)により1番目のラインラッ
チ部にラッチされる。このような動作は繰り返し行われ
る。
【0012】このようにラインラッチ部13により貯蔵
されたラインデータはD/A変換器15へ出力される。
されたラインデータはD/A変換器15へ出力される。
【0013】D/A変換器15は、内部のデータで外部
基準電圧(VREF)により形成された2n個のレベル
のうちの前記ラインラッチ部13から入力されたライン
データに相応する1つの電圧を選択して出力する。この
際、外部のPOL信号によりライン変換ロジック14は
ラインごとの極性を転換して反転を容易にする。
基準電圧(VREF)により形成された2n個のレベル
のうちの前記ラインラッチ部13から入力されたライン
データに相応する1つの電圧を選択して出力する。この
際、外部のPOL信号によりライン変換ロジック14は
ラインごとの極性を転換して反転を容易にする。
【0014】前記D/A変換器15から選択されて出力
されたアナログ信号はデータ出力回路16により充分な
駆動能力と出力電圧偏差の少ない安定な電圧として液晶
に印加されてディスプレイされる。
されたアナログ信号はデータ出力回路16により充分な
駆動能力と出力電圧偏差の少ない安定な電圧として液晶
に印加されてディスプレイされる。
【0015】
【発明が解決しようとする課題】しかし、このような従
来のデータドライバにおいては、次のような問題点があ
った。
来のデータドライバにおいては、次のような問題点があ
った。
【0016】最近の液晶表示装置の大画面・高解像度の
傾向にしたがい、液晶ノートパーソルナルコンピュータ
ー、モニタなどの応用において、最大の難題は、解像度
に応ずる高い動作周波数の問題(XGAは65MHz、
EWSは107MHz)であり、既存のデータドライバ
ICの動作周波数は5V駆動時に55MHz(3.3V
駆動時に40MHz)であるため、直接駆動が不可能で
ある。又、直接駆動可能なドライバICが開発されると
しても、高周波EMIの問題のため、直接駆動が不可能
である。
傾向にしたがい、液晶ノートパーソルナルコンピュータ
ー、モニタなどの応用において、最大の難題は、解像度
に応ずる高い動作周波数の問題(XGAは65MHz、
EWSは107MHz)であり、既存のデータドライバ
ICの動作周波数は5V駆動時に55MHz(3.3V
駆動時に40MHz)であるため、直接駆動が不可能で
ある。又、直接駆動可能なドライバICが開発されると
しても、高周波EMIの問題のため、直接駆動が不可能
である。
【0017】一方、上記のような従来のデータドライバ
の外部にラインメモリを設け、データの2分割駆動、又
はIC別分割駆動を介して周波数を1/2に低くするこ
とはできる。しかし、この場合にはラインメモリの使用
により製品のコスト及び重量が増加する。したがって、
消費電力及び体積も増加する。
の外部にラインメモリを設け、データの2分割駆動、又
はIC別分割駆動を介して周波数を1/2に低くするこ
とはできる。しかし、この場合にはラインメモリの使用
により製品のコスト及び重量が増加する。したがって、
消費電力及び体積も増加する。
【0018】本発明は、前述した問題点を解決するため
のもので、その目的は、高周波で動作されることにより
発生する問題点を解決し、メイン駆動周波数を減少させ
た液晶表示装置のデータドライバを提供することにあ
る。
のもので、その目的は、高周波で動作されることにより
発生する問題点を解決し、メイン駆動周波数を減少させ
た液晶表示装置のデータドライバを提供することにあ
る。
【0019】
【課題を解決するための手段】このような目的を達成す
るための本発明の液晶表示装置の駆動装置は、スタート
信号を外部に出力する第1信号発生回路と;第1クロッ
ク信号を外部に出力する第2信号発生回路と;ロード信
号を外部に出力する第3信号発生回路と;周波数を有す
るソース映像信号を外部に出力させるための発生手段
と;そしてラッチクロック信号を出力し、前記第1クロ
ック信号に相応するスタート信号を受信するためのm
(整数)-ビットレジスタ回路と、それぞれn(整数)-
ビットデータを有する前記全ての映像信号を同時に受信
し、ソース映像信号に当たる少なくとも2セットの3種
の映像信号をラッチし出力するデータラッチ回路と、前
記第3信号発生回路のロード信号に基づいて映像信号を
貯蔵及び出力し、前記レジスタのラッチクロック信号に
相応する前記データラッチ回路の映像信号をラッチする
ラインラッチ回路と、ラインラッチの映像信号をアナロ
グ信号に変換するD/A変換回路と、D/A変換回路か
らアナログ信号を出力させるデータ出力回路とを備えた
単一集積回路と;で構成され、前記第1クロック信号の
周波数が3種の映像信号のセット数により前記ソース映
像信号の周波数に比べて減少されるようにすることを特
徴とする。
るための本発明の液晶表示装置の駆動装置は、スタート
信号を外部に出力する第1信号発生回路と;第1クロッ
ク信号を外部に出力する第2信号発生回路と;ロード信
号を外部に出力する第3信号発生回路と;周波数を有す
るソース映像信号を外部に出力させるための発生手段
と;そしてラッチクロック信号を出力し、前記第1クロ
ック信号に相応するスタート信号を受信するためのm
(整数)-ビットレジスタ回路と、それぞれn(整数)-
ビットデータを有する前記全ての映像信号を同時に受信
し、ソース映像信号に当たる少なくとも2セットの3種
の映像信号をラッチし出力するデータラッチ回路と、前
記第3信号発生回路のロード信号に基づいて映像信号を
貯蔵及び出力し、前記レジスタのラッチクロック信号に
相応する前記データラッチ回路の映像信号をラッチする
ラインラッチ回路と、ラインラッチの映像信号をアナロ
グ信号に変換するD/A変換回路と、D/A変換回路か
らアナログ信号を出力させるデータ出力回路とを備えた
単一集積回路と;で構成され、前記第1クロック信号の
周波数が3種の映像信号のセット数により前記ソース映
像信号の周波数に比べて減少されるようにすることを特
徴とする。
【0020】又、本発明の液晶表示装置の駆動装置は、
ソーススタート信号を外部に出力する第1信号発生回路
と;第1クロック信号を外部に出力する第2信号発生回
路と;ロード信号を外部に出力する第3信号発生回路
と;極性信号を外部に出力する第4信号発生回路と;そ
してラッチクロック信号を出力し、前記第1クロック信
号に相応する前記ソーススタート信号をシフティングす
るm(整数)-ビットレジスタ回路と、各映像信号はn
(整数)-ビットデータを有し、各セットの映像信号はL
CDの1つのピクセルを表示するようにした全ての映像
信号を同時に受信し、少なくとも2セットの3種の映像
信号をラッチし出力するデータラッチ回路と、前記第3
信号発生回路のロード信号に基づいて映像信号を貯蔵及
び出力し、前記レジスタのラッチクロック信号に相応す
る前記データラッチ回路の映像信号をラッチする3m×
nラインラッチ回路と、データラッチから映像信号の極
性を反転させる極性反転回路と、ラインラッチの映像信
号をアナログ信号に変換するD/A変換回路と、前記D
/A変換回路からアナログ信号を出力させるデータ出力
回路とを備えた単一集積回路と;で構成され、前記3種
の映像信号のセット数により駆動装置の駆動周波数が減
少されるようにすることを特徴とする。
ソーススタート信号を外部に出力する第1信号発生回路
と;第1クロック信号を外部に出力する第2信号発生回
路と;ロード信号を外部に出力する第3信号発生回路
と;極性信号を外部に出力する第4信号発生回路と;そ
してラッチクロック信号を出力し、前記第1クロック信
号に相応する前記ソーススタート信号をシフティングす
るm(整数)-ビットレジスタ回路と、各映像信号はn
(整数)-ビットデータを有し、各セットの映像信号はL
CDの1つのピクセルを表示するようにした全ての映像
信号を同時に受信し、少なくとも2セットの3種の映像
信号をラッチし出力するデータラッチ回路と、前記第3
信号発生回路のロード信号に基づいて映像信号を貯蔵及
び出力し、前記レジスタのラッチクロック信号に相応す
る前記データラッチ回路の映像信号をラッチする3m×
nラインラッチ回路と、データラッチから映像信号の極
性を反転させる極性反転回路と、ラインラッチの映像信
号をアナログ信号に変換するD/A変換回路と、前記D
/A変換回路からアナログ信号を出力させるデータ出力
回路とを備えた単一集積回路と;で構成され、前記3種
の映像信号のセット数により駆動装置の駆動周波数が減
少されるようにすることを特徴とする。
【0021】又、本発明の液晶表示装置の駆動装置は、
ソーススタート信号を外部に出力する第1信号発生回路
と;第1クロック信号を外部に出力する第2信号発生回
路と;ロード信号を外部に出力する第3信号発生回路
と;極性信号を外部に出力する第4信号発生回路と;そ
して第1クロック信号に相応するソーススタート信号を
シフティングさせ、サンプリングクロック信号を出力す
るレジスタ回路と、LCDピクセルにそれぞれ表れる全
ての映像信号を同時に受信し、少なくとも2セットの3
種の映像信号をサンプリングし出力するデータサンプリ
ング回路と、前記第3信号発生回路のロード信号に基づ
いて映像信号を貯蔵及び出力し、前記シフトレジスタの
ラッチクロック信号に相応する前記データラッチの映像
信号をラッチし、前記第3信号発生回路のロード信号に
相応する前記映像信号を貯蔵して出力する3m×nライ
ンラッチ回路と、データラッチから映像信号の極性を反
転させる極性反転回路と、前記ラッチ回路の映像信号を
アナログ信号に変換するD/A変換回路と、前記D/A
変換回路からアナログ信号を出力させるデータ出力回路
とを備えた単一集積回路と;で構成され、前記3種の映
像信号の数により駆動装置の駆動周波数が減少されるよ
うにすることを特徴とする。
ソーススタート信号を外部に出力する第1信号発生回路
と;第1クロック信号を外部に出力する第2信号発生回
路と;ロード信号を外部に出力する第3信号発生回路
と;極性信号を外部に出力する第4信号発生回路と;そ
して第1クロック信号に相応するソーススタート信号を
シフティングさせ、サンプリングクロック信号を出力す
るレジスタ回路と、LCDピクセルにそれぞれ表れる全
ての映像信号を同時に受信し、少なくとも2セットの3
種の映像信号をサンプリングし出力するデータサンプリ
ング回路と、前記第3信号発生回路のロード信号に基づ
いて映像信号を貯蔵及び出力し、前記シフトレジスタの
ラッチクロック信号に相応する前記データラッチの映像
信号をラッチし、前記第3信号発生回路のロード信号に
相応する前記映像信号を貯蔵して出力する3m×nライ
ンラッチ回路と、データラッチから映像信号の極性を反
転させる極性反転回路と、前記ラッチ回路の映像信号を
アナログ信号に変換するD/A変換回路と、前記D/A
変換回路からアナログ信号を出力させるデータ出力回路
とを備えた単一集積回路と;で構成され、前記3種の映
像信号の数により駆動装置の駆動周波数が減少されるよ
うにすることを特徴とする。
【0022】
【発明の実施の形態】発明の実施の形態1.以下、図面
に基づき本発明の実施の形態1を説明する。
に基づき本発明の実施の形態1を説明する。
【0023】図5は、データラインの奇数部分と偶数部
分に印加されるデータを分離して並列に処理することに
よりデータドライバの動作周波数を半減させた実施の形
態1のIC構造であり、図7は、その動作の波形であ
る。なお、図5において、スタート信号(SSP)を外部に
出力する第1信号発生回路と、第1クロック信号を外部
に出力する第2信号発生回路と、ロード信号(LOAD)を外
部に出力する第3信号発生回路と、周波数を有するソー
ス映像信号を外部に出力させるための発生手段と、極性
を有する信号を外部に出力するための第4信号発生回路
と、データラッチから映像信号の極性を反転させる極性
反転回路は図示が省略されている。また、3種の映像信
号A−Cは、例えば、それぞれ各ピクセルのR、G、B
の値である。
分に印加されるデータを分離して並列に処理することに
よりデータドライバの動作周波数を半減させた実施の形
態1のIC構造であり、図7は、その動作の波形であ
る。なお、図5において、スタート信号(SSP)を外部に
出力する第1信号発生回路と、第1クロック信号を外部
に出力する第2信号発生回路と、ロード信号(LOAD)を外
部に出力する第3信号発生回路と、周波数を有するソー
ス映像信号を外部に出力させるための発生手段と、極性
を有する信号を外部に出力するための第4信号発生回路
と、データラッチから映像信号の極性を反転させる極性
反転回路は図示が省略されている。また、3種の映像信
号A−Cは、例えば、それぞれ各ピクセルのR、G、B
の値である。
【0024】mビットのシフトレジスタ21には、周波
数の1/2のソースクロック(SCL)が印加され、この
ソースクロックとソーススタートパルス(SSP)により
ラッチパルス(図7の SR01, SR02,・・・)を発生す
る。又、ドライバICの外部で奇数、偶数に分離された
データは、第1データラッチ部22と第2データラッチ
部23にそれぞれラッチされる。そして、第1、第2ラ
ッチ部22、23にラッチされたnビット奇数データの
3種と偶数データの3種はシフトレジスタ27のラッチ
パルスにより3m×nビットの奇数ラインの第1ラッチ
25aと偶数ラインの第1ラッチ26aにそれぞれラッ
チされる。
数の1/2のソースクロック(SCL)が印加され、この
ソースクロックとソーススタートパルス(SSP)により
ラッチパルス(図7の SR01, SR02,・・・)を発生す
る。又、ドライバICの外部で奇数、偶数に分離された
データは、第1データラッチ部22と第2データラッチ
部23にそれぞれラッチされる。そして、第1、第2ラ
ッチ部22、23にラッチされたnビット奇数データの
3種と偶数データの3種はシフトレジスタ27のラッチ
パルスにより3m×nビットの奇数ラインの第1ラッチ
25aと偶数ラインの第1ラッチ26aにそれぞれラッ
チされる。
【0025】第1ラッチライン25a、26aに貯蔵さ
れた一水平ラインのディスプレイデータは、ロード信号
の1度で、奇数と偶数の第2ラインラッチ25b、26
bに貯蔵されると共に次のラインのデータはシフトレジ
スタのラッチパルスにより第1ラインラッチ25a、2
6aに順次にラッチされる。奇数と偶数の第2ラインラ
ッチ25b、26bに貯蔵されたラインデータはそれぞ
れのD/A変換器27、28により2つの基準電圧の中
で該電圧を選択するようになる。
れた一水平ラインのディスプレイデータは、ロード信号
の1度で、奇数と偶数の第2ラインラッチ25b、26
bに貯蔵されると共に次のラインのデータはシフトレジ
スタのラッチパルスにより第1ラインラッチ25a、2
6aに順次にラッチされる。奇数と偶数の第2ラインラ
ッチ25b、26bに貯蔵されたラインデータはそれぞ
れのD/A変換器27、28により2つの基準電圧の中
で該電圧を選択するようになる。
【0026】この際、ライン変換ロジック24は、電圧
の極性を切換って反転(Inversion)を容易にする。選
択された基準電圧は、データ出力回路29、30を介し
て充分な駆動能力と出力電圧偏差の少ない安定された電
圧として液晶に印加される。
の極性を切換って反転(Inversion)を容易にする。選
択された基準電圧は、データ出力回路29、30を介し
て充分な駆動能力と出力電圧偏差の少ない安定された電
圧として液晶に印加される。
【0027】一方、上記の実施の形態において、データ
を到着する順序どおりに第1、第2ラッチ部22、23
に貯蔵させて動作させ、2つのデータ出力回路29、3
0の出力端子を3個ずつ交互に液晶パネルのデータライ
ンと連結させる方法もある。
を到着する順序どおりに第1、第2ラッチ部22、23
に貯蔵させて動作させ、2つのデータ出力回路29、3
0の出力端子を3個ずつ交互に液晶パネルのデータライ
ンと連結させる方法もある。
【0028】発明の実施の形態2.図6は、本発明の実
施の形態2である。
施の形態2である。
【0029】実施の形態1では、データを奇数と偶数と
分離したが、本実施の形態では、3つのデータラッチ部
32、33、34を設け、第1データラインのデータは
第1ラッチ部32に、第2データラインのデータは第2
ラッチ部33に、第3データラインのデータは第3ラッ
チ部34に印加し、第4データライン、第5データライ
ン、第6データラインのデータを再び第1、第2、第3
ラッチ部にそれぞれ印加する方法でデータを分離する。
分離したが、本実施の形態では、3つのデータラッチ部
32、33、34を設け、第1データラインのデータは
第1ラッチ部32に、第2データラインのデータは第2
ラッチ部33に、第3データラインのデータは第3ラッ
チ部34に印加し、第4データライン、第5データライ
ン、第6データラインのデータを再び第1、第2、第3
ラッチ部にそれぞれ印加する方法でデータを分離する。
【0030】又、シフトレジスタ31には並列駆動しな
い場合の1/3の周波数を印加することにより、結局、
データドライバICの動作周波数を1/3に減少させ得
る。
い場合の1/3の周波数を印加することにより、結局、
データドライバICの動作周波数を1/3に減少させ得
る。
【0031】その以外の動作は、実施の形態1と同様で
ある。
ある。
【0032】上記の発明の実施の形態1、2は、データ
ドライバを液晶パネルの一方にのみ取り付けた場合であ
るが、これのようなドライバを図2に示すようにダブル
構造に形成すると、メイン駆動周波数を2倍も減少させ
得る。
ドライバを液晶パネルの一方にのみ取り付けた場合であ
るが、これのようなドライバを図2に示すようにダブル
構造に形成すると、メイン駆動周波数を2倍も減少させ
得る。
【0033】
【発明の効果】上述したような本発明の液晶表示装置の
駆動装置は、次のような効果がある。
駆動装置は、次のような効果がある。
【0034】すなわち、本発明の駆動装置はメイン駆動
周波数を1/2又は1/3にドライバ自体で低くするこ
とにより、外部のメモリ及び回路を無くし、高周波EM
I等に有利であるモジュールにより作ることができ、共
にコストの節減、製品の目方及び体積の減少、消費電力
の減少等の効果が得られる。
周波数を1/2又は1/3にドライバ自体で低くするこ
とにより、外部のメモリ及び回路を無くし、高周波EM
I等に有利であるモジュールにより作ることができ、共
にコストの節減、製品の目方及び体積の減少、消費電力
の減少等の効果が得られる。
【0035】又、ノートパーソルナルコンピューター及
びモニタにXGA、EWS解像度をシングル、又はダブ
ル構造で実現できる。
びモニタにXGA、EWS解像度をシングル、又はダブ
ル構造で実現できる。
【図1】一般的な液晶表示装置の構成ブロック図。
【図2】一般的なダブルドライバを有する液晶表示装置
の構成ブロック図。
の構成ブロック図。
【図3】従来の液晶表示装置のデータドライバの構成ブ
ロック図。
ロック図。
【図4】図3のドライバの動作タイミング図。
【図5】本発明の実施の形態1の液晶表示装置のデータ
ドライバの構成ブロック図。
ドライバの構成ブロック図。
【図6】本発明の実施の形態2の液晶表示装置のデータ
ドライバの構成ブロック図。
ドライバの構成ブロック図。
【図7】本発明の実施の形態1のドライバの動作タイミ
ング図。
ング図。
21、31 シフトレジスタ 22、23、32、33、34 データラッチ部 24、35 ライン変換ロジック 25、26、36、37、38 ラインラッチ部 25a、25b、26a、26b、36a、36b、3
7a、37b、38a、38b ラインメモリ 27、28、39、40、41 D/A変換器 29、30、42、43、44 データ出力回路
7a、37b、38a、38b ラインメモリ 27、28、39、40、41 D/A変換器 29、30、42、43、44 データ出力回路
Claims (20)
- 【請求項1】 スタート信号を外部に出力する第1信号
発生回路と、 第1クロック信号を外部に出力する第2信号発生回路
と、 ロード信号を外部に出力する第3信号発生回路と、 周波数を有するソース映像信号を外部的に発生させるた
めの発生手段と、 前記第1クロック信号に相応するスタート信号を受信
し、ラッチクロック信号を出力するm(整数)-ビット
レジスタ回路と、それぞれn(整数)-ビットデータを
有する前記全ての映像信号を同時に受信し、ソース映像
信号に当たる少なくとも2セットの3種の映像信号をラ
ッチし出力するデータラッチ回路と、前記第3信号発生
回路のロード信号に基づいて映像信号を格納及び出力
し、前記レジスタのラッチクロック信号に相応する前記
データラッチ回路の映像信号をラッチするラインラッチ
回路と、ラインラッチの映像信号をアナログ信号に変換
するD/A変換回路と、D/A変換回路からアナログ信
号を出力させるデータ出力回路とを備えた単一集積回路
と、を備え、 前記第1クロック信号の周波数が、3種の映像信号のセ
ット数により、前記ソース映像信号の周波数に比べて減
少されるようにすることを特徴とする液晶表示装置の駆
動装置。 - 【請求項2】 前記m-ビットレジスタ回路は、シフト
レジスタを備えることを特徴とする請求項1に記載の液
晶表示装置の駆動装置。 - 【請求項3】 極性を有する信号を外部に出力するため
の第4信号発生回路と、データラッチから映像信号の極
性を反転させる極性反転回路とを更に備えることを特徴
とする請求項1に記載の液晶表示装置の駆動装置。 - 【請求項4】 前記m-ビットシフトレジスタ回路、前
記データラッチ回路、前記ラインラッチ回路、前記D/
A変換回路、前記データ出力回路、前記極性反転回路
は、単一集積回路であることを特徴とする請求項3に記
載の液晶表示装置の駆動装置。 - 【請求項5】 第1、第2ピクセルに相応する映像信号
は、少なくとも2セットであることを特徴とする請求項
1に記載の液晶表示装置の駆動装置。 - 【請求項6】 前記データラッチ回路は、少なくとも2
つのデータラッチを備えることを特徴とする請求項1に
記載の液晶表示装置の駆動装置。 - 【請求項7】 前記ラインラッチ回路は、少なくとも2
つの(3m×n)ラインラッチを備えることを特徴とす
る請求項1に記載の液晶表示装置の駆動装置。 - 【請求項8】 前記D/A変換回路は、少なくとも2つ
のD/A変換器を備えることを特徴とする請求項1に記
載の液晶表示装置の駆動装置。 - 【請求項9】 前記ラインラッチ回路は、少なくとも2
つのラインメモリを備えることを特徴とする請求項1に
記載の液晶表示装置の駆動装置。 - 【請求項10】 前記データラッチ回路は、それぞれn
-ビットデータを有する3つの映像信号をラッチし出力
する3つ以上のラッチ部を備えることを特徴とする請求
項1に記載の液晶表示装置の駆動装置。 - 【請求項11】 ソーススタート信号を外部に出力する
第1信号発生回路と、 第1クロック信号を外部に出力する第2信号発生回路
と、 ロード信号を外部に出力する第3信号発生回路と、 極性信号を外部に出力する第4信号発生回路と、 ラッチクロック信号を出力し、前記第1クロック信号に
相応する前記ソーススタート信号をシフティングするm
(整数)-ビットレジスタ回路と、各映像信号はn(整
数)-ビットデータを有して、各セットの映像信号は液晶
表示装置の1つのピクセルを表示するようにした全ての
映像信号を同時に受信し、少なくとも2セットの3種の
映像信号をラッチし出力するデータラッチ回路と、前記
第3信号発生回路のロード信号に基づいて映像信号を貯
蔵及び出力し、前記レジスタのラッチクロック信号に相
応する前記データラッチ回路の映像信号をラッチする3
m×nラインラッチ回路と、データラッチから映像信号
の極性を反転させる極性反転回路と、ラインラッチの映
像信号をアナログ信号に変換するD/A変換回路と、前
記D/A変換回路からアナログ信号を出力させるデータ
出力回路とを備えた単一集積回路と、で構成され、前記
3種の映像信号のセット数により、駆動装置の駆動周波
数が減少されるようにすることを特徴とする液晶表示装
置の駆動装置。 - 【請求項12】 前記n−ビット映像信号は、奇数と偶
数とに分割されることを特徴とする請求項11に記載の
液晶表示装置の駆動装置。 - 【請求項13】 前記データラッチ回路は、少なくとも
2つのデータラッチ部を備えることを特徴とする請求項
11に記載の液晶表示装置の駆動装置。 - 【請求項14】 前記ラインラッチ回路は、少なくとも
2つの3m×nラインラッチ部を備えることを特徴とす
る請求項11に記載の液晶表示装置の駆動装置。 - 【請求項15】 前記D/A変換回路は、少なくとも2
つのD/A変換器を備えることを特徴とする請求項11
に記載の液晶表示装置の駆動装置。 - 【請求項16】 前記ラインラッチ回路は、少なくとも
2つのラインメモリを備えることを特徴とする請求項1
1に記載の液晶表示装置の駆動装置。 - 【請求項17】 前記データラッチ回路は、それぞれn
-ビットデータを有する3つの映像信号をラッチし出力
する3つのラッチ部を備えることを特徴とする請求項1
1に記載の液晶表示装置の駆動装置。 - 【請求項18】 前記駆動周波数を2倍減少させるため
に液晶表示装置を駆動する第2駆動装置を更に備えるこ
とを特徴とする請求項11に記載の液晶表示装置の液晶
表示装置の駆動装置。 - 【請求項19】 3種の映像信号は、各ピクセルのR、
G、B値であることを特徴とする請求項11に記載の液
晶表示装置の液晶表示装置の駆動装置。 - 【請求項20】 ソーススタート信号を外部に出力する
第1信号発生回路と、 第1クロック信号を外部に出力する第2信号発生回路
と、 ロード信号を外部に出力する第3信号発生回路と、 極性信号を外部に出力する第4信号発生回路と、 第1クロック信号に相応するソーススタート信号をシフ
ティングさせ、サンプリングクロック信号を出力するレ
ジスタ回路と、液晶表示装置のピクセルにそれぞれ表れ
る全ての映像信号を同時に受信し、少なくとも2セット
の3種の映像信号をサンプリングし出力するデータサン
プリング回路と、前記第3信号発生回路のロード信号に
基づいて映像信号を貯蔵及び出力し、前記シフトレジス
タのラッチクロック信号に相応する前記データラッチの
映像信号をラッチし、前記第3信号発生回路のロード信
号に相応する前記映像信号を貯蔵して出力する3m×n
ラインラッチ回路と、データラッチから映像信号の極性
を反転させる極性反転回路と、前記ラインラッチの映像
信号をアナログ信号に変換するD/A変換回路と、前記
D/A変換回路からアナログ信号を出力させるデータ出
力回路とを備えた単一集積回路と、で構成され、前記3
種の映像信号のセット数により、駆動装置の駆動周波数
が減少されるようにすることを特徴とする液晶表示装置
の駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31026396A JPH10161592A (ja) | 1996-11-21 | 1996-11-21 | 液晶表示装置の駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31026396A JPH10161592A (ja) | 1996-11-21 | 1996-11-21 | 液晶表示装置の駆動装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006225135A Division JP2006350378A (ja) | 2006-08-22 | 2006-08-22 | 液晶表示装置の駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10161592A true JPH10161592A (ja) | 1998-06-19 |
Family
ID=18003145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31026396A Pending JPH10161592A (ja) | 1996-11-21 | 1996-11-21 | 液晶表示装置の駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10161592A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100446460B1 (ko) * | 2001-01-16 | 2004-09-01 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정디스플레이의 구동법과 구동회로, 및 휴대용 전자장치 |
KR100555302B1 (ko) * | 2002-08-16 | 2006-03-03 | 엘지.필립스 엘시디 주식회사 | 제어신호발생회로와 구동회로가 일체화된 액정표시장치 |
US7456814B2 (en) | 2001-06-07 | 2008-11-25 | Lg Display Co., Ltd. | Liquid crystal display with 2-port data polarity inverter and method of driving the same |
JP2008299355A (ja) * | 2008-09-04 | 2008-12-11 | Lg Display Co Ltd | 液晶表示装置の駆動装置 |
KR101277975B1 (ko) * | 2006-09-07 | 2013-06-27 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 및 이를 구비한 데이터 드라이버,액정표시장치 |
-
1996
- 1996-11-21 JP JP31026396A patent/JPH10161592A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100446460B1 (ko) * | 2001-01-16 | 2004-09-01 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정디스플레이의 구동법과 구동회로, 및 휴대용 전자장치 |
US7456814B2 (en) | 2001-06-07 | 2008-11-25 | Lg Display Co., Ltd. | Liquid crystal display with 2-port data polarity inverter and method of driving the same |
KR100555302B1 (ko) * | 2002-08-16 | 2006-03-03 | 엘지.필립스 엘시디 주식회사 | 제어신호발생회로와 구동회로가 일체화된 액정표시장치 |
KR101277975B1 (ko) * | 2006-09-07 | 2013-06-27 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 및 이를 구비한 데이터 드라이버,액정표시장치 |
US9275754B2 (en) | 2006-09-07 | 2016-03-01 | Lg Display Co., Ltd. | Shift register, data driver having the same, and liquid crystal display device |
JP2008299355A (ja) * | 2008-09-04 | 2008-12-11 | Lg Display Co Ltd | 液晶表示装置の駆動装置 |
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