JPH0993934A

JPH0993934A - スイッチング電源

Info

Publication number: JPH0993934A
Application number: JP24960395A
Authority: JP
Inventors: Koji Nakahira; 浩二中平; Takaharu Okamura; 隆治丘村
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1995-09-27
Filing date: 1995-09-27
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】スイッチング用ＦＥＴのターンオフとターンオ
ンのクロスオーバー電力損失を減少させて効率を向上さ
せ、かつ、入力電圧の上昇による出力電流の上昇、即ち
過電流を抑圧する。【解決手段】一次主巻線Ｎ１に接続されたスイッチング
用ＦＥＴＱ１の発振のオンデューティを、二次出力巻線
Ｎ２に接続された出力電圧検出回路６からの帰還電圧を
受けた制御用トランジスタＴｒ１により制御する自励式
フライバックコンバータ（ＲＣＣ）方式のスイッチング
電源において、スイッチング用ＦＥＴＱ１のゲートに接
続したターンオフ・スピードアップ回路によりスイッチ
ング用ＦＥＴＱ１のターンオフを早めて電力損失を軽減
し、制御用トランジスタＴｒ１のゲートに接続した過電
流保護回路５により入力電圧の上昇よる過電流の変動を
抑圧する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リンギングチョー
クコンバータ（ＲＣＣ）方式によるスイッチング電源に
関する。

【０００２】

【従来の技術】図２に従来のＲＣＣ方式スイッチング電
源回路を示す。ここに使用されるトランスは一次主巻線
Ｎ１、二次出力巻線Ｎ２および中点タップ付き帰還巻線
Ｎ３を有している。この帰還巻線Ｎ３の中点タップは入
力側回路の共通グランドに接続されている。

【０００３】ダイオードＤ１およびコンデンサＣ１によ
り整流平滑された一次直流電源Ｐ１のプラス（＋）端子
とマイナス（ー）端子（入力側回路の共通グランドに接
続されている）との間には、トランスｔの一次主巻線Ｎ
１とスイッチングトランジスタＴｒ１が直列接続され、
かつ、起動抵抗Ｒ１と制御用トランジスタＴｒ２の直列
回路が接続されている。そして、起動抵抗Ｒ１とトラン
ジスタＴｒ２との接続交点はトランジスタＴｒ１のベー
スに接続されている。

【０００４】帰還巻線Ｎ３の巻き始め端と中点タップと
の間には、発振安定化回路１が接続されている。また、
帰還巻線Ｎ３の巻き始め端とトランジスタＴｒ２のベー
スとの間には、過電流保護回路２が接続されている。帰
還巻線Ｎ３の巻き終り端とトランジスタＴｒ２のベース
との間には、ダイオードＤ４とフォトトランジスタＰｔ
との直列回路よりなる出力安定化回路３が接続されてい
る。トランジスタＴｒ２のベースと共通グランド間に接
続されているコンデンサＣ４は、トランジスタＴｒ２の
時定数回路のひとつとなる。

【０００５】入力側回路の概略の回路構成は以上の通り
である。つぎに、出力側回路について概略の構成を説明
する。二次出力巻線Ｎ２の出力をダイオードＤ２および
コンデンサＣ２で整流平滑して二次直流電源Ｐ２が得ら
れ、これにより負荷に出力電圧Ｖｏが供給される。二次
直流電源Ｐ２の両端には、トランジスタＴｒ３およびフ
ォトダイオードＰｄの直列回路と、分割抵抗Ｒ２および
Ｒ３の直列回路とがそれぞれ接続されている。なお、フ
ォトダイオードＰｄと出力安定化回路３のフォトトラン
ジスタＰｔとはフォトカップルしている。また、演算増
幅器Ｏｐは、その一方の入力端子がその基準電圧として
ツェーナーダイオードＺｄに接続され、他方の入力端子
が分割抵抗Ｒ２、Ｒ３の接続点に接続され、その出力端
子がトランジスタＴｒ３のベースに接続されている。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
スイッチング電源は、メインのスイッチングトランジス
タＴｒ１がバイポーラトランジスタよりなるので、効率
が悪かった。即ち、バイポーラトランジスタのコレクタ
電流Ｉｃ＝Ｉb ｈｆｅなので、コレクタ電流が大きくな
ると、ベース電流も多く流れ、図３に示すように、高周
波になると特に効率が悪くなっていた。また、このスイ
ッチング素子を駆動する制御用トランジスタにも大容量
のものが必要となり、このベースバイアス回路にも大き
な電流が流れ、効率を低下させていた。

【０００７】さらに、従来のスイッチング電源は、図４
に示すように、入力電圧が大きくなると過電流保護電流
も大きくなるという問題があった。

【０００８】そこで、本発明は、スイッチング素子にＦ
ＥＴを使用し、このスイッチング用ＦＥＴのターンオフ
とターンオンのクロスオーバー電力損失、即ちスイッチ
ングロスを減少させて効率を向上させ、かつ、入力電圧
の上昇による出力電流の上昇、即ち過電流を抑圧したス
イッチング電源を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の課題に対する解
決手段は、以下の通りである。１．一次主巻線（Ｎ１）、二次出力巻線（Ｎ２）および
帰還巻線（Ｎ３）を有するトランス（Ｔ）と；一次直流
電源（Ｐ１）に前記一次主巻線（Ｎ１）と直列接続され
たスイッチング用ＦＥＴ（Ｑ１）と；前記一次直流電源
（Ｐ１）に起動用抵抗（Ｒ１）と直列接続され、かつ、
該直列接続点が前記スイッチング用ＦＥＴ（Ｑ１）のゲ
ートに接続されている制御用トランジスタ（Ｔｒ１）
と；前記二次出力巻線（Ｎ２）の出力を整流平滑して得
られた二次直流電源（Ｐ２）に接続された出力電圧検出
回路（６）と；前記帰還巻線（Ｎ３）に接続された発振
安定化回路（２）と；前記出力電圧検出回路（６）とフ
ォトカップルし、かつ、前記帰還巻線（Ｎ３）と前記制
御用トランジスタ（Ｔｒ１）のベースとの間に接続され
た出力安定化回路（４）と；前記帰還巻線（Ｎ３）と制
御用トランジスタ（Ｔｒ１）のゲートとの間に接続され
た過電流保護回路（５）と；前記帰還巻線（Ｎ３）と前
記スイッチング用ＦＥＴ（Ｑ１）のゲート間に接続され
たターンオフ・スーピードアップ回路（３）と；よりな
るスイッチング電源。

【００１０】また、本発明の課題に対する解決手段は、
以下のようにも展開できる。２．前記ターンオフ・スーピードアップ回路（３）が、
少なくとも抵抗（Ｒ４）とダイオード（Ｄ４）との直列
回路よりなる上記１記載のスイッチング電源。３．前記過電流保護回路（５）が、少なくとも抵抗（Ｒ
７）と定電圧ダイード（Ｚｄ）の直列回路よりなる上記
１または上記２記載のスイッチング電源。

【００１１】ところで、上記１記載の手段、即ち本発明
は、スイッチング素子にＦＥＴを使用し、及び、そのゲ
ート回路にターンオフ・スピードアップ回路を接続して
いるので、ターンオフとターンオンのクロスオーバー電
力損失が減少する。また、制御用トランジスタのベース
に過電流保護回路を接続しているので、入力電圧の上昇
による出力電流の上昇、即ち過電流が抑圧される。

【００１２】上記２記載の手段は、スイッチング用ＦＥ
Ｔのゲートに少なくとも抵抗とダイオードとの直列回路
が接続されているので、スイッチング用ＦＥＴのゲート
とソース間容量に残留している電圧を早く放電させ、タ
ーンオフとターンオンのクロスオーバー電力損失が減少
する。

【００１３】上記３記載の手段は、制御用トランジスタ
のベースに、抵抗と定電圧ダイードの直列回路を接続し
ているので、入力電圧の上昇に対し、制御用トランジス
タを早くオンさせ、スイッチング用ＦＥＴを早くオフさ
せて、出力電流の上昇、即ち過電流が抑圧される。

【００１４】

【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。図１において、Ｔはトランス
で、一次主巻線ＮＩ、二次出力巻線Ｎ２および帰還巻線
Ｎ３を有している。整流ダイオードＤ１と平滑コンデン
サＣ１により一次直流電源Ｐ１が構成される。一次直流
電源Ｐ１のプラス（＋）端子とマイナス（−）端子との
間には、一次主巻線Ｎ１とスイッチング用ＦＥＴＱ１と
が直列接続されている。この場合、一次直流電源Ｐ１の
プラス（＋）端子に一次主巻線Ｎ１の巻き始め端が接続
され、その巻き終り端がスイッチング用ＦＥＴＱ１のド
レインに接続され、そのソースが一次直流電源Ｐ１のマ
イナス（−）端子に接続されている。そして、スイッチ
ング用ＦＥＴＱ１のゲートはスイッチング制御回路１に
接続されている。

【００１５】つぎに、このスイッチング制御回路１につ
いて説明する。一次直流源Ｐ１のプラス（＋）端子とマ
イナス（−）端子との間には、起動抵抗Ｒ１と制御用Ｎ
ＰＮ型トランジスタＴＲ１が直列接続されている。そし
て、抵抗Ｒ１とトランジスタＴＲ１のコレクタの接続点
がスイッチング用ＦＥＴＱ１のゲートに接続され、トラ
ンジスタＴｒ１のエミッタが一次直流電源Ｐ１のマイナ
ス（−）端子に接続されている。

【００１６】帰還巻線Ｎ３の両端には、ダイオードＤ
３、抵抗Ｒ３およびコンデンサＣ３の直列回路からなる
発振安定化回路２が接続されている。この場合、ダイオ
ードＤ３のカソード側が帰還巻線Ｎ３の巻き始め端に接
続されている。そして、帰還巻線Ｎ３の巻き終り端は一
次直流電源Ｐ１のマイナス（−）端子に接続されてい
る。

【００１７】スイッチング用ＦＥＴＱ１のゲートと帰還
巻線Ｎ３の巻き始め端との間には、駆動用コンデンサＣ
４とターンオフ・スピードアップ回路３とが直列接続さ
れている。このターンオフ・スピードアップ回路３は、
抵抗Ｒ４およびダイオードＤ４の直列回路とバイアス抵
抗Ｒ５との並列接続よりなる。この場合、ダイオードＤ
４はそのカソードが帰還巻線Ｎ３の巻き始め端側を向い
ている。ターンオフ・スピードアップ回路３のうち、抵
抗Ｒ４およびダイオードＤ４の直列回路は、スイッチン
グ用ＦＥＴＱ１のゲート・ソース間容量に充電された電
圧を早く放電させてスイッチング用ＦＥＴＱ１のターン
オフを早め、ターンオフとターンオンのスイッチングロ
スを軽減する働きがある。

【００１８】抵抗Ｒ３およびコンデンサＣ３の接続点と
トランジスタＴＲ１のベースとの間には、抵抗Ｒ５が接
続されている。帰還巻線Ｎ３の巻き始め端とトランジス
タＴＲ１のベースとの間には、ダイオード５、コンデン
サＣ６と抵抗Ｒ７の並列回路、ＮＰＮ型フォトトランジ
スタＰｔの直列回路からなる出力電圧安定化回路４が接
続されている。この場合、ダイオードＤ５のアノードが
帰還巻線Ｎ３の巻き始め端に接続され、フォトトランジ
スタＰｔのエミッタがトランジスタＴＲ１のベースに接
続されている。

【００１９】ダイオードＤ５のカソードとトランジスタ
ＴＲ１のベースとの間には、抵抗Ｒ７およびツェナーダ
イオードＺｄの直列回路と抵抗８との並列回路よりなる
過電流保護回路５が接続されている。この場合、ツェナ
ーダイオードＺｄのアノードがトランジスタＴＲ１のベ
ースに接続されている。過電流保護回路５のうち、抵抗
Ｒ７およびツェナーダイオードＺｄの直列回路は、入力
電圧の上昇による出力電流の上昇、即ち過電流を抑圧す
る働きがある。また、トランジスタＴＲ１のベースとエ
ミッタ間には、抵抗Ｒ９およびコンデンサＣ６が並列接
続されている。つぎに、２次出力巻線Ｎ２、ダイオード
Ｄ２およびコンデンサＣ２により二次直流電源Ｐ２が構
成される。この二次直流電源Ｐ２のプラス（＋）端子と
マイナス（−）端子との間には、抵抗Ｒ１０、フォトダ
イオードＰｄおよびシャントレギュレータＳｒよりなる
直列回路と、抵抗Ｒ１１および抵抗Ｒ１２よりなる直列
回路と、の並列回路からなる出力電圧検出回路６が接続
されている。なお、この出力電圧検出回路６において、
抵抗Ｒ１１と抵抗Ｒ１２の接続点には、シャントレギュ
レータＳｒの基準端子が接続されている。

【００２０】本実施例は上述のような回路構成よりなる
が、つぎに動作について説明する。一次直流電源Ｐ１を
起動すると、一次主巻線Ｎ１および起動抵抗Ｒ１により
スイッチング用ＦＥＴＱ１が導通する。すると、磁気誘
導により帰還巻線Ｎ３に電圧が誘起して、その誘起電圧
がダイオードＤ５および抵抗８を通してコンデンサＣ６
を充電し始める。このコンデンサＣ６の充電電圧がしき
い値電圧になると、トランジスタＴｒ１が導通してスイ
ッチング用ＦＥＴＱ１をオフさせる。スイッチング用Ｆ
ＥＴＱ１がオフすると、一次主巻線Ｎ１に逆起電力が発
生して、この逆起電力により二次出力巻線Ｎ２に起電力
が誘起して、この誘起起電力はダイオードＤ２およびコ
ンデンサＣ２により整流平滑されて二次直流電源Ｐ２と
なり、出力電圧Ｖｏを負荷に供給することになる。ま
た、帰還巻線Ｎ３の発振安定化回路２にも電流が流れ、
コンデンサＣ３が充電される。このコンデンサＣ３の充
電電圧は、抵抗Ｒ６を介してトランジスタＴｒ１のベー
スに逆バイアス電圧を与える。一方、コンデンサＣ６の
充電電圧は抵抗Ｒ９を介して放電するが、このコンデン
サＣ３の逆バイアス電圧により、制御用トランジスタＴ
ｒ１は急速にオフすることになる。そして、一次主巻線
Ｎ１の逆起電力がなくなると、再度スイッチング用ＦＥ
ＴＱ１はオンして当初の状態に戻り、前記と同様の動作
をして発振動作を行うことになる。

【００２１】つぎに、出力回路側からのフィードバック
制御について説明する。いま、出力電圧Ｖｏが、上昇し
た場合を考える。すると、シャントレギュレータＳｒの
基準端子の電位（抵抗Ｒ１１と抵抗Ｒ１２の接続点の電
位）も上昇し、その基準電圧と比較してその誤差増幅に
より、その内部抵抗が低下してフォトダイオードＰｄを
流れる電流が大きくなり、このフォトダイオードＰｄと
フォト結合しているフォトトランジスタＰｔを流れる電
流も大きくなる。そして、このフォトトランジスタＰｔ
を流れる電流は、コンデンサＣ６を所定の充電時定数に
より充電していき、トランジスタＴｒ１を早急に導通さ
せる。すると、スイッチング用ＦＥＴＱ１は定常より早
くオフして、オンデューティが小さくなり二次直流電源
Ｐ２の出力電圧Ｖｏは低くなる方向に制御されて所定電
圧に維持される。また、出力電圧Ｖｏが、下降した場合
は以上の動作と逆の動作となり、出力電圧Ｖｏは所定電
圧に維持される。軽負荷時は上記出力電圧Ｖｏが上昇し
た場合に相当し、重負荷時は上記出力電圧Ｖｏが下降し
た場合に相当する。

【００２２】本実施例は、スイッチング素子にＦＥＴＱ
１を使用し、そのゲート回路にターンオフ・スピードア
ップ回路３を接続しているので、スイッチング用ＦＥＴ
Ｑ１のターンオフが早められ、スイッチングロスが低減
し、図３に示すように、従来例に比べて電力損失が低下
して効率が向上する。また、制御用トランジスタのベー
スにツェナーダイオードＺｄを含む過電流保護回路を接
続しているので、入力電圧が上昇して帰還巻線Ｎ３の誘
起電圧が上昇すると、ツェナーダイオードＺｄが導通し
て制御用トランジスタＴｒ１がオンし、スイッチング用
ＦＥＴＱ１がオフして、過電流が抑圧される。

【００２３】

【発明の効果】本発明は、スイッチング素子にＦＥＴを
使用しているので、バイポーラトランジスタのベース電
流に相当する電力損失がなく、及び、スイッチング用Ｆ
ＥＴのゲート回路にターンオフ・スピードアップ回路を
接続しているので、ターンオフとターンオンのクロスオ
ーバー電力損失、即ちスイッチングロスが減少し、効率
を向上させることができる。また、制御用トランジスタ
のベースに過電流保護回路を接続しているので、入力電
圧の上昇による出力電流の上昇、即ち過電流を抑圧する
ことできる。

【図面の簡単な説明】

【図１】本発明のスイッチング電源の一実施例回路図

【図２】従来のスイッチング電源の回路図

【図３】本実施と従来例における周波数に対する効率
特性図

【図４】本実施と従来例における入力電圧に対する過
電流特性図

【符号の説明】

１スイッチング制御回路２発振安定化回路３ターンオフ・スピードアップ回路４出力安定化回路５過電流保護回路６出力電圧検出回路Ｐ１一次直流電源Ｐ２二次直流電源Ｑ１スイッチング用ＦＥＴ

Claims

【特許請求の範囲】

【請求項１】一次主巻線（Ｎ１）、二次出力巻線（Ｎ
２）および帰還巻線（Ｎ３）を有するトランス（Ｔ）
と、一次直流電源（Ｐ１）に前記一次主巻線（Ｎ１）と直列
接続されたスイッチング用ＦＥＴ（Ｑ１）と、前記一次直流電源（Ｐ１）に起動用抵抗（Ｒ１）と直列
接続され、かつ、該直列接続点が前記スイッチング用Ｆ
ＥＴ（Ｑ１）のゲートに接続されている制御用トランジ
スタ（Ｔｒ１）と、前記二次出力巻線（Ｎ２）の出力を整流平滑して得られ
た二次直流電源（Ｐ２）に接続された出力電圧検出回路
（６）と、前記帰還巻線（Ｎ３）に接続された発振安定化回路
（２）と、前記出力電圧検出回路（６）とフォトカップルし、か
つ、前記帰還巻線（Ｎ３）と前記制御用トランジスタ
（Ｔｒ１）のベースとの間に接続された出力安定化回路
（４）と、前記帰還巻線（Ｎ３）と制御用トランジスタ（Ｔｒ１）
のゲートとの間に接続された過電流保護回路（５）と、前記帰還巻線（Ｎ３）と前記スイッチング用ＦＥＴ（Ｑ
１）のゲート間に接続されたターンオフ・スーピードア
ップ回路（３）と、よりなるスイッチング電源。