JPH098020A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH098020A JPH098020A JP7151741A JP15174195A JPH098020A JP H098020 A JPH098020 A JP H098020A JP 7151741 A JP7151741 A JP 7151741A JP 15174195 A JP15174195 A JP 15174195A JP H098020 A JPH098020 A JP H098020A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- forming
- opening
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 寸法誤差を小さくするとともに、狭い素子分
離領域に厚い素子分離用の酸化層を形成することを可能
とすることにある。 【構成】 シリコン基板１の上側に形成された多結晶シ
リコン層３の上側にシリコン窒化層５を形成した後、シ
リコン窒化層５に多結晶シリコン層に達する開口部７を
形成し、この開口部７にエピタキシャル成長法でシリコ
ン層９を形成し、このシリコン層９を選択的に酸化させ
ることにより素子分離用の酸化層１０を形成し、シリコ
ン窒化層５および酸化されなかった多結晶シリコン層３
を除去する。このため、狭い領域にも所望の層厚の素子
分離用の酸化層を形成することが可能となる。
離領域に厚い素子分離用の酸化層を形成することを可能
とすることにある。 【構成】 シリコン基板１の上側に形成された多結晶シ
リコン層３の上側にシリコン窒化層５を形成した後、シ
リコン窒化層５に多結晶シリコン層に達する開口部７を
形成し、この開口部７にエピタキシャル成長法でシリコ
ン層９を形成し、このシリコン層９を選択的に酸化させ
ることにより素子分離用の酸化層１０を形成し、シリコ
ン窒化層５および酸化されなかった多結晶シリコン層３
を除去する。このため、狭い領域にも所望の層厚の素子
分離用の酸化層を形成することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置製造方法に関
するものである。
するものである。
【０００２】
【従来の技術】従来より、シリコン基板上に形成される
半導体素子の分離技術としては、シリコン基板上に絶縁
層を介してシリコン窒化層（Ｓｉ3Ｎ4）を形成してパタ
ーンを形成した後、上記シリコン窒化層をマスクにして
選択酸化を行うことにより素子分離用の厚い酸化層を形
成するというＬＯＣＯＳ法が採用されていた。
半導体素子の分離技術としては、シリコン基板上に絶縁
層を介してシリコン窒化層（Ｓｉ3Ｎ4）を形成してパタ
ーンを形成した後、上記シリコン窒化層をマスクにして
選択酸化を行うことにより素子分離用の厚い酸化層を形
成するというＬＯＣＯＳ法が採用されていた。
【０００３】
【発明が解決しようとする課題】従来のＬＯＣＯＳ法を
用いて素子分離用の酸化層を形成する方法では、上記シ
リコン窒化層下側への酸化層の食込み（いわゆるバーズ
ビーク）に起因する寸法誤差が大きいとともに、素子分
離領域の幅が狭い所には厚い素子分離用の酸化層が形成
できない。
用いて素子分離用の酸化層を形成する方法では、上記シ
リコン窒化層下側への酸化層の食込み（いわゆるバーズ
ビーク）に起因する寸法誤差が大きいとともに、素子分
離領域の幅が狭い所には厚い素子分離用の酸化層が形成
できない。
【０００４】そこで本発明の目的は、寸法誤差を小さく
するとともに、狭い素子分離領域に厚い素子分離用の酸
化層を形成することを可能とすることにある。
するとともに、狭い素子分離領域に厚い素子分離用の酸
化層を形成することを可能とすることにある。
【０００５】
【課題を解決するための手段】シリコン基板の上側に第
１のシリコン層を形成する工程と、上記第１のシリコン
層の上側にシリコン窒化層を形成する工程と、上記シリ
コン窒化層の一部を選択的に除去することにより上記第
１のシリコン層に達する開口部を形成する工程と、上記
開口部において露出した上記第１のシリコン層上に上記
開口部を塞ぐ第２のシリコン層を形成する工程と、上記
シリコン窒化層をマスクとして上記第２のシリコン層お
よび上記第１のシリコン層の上記第２のシリコン層に対
応する部分を選択的に酸化して素子分離用の酸化層を形
成する工程と、上記素子分離用の酸化層を残し、上記シ
リコン窒化層および第１のシリコン層を除去する工程と
からなる半導体装置の製造方法により上記目的を達成す
る。
１のシリコン層を形成する工程と、上記第１のシリコン
層の上側にシリコン窒化層を形成する工程と、上記シリ
コン窒化層の一部を選択的に除去することにより上記第
１のシリコン層に達する開口部を形成する工程と、上記
開口部において露出した上記第１のシリコン層上に上記
開口部を塞ぐ第２のシリコン層を形成する工程と、上記
シリコン窒化層をマスクとして上記第２のシリコン層お
よび上記第１のシリコン層の上記第２のシリコン層に対
応する部分を選択的に酸化して素子分離用の酸化層を形
成する工程と、上記素子分離用の酸化層を残し、上記シ
リコン窒化層および第１のシリコン層を除去する工程と
からなる半導体装置の製造方法により上記目的を達成す
る。
【０００６】この半導体装置の製造方法において、上記
開口部を形成する工程後に、この開口部の下側のシリコ
ン基板に反転防止用の不純物イオンを注入する工程を付
加し、上記素子分離用の酸化膜を形成する工程におい
て、上記不純物イオンを活性化して反転防止層を形成す
ることも好ましい。
開口部を形成する工程後に、この開口部の下側のシリコ
ン基板に反転防止用の不純物イオンを注入する工程を付
加し、上記素子分離用の酸化膜を形成する工程におい
て、上記不純物イオンを活性化して反転防止層を形成す
ることも好ましい。
【０００７】また、シリコン基板の上側に第１のシリコ
ン層を形成する工程と、上記第１のシリコン層の上側に
シリコン窒化層を形成する工程と、上記シリコン窒化層
の一部を選択的に除去することにより上記第１のシリコ
ン層に達する開口部を形成する工程と、上記開口部にお
いて露出した上記第１のシリコン層上に上記開口部を塞
ぐ第２のシリコン層を形成する工程と、上記シリコン窒
化層をマスクとして上記第２のシリコン層および上記第
１のシリコン層の上記第２のシリコン層に対応する部分
を選択的に酸化して素子分離用の第１の酸化層を形成す
る工程と、上記シリコン窒化層を除去する工程と、上記
第１のシリコン層の酸化されていない部分を総て酸化し
て第２の酸化層を形成する工程と、上記素子分離用の酸
化層を残して上記第２の酸化層を除去する工程とからな
る半導体装置の製造方法によっても上記目的を達成でき
る。
ン層を形成する工程と、上記第１のシリコン層の上側に
シリコン窒化層を形成する工程と、上記シリコン窒化層
の一部を選択的に除去することにより上記第１のシリコ
ン層に達する開口部を形成する工程と、上記開口部にお
いて露出した上記第１のシリコン層上に上記開口部を塞
ぐ第２のシリコン層を形成する工程と、上記シリコン窒
化層をマスクとして上記第２のシリコン層および上記第
１のシリコン層の上記第２のシリコン層に対応する部分
を選択的に酸化して素子分離用の第１の酸化層を形成す
る工程と、上記シリコン窒化層を除去する工程と、上記
第１のシリコン層の酸化されていない部分を総て酸化し
て第２の酸化層を形成する工程と、上記素子分離用の酸
化層を残して上記第２の酸化層を除去する工程とからな
る半導体装置の製造方法によっても上記目的を達成でき
る。
【０００８】この半導体装置の製造方法において、上記
開口部を形成する工程後に、この開口部の下側のシリコ
ン基板に反転防止用の不純物イオンを注入する工程を付
加し、上記素子分離用の第１の酸化膜を形成する工程に
おいて、上記不純物イオンを活性化して反転防止層を形
成することも好ましい。
開口部を形成する工程後に、この開口部の下側のシリコ
ン基板に反転防止用の不純物イオンを注入する工程を付
加し、上記素子分離用の第１の酸化膜を形成する工程に
おいて、上記不純物イオンを活性化して反転防止層を形
成することも好ましい。
【０００９】
【実施例】次に本発明の一実施例の半導体装置の製造方
法について説明する。図１は本例を工程順に示した説明
図であり、同図を参照しながら説明する。
法について説明する。図１は本例を工程順に示した説明
図であり、同図を参照しながら説明する。
【００１０】まず、図１（ａ）に示すように、シリコン
基板１を１０００℃のＯ2雰囲気にて熱酸化し、酸化層
２（層厚５０ｎｍ程度）を形成する。この酸化層２の上
に気相成長法により多結晶シリコン層３（層厚１００ｎ
ｍ程度）を堆積する。１０００℃のＯ2雰囲気にて多結
晶シリコン層３を熱酸化して酸化層４（層厚５０ｎｍ程
度）を形成する。次に酸化層４の上に気相成長法により
シリコン窒化層５（層厚１３０ｎｍ程度）を形成する。
基板１を１０００℃のＯ2雰囲気にて熱酸化し、酸化層
２（層厚５０ｎｍ程度）を形成する。この酸化層２の上
に気相成長法により多結晶シリコン層３（層厚１００ｎ
ｍ程度）を堆積する。１０００℃のＯ2雰囲気にて多結
晶シリコン層３を熱酸化して酸化層４（層厚５０ｎｍ程
度）を形成する。次に酸化層４の上に気相成長法により
シリコン窒化層５（層厚１３０ｎｍ程度）を形成する。
【００１１】次に図１（ｂ）に示すように、フォトレジ
スト６をマスクとして素子分離領域Ａのシリコン窒化層
５をフッ素ガスを用いた異方性エッチングにより除去
し、さらにフッ酸処理をして開口部７を形成する。次
に、素子分離領域Ａのシリコン基板１に反転防止のため
不純物イオン８を加速電圧１００ＫｅＶ、ドーズ量５×
１０13ｃｍ-2程度でイオン注入する。例えばＢ+を不純
物イオンとして打ち込む。
スト６をマスクとして素子分離領域Ａのシリコン窒化層
５をフッ素ガスを用いた異方性エッチングにより除去
し、さらにフッ酸処理をして開口部７を形成する。次
に、素子分離領域Ａのシリコン基板１に反転防止のため
不純物イオン８を加速電圧１００ＫｅＶ、ドーズ量５×
１０13ｃｍ-2程度でイオン注入する。例えばＢ+を不純
物イオンとして打ち込む。
【００１２】次に図１（ｃ）に示すように、フォトレジ
スト６を除去し、開口部７に露出した多結晶シリコン層
３の表面上にエピタキシャル成長により多結晶（もしは
単結晶）のシリコン層９（層厚３００ｎｍ程度）を形成
する。これにより開口部７はシリコン層９により塞がれ
る。このシリコン層９は後に酸化されることにより後述
する素子分離用の酸化層となるが、この酸化層の厚さ
は、シリコン層９の成長を制御することにより容易に制
御できることとなる。
スト６を除去し、開口部７に露出した多結晶シリコン層
３の表面上にエピタキシャル成長により多結晶（もしは
単結晶）のシリコン層９（層厚３００ｎｍ程度）を形成
する。これにより開口部７はシリコン層９により塞がれ
る。このシリコン層９は後に酸化されることにより後述
する素子分離用の酸化層となるが、この酸化層の厚さ
は、シリコン層９の成長を制御することにより容易に制
御できることとなる。
【００１３】次に図１（ｄ）に示すように、シリコン窒
化層５を選択酸化用のマスクとし、１０００℃のウェッ
ト酸素雰囲気中での熱酸化にてシリコン層９を選択酸化
して層厚７００ｎｍ程度の素子分離用の酸化層１０を形
成する。酸化層１０は狭い所定領域、すなわち、目的の
素子分離領域Ａに制限することができる。また、このウ
エット酸化工程において、シリコン基板１中にイオン注
入された不純物イオン８は再拡散および活性化され、反
転防止層１１が形成される。
化層５を選択酸化用のマスクとし、１０００℃のウェッ
ト酸素雰囲気中での熱酸化にてシリコン層９を選択酸化
して層厚７００ｎｍ程度の素子分離用の酸化層１０を形
成する。酸化層１０は狭い所定領域、すなわち、目的の
素子分離領域Ａに制限することができる。また、このウ
エット酸化工程において、シリコン基板１中にイオン注
入された不純物イオン８は再拡散および活性化され、反
転防止層１１が形成される。
【００１４】次に図１（ｅ）に示すように、不要になっ
たシリコン窒化層５をリン酸にて除去する。
たシリコン窒化層５をリン酸にて除去する。
【００１５】次に図１（ｆ）に示すように、１０００℃
のＯ2雰囲気にて熱酸化を行い、上記ウェット酸化工程
において酸化されずに残された多結晶シリコン層３を総
て酸化して酸化層１２を形成する。
のＯ2雰囲気にて熱酸化を行い、上記ウェット酸化工程
において酸化されずに残された多結晶シリコン層３を総
て酸化して酸化層１２を形成する。
【００１６】次に図１（ｇ）に示すように、ＮＨ4Ｆ溶
液により、酸化層１０および酸化層１２をエッチング
し、酸化層１２を総て除去しシリコン基板１を露出させ
る。酸化層１０は酸化層１２の厚さ分エッチングされ、
素子分離用の酸化層１０が素子分離領域Ａに残される。
液により、酸化層１０および酸化層１２をエッチング
し、酸化層１２を総て除去しシリコン基板１を露出させ
る。酸化層１０は酸化層１２の厚さ分エッチングされ、
素子分離用の酸化層１０が素子分離領域Ａに残される。
【００１７】本例によれば、素子分離用の酸化層１０を
形成する際、シリコン窒化層５をマスクとしたシリコン
層９の選択酸化により所定の領域のみ酸化されるため、
寸法誤差が低減される。また、シリコン基板１自体は、
従来のＬＯＣＯＳ法により酸化層を形成する場合に比べ
て、酸化される割合が少ないのでシリコン基板１内の結
晶欠陥を低減できる。
形成する際、シリコン窒化層５をマスクとしたシリコン
層９の選択酸化により所定の領域のみ酸化されるため、
寸法誤差が低減される。また、シリコン基板１自体は、
従来のＬＯＣＯＳ法により酸化層を形成する場合に比べ
て、酸化される割合が少ないのでシリコン基板１内の結
晶欠陥を低減できる。
【００１８】
【発明の効果】本発明によれば、シリコン基板上に形成
された第１のシリコン層の上にシリコン窒化層を形成し
た後、シリコン窒化層に第１のシリコン層に達する開口
部を形成し、この開口部に第２のシリコン層を形成し、
この第２のシリコン層および第１のシリコン層を選択的
に酸化させることにより素子分離用の酸化層を形成しす
るため、狭い領域にも所望の層厚の素子分離用の酸化層
を形成することが可能となる。
された第１のシリコン層の上にシリコン窒化層を形成し
た後、シリコン窒化層に第１のシリコン層に達する開口
部を形成し、この開口部に第２のシリコン層を形成し、
この第２のシリコン層および第１のシリコン層を選択的
に酸化させることにより素子分離用の酸化層を形成しす
るため、狭い領域にも所望の層厚の素子分離用の酸化層
を形成することが可能となる。
【図１】本発明の一実施例の半導体装置の製造方法の説
明のための説明図。
明のための説明図。
【符号の説明】 １ シリコン基板 ３ 多結晶シリコン層（第１のシリコン層） ５ シリコン窒化層 ７ 開口部 ８ 不純物イオン ９ シリコン層（第２のシリコン層） １０ 酸化層（第１の酸化層） １１ 反転防止層 １２ 酸化層（第２の酸化層）
Claims (4)
- 【請求項１】 シリコン基板の上側に第１のシリコン層
を形成する工程と、 上記第１のシリコン層の上側にシリコン窒化層を形成す
る工程と、 上記シリコン窒化層の一部を選択的に除去することによ
り上記第１のシリコン層に達する開口部を形成する工程
と、 上記開口部において露出した上記第１のシリコン層上に
上記開口部を塞ぐ第２のシリコン層を形成する工程と、 上記シリコン窒化層をマスクとして上記第２のシリコン
層および上記第１のシリコン層の上記第２のシリコン層
に対応する部分を選択的に酸化して素子分離用の酸化層
を形成する工程と、 上記素子分離用の酸化層を残し、上記シリコン窒化層お
よび第１のシリコン層を除去する工程とからなることを
特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板の上側に第１のシリコン層
を形成する工程と、 上記第１のシリコン層の上側にシリコン窒化層を形成す
る工程と、 上記シリコン窒化層の一部を選択的に除去することによ
り上記第１のシリコン層に達する開口部を形成する工程
と、 上記開口部において露出した上記第１のシリコン層上に
上記開口部を塞ぐ第２のシリコン層を形成する工程と、 上記シリコン窒化層をマスクとして上記第２のシリコン
層および上記第１のシリコン層の上記第２のシリコン層
に対応する部分を選択的に酸化して素子分離用の第１の
酸化層を形成する工程と、 上記シリコン窒化層を除去する工程と、 上記第１のシリコン層の酸化されていない部分を総て酸
化して第２の酸化層を形成する工程と、 上記素子分離用の酸化層を残して上記第２の酸化層を除
去する工程とからなることを特徴とする半導体装置の製
造方法。 - 【請求項３】 シリコン基板の上側に第１のシリコン層
を形成する工程と、 上記第１のシリコン層の上側にシリコン窒化層を形成す
る工程と、 上記シリコン窒化層の一部を選択的に除去することによ
り上記第１のシリコン層に達する開口部を形成する工程
と、 上記開口部の下側のシリコン基板に反転防止用の不純物
イオンを注入する工程と、 上記開口部において露出した上記第１のシリコン層上に
上記開口部を塞ぐ第２のシリコン層を形成する工程と、 上記シリコン窒化層をマスクとして上記第２のシリコン
層および上記第１のシリコン層の上記第２のシリコン層
に対応する部分を選択的に酸化して素子分離用の酸化層
を形成するとともに、上記不純物イオンを活性化して反
転防止層を形成する工程と、 上記素子分離用の酸化層を残し、上記シリコン窒化層お
よび第１のシリコン層を除去する工程とからなることを
特徴とする半導体装置の製造方法。 - 【請求項４】 シリコン基板の上側に第１のシリコン層
を形成する工程と、 上記第１のシリコン層の上側にシリコン窒化層を形成す
る工程と、 上記シリコン窒化層の一部を選択的に除去することによ
り上記第１のシリコン層に達する開口部を形成する工程
と、 上記開口部の下側のシリコン基板に反転防止用の不純物
イオンを注入する工程と、 上記開口部において露出した上記第１のシリコン層上に
上記開口部を塞ぐ第２のシリコン層を形成する工程と、 上記シリコン窒化層をマスクとして上記第２のシリコン
層および上記第１のシリコン層の上記第２のシリコン層
に対応する部分を選択的に酸化して素子分離用の第１の
酸化層を形成するとともに、上記不純物イオンを活性化
して反転防止層を形成する工程と、 上記シリコン窒化層を除去する工程と、 上記第１のシリコン層の酸化されていない部分を総て酸
化して第２の酸化層を形成する工程と、 上記素子分離用の第１の酸化層を残して上記第２の酸化
層を除去する工程とからなることを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151741A JPH098020A (ja) | 1995-06-19 | 1995-06-19 | 半導体装置の製造方法 |
| US08/663,426 US5683933A (en) | 1995-06-19 | 1996-06-17 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151741A JPH098020A (ja) | 1995-06-19 | 1995-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098020A true JPH098020A (ja) | 1997-01-10 |
Family
ID=15525277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151741A Pending JPH098020A (ja) | 1995-06-19 | 1995-06-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5683933A (ja) |
| JP (1) | JPH098020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2325084A (en) * | 1997-05-07 | 1998-11-11 | Hyundai Electronics Ind | Field oxide fabrication |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125773A (ja) * | 1996-10-21 | 1998-05-15 | Nec Corp | 半導体装置の製造方法 |
| US6087241A (en) * | 1997-09-05 | 2000-07-11 | Microchip Technology Incorporated | Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method |
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| KR100855960B1 (ko) * | 2005-09-20 | 2008-09-02 | 삼성전자주식회사 | 기판 스트레스를 억제할 수 있는 ｃｍｏｓ 이미지 소자 및그 제조방법 |
| US8338888B2 (en) * | 2009-09-29 | 2012-12-25 | STMicroelectronicis S.r.l. | Process for manufacturing an integrated device with “damascene” field insulation, and integrated device made by such process |
| US8941176B2 (en) * | 2009-09-29 | 2015-01-27 | Stmicroelectronics S.R.L. | Integrated device with raised locos insulation regions and process for manufacturing such device |
| US8835261B2 (en) | 2011-03-14 | 2014-09-16 | International Business Machines Corporation | Field effect transistor structure and method of forming same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| JPH0212942A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0267728A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | 素子分離用酸化膜の形成方法 |
| JPH04112532A (ja) * | 1990-08-31 | 1992-04-14 | Mitsubishi Electric Corp | 半導体集積回路の製造方法 |
| US5130268A (en) * | 1991-04-05 | 1992-07-14 | Sgs-Thomson Microelectronics, Inc. | Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby |
| US5087586A (en) * | 1991-07-03 | 1992-02-11 | Micron Technology, Inc. | Process for creating fully-recessed field isolation regions by oxidizing a selectively-grown epitaxial silicon layer |
| KR970003893B1 (ko) * | 1993-10-25 | 1997-03-22 | 삼성전자 주식회사 | 반도체 장치의 소자 분리 방법 |
-
1995
- 1995-06-19 JP JP7151741A patent/JPH098020A/ja active Pending
-
1996
- 1996-06-17 US US08/663,426 patent/US5683933A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2325084A (en) * | 1997-05-07 | 1998-11-11 | Hyundai Electronics Ind | Field oxide fabrication |
| US6153481A (en) * | 1997-05-07 | 2000-11-28 | Hyundai Electronics Industries Co., Ltd. | Method for forming an isolation insulating film for internal elements of a semiconductor device |
| GB2325084B (en) * | 1997-05-07 | 2002-03-20 | Hyundai Electronics Ind | A method for forming an isolation insulating film for internal elements of a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5683933A (en) | 1997-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5196367A (en) | Modified field isolation process with no channel-stop implant encroachment | |
| JPH0565058B2 (ja) | ||
| JPH098020A (ja) | 半導体装置の製造方法 | |
| JPH06163532A (ja) | 半導体素子分離方法 | |
| JP3628362B2 (ja) | 半導体装置の隔離構造の製造方法 | |
| JPS6174350A (ja) | 半導体装置の製造方法 | |
| JPH01295438A (ja) | 半導体装置の製造方法 | |
| JP2517906B2 (ja) | 半導体装置の製造方法 | |
| JPH04155829A (ja) | 半導体装置の製造方法 | |
| JP3042804B2 (ja) | 素子分離方法及び半導体装置 | |
| JPH04267336A (ja) | 半導体装置の製造方法 | |
| JPH034514A (ja) | ウエハの製造方法 | |
| JPH01253932A (ja) | 半導体装置の製造方法 | |
| KR930008540B1 (ko) | 반도체장치의 소자분리방법 | |
| JPS6331124A (ja) | 半導体装置の製造方法 | |
| JPH07211783A (ja) | 半導体装置の製造方法 | |
| JPH04309226A (ja) | 半導体装置の製造方法 | |
| JPS6118149A (ja) | 半導体装置の製造方法 | |
| JPS63253650A (ja) | 半導体装置の製造方法 | |
| JPS6142425B2 (ja) | ||
| JPS632349A (ja) | 半導体装置の製造方法 | |
| JPH0582514A (ja) | 半導体装置の製造方法 | |
| JPS6081863A (ja) | 半導体装置の製造方法 | |
| JPH05121401A (ja) | 半導体装置の製造方法 | |
| JPS58209159A (ja) | 半導体装置の製造方法 |