JP2517906B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2517906B2 JP2517906B2 JP61092881A JP9288186A JP2517906B2 JP 2517906 B2 JP2517906 B2 JP 2517906B2 JP 61092881 A JP61092881 A JP 61092881A JP 9288186 A JP9288186 A JP 9288186A JP 2517906 B2 JP2517906 B2 JP 2517906B2
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- Japan
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- mask
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- predetermined pattern
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特にシリコン
窒化膜（Si3N4）をマスクとして選択酸化を行なうLOCOS
法に関するものである。
窒化膜（Si3N4）をマスクとして選択酸化を行なうLOCOS
法に関するものである。
IC構造において素子間分離を行うために、基板表面に
LOCOS法により酸化物分離領域を形成することが一般的
に行われている。この方法は、シリコン表面に耐酸化性
のシリコン窒化膜があると酸化が進まないことを利用
し、基板の素子形成領域上にシリコン窒化膜を形成し、
露出された素子間分離領域のシリコンを選択的に酸化す
ることによりシリコン酸化膜（SiO2）による分離構造を
形成するものである。しかしながら、シリコン酸化膜を
形成する際に、シリコン窒化膜の下部にも一部鳥の嘴状
の酸化層、いわゆるバーズビークが進行し、このバーズ
ビークにより素子間分離領域が増大してしまうという問
題があった。
LOCOS法により酸化物分離領域を形成することが一般的
に行われている。この方法は、シリコン表面に耐酸化性
のシリコン窒化膜があると酸化が進まないことを利用
し、基板の素子形成領域上にシリコン窒化膜を形成し、
露出された素子間分離領域のシリコンを選択的に酸化す
ることによりシリコン酸化膜（SiO2）による分離構造を
形成するものである。しかしながら、シリコン酸化膜を
形成する際に、シリコン窒化膜の下部にも一部鳥の嘴状
の酸化層、いわゆるバーズビークが進行し、このバーズ
ビークにより素子間分離領域が増大してしまうという問
題があった。
そこで従来では、バーズビークの低減を目的として、
例えば、バーズビーク抑制用のマスクを反応性イオンエ
ッチング（RIE）を用いて自己整合的に形成する方法、
いわゆるSWAMI法等のLOCOS法の改良が提案されている。
例えば、バーズビーク抑制用のマスクを反応性イオンエ
ッチング（RIE）を用いて自己整合的に形成する方法、
いわゆるSWAMI法等のLOCOS法の改良が提案されている。
しかしながら、上記のSWAMI法によると、バーズビー
クは抑制されるものの、フィールド部に導入したチャン
ネルストッパーを形成している不純物が横方向に拡散
し、実効的なチャンネル幅が減少する、いわゆるナロー
チャンネル現象が起こってしまい、未だ高集積化には不
利であった。又、近年、溝分離法（トレンチアイソレー
ション法）等が発表されているが、溝を形成するために
工程が非常に複雑になり、歩留り，コスト的な面で本質
的な解決とはなっていない。
クは抑制されるものの、フィールド部に導入したチャン
ネルストッパーを形成している不純物が横方向に拡散
し、実効的なチャンネル幅が減少する、いわゆるナロー
チャンネル現象が起こってしまい、未だ高集積化には不
利であった。又、近年、溝分離法（トレンチアイソレー
ション法）等が発表されているが、溝を形成するために
工程が非常に複雑になり、歩留り，コスト的な面で本質
的な解決とはなっていない。
そこで本発明は、ナローチャンネル現象を抑制し、工
程の単純化，電気特性の安定化，コストの低減を達成す
ることができる半導体装置の製造方法を提供する事を目
的としている。
程の単純化，電気特性の安定化，コストの低減を達成す
ることができる半導体装置の製造方法を提供する事を目
的としている。
上記の目的を達成するために、本願発明においては、
半導体基板の少なくとも素子領域となる部分全体を覆う
ように耐酸化性の膜を成膜する第１の工程と、 該耐酸化性膜上に、所定のパターンのマスクを形成す
る第２の工程と、 この所定のパターンのマスク及び前記耐酸化性膜上に
エッチバック可能な材料からなる膜を成膜する第３の工
程と、 エッチバックを行うことにより前記所定のパターンの
マスクの側壁に前記第３の工程で成膜された膜を残して
この膜からなる側壁部を形成する第４の工程と、前記所
定のパターンのマスクおよび前記側壁部をマスクとして
前記半導体基板に不純物を注入する第５の工程と、 前記所定のパターンのマスクの側壁に形成された側壁
部を除去し、この所定パターンのマスクを用いて前記耐
酸化性の膜をパターニングする第６の工程と、 このパターニングされた耐酸化性の膜をマスクとして
選択酸化を行い、フィールド酸化膜を形成する第７の工
程と、 を備えたことを特徴とする半導体装置の製造方法を採用
している。
半導体基板の少なくとも素子領域となる部分全体を覆う
ように耐酸化性の膜を成膜する第１の工程と、 該耐酸化性膜上に、所定のパターンのマスクを形成す
る第２の工程と、 この所定のパターンのマスク及び前記耐酸化性膜上に
エッチバック可能な材料からなる膜を成膜する第３の工
程と、 エッチバックを行うことにより前記所定のパターンの
マスクの側壁に前記第３の工程で成膜された膜を残して
この膜からなる側壁部を形成する第４の工程と、前記所
定のパターンのマスクおよび前記側壁部をマスクとして
前記半導体基板に不純物を注入する第５の工程と、 前記所定のパターンのマスクの側壁に形成された側壁
部を除去し、この所定パターンのマスクを用いて前記耐
酸化性の膜をパターニングする第６の工程と、 このパターニングされた耐酸化性の膜をマスクとして
選択酸化を行い、フィールド酸化膜を形成する第７の工
程と、 を備えたことを特徴とする半導体装置の製造方法を採用
している。
そして、上記の半導体装置の製造方法を採用する事に
より、チャンネルストッパーの幅を、側壁部を形成せず
にチャンネルストッパーを形成したものと比較して、側
壁部の幅の分だけ狭くする事ができ、したがって、不純
物が横方向に拡散したとしても、その分は何ら実効的な
チャンネル幅に影響する事がなく、ナローチャンネル現
象を抑制することができる。さらに、本願発明において
は、耐酸化性膜をパターニングせずにこの耐酸化性膜の
上に他のマスクを形成し、そのマスクの側壁に側壁部を
形成しているため、マスクの側壁部となる膜の成膜時
に、半導体基板に対して悪影響を及ぼす不純物が半導体
基板中に拡散することを防ぐとともに、マスク材の側壁
部に形成した膜材をエッチバックする際のエッチングと
不純物注入後にこの側壁部を除去する際のエッチングか
ら基板表面を保護できる。
より、チャンネルストッパーの幅を、側壁部を形成せず
にチャンネルストッパーを形成したものと比較して、側
壁部の幅の分だけ狭くする事ができ、したがって、不純
物が横方向に拡散したとしても、その分は何ら実効的な
チャンネル幅に影響する事がなく、ナローチャンネル現
象を抑制することができる。さらに、本願発明において
は、耐酸化性膜をパターニングせずにこの耐酸化性膜の
上に他のマスクを形成し、そのマスクの側壁に側壁部を
形成しているため、マスクの側壁部となる膜の成膜時
に、半導体基板に対して悪影響を及ぼす不純物が半導体
基板中に拡散することを防ぐとともに、マスク材の側壁
部に形成した膜材をエッチバックする際のエッチングと
不純物注入後にこの側壁部を除去する際のエッチングか
ら基板表面を保護できる。
以下、図面に示す実施例を用いて本発明を詳細に説明
する。第１図（ａ）乃至（ｈ）は発明の実施例を案出す
る前身である案出例の要部断面図を示すものであり、CM
OSを製造する工程に採用したものである。まず同図
（ａ）に示すように、抵抗率が３〜５Ω・cm程度のＮ型
のシリコン（Si）基板１内にＰ型のウェル領域２を形成
し、Si基板１表面に300〜1000Åの熱酸化膜（SiO2）３
を成長させる。そして、その上にLOCVD法により1000〜2
000Åのシリコン窒化膜（Si3N4）４を積層し、引続きシ
リコン窒化膜４の表面にCVD法によりシリコン酸化（SiO
2）膜５を形成する。そして、フォトリソグラフィー法
によりレジストパターンを形成し、SiO2膜５を部分的に
エッチング除去し、所定のパターンを形成し、その後レ
ジストパターンを除去する。図はこの時の状態を示して
いる。尚、シリコン窒化膜４上の所定のパターンはSiO2
膜５でなくとも、レジストパターンであってもよい。
する。第１図（ａ）乃至（ｈ）は発明の実施例を案出す
る前身である案出例の要部断面図を示すものであり、CM
OSを製造する工程に採用したものである。まず同図
（ａ）に示すように、抵抗率が３〜５Ω・cm程度のＮ型
のシリコン（Si）基板１内にＰ型のウェル領域２を形成
し、Si基板１表面に300〜1000Åの熱酸化膜（SiO2）３
を成長させる。そして、その上にLOCVD法により1000〜2
000Åのシリコン窒化膜（Si3N4）４を積層し、引続きシ
リコン窒化膜４の表面にCVD法によりシリコン酸化（SiO
2）膜５を形成する。そして、フォトリソグラフィー法
によりレジストパターンを形成し、SiO2膜５を部分的に
エッチング除去し、所定のパターンを形成し、その後レ
ジストパターンを除去する。図はこの時の状態を示して
いる。尚、シリコン窒化膜４上の所定のパターンはSiO2
膜５でなくとも、レジストパターンであってもよい。
次に、第１図（ｂ）に示すように、SiO2膜５をマスク
としてシリコン窒化膜４を部分的にエッチング除去し、
その後全面にCVD法により第２のSiO2膜６を形成する。
尚、CVD法により形成される第２のSiO2膜６のかわり
に、プラズマCVD法により形成されるSiO2膜，有機絶縁
膜（ポリイミド膜等）を用いてもよい。そして、第１図
（ｃ）に示すように、いわゆるエッチバック法により所
定パターンのシリコン窒化膜４、及びSiO2膜５の周縁部
に第２のSiO2膜６による側壁部７を形成する。尚、参考
までに簡単に説明しておくが、エッチバック法とは、第
１図（ｂ）において、第２のSiO2膜６の厚さが部分a,b
における厚さよりも、部分ｃ、すなわち上記周縁部にお
ける厚さの方が厚みがある事を利用して、全面を同じ速
さで、Ｎ型シリコン基板１に垂直な方向にエッチングを
行ない、最終的に部分ｃに第２のSiO2膜を残すという方
法である。
としてシリコン窒化膜４を部分的にエッチング除去し、
その後全面にCVD法により第２のSiO2膜６を形成する。
尚、CVD法により形成される第２のSiO2膜６のかわり
に、プラズマCVD法により形成されるSiO2膜，有機絶縁
膜（ポリイミド膜等）を用いてもよい。そして、第１図
（ｃ）に示すように、いわゆるエッチバック法により所
定パターンのシリコン窒化膜４、及びSiO2膜５の周縁部
に第２のSiO2膜６による側壁部７を形成する。尚、参考
までに簡単に説明しておくが、エッチバック法とは、第
１図（ｂ）において、第２のSiO2膜６の厚さが部分a,b
における厚さよりも、部分ｃ、すなわち上記周縁部にお
ける厚さの方が厚みがある事を利用して、全面を同じ速
さで、Ｎ型シリコン基板１に垂直な方向にエッチングを
行ない、最終的に部分ｃに第２のSiO2膜を残すという方
法である。
次に第１図（ｄ）に示すように、Ｎ型基板部をフォト
リソグラフィー法によりレジストパターン８で覆い、レ
ジストパターン8,SiO2膜５及び側壁部７をマスクとし
て、ボロン（Ｂ）等のＰ型不純物を例えば30keV,1×10
13doseでイオン注入を行ない、Ｐ型ウェル領域２内に比
較的高不純物濃度のP+チャンネルストッパー９を形成す
る。又、レジストパターン８を除去した後、同様にして
第１図（ｅ）に示すように、Ｐ型ウェル領域部をレジス
トパターン10で覆い、リン（Ｐ），ヒ素（As）等のＮ型
不純物を例えば100eV,1×1012doseでイオン注入を行な
い、Ｎ型シリコン基板１内に比較的高不純物濃度のN+チ
ャンネルストッパー11を形成する。
リソグラフィー法によりレジストパターン８で覆い、レ
ジストパターン8,SiO2膜５及び側壁部７をマスクとし
て、ボロン（Ｂ）等のＰ型不純物を例えば30keV,1×10
13doseでイオン注入を行ない、Ｐ型ウェル領域２内に比
較的高不純物濃度のP+チャンネルストッパー９を形成す
る。又、レジストパターン８を除去した後、同様にして
第１図（ｅ）に示すように、Ｐ型ウェル領域部をレジス
トパターン10で覆い、リン（Ｐ），ヒ素（As）等のＮ型
不純物を例えば100eV,1×1012doseでイオン注入を行な
い、Ｎ型シリコン基板１内に比較的高不純物濃度のN+チ
ャンネルストッパー11を形成する。
そして、レジストパターン10を除去した後、第１図
（ｆ）に示すように、例えば希釈したフッ化水素（HF）
溶液でSiO2膜5,側壁部７及び表面に露出した熱酸化膜３
を除去する。次に、第１図（ｇ）に示すように、選択酸
化法により例えば950℃,8時間の条件下でフィールド酸
化膜であるLOCOS酸化膜12を約9000Åの厚さをもって形
成する。引続き，選択酸化に用いたシリコン窒化膜４、
及び熱酸化膜３を除去する。
（ｆ）に示すように、例えば希釈したフッ化水素（HF）
溶液でSiO2膜5,側壁部７及び表面に露出した熱酸化膜３
を除去する。次に、第１図（ｇ）に示すように、選択酸
化法により例えば950℃,8時間の条件下でフィールド酸
化膜であるLOCOS酸化膜12を約9000Åの厚さをもって形
成する。引続き，選択酸化に用いたシリコン窒化膜４、
及び熱酸化膜３を除去する。
そして案出例では第１図（ｇ）におけるバーズビーク
領域13（図中点線部分）を低減して、アクティブ領域
（トランジスタ形成領域）14を広くし、より高集積化を
はかる為に、第１図（ｈ）に示すように、例えばHF溶液
を主成分とするエッチング液に、この状態のシリコンウ
ェハーを入れ、LOCOS酸化膜12のエッチングを適当に行
ないバーズビーク領域13を低減する。実験的に求めた値
によると、第１図（ｇ）において7000〜800Å横方向へ
の広がりがあったバーズビーク領域13が、この工程後に
は3000〜6000Åとなった。そしてこの工程終了後、通常
のCMOS製造工程によりアクティブ領域14にCMOSを形成す
る。
領域13（図中点線部分）を低減して、アクティブ領域
（トランジスタ形成領域）14を広くし、より高集積化を
はかる為に、第１図（ｈ）に示すように、例えばHF溶液
を主成分とするエッチング液に、この状態のシリコンウ
ェハーを入れ、LOCOS酸化膜12のエッチングを適当に行
ないバーズビーク領域13を低減する。実験的に求めた値
によると、第１図（ｇ）において7000〜800Å横方向へ
の広がりがあったバーズビーク領域13が、この工程後に
は3000〜6000Åとなった。そしてこの工程終了後、通常
のCMOS製造工程によりアクティブ領域14にCMOSを形成す
る。
上述したように案出例によると、第１図（ｆ）におい
て、チャンネルストッパーの幅が側壁部７の幅Ｗの分だ
け、シリコン窒化膜４の間隔より狭く形成でき、そのお
かげで第１図（ｇ）においてLOCOS酸化膜12を形成する
際に、チャンネルストッパーを形成している不純物が横
方向に拡散してチャンネルストッパーの幅が広がったと
しても、チャンネルストッパーはアクティブ領域14に達
することはなく、したがってナローチャンネル現象を防
ぐ事が出来る。又、LOCOS酸化膜12形成後にエッチング
を行なっているのでバーズビーク領域13を低減出来ると
いう効果がある。
て、チャンネルストッパーの幅が側壁部７の幅Ｗの分だ
け、シリコン窒化膜４の間隔より狭く形成でき、そのお
かげで第１図（ｇ）においてLOCOS酸化膜12を形成する
際に、チャンネルストッパーを形成している不純物が横
方向に拡散してチャンネルストッパーの幅が広がったと
しても、チャンネルストッパーはアクティブ領域14に達
することはなく、したがってナローチャンネル現象を防
ぐ事が出来る。又、LOCOS酸化膜12形成後にエッチング
を行なっているのでバーズビーク領域13を低減出来ると
いう効果がある。
しかしながら、上記案出例においては、シリコン窒化
膜４をパターニングした状態にて側壁部７をエッチバッ
クして形成しているため、側壁部の部材中に含まれる不
純物が基板中に拡散して悪影響を及ぼしたり、エッチバ
ックする際やイオン注入後のエッチングの際に、エッチ
ング液あるいはエッチングガスが基板に悪影響を与える
ことが考えられる。
膜４をパターニングした状態にて側壁部７をエッチバッ
クして形成しているため、側壁部の部材中に含まれる不
純物が基板中に拡散して悪影響を及ぼしたり、エッチバ
ックする際やイオン注入後のエッチングの際に、エッチ
ング液あるいはエッチングガスが基板に悪影響を与える
ことが考えられる。
第２図に本発明の実施例の要部断面図を示す。上記第
１図における案出例では、シリコン窒化膜４を部分的に
除去した後にチャンネルストッパーを形成しているが、
本実施例ではシリコン窒化膜104を除去する前に不純物
をイオン注入する事によりチャンネルストッパーを形成
する事を特徴としている。これは、シリコン窒化膜は、
イオン注入のマスクとなる部材の側壁部を形成する際
に、側壁部の部材中に含まれ、基板に対して悪影響を及
ぼす不純物が基板中に拡散することを防止することと、
その部材をエッチバックする際やエッチング除去する際
に、エッチング液あるいはエッチングガスが基板に影響
を与えないようにするバリアとして働くことを利用した
ものである。尚、本実施例は上記特徴点以外は第１図に
おける案出例に類似しているので、その説明は簡略的に
行なう。まず第２図（ａ）に示すように、例えばＰ型の
シリコン基板101上に熱酸化膜103を形成し、さらにその
上にLPCVD法によりシリコン窒化膜104を積層する。そし
て、フォトリソグラフィー法により所定のレジストパタ
ーン105をその上に形成する。
１図における案出例では、シリコン窒化膜４を部分的に
除去した後にチャンネルストッパーを形成しているが、
本実施例ではシリコン窒化膜104を除去する前に不純物
をイオン注入する事によりチャンネルストッパーを形成
する事を特徴としている。これは、シリコン窒化膜は、
イオン注入のマスクとなる部材の側壁部を形成する際
に、側壁部の部材中に含まれ、基板に対して悪影響を及
ぼす不純物が基板中に拡散することを防止することと、
その部材をエッチバックする際やエッチング除去する際
に、エッチング液あるいはエッチングガスが基板に影響
を与えないようにするバリアとして働くことを利用した
ものである。尚、本実施例は上記特徴点以外は第１図に
おける案出例に類似しているので、その説明は簡略的に
行なう。まず第２図（ａ）に示すように、例えばＰ型の
シリコン基板101上に熱酸化膜103を形成し、さらにその
上にLPCVD法によりシリコン窒化膜104を積層する。そし
て、フォトリソグラフィー法により所定のレジストパタ
ーン105をその上に形成する。
そして第２図（ｂ）に示すように、全面に例えばプラ
ズマCVD法によりSiO2膜106を形成し、引続き第２図
（ｃ）に示すように、エッチバック法によりレジストパ
ターン105の周縁部に、SiO2膜106による側壁部107を形
成する。さらに、レジストパターン105及び側壁部107を
マスクとしてボロン等のＰ型不純物をイオン注入し、Ｐ
型シリコン基板101内に比較的高不純物濃度のP+チャン
ネルストッパーに形成する。
ズマCVD法によりSiO2膜106を形成し、引続き第２図
（ｃ）に示すように、エッチバック法によりレジストパ
ターン105の周縁部に、SiO2膜106による側壁部107を形
成する。さらに、レジストパターン105及び側壁部107を
マスクとしてボロン等のＰ型不純物をイオン注入し、Ｐ
型シリコン基板101内に比較的高不純物濃度のP+チャン
ネルストッパーに形成する。
次に、第２図（ｄ）に示すように、例えばHF溶液を主
成分とするエッチング液により側壁部107を除去する。
そして、その説明の図示はしないが、レジストパターン
105をマスクとしてシリコン窒化膜104を部分的にエッチ
ング除去し、第１図（ｇ）、及び第１図（ｈ）を用いて
説明したのと同様にしてLOCOS酸化膜を形成する。本実
施例によっても第１図における案出例と同様の効果を得
る事が出来る。
成分とするエッチング液により側壁部107を除去する。
そして、その説明の図示はしないが、レジストパターン
105をマスクとしてシリコン窒化膜104を部分的にエッチ
ング除去し、第１図（ｇ）、及び第１図（ｈ）を用いて
説明したのと同様にしてLOCOS酸化膜を形成する。本実
施例によっても第１図における案出例と同様の効果を得
る事が出来る。
尚、言うまでもなく、本発明は上記実施例に限定され
ず、その主旨を逸脱しない限り種々変形可能である。
ず、その主旨を逸脱しない限り種々変形可能である。
以上述べた如く、本発明の半導体装置の製造方法によ
ると、側壁部を形成する事により、チャンネルストッパ
ーの幅を側壁部の幅の分狭くする事ができ、トランジス
タの実効的なチャンネル幅のチャンネルストッパーによ
る影響が低減できるので、ナローチャンネル現象を抑制
する事ができる。
ると、側壁部を形成する事により、チャンネルストッパ
ーの幅を側壁部の幅の分狭くする事ができ、トランジス
タの実効的なチャンネル幅のチャンネルストッパーによ
る影響が低減できるので、ナローチャンネル現象を抑制
する事ができる。
さらに、本発明においては、耐酸化性膜をパターニン
グせずに他のマスクを用いてイオン注入しているため、
側壁部形成による他の不純物の影響やエッチング等から
半導体基板表面を保護できる。
グせずに他のマスクを用いてイオン注入しているため、
側壁部形成による他の不純物の影響やエッチング等から
半導体基板表面を保護できる。
以上から、基板に悪影響を与えることなく、電気特性
は安定化し、又、何ら溝等を形成する必要がなくなるの
で工程が比較的単純化し、コストの低減を達成できると
いう優れた効果がある。
は安定化し、又、何ら溝等を形成する必要がなくなるの
で工程が比較的単純化し、コストの低減を達成できると
いう優れた効果がある。
第１図（ａ）乃至（ｈ）は本発明を案出するための案出
例の半導体装置の製造方法を工程順に説明する為の要部
断面図、第２図（ａ）乃至（ｄ）は本発明の実施例の半
導体装置の製造方法を工程順に途中まで説明する為の要
部断面図である。 １……Ｎ型シリコン基板,2……Ｐ型ウェル領域,3,103…
…熱酸化膜,4,104……シリコン窒化膜,5……SiO2膜,6…
…第２のSiO2膜,7,107……側壁部,8,10,105……レジス
トパターン、9,109……P+チャンネルストッパー,11……
N+チャンネルストッパー、12……LOCOS酸化膜,13……バ
ーズビーク領域,14……アクティブ領域,101……Ｐ型シ
リコン基板,106……SiO2膜。
例の半導体装置の製造方法を工程順に説明する為の要部
断面図、第２図（ａ）乃至（ｄ）は本発明の実施例の半
導体装置の製造方法を工程順に途中まで説明する為の要
部断面図である。 １……Ｎ型シリコン基板,2……Ｐ型ウェル領域,3,103…
…熱酸化膜,4,104……シリコン窒化膜,5……SiO2膜,6…
…第２のSiO2膜,7,107……側壁部,8,10,105……レジス
トパターン、9,109……P+チャンネルストッパー,11……
N+チャンネルストッパー、12……LOCOS酸化膜,13……バ
ーズビーク領域,14……アクティブ領域,101……Ｐ型シ
リコン基板,106……SiO2膜。
Claims (2)
- 【請求項１】半導体基板の少なくとも素子領域となる部
分全体を覆うように耐酸化性の膜を成膜する第１の工程
と、 該耐酸化性膜上に、所定のパターンのマスクを形成する
第２の工程と、 この所定のパターンのマスク及び前記耐酸化性膜上にエ
ッチバック可能な材料からなる膜を成膜する第３の工程
と、 エッチバックを行うことにより前記所定のパターンのマ
スクの側壁に前記第３の工程で成膜された膜を残してこ
の膜からなる側壁部を形成する第４の工程と、前記所定
のパターンのマスクおよび前記側壁部をマスクとして前
記半導体基板に不純物を注入する第５の工程と、 前記所定のパターンのマスクの側壁に形成された側壁部
を除去し、この所定パターンのマスクを用いて前記耐酸
化性の膜をパターニングする第６の工程と、 このパターニングされた耐酸化性の膜をマスクとして選
択酸化を行い、フィールド酸化膜を形成する第７の工程
と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】さらに、前記第７の工程の後に、フィール
ド酸化膜を形成した後、該フィールド酸化膜のエッチン
グを行い、バーズビーク領域を小さくして素子形成領域
を広げるようにする第８の工程を有することを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092881A JP2517906B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092881A JP2517906B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62248236A JPS62248236A (ja) | 1987-10-29 |
| JP2517906B2 true JP2517906B2 (ja) | 1996-07-24 |
Family
ID=14066791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092881A Expired - Lifetime JP2517906B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517906B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028555A (en) * | 1987-12-02 | 1991-07-02 | Advanced Micro Devices, Inc. | Self-aligned semiconductor devices |
| JP2946414B1 (ja) * | 1998-04-13 | 1999-09-06 | 日本鋼管工事株式会社 | 熱可塑性プラスチック管の接合装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116146A (ja) * | 1983-11-29 | 1985-06-22 | Sony Corp | 半導体装置の製造方法 |
| JPS60245250A (ja) * | 1984-05-21 | 1985-12-05 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60261152A (ja) * | 1984-06-08 | 1985-12-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-04-22 JP JP61092881A patent/JP2517906B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62248236A (ja) | 1987-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |