KR100855960B1 - 기판 스트레스를 억제할 수 있는 ｃｍｏｓ 이미지 소자 및그 제조방법 - Google Patents
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Abstract
기판의 직접적인 산화를 방지하여 스트레스를 방지할 수 있는 CMOS 이미지 소자 및 그 제조방법을 개시한다. 개시된 CMOS 이미지 소자의 제조방법은, 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹으로 구성되는 단위 픽셀을 포함하는 CMOS 이미지 소자의 제조방법으로서, 반도체 기판 상에 패드 산화막을 형성하고, 상기 패드 산화막 상부에 버퍼층을 형성한다. 다음, 상기 버퍼층 상부에 소자 분리 예정 영역을 노출시키는 산화 방지 마스크를 형성한 다음, 상기 산화 방지 마스크에 의해 노출된 버퍼층을 산화한다. 그리고 나서, 상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하여, 상기 포토 다이오드 및 트랜지스터 그룹이 형성될 액티브 영역을 한정하는 소자 분리막을 형성한다.
PBLOCOS, 버퍼층, 폴리실리콘막, 차아지 트랩, 암전류
Description
도 1a 내지 도 1d는 본 발명의 일 실시예를 설명하기 위한 CMOS 이미지 소자의 액티브 픽셀 영역의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 본 발명의 실시예에 따른 2개의 포토 다이오드가 하나의 트랜지스터 그룹을 공유하는 픽셀 구조를 보여주는 평면도이다.
도 3은 도 2의 2개의 단위 픽셀을 나타낸 회로도이다.
도 4는 본 발명의 실시예에 따른 CMOS 이미지 소자의 단위 칩 구조를 개략적으로 나타낸 블록도이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 CMOS 이미지 소자의 액티브 픽셀 영역 밀 로직 회로부의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 CMOS 이미지 소자의 액티브 픽셀 영역 및 로직 회로부의 제조방법을 설명하기 위한 각 공정별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110,201,300 : 반도체 기판 120,215,315 : 패드 산화막
125,220,320 : 버퍼층 130,225,325 : 실리콘 산화막
135,230,325 : 실리콘 질화막 150,240,330 : 소자 분리막
본 발명은 이미지 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 액티브 픽셀 영역 및 로직 회로부를 포함하는 CMOS 이미지 소자의 소자 분리막 및 그 제조방법에 관한 것이다.
이미지 소자라 함은 광학 신호를 전기 신호로 변환하는 소자를 말하며, 이러한 이미지 소자로는 대표적으로 CCD(Charge coupled device)와 CIS(CMOS image sensor)가 있다. 현재는 이미지 센싱부(혹은 액티브 픽셀 영역)와, 이미지 센싱부로부터 센싱된 신호를 처리하는 로직 회로부를 하나의 웨이퍼에 집적시킬 수 있는 CIS 소자가 대부분 연구 및 사용되고 있다.
CIS 소자는 알려진 바와 같이, 광학 이미지를 촬상하여 전기적 신호로 변환시키는 액티브 픽셀 영역 및 액티브 픽셀 영역의 신호를 로직 신호 형태로 변환, 처리하는 로직 회로부로 구성된다. 상기 액티브 픽셀 영역은 다수의 단위 픽셀로 구성되며, 이 단위 픽셀의 수가 CIS 소자의 해상도(resolution)를 결정한다.
그런데, 해상도를 증대시키기 위하여 단위 픽셀 수를 증대시키게 되면, 액티브 픽셀 영역의 점유 면적이 늘어나서 반도체 칩 사이즈가 증대되어, 하나의 웨이퍼에 형성할 수 있는 이미지 소자의 수가 감소된다. 이에 단위 픽셀에 형성되는 소 자의 면적을 전체적으로 감소시키는 방법이 제안되었으나, 이 방법은 단위 픽셀에 입사되는 광의 양을 감소시키므로 필 팩터(fill factor) 및 S/N(signal/noise)비룰 감소시킨다.
이에 종래에는 단위 픽셀 내부의 포토 다이오드의 면적은 최대로 확보하면서 그 이외의 부분의 면적을 줄이기 위하여, 액티브 픽셀 영역 및 로직 신호부의 소자 분리막을 LOCOS(LOCal Oxidation Silicon)막 대신 STI막(Shallow Trench Isolation)막으로 형성하는 기술이 제안되었다. 알려진 바와 같이, STI막은 LOCOS막에 비해 협소한 면적을 가지므로 고집적 반도체 소자에 주로 이용되고 있으며, LOCOS의 고질적인 문제점인 버즈빅(bird's beak)현상이 없으므로 보다 넓은 액티브 영역(포토 다이오드 영역)을 제공할 수 있다. 이러한 STI막은 공지된 바와 같이, 반도체 기판을 소정 깊이 만큼 식각하는 트렌치 형성 공정 및 상기 트렌치 내부에 산화물을 충진하는 공정을 수행하여 얻어진다.
그런데, 상기 트렌치를 형성하기 위한 기판 식각 공정시, 상기 기판에 다량의 스트레스가 가해질 수 있으며, 이 스트레스는 기판 계면의 차아지 트랩(charge trap)을 일으키는 원인으로 작용한다. 이러한 차아지 트랩은 단위 픽셀의 비선택시에도 암전류(dark current)를 유발하여, CIS 소자의 특성을 열화시킨다. 이러한 스트레스는 기판을 국부적으로 산화시키는 LOCOS막에서도 동일하게 발생될 수 있다.
또한, 상기 STI막은 그 면적은 LOCOS막에 비해 좁지만, 트렌치의 깊이에 의해 기판(실리콘)과 실리콘 산화막의 접촉 면적은 LOCOS막에 비해 상대적으로 크므로, 암전류가 더 발생되는 문제가 있다. 즉, 암전류는 알려진 바와 같이 이종의 계 면, 예컨대, 실리콘 기판과 실리콘 산화막 계면의 댕글링 본드(dangling bond)에 의해 발생된다. 그러므로, 이종 계면의 면적이 클수록 댕글링 본드의 수가 커지므로, 암전류도 커지는 것이다.
이에 따라, 높은 해상도를 확보할 수 있으면서도, 픽셀 영역의 스트레스로 인한 암전류를 방지할 수 있는 이미지 소자에 대한 요구가 절실하다.
따라서 본 발명의 목적은 기판의 직접적인 산화를 방지하여 스트레스를 방지할 수 있는 이미지 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 기판의 스트레스를 억제하여 암전류를 방지할 수 있는 이미지 소자를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 것으로, 본 발명은 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹으로 구성되는 단위 픽셀을 포함하는 CMOS 이미지 소자의 제조방법으로서, 반도체 기판 상에 패드 산화막을 형성하고, 상기 패드 산화막 상부에 버퍼층을 형성한다. 다음, 상기 버퍼층 상부에 소자 분리 예정 영역을 노출시키는 산화 방지 마스크를 형성한 다음, 상기 산화 방지 마스크에 의해 노출된 버퍼층을 산화한다. 그리고 나서, 상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하여, 상기 포토 다이오드 및 트랜지스터 그룹이 형성될 액티브 영역을 한정하는 소자 분리막을 형성한다.
또한, 본 발명의 다른 실시예에 따르면, 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹들로 구성되는 단위 픽셀들로 구성되는 액티브 픽셀 영역 및 상기 액티브 픽셀 영역의 가장자리에 배치되며 상기 액티브 픽셀 영역에서 전달된 신호를 로직화하는 로직 회로부로 구성되는 CMOS 이미지 소자의 제조방법으로서, 상기 액티브 픽셀 영역 및 로직 회로부가 한정되어 있으며, 상기 로직 회로부에 소자 분리막이 형성된 반도체 기판 상부에 패드 산화막을 형성한다. 상기 패드 산화막 상부에 버퍼층을 형성하고, 상기 버퍼층 상부에 상기 액티브 픽셀 영역의 소자 분리 예정 영역이 노출되도록 산화 방지 마스크를 형성한다. 그후, 상기 산화 방지 마스크에 의해 노출된 버퍼층을 산화한 다음, 상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하여, 상기 액티브 픽셀 영역에 포토 다이오드 및 트랜지스터 그룹이 형성될 액티브 영역을 한정하는 소자 분리막을 형성한다.
상기 로직 회로부에 소자 분리막이 형성된 반도체 기판을 제공하는 단계는 다음과 같다. 먼저, 상기 반도체 기판의 로직 회로부의 소정 부분을 식각하여 트렌치를 형성하고, 상기 트렌치 내 표면을 산화하여 측벽 산화막을 형성한다. 그 후에, 상기 측벽 산화막 표면에 실리콘 질화막 라이너를 형성하고, 상기 트렌치 내부에 절연물을 매립하여, STI(shallow trench isolation) 소자 분리막을 형성한다.
또한, 본 발명의 다른 실시예에 따르면, 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹들로 구성되는 단위 픽셀들로 구성되는 액티브 픽셀 영역 및 상기 액티브 픽셀 영역의 가장자리에 배치되며 상기 액티브 픽셀 영역에서 전달된 신호를 로직화하는 로직 회로부로 구성되는 CMOS 이미지 소자의 제조방법으로서, 액티브 픽셀 영역 및 로직 회로부가 한정된 반도체 기판을 제공하는 단계를 포함한다. 그후에, 상기 로직 회로부의 소정 부분에 트렌치를 형성한다음, 상기 반도체 기판 표면 및 트렌치 내표면에 패드 산화막을 형성하고, 상기 트렌치가 매립되도록 버퍼층을 형성한다. 상기 버퍼층 상부에 액티브 픽셀 영역의 소자 분리 예정 영역 및 상기 트렌치 영역이 노출되도록 산화 방지 마스크를 형성한다음, 상기 산화 방지 마스크에 의해 노출된 버퍼층을 산화시킨다. 후속으로, 상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하여, 상기 액티브 픽셀 영역상에 국부 산화막을 형성하고, 상기 로직 회로부 상에 STI막을 형성한다.
이때, 상기 실시예들에서 버퍼층은 폴리실리콘막, 비정질 실리콘막(a-si), 실리콘 게르마늄막(SixGey) 및 게르마늄막(Ge) 중 선택되는 하나 또는 이들 중 적어도 하나 이상의 적층막이 이용될 수 있다.
또한, 본 발명의 다른 견지에 따른 CMOS 이미지 소자는, 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹들로 구성되는 단위 픽셀들로 구성되는 액티브 픽셀 영역; 및 상기 액티브 픽셀 영역의 가장자리에 배치되며 상기 액티브 픽셀 영역에서 전달된 신호를 로직화하는 로직 회로부로 구성된다. 이때, 상기 액티브 픽셀 영역에서 상기 포토 다이오드 및 트랜지스터들이 형성되는 액티브 영역을 한정하는 소자 분리막은 반도체 기판상에 소정 높이만큼 돌출된 국부 산화막이고, 상기 로직 회로부에서 트랜지스터들이 형성되는 액티브 영역을 한정하는 소자 분리막은 기판내에 매립된 STI막임이 바람직하다.
이와 같은 본 발명의 실시예들에 따르면, CMOS 이미지 소자의 액티브 픽셀 영역의 소자 분리막은 버퍼층을 이용한 국부 산화 방식 형성하고, 로직 회로부의 소자 분리막은 STI 방식으로 형성한다. 이에 따라, 액티브 픽셀 영역의 소자 분리막 형성시 기판의 직접적인 산화를 감소시켜 기판 스트레스를 감축한다. 그러므로, 암전류원인 차아지 트랩 현상을 방지할 수 있다. 또한, 버퍼층의 사용으로, 버즈빅을 줄일 수 있어, 종래의 LOCOS 방식보다 확장된 액티브 영역을 제공할 수 있다. 아울러, 로직 회로부의 소자 분리막을 상대적으로 좁은 면적을 차지하는 STI막으로 형성하면서, 액티브 픽셀 영역의 액티브 영역의 설계 등을 변경하므로써, 단위 픽셀의 면적 증가를 방지할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명은 수광 소자 즉 포토 다이오드가 형성되는 액티브 픽셀 영역의 소자 분리막을 버퍼층을 사용한 LOCOS 산화막으로 형성하므로써 기판의 직접적인 산화를 감소시킬 것이다. 이에 의해 기판의 스트레스를 감소시켜, 기판의 암전류 발생원인 차아지 트랩을 제거할 것이다. 또한, 버퍼층의 LOCOS 산화막의 사용으로 인해 칩 사이즈의 면적 증가를 보상하기 위하여 로직 회로부의 소자 분리막을 STI 소자분리막으로 형성할 것이다.
이하의 실시예에서는, 액티브 픽셀 영역에 버퍼층을 이용하여 LOCOS 산화막을 형성하는 방법의 일 예에 대해 도면을 통하여 자세히 설명한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 CMOS 이미지 소자의 단위 픽셀 영역의 소자 분리막 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 에피택셜층(115)이 성장되어 있는 반도체 기판(110)이 준비된다. 반도체 기판(110)은 p형 또는 n형의 실리콘 기판일 수 있으며, 에피택셜층(115)은 반도체 기판(110)을 소정 두께만큼 에피택셜 성장시킨 불순물층으로서, 예를 들어 p형의 불순물층일 수 있다. 반도체 기판(110) 결과물, 즉 에피택셜층(115) 상부에 패드 산화막(120) 및 버퍼층(125)을 형성한다. 패드 산화막(120)은 에피택셜층(115) 표면을 습식 또는 건식 산화하여 약 50 내지 250Å 두께로 형성할 수 있으며, 상기 버퍼층(125)은 이후 소자 분리를 위한 국부 산화 공정시 반도체 기판 대신 산화가 진행될 층으로서, 예컨대, 폴리실리콘막, 비정질 실리콘막(a-si), 실리콘 게르마늄막(SixGey) 및 게르마늄막(Ge) 중 선택되는 하나 또 는 이들의 적층막이 이용될 수 있다. 이러한 버퍼층(125)은 예를 들어 500 내지 700℃의 온도에서 LPCVD(low pressure chemical vapor deposition) 방식으로 형성될 수 있으며, 예를 들어 500 내지 2000Å 두께로 형성될 수 있다. 다음 버퍼층(125) 상부에 산화 방지막인 실리콘 질화막(135)을 형성한다. 실리콘 질화막(135) 역시 LPCVD 방식에 의해 2000 내지 3000Å 두께로 형성한다. 이때, 버퍼층(125)과 실리콘 질화막(135) 사이에, 두 막 사이의 접착 특성을 개선하기 위하여 계면 완충막으로서 실리콘 산화막(130)이 개재될 수 있다. 다음, 실리콘 질화막(135) 상부에 액티브 영역을 한정하기 위한 포토레지스트 패턴(140)을 공지의 포토 리소그라피 공정에 의해 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(140)의 형태로 실리콘 질화막(135)을 식각한 후, 상기 포토레지스트 패턴(140)을 제거한다. 실리콘 질화막(135)을 마스크로 하여 소자 분리 예정 영역에 필드 스탑 이온(field stop ion: 145)을 주입한다. 필드 스탑 이온(145)은 예를 들어 에피택셜층(115)과 동일한 불순물 타입을 가질 수 있으며, 이후 소자 분리막과 반도체 기판(110)의 계면의 차아지 트랩을 제거하는 역할을 한다.
그 후, 도 1c를 참조하여, 패터닝된 실리콘 질화막(135)을 마스크로 하여, 노출된 실리콘 산화막(130) 및 그 하부의 버퍼층(125)을 국부적으로 산화하므로써 소자 분리막(150)을 형성한다. 상기 버퍼층(125)의 산화 공정은 퍼니스(furnace)내에서 진행될 수 있으며, O2 가스 분위기에서 혹은 H2O 분위기에서 진행될 수 있다.
이때, 상기 소자 분리막(150)을 형성하기 위한 산화 공정시, 버퍼층(125) 하부의 반도체 기판(110 혹은 115)이 일부 산화될 수는 있으나, 종래의 LOCOS막을 형성하기 위한 기판 산화 정도보다는 매우 미세하므로 기판에 가해지는 스트레스는 거의 없다고 볼 수 있다. 아울러, 상기 버퍼층(125)이 산화되므로써, 버즈빅 역시 거의 발생되지 않는다.
다음, 도 1d에 도시된 바와 같이, 잔류하는 실리콘 질화막(135), 실리콘 산화막(130), 버퍼층(125) 및 패드 산화막(120)을 제거하여, 단위 픽셀 영역에 국부 산화막(150)을 형성한다. 이때, 상기 실리콘 질화막(135)은 인산 용액(PH3) 용액으로 제거하고, 실리콘 산화막(130) 및 패드 산화막(120)은 HF 또는 BOE(buffered oxide etchant) 용액으로 제거할 수 있다. 이로써 반도체 기판(110) 상에 액티브 영역(111)을 한정하는 국부 산화막 형태의 소자 분리막(150)이 형성된다.
여기서, 본 실시예의 소자 분리막(150)에 의해 한정되는 액티브 영역(111)은 예를 들어, 도 2에 도시된 바와 같이, 포토 다이오드(혹은 수광부)가 형성될 제 1 액티브 영역(111a)과, 포토 다이오드에서 센싱된 신호를 처리하는 트랜지스터들이 형성될 제 2 및 제 3 액티브 영역(111b,111c)으로 구성된다. 도 2는 2개의 단위 픽셀을 보여주는 평면도로서, 2개의 제 1 액티브 영역(111a)이 1개의 제 2 및 제 3 액티브 영역(111b,111c)을 공유하도록 소자 분리막(150)이 형성되었다. 아울러, 제 3 액티브 영역(111c)은 도면에서 제 1 및 제 2 액티브 영역(111a,111b)과 별개로 이격되었지만 이후 금속 배선에 의해 제 2 액티브 영역(111b)에 형성될 트랜지스터 와 전기적으로 연결될 것이다. 물론 액티브 영역(111)은 종래와 같이 하나의 제 1 액티브 영역(111a)이 하나의 제 2 액티브 영역(111b)과 연결되도록 형성되어도 상관없다.
그 다음, 상기와 같이 소자 분리막(150)이 형성된 반도체 기판(110) 상부에 게이트 산화막(155) 및 게이트 전극용 도전층을 증착한다. 그 다음, 상기 게이트 전극용 도전층을 패터닝하여, 제 2 액티브 영역(111b)의 소정 부분에 트랜스퍼 게이트(transfer gate :160a) 및 리셋 게이트(reset gate :160b)를 형성한다. 이때 도 1d에는 도시되지 않았지만, 상기 게이트(160a,160b)형성과 동시에, 제 3 액티브 영역(111c)에 선택 게이트(160c) 및 소스 팔로워(source follower) 게이트(160d)를 동시에 형성한다(도 2 참조). 여기서, 도 1d는 도 2의 I-I’선을 따라 절단한 단면 형태를 나타낸다.
이때, 소자 분리막(150)을 형성하는 단계와, 게이트 산화막(155)을 형성하는 단계 사이에, 경우에 따라 반도체 기판(110) 혹은 에피택셜층(115) 내부에 딥(deep)-p웰(116)을 형성하는 공정을 추가로 실시할 수 있다. 또한, 게이트(160a,160b)를 형성하기 전에, 이종 계면(실리콘-실리콘 산화막)에서의 댕글링 본드를 제거하기 위하여, 게이트 전극 예정 영역에 선택적으로 에피택셜층(115)과 동일한 불순물 타입, 예컨대 p형의 불순물을 이온 주입하여 Vt 조절 이온층(152)을 형성할 수 있다.
그 후, 트랜스퍼 게이트(160a)의 일측의 제 1 액티브 영역(111a)에 n형의 포토 다이오드 영역(165a)을 형성하고, 그 상부 표면에 p형의 포토 다이오드 영역 (165b)을 형성하여 포도 다이오드(165)를 형성한다. 상기 n형의 포토 다이오드 영역(165a) 및 p형의 포토 다이오드 영역(165b)은 불순물의 경사 이온 주입 공정에 의해 얻어질 수 있다.
이어서, 트랜스퍼 게이트(160a)의 타측 및 나머지 게이트들(160b)의 양측에 불순물, 예컨대 n형 불순물을 이온 주입하여, 플로팅 확산 영역(170a) 및 접합 영역(170b)을 형성하므로써, 트랜지스터들을 완성한다.
이때, 도 1d에서 미설명 부호 180은 소자 분리 불순물 영역으로, 소자 분리 불순물 영역(180)은 소자 분리막(150)과 딥웰(116) 사이에 형성되어 단위 픽셀간의 크로스토크(cross talk)를 방지하는 역할을 하면서, 반도체 기판(110)에 외부 전원이 인가되도록 통로 역할을 한다. 또한 도 2에서 미설명 도면부호 CT는 플로팅 확산 영역(170a) 및 접합 영역(170b)의 콘택(CT)을 나타낸다.
도 3은 도 2의 레이아웃에 따른 하나의 트랜지스터 그룹을 공유하는 2개의 단위 픽셀을 보여주는 회로도로서, 도 3에 의하면, 제 1 단위 픽셀(111-1)의 포토 다이오드(165-1) 및 트랜스퍼 트랜지스터(Tx-1)와, 제 2 단위 픽셀(111-2)의 포토 다이오드(165-2) 및 트랜스퍼 트랜지스터(Tx-2)는 서로 병렬로 연결되어 있다. 두 단위 픽셀의 트랜스퍼 트랜지스터의 드레인(플로팅 디퓨젼 영역)은 리셋 신호가 인가되는 리셋 트랜지스터와 연결되는 한편, 두 단위 픽셀을 선택하는 트랜지스터(SEL)와 직렬로 연결된 소스 팔로워 트랜지스터(SF)의 게이트와 연결되고, 소스 팔로워 트랜지스터(SF)의 출력단에 로드 트랜지스터(LOAD tr.)가 연결되어 있다.
본 실시예에 의하면 단위 픽셀의 소자 분리막을 버퍼층을 이용한 국부 산화 방식으로 형성한다. 이에 따라, 국부 산화시 버퍼층이 산화 매체로 이용되어 기판의 스트레스를 줄일 수 있다. 기판 스트레스의 감소에 의해 기판의 암전류 원인인 차아지 트랩을 감소시킬 수 있다.
또한, 본 실시예에서는 2개의 포토 다이오드가 한 개의 트랜지스터 그룹을 공유하도록 설계하므로써, 단위 픽셀의 면적을 트랜지스터 그룹의 형성면적 만큼 감소시킬 수 있다. 이에 의해 높은 해상도를 구현하기 위하여 단위 픽셀의 수를 증대시키더라도, 필 팩터 및 S/N비를 저하를 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 CMOS 이미지 소자가 형성되는 칩을 보여주는 평면도이고, 도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 CMOS 이미지 소자의 단위 픽셀 영역 및 로직 회로 영역의 소자 분리 방법을 설명하기 위한 각 공정별 단면도이다.
도 4에 도시된 바와 같이, 이미지 소자의 칩(200)상에는 액티브 픽셀 영역(A)이 배치되고, 액티브 픽셀 영역(A)의 가장자리에는 액티브 픽셀 영역(A)에서 생성된 신호를 로직 형태로 변환,처리하는 로직 회로부(L)가 배치된다.
액티브 픽셀 영역(A)은 다수의 단위 픽셀(UP)로 구성되며, 각각의 단위 픽셀은 상기 도 2 및 도 3에 도시된 바와 같이 광을 전기 신호로 변환하는 포토 다이오드, 포토 다이오드에서 생성된 신호를 전달 및 증폭시키는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 및 소스 팔로워(source follower)를 포함할 수 있다.
이러한 액티브 픽셀 영역(A) 및 로직 회로부(L)에 소자 분리막을 형성하는 방법은 다음과 같다. 먼저, 도 5a에 도시된 바와 같이, 반도체 기판(201) 상에 에피택셜층(205)을 형성한다. 반도체 기판(201)은 상술한 바와 같이 p형 또는 n형의 실리콘 기판일 수 있고, 에피택셜층(205)은 상기 반도체 기판(201)을 에피택셜 성장시킨 층일 수 있으며, 예컨대 p형의 불순물층일 수 있다. 다음, 로직 회로부(L)의 소정 부분을 식각하여 트렌치를 형성한다음, 상기 트렌치 형성으로 인한 실리콘 격자 결함 및 데미지를 치유하기 위하여 트렌치 내측벽을 산화하여 트렌치 내측벽에 측벽 산화막(212)을 형성한다. 이때, 로직 회로부(L)는 광을 촬상하는 영역을 포함하지 않기 때문에 기판에 스트레스가 가해져서 차아지 트랩이 일어나더라도 암전류와 같은 문제가 일어나지 않는다. 다음, 측벽 산화막(212) 표면에 이후 트렌치 내에 매립될 절연물과의 열팽창 계수의 차이로 인한 스트레스를 완화시키기 위하여 실리콘 질화막 라이너(214)를 형성한다음, 실리콘 질화막 라이너(214) 상부에 상기 트렌치가 충진되도록 매립용 절연막(216)을 형성하여, 로직 회로부(L)에 STI 소자 분리막(210)을 형성한다. 이때, 상기 매립용 절연막으로는 HDP(High Density Plasma) 산화막, PE-TEOS(Plasma Enhanced-TetraEthylOrthoSilicate), USG 산화막 등의 MTO(Middle Temperature Oxide) 또는 그 조합물이 이용될 수 있다.
다음, 도 5b에 도시된 바와 같이, 로직 회로부(L)에 STI 소자 분리막(210)이 형성된 반도체 기판(201) 상부에 패드 산화막(215), 버퍼층(220), 계면 완충막(225) 및 실리콘 질화막(230)을 순차적으로 적층한다. 이때, 버퍼층(220)은 상기 실시예에서와 마찬가지로 픽셀 영역의 소자 분리막을 형성하기 위한 국부 산화 공정시 반도체 기판 대신 산화가 일어나도록 하기 위한 층으로, 예컨대, 폴리실리콘막, 비정질 실리콘막(a-si), 실리콘 게르마늄막(SixGey) 및 게르마늄막(Ge) 중 선택되는 하나 또는 이들의 적층막이 이용될 수 있다. 이러한 버퍼층(220)은 예를 들어 500 내지 700℃의 온도에서 LPCVD(low pressure chemical vapor deposition) 방식으로 형성될 수 있으며, 예를 들어 500 내지 2000Å 두께로 형성될 수 있다. 계면 완충막(225)은 상기한 바와 같이 실리콘 산화막으로 형성될 수 있다. 그 후, 단위 픽셀 영역의 소자 분리 예정 영역이 노출되도록 실리콘 질화막(230)을 식각한다. 이때, 로직 회로부(L)는 실리콘 질화막(230)에 의해 덮혀있도록 한다. 다음, 선택적으로 노출된 소자 분리 예정 영역에 필드 스탑 이온(235)을 주입한다.
도 5c에 도시된 바와 같이, 노출된 소자 분리 예정 영역의 버퍼층(220)을 산화시켜, 국부 소자 분리막(240)을 형성한다. 상기 버퍼층의 산화 공정은 퍼니스내에서 O2 가스에 의한 건식 산화 공정 혹은 H2O 공급에 의한 습식 산화 공정으로 진행될 수 있다.
그후, 도 5d에 도시된 바와 같이, 잔류하는 실리콘 질화막(230), 실리콘 산화막(225), 버퍼층(220) 및 패드 산화막(215)을 제거하여, 액티브 픽셀 영역(A)에 국부 산화막 형태의 소자 분리막(240)을 형성하고, 로직 회로부(L)에 STI 소자 분리막(210)을 형성한다.
그후, 액티브 픽셀 영역(A)에 상술한 실시예와 같이 포토 다이오드(260), 트랜스퍼 게이트(250a), 리셋 게이트(250b), 플로팅 확산 영역(265a) 및 접합 영역 (265b)을 형성한다. 상기 액티브 픽셀 영역(A)의 트랜스퍼 게이트(250a) 및 리셋 게이트(250b)를 형성하는 단계와 동시에 로직 회로부(L)에 로직 게이트(255)를 형성하고, 상기 액티브 픽셀 영역(A)의 접합 영역(265b) 형성 단계와 동시에 상기 로직 회로부에 접합 영역(270)을 형성한다. 그 다음, 반도체 기판(201)의 뒤편에 도전층(280)을 형성하여, 반도체 기판(201)에 외부 전원을 인가할 수 있다. 또는 도 1d에서와 같이 소자 분리막(240) 하부에 불순물 영역을 형성하여 반도체 기판(201)에 외부 전원을 인가시킬 수 있는 통로를 만들 수도 있다.
또는 도 6a 내지 도 6d에서와 같이 액티브 픽셀 영역의 소자 분리막과 로직 회로부의 소자 분리막을 동시에 제작할 수도 있다.
즉 도 6a에 도시된 바와 같이, 에피택셜층(305)이 반도체 기판(300)의 로직 회로부(L)의 소정 부분을 식각하여 트렌치(310)를 형성한다. 상기한 실시예에서도 설명한 바와 같이 로직 회로부(L)는 포토 다이오드와 같은 수광부를 포함하지 않으므로 기판 스트레스로 인한 차아지 트랩에 영향을 받지 아니하여, 암전류가 문제시되지 않는다. 그후, 에피택셜층(305) 표면을 산화시켜, 액티브 픽셀 영역(A) 표면에 패드 산화막(315)을 형성함과 동시에 트렌치(310) 내표면에 측벽 산화막(315a)을 형성한다. 그후, 트렌치(310)가 충분히 매립되도록 버퍼층(320)을 증착한다. 버퍼층(320)은 상술한 실시예와 마찬가지로 폴리실리콘막, 비정질 실리콘막(a-si), 실리콘 게르마늄막(SixGey) 및 게르마늄막(Ge) 중 선택되는 하나 또는 이들의 적층 막이 이용될 수 있다. 이때, 버퍼층(320)을 증착하는 공정 전에 선택적으로 트렌치(310) 내측벽에 실리콘 질화막 라이너를 형성할 수도 있다. 이때, 트렌치(310) 내부에 실리콘 질화막 라이너를 선택적으로 형성하는 방법은 패드 산화막(315) 표면에 실리콘 질화막을 증착하고, 실리콘 질화막을 비등방성 에치백하므로써 트렌치(310) 내부에만 잔류시킬 수 있다. 다음, 버퍼층(320) 상부에 계면 완충막으로서 실리콘 산화막(325)을 형성한다음, 실리콘 질화막(330)을 형성한다. 이어서, 액티브 픽셀 영역(A) 및 로직 회로부(L)의 소자 분리 예정 영역이 노출되도록 실리콘 질화막(330)을 패터닝한다. 상기 패터닝된 실리콘 질화막에 의해 상기 로직 회로부(L)의 트렌치(310) 부분이 노출된다. 이때, 패터닝된 실리콘 질화막(330)은 상기 트렌치(310) 및 그 가장자리 부분도 노출시킴이 바람직하다.
그 다음, 도 6b를 참조하면, 패터닝된 실리콘 질화막(330)을 마스크로 하여 노출된 버퍼층(320)을 산화시켜 국부 산화막(335a) 및 매립용 산화막(335b)을 형성한다. 이때, 상기 산화 공정은 트렌치(310) 내부의 버퍼층(320)이 완전히 산화될 때까지 진행됨이 바람직하며, 산화 효율을 증대시키기 위하여, 버퍼층(320)의 산화시 플라즈마를 인가한 상태에서 진행함이 바람직하다 그리고 나서, 액티브 픽셀 영역(A)이 차폐되도록 차폐막(340), 예컨대 포토레지스트막을 형성한다.
그 후, 액티브 픽셀 영역(A)에 차폐막(340)이 덮혀있는상태에서, 도 6c에 도시된 바와 같이, 로직 회로부(L)의 잔류하는 실리콘 질화막(330), 실리콘 산화막(325), 버퍼층(320) 및 패드 산화막(315)을 제거하여, 매립용 산화막(335b)을 평탄화시킨다. 이때, 매립용 산화막(335b)의 평탄화는 에치백(etch back) 또는 화학적 기계적 연마 방식이 이용될 수 있다.
그 다음, 도 6d에 도시된 바와 같이, 액티브 픽셀 영역(A)의 잔류하는 차폐막(340), 실리콘 질화막(330), 실리콘 산화막(325), 버퍼층(320) 및 패드 산화막을 공지의 방식으로 제거하여 액티브 픽셀 영역(A)에 국부 산화막(335a)만을 남긴다. 그후, 도면에는 도시되지 않았지만, 액티브 픽셀 영역(A)에 도 5d에 도시된 바와 같이 포토 다이오드 및 트랜지스터들을 형성하고, 로직 회로부(L)에 트랜지스터들을 형성한다.
본 실시예들에 의하면, 액티브 픽셀 영역, 즉 단위 픽셀 영역에 소자간을 분리하기 위한 소자 분리막으로 버퍼층을 이용한 국부 산화막을 형성한다. 이에 따라, LOCOS 산화막을 형성하기 위한 산화 공정시 기판 대신 버퍼층이 산화되어 기판에 가해지는 스트레스를 줄일 수 있다. 이에 의해 차아지 트랩을 감소할 수 있어, 다크 레벨(dark level)을 감소시킬 수 있다.
또한 본 실시예에서는 2개의 포토 다이오드가 하나의 트랜지스터 그룹을 공유하는 예를 도시하였으나, 이에 국한하지 않고 다양한 형태의 CMOS 이미지 소자에 모두 적용 가능함은 물론이다.
이상에서는 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 액티브 픽셀 영역의 소자 분리막을 버퍼층을 이용한 국부 산화 방식으로 형성한다. 이와 같은 본 실시예의 소자 분리막은 산화 공정시 기판 대신 상기 버퍼층이 산화 매체로 사용되어, 기판의 산화가 방지되고 이에 의해 기판 스트레스가 현저히 감소된다. 이에 따라, 기판 스트레스로 인한 차아지 트랩이 감소되어 이미지 소자의 암 전류가 방지된다.
또한, 버퍼층이 산화 매체로 이용됨에 따라, 종래의 LOCOS 산화막에 비해 버즈빅이 감소되어, LOCOS막에 비해 확장된 액티브 영역을 제공할 수 있다. 또한, 국부 산화막은 STI에 비해 이종 계면 즉 실리콘과 실리콘 산화막의 접촉 면적이 현저히 적으므로 댕글링 본드 발생이 감소되어 암전류를 한층 더 감소시킬 수 있다.
아울러, 본 실시예에서는 로직 회로부의 소자 분리막이 상대적으로 좁은 면적을 차지하는 STI막으로 형성하므로써, 전체적인 칩 사이즈가 증가되지 않는다.
또한, 본 실시예에서는 단위 픽셀을 2개의 포토 다이오드가 하나의 트랜지스터 그룹을 공유하도록 설계하므로써 단위 픽셀의 면적을 줄일 수 있다. 그러므로, 액티브 영역의 소자 분리막이 LOCOS 타입으로 형성되더라도 단위 픽셀의 면적 증대를 보완할 수 있다.
Claims (32)
- 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹으로 구성되는 단위 픽셀을 포함하는 CMOS 이미지 소자의 제조방법으로서,반도체 기판상에 패드 산화막을 형성하는 단계;상기 패드 산화막 상부에 버퍼층을 형성하는 단계;상기 버퍼층 상부에 소자 분리 예정 영역을 노출시키는 산화 방지 마스크를 형성하는 단계;상기 버퍼층을 산화하는 단계; 및상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하여, 상기 포토 다이오드 및 트랜지스터 그룹이 형성될 액티브 영역을 한정하는 소자 분리막을 형성하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼층은 폴리실리콘막, 비정질 실리콘막(a-si), 실리콘 게르마늄막(SixGey) 및 게르마늄막(Ge)으로 이루어진 군에서 선택되는 하나 또는 상기 군에서 선택되는 하나 이상의 적층막인 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 2 항에 있어서, 상기 버퍼층을 형성하는 단계와 상기 산화 방지 마스크를 형성하는 단계 사이에, 상기 버퍼층 상부에 실리콘 산화막을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 3 항에 있어서, 상기 산화 방지 마스크를 형성하는 단계는,상기 실리콘 산화막 상부에 실리콘 질화막을 형성하는 단계; 및상기 소자 분리 예정 영역이 노출되도록 상기 실리콘 질화막을 패터닝하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화 방지 마스크를 형성하는 단계와, 상기 버퍼층을 산화시키는 단계 사이에, 상기 반도체 기판내에 반도체 기판과 동일한 타입의 불순물을 주입하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 1 항에 있어서, 상기 패드 산화막을 형성하는 단계 전에,상기 반도체 기판에 에피택셜층을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 1 항에 있어서, 상기 소자 분리막을 형성하는 단계 이후에,상기 액티브 영역상에 게이트 산화막을 포함하고 있는 트랜스퍼 게이트, 리셋 게이트, 선택 게이트 및 소스 팔로워 게이트를 형성하는 단계;상기 트랜스퍼 게이트 일측의 액티브 영역에 포토 다이오드를 형성하는 단 계; 및상기 트랜스퍼 게이트 타측 및 상기 리셋 게이트, 선택 게이트 및 소스 팔로워 게이트 양측에 불순물을 주입하여 접합 영역을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼층을 산화하는 단계는 퍼니스에서 습식 또는 건식 산화하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹들로 구성되는 단위 픽셀들로 구성되는 액티브 픽셀 영역 및 상기 액티브 픽셀 영역의 가장자리에 배치되며 상기 액티브 픽셀 영역에서 전달된 신호를 로직화하는 로직 회로부로 구성되는 CMOS 이미지 소자의 제조방법으로서,상기 액티브 픽셀 영역 및 로직 회로부가 한정되어 있으며, 상기 로직 회로부에 소자 분리막이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판상에 패드 산화막을 형성하는 단계;상기 패드 산화막 상부에 버퍼층을 형성하는 단계;상기 버퍼층 상부에 상기 액티브 픽셀 영역의 소자 분리 예정 영역이 노출되도록 산화 방지 마스크를 형성하는 단계;상기 산화 방지 마스크에 의해 노출된 버퍼층을 산화하는 단계; 및상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하여, 상기 액티브 픽셀 영역에 포토 다이오드 및 트랜지스터 그룹이 형성될 액티브 영역을 한정하는 소자 분리막을 형성하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 로직 회로부에 소자 분리막이 형성된 반도체 기판을 제공하는 단계는,상기 반도체 기판의 로직 회로부의 소정 부분을 식각하여 트렌치를 형성하는 단계;상기 트렌치 내 표면을 산화하여 측벽 산화막을 형성하는 단계;상기 측벽 산화막 표면에 실리콘 질화막 라이너를 형성하는 단계; 및상기 트렌치 내부에 절연물을 매립하여, STI(shallow trench isolation) 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 버퍼층은 폴리실리콘막, 비정질 실리콘막(a-si), 실리콘 게르마늄막(SixGey) 및 게르마늄막(Ge)으로 이루어진 군에서 선택되는 하나 또는 상기 군에서 선택되는 하나 이상의 적층막인 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 10 항에 있어서, 상기 버퍼층을 형성하는 단계와 상기 산화 방지 마스크 를 형성하는 단계 사이에, 상기 버퍼층 상부에 실리콘 산화막을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 산화 방지 마스크를 형성하는 단계는,상기 버퍼층 상부에 실리콘 질화막을 형성하는 단계; 및상기 액티브 픽셀 영역의 소자 분리 예정 영역이 노출되도록 상기 실리콘 질화막을 패터닝하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 산화 방지 마스크를 형성하는 단계와, 상기 버퍼층을 산화시키는 단계 사이에, 상기 산화 방지 마스크에 의해 노출된 반도체 기판내에 반도체 기판과 동일한 타입의 불순물을 주입하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 버퍼층을 산화하는 단계는 퍼니스에서 습식 또는 건식 산화하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 액티브 픽셀 영역에 소자 분리막을 형성하는 단계 이후에,상기 액티브 픽셀 영역 및 로직 회로부의 적소에 게이트 산화막을 포함하는 게이트들을 형성하는 단계;상기 액티브 픽셀 영역의 소정 부분에 포토 다이오드를 형성하는 단계;상기 게이트 양측의 액티브 영역에 선택적으로 접합 영역을 형성하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 패드 산화막을 형성하는 단계 전에,상기 반도체 기판에 에피택셜층을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 액티브 픽셀 영역에 상기 소자 분리막을 형성한 후, 상기 반도체 기판 내에 딥-웰을 형성하는 단계; 및 상기 소자 분리막과 상기 딥-웰 사이에 소자 분리 불순물 영역을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 반도체 기판 뒷면에 상기 반도체 기판에 전원 전압 또는 접지 전압을 인가하기 위한 도전층을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹들로 구성되는 단위 픽셀들로 구성되는 액티브 픽셀 영역 및 상기 액티브 픽셀 영역의 가장자리에 배치되며 상기 액티브 픽셀 영역에서 전달된 신호를 로직화하는 로직 회로부로 구성되는 CMOS 이미지 소자의 제 조방법으로서,액티브 픽셀 영역 및 로직 회로부가 한정된 반도체 기판을 제공하는 단계;상기 로직 회로부의 소정 부분에 트렌치를 형성하는 단계;상기 반도체 기판 표면 및 트렌치 내표면에 패드 산화막을 형성하는 단계;상기 트렌치가 매립되도록 버퍼층을 형성하는 단계;상기 버퍼층 상부에 액티브 픽셀 영역의 소자 분리 예정 영역 및 상기 트렌치 영역이 노출되도록 산화 방지 마스크를 형성하는 단계;상기 산화 방지 마스크에 의해 노출된 버퍼층을 산화시키는 단계; 및상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하여, 상기 액티브 픽셀 영역상에 LOCOS 형태의 소자 분리막을 형성하고, 상기 로직 회로부 상에 STI 형태의 소자 분리막을 형성하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 20 항에 있어서, 상기 버퍼층은 폴리실리콘막, 비정질 실리콘막(a-si), 실리콘 게르마늄막(SixGey) 및 게르마늄막(Ge)으로 이루어진 군에서 선택되는 하나 또는 상기 군에서 선택되는 하나 이상의 적층막인 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 20 항에 있어서, 상기 버퍼층을 형성하는 단계와 상기 산화 방지 마스크를 형성하는 단계 사이에, 상기 버퍼층 상부에 실리콘 산화막을 형성하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 22 항에 있어서, 상기 산화 방지 마스크를 형성하는 단계는,상기 실리콘 산화막 상부에 실리콘 질화막을 형성하는 단계; 및상기 액티브 픽셀 영역의 소자 분리 예정 영역 및 상기 로직 회로부의 트렌치 부분이 노출되도록 상기 실리콘 질화막을 패터닝하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 20 항에 있어서, 상기 산화 방지 마스크를 형성하는 단계와, 상기 버퍼층을 산화시키는 단계 사이에, 상기 반도체 기판내에 반도체 기판과 동일한 타입의 불순물을 주입하는 단계를 더 포함하는 CMOS 이미지 소자의 제조방법.
- 제 20 항에 있어서, 상기 버퍼층을 산화시키는 단계는 상기 트렌치 내의 버퍼층이 모두 산화될 때까지 산화 공정을 진행하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 25 항에 있어서, 상기 버퍼층을 산화시키는 단계는 플라즈마 산소 분위기에서 산화 공정을 진행하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 20 항에 있어서, 상기 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화 막을 제거하는 단계는,상기 액티브 픽셀 영역상에 차폐막을 형성하는 단계;상기 차폐막에 의해 노출된 로직 회로부의 산화 방지 마스크, 버퍼층, 패드 산화막 및, 산화된 버퍼층의 일부를 반도체 기판 표면이 평탄해지도록 제거하는 단계;상기 차폐막을 제거하는 단계; 및상기 액티브 픽셀 영역상의 잔류하는 산화 방지 마스크, 버퍼층 및 패드 산화막을 제거하는 단계를 포함하는 CMOS 이미지 소자의 제조방법.
- 제 27 항에 있어서, 상기 차폐막은 포토레지스트막인 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 28 항에 있어서, 상기 로직 회로부의 산화 방지 마스크, 버퍼층, 패드 산화막 및 산화된 버퍼층은 에치백(etch back) 또는 화학적 기계적 연마 방식으로 평탄화하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 광을 촬상하는 포토 다이오드 및 상기 포토 다이오드로부터 촬상된 데이터를 전달 및 처리하는 트랜지스터 그룹들을 갖는 단위 픽셀들을 구비하는 액티브 픽셀 영역; 및상기 액티브 픽셀 영역의 가장자리에 배치되며 상기 액티브 픽셀 영역에서 전달된 신호를 로직화하는 로직 회로부를 포함하는 CMOS 이미지 소자로서,상기 액티브 픽셀 영역에서 상기 포토 다이오드 및 트랜지스터들이 형성되는 액티브 영역을 한정하는 소자 분리막은 반도체 기판 상에 소정 높이만큼 돌출된 국부 산화막이되, 상기 국부 산화막은 상기 반도체 기판 내부로 연장된 부분을 갖고, 상기 국부 산화막의 상기 반도체 기판 내부로 연장된 부분의 두께는 상기 반도체 기판 상에 돌출된 부분의 두께에 비해 작고,상기 로직회로부에서 트랜지스터들이 형성되는 액티브 영역을 한정하는 소자 분리막은 기판내에 매립된 STI막인 것을 특징으로 하는 CMOS 이미지 소자.
- 제 30항에 있어서, 반도체 기판 내에 형성된 딥웰 및 상기 국부 산화막과 상기 딥웰 사이에 형성된 소자분리 불순물 영역을 더 포함하는 것을 특징으로 하는 CMOS 이미지 소자.
- 제 30항에 있어서, 반도체 기판의 하부면 상에 형성된 도전층을 더 포함하는 것을 특징으로 하는 CMOS 이미지 소자.
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