JPS6174350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6174350A JPS6174350A JP19630884A JP19630884A JPS6174350A JP S6174350 A JPS6174350 A JP S6174350A JP 19630884 A JP19630884 A JP 19630884A JP 19630884 A JP19630884 A JP 19630884A JP S6174350 A JPS6174350 A JP S6174350A
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- JP
- Japan
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- film
- oxidation
- polycrystalline silicon
- mask
- substrate
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものであって、
ＶＬＳ Ｉにおける素子分離領域を形成するのに用いて
最適なものである。
ＶＬＳ Ｉにおける素子分離領域を形成するのに用いて
最適なものである。
従来の技術
従来、ＶＬＳ ｒにおける素子分離領域を形成する方法
としては、選択酸化法（ＬＯＣＯ５法）が一般に用いら
れている。このＬＯＣＯ３法によれば、第２Ａ図に示す
ように、まず例えばｐ型のシリコン基板ｌ上に膜厚が５
００人程度のＳｉＯ□膜２を形成し、次いでこのＳｉＯ
□膜２上にＳｉ３Ｎ４膜３（酸化防止ｌ１ｌ）を選択的
に形成した後、この５ｉＪ４膜３をマスクとして、後述
のチャネル・ストッパ５形成用の不純物（例えばホウ素
Ｂ）をＳｉＯ□膜２を介してシリコン基板ｌ中にイオン
注入する（シリコン基板ｌ中の注入不純物を０で表す）
。次に上記Ｓｉ３Ｎ、膜３をマスクとして熱酸化を行う
ことにより、第２Ｂ図に示すように、シリコン基板１に
厚いＳｉＯ□膜４（フィールド５ｉｎ２膜）を形成する
。
としては、選択酸化法（ＬＯＣＯ５法）が一般に用いら
れている。このＬＯＣＯ３法によれば、第２Ａ図に示す
ように、まず例えばｐ型のシリコン基板ｌ上に膜厚が５
００人程度のＳｉＯ□膜２を形成し、次いでこのＳｉＯ
□膜２上にＳｉ３Ｎ４膜３（酸化防止ｌ１ｌ）を選択的
に形成した後、この５ｉＪ４膜３をマスクとして、後述
のチャネル・ストッパ５形成用の不純物（例えばホウ素
Ｂ）をＳｉＯ□膜２を介してシリコン基板ｌ中にイオン
注入する（シリコン基板ｌ中の注入不純物を０で表す）
。次に上記Ｓｉ３Ｎ、膜３をマスクとして熱酸化を行う
ことにより、第２Ｂ図に示すように、シリコン基板１に
厚いＳｉＯ□膜４（フィールド５ｉｎ２膜）を形成する
。
なおこの熱酸化の際には、シリコン基板ｌ中に注入され
た上記不純物が電気的に活性化されると共に深さ方向に
拡散される結果、ＳｉＯ□膜４の下方にｐ°型のチャネ
ル・ストッパ５が形成される。この後、５ｉＪａ膜３を
エツチング除去した後、ＳｉｎｇＪＩｕ２．４をエツチ
ングして第２Ｃ図に示す形状とする。
た上記不純物が電気的に活性化されると共に深さ方向に
拡散される結果、ＳｉＯ□膜４の下方にｐ°型のチャネ
ル・ストッパ５が形成される。この後、５ｉＪａ膜３を
エツチング除去した後、ＳｉｎｇＪＩｕ２．４をエツチ
ングして第２Ｃ図に示す形状とする。
ところが、上記熱酸化の際には、シリコン基板ｌの表面
と垂直方向のみならず、この表面と平行な方向にも酸化
が進行するため、ＳｉＯ□膜４の端部にいわゆるバーズ
ビーク４ａ（第２Ｂ図参照）が形成される。このバーズ
ビーク４ａは上記５ｉＯｚ膜４の膜厚に比例して大きく
なるのみならず、その表面の傾斜が緩やかであるため、
シリコン基板１の素子形成領域１ａに形成されるトラン
ジスタ等の素子のチャネル幅が実際のマスク寸法（紙面
における５ｉＪ４膜３の幅に対応する）よりも小さくな
り、その結果、ＬＳＩの性能の低下を招いてしまうとい
う欠点がある。特に、ＶＬＳ ｒを製造する場合におい
て、Ｓｉ３Ｎ、膜３の幅を例えば１．０μｍ以下程度に
微細化すると、第３Ａ図〜第３Ｃ図から明らかなように
、バーズビーク４ａの発生により素子の高密度化が阻ま
れてしまう。
と垂直方向のみならず、この表面と平行な方向にも酸化
が進行するため、ＳｉＯ□膜４の端部にいわゆるバーズ
ビーク４ａ（第２Ｂ図参照）が形成される。このバーズ
ビーク４ａは上記５ｉＯｚ膜４の膜厚に比例して大きく
なるのみならず、その表面の傾斜が緩やかであるため、
シリコン基板１の素子形成領域１ａに形成されるトラン
ジスタ等の素子のチャネル幅が実際のマスク寸法（紙面
における５ｉＪ４膜３の幅に対応する）よりも小さくな
り、その結果、ＬＳＩの性能の低下を招いてしまうとい
う欠点がある。特に、ＶＬＳ ｒを製造する場合におい
て、Ｓｉ３Ｎ、膜３の幅を例えば１．０μｍ以下程度に
微細化すると、第３Ａ図〜第３Ｃ図から明らかなように
、バーズビーク４ａの発生により素子の高密度化が阻ま
れてしまう。
なお本発明とはその目的が異なるが、特開昭５６−７０
６４４号公報に開示されている方法が本発明と関連する
先行技術として挙げられる。この方法によれば、第４図
に示すように、まずシリコン基板ｌ上に形成された５ｉ
（ｈ膜２上に多結晶シリコン膜８を形成し、次いでこの
多結晶シリコン膜８上にＳｉ ３Ｎ４膜３を形成した後
、熱酸化を行っている。
６４４号公報に開示されている方法が本発明と関連する
先行技術として挙げられる。この方法によれば、第４図
に示すように、まずシリコン基板ｌ上に形成された５ｉ
（ｈ膜２上に多結晶シリコン膜８を形成し、次いでこの
多結晶シリコン膜８上にＳｉ ３Ｎ４膜３を形成した後
、熱酸化を行っている。
そしてこの方法によれば、上記熱酸化時に生ずる応力が
多結晶シリコン膜８により緩和され、その結果シリコン
基板１中に結晶欠陥が発生するのを防止することが可能
であるとされている。
多結晶シリコン膜８により緩和され、その結果シリコン
基板１中に結晶欠陥が発生するのを防止することが可能
であるとされている。
発明が解決しようとする問題点
本発明は、上述の問題にかんがみ、素子分離領域を形成
するための従来の半導体装置の製造方法が有する上述の
ような欠点を是正した半導体装置の製造方法を提供する
ことを目的とする。
するための従来の半導体装置の製造方法が有する上述の
ような欠点を是正した半導体装置の製造方法を提供する
ことを目的とする。
問題点を解決するための手段
本発明に係る半導体装置の製造方法は、半導体基板（例
えばシリコン基板１）上に絶縁ＪＩ！ （例えばＳｉＯ
□膜２）を形成する工程と、上記絶縁膜上に所定の半導
体Ｎ（例えば多結晶シリコン膜８）を形成する工程と、
上記所定の半導体層上に酸化防止膜（例えば５ｉＪａ膜
３）を形成する工程と、上記酸化防止膜及び上記所定の
半導体層の少なくとも一部を選択的に除去して所定形状
の酸化防止膜を形成する工程と、上記所定形状の酸化防
止膜をマスクとして熱酸化を行う工程とをそれぞれ具備
している。
えばシリコン基板１）上に絶縁ＪＩ！ （例えばＳｉＯ
□膜２）を形成する工程と、上記絶縁膜上に所定の半導
体Ｎ（例えば多結晶シリコン膜８）を形成する工程と、
上記所定の半導体層上に酸化防止膜（例えば５ｉＪａ膜
３）を形成する工程と、上記酸化防止膜及び上記所定の
半導体層の少なくとも一部を選択的に除去して所定形状
の酸化防止膜を形成する工程と、上記所定形状の酸化防
止膜をマスクとして熱酸化を行う工程とをそれぞれ具備
している。
作用
このようにすることによって、半導体基板の表面と平行
な方向への酸化の進行を抑制することが可能である。
な方向への酸化の進行を抑制することが可能である。
実施例
以下本発明に係る半導体装置の製造方法の一実施例を図
面を参照しながら説明する。なお以下の第１Ａ図〜第１
Ｄ図においては、第２Ａ図〜第２Ｃ図と同一部分には同
一の符号を付し、必要に応じてその説明を省略する。
− まず第１Ａ図に示すように、例えばｐ型のシリコン基板
ｌの表面を熱酸化して例えば膜厚２５人の極めて薄いＳ
ｉｎ、膜２を形成し、次いでこのＳｉＯ□膜２上膜上上
ぞれＣＶＤ法により例えば膜厚５００人の多結晶シリコ
ン膜８及び例えば膜厚１０００人の５ｉＪａ膜３を順次
被着形成する。次にこの５ｉＪ４膜３上にフォトレジス
ト９を選択的に形成する。
面を参照しながら説明する。なお以下の第１Ａ図〜第１
Ｄ図においては、第２Ａ図〜第２Ｃ図と同一部分には同
一の符号を付し、必要に応じてその説明を省略する。
− まず第１Ａ図に示すように、例えばｐ型のシリコン基板
ｌの表面を熱酸化して例えば膜厚２５人の極めて薄いＳ
ｉｎ、膜２を形成し、次いでこのＳｉＯ□膜２上膜上上
ぞれＣＶＤ法により例えば膜厚５００人の多結晶シリコ
ン膜８及び例えば膜厚１０００人の５ｉＪａ膜３を順次
被着形成する。次にこの５ｉＪ４膜３上にフォトレジス
ト９を選択的に形成する。
次にこのフォトレジスト９をマスクとして既述と同様の
ＲｒＥによりＳｉ、Ｎ、膜３をエツチングして第１Ｂ図
に示すように所定形状のＳｉ３Ｎ４膜３ａを形成し、さ
らに多結晶シリコン膜８を所定膜厚だけエツチングする
。次にフォトレジスト９を除去した後、Ｓｉ３Ｎ４膜３
ａをマスクとして、ｐ型不純物、例えばＢを多結晶シリ
コン膜８及び５ｉＯｚ膜２を介してシリコン基板１中に
イオン注入する。
ＲｒＥによりＳｉ、Ｎ、膜３をエツチングして第１Ｂ図
に示すように所定形状のＳｉ３Ｎ４膜３ａを形成し、さ
らに多結晶シリコン膜８を所定膜厚だけエツチングする
。次にフォトレジスト９を除去した後、Ｓｉ３Ｎ４膜３
ａをマスクとして、ｐ型不純物、例えばＢを多結晶シリ
コン膜８及び５ｉＯｚ膜２を介してシリコン基板１中に
イオン注入する。
次に例えば上記５ｉＪ４膜３ａをマスクとして、多結晶
シリコン膜８及びシリコン基板１を熱酸化することによ
り、第１Ｃ図に示すように、厚いＳｉＯ□膜４ （フィ
ールドＳｉＯ□膜）を形成する。
シリコン膜８及びシリコン基板１を熱酸化することによ
り、第１Ｃ図に示すように、厚いＳｉＯ□膜４ （フィ
ールドＳｉＯ□膜）を形成する。
次にリン酸（０３ＰＯ４）を用いたウェットエツチング
によりＳｉ３Ｎ４膜３ａを除去し、次いで例えばＫＯＨ
水溶液を用いたウェットエツチングにより多結晶シリコ
ン膜８を除去して第１Ｄ図に示す状態とする。この後、
半導体装置、例えばＭＯ３ＬＳＩの通常の製造工程に従
って工程を進めて、目的とする半導体装置を完成させる
。
によりＳｉ３Ｎ４膜３ａを除去し、次いで例えばＫＯＨ
水溶液を用いたウェットエツチングにより多結晶シリコ
ン膜８を除去して第１Ｄ図に示す状態とする。この後、
半導体装置、例えばＭＯ３ＬＳＩの通常の製造工程に従
って工程を進めて、目的とする半導体装置を完成させる
。
上述の実施例によれば、５ｉ０２膜２上に多結晶シリコ
ン膜８を形成し、次いでこの多結晶シリコン膜８上にＳ
ｉ３Ｎ４膜３を形成した後に、この５ｉＪａ１１欠３を
ＲｒＥによりエツチングして所定形状のＳ：：＋Ｎａ
ｎ’；！ ３ ；）を形成しているので、次のような利
点がある。即ち、多結晶シリコン膜８中の０□の拡散係
数は５ｉＯｚ膜中のそれに比べて小さいので、第１Ｃ図
に示す工程において５ｉＪ４膜３ａをマスクとして熱酸
化を行う際に、横方向への酸化の進行が抑制され、その
結果バーズビーク４ａを従来に比べて小さくすることが
できる。このため、素子間の最小間隔を従来に比べて小
さくすることが可能であり、従って素子の集積密度を高
くすることが可能である。
ン膜８を形成し、次いでこの多結晶シリコン膜８上にＳ
ｉ３Ｎ４膜３を形成した後に、この５ｉＪａ１１欠３を
ＲｒＥによりエツチングして所定形状のＳ：：＋Ｎａ
ｎ’；！ ３ ；）を形成しているので、次のような利
点がある。即ち、多結晶シリコン膜８中の０□の拡散係
数は５ｉＯｚ膜中のそれに比べて小さいので、第１Ｃ図
に示す工程において５ｉＪ４膜３ａをマスクとして熱酸
化を行う際に、横方向への酸化の進行が抑制され、その
結果バーズビーク４ａを従来に比べて小さくすることが
できる。このため、素子間の最小間隔を従来に比べて小
さくすることが可能であり、従って素子の集積密度を高
くすることが可能である。
またシリコン基板ｌの表面にシリコンよりも熱膨張係数
が約１指手さいＳｉＯ□膜２を形成し、このＳｉＯ□膜
２上膜条上晶シリコン膜８を形成しているので、第１Ｃ
図に示す工程において行う熱酸化時に生ずる応力を緩和
することができ、従ってシリコン基板１に結晶欠陥が発
生するのを効果的に防止することができる。
が約１指手さいＳｉＯ□膜２を形成し、このＳｉＯ□膜
２上膜条上晶シリコン膜８を形成しているので、第１Ｃ
図に示す工程において行う熱酸化時に生ずる応力を緩和
することができ、従ってシリコン基板１に結晶欠陥が発
生するのを効果的に防止することができる。
さらに上述のようにＳｉｎｇ膜２上膜条上晶シリコン膜
８を形成しているので、第１Ｂ図に示す工程においてＳ
ｉ３Ｎ４膜３をＲＩＥによりエツチングする際の選択比
を、Ｓｉｎ、股２」二に直接Ｓｉ：＋Ｎｎ ＩＩり３を
形成した場合に比べて太き（することができ、このため
従来に比べて加工が容易である。
８を形成しているので、第１Ｂ図に示す工程においてＳ
ｉ３Ｎ４膜３をＲＩＥによりエツチングする際の選択比
を、Ｓｉｎ、股２」二に直接Ｓｉ：＋Ｎｎ ＩＩり３を
形成した場合に比べて太き（することができ、このため
従来に比べて加工が容易である。
また多結晶シリコン股８を形成した分だけ、第１Ｂ図に
示す工程において行うイオン注入時における注入イオン
に対する阻止能を向上させることができる。のみならず
、第１Ｂ図に示すように、多結晶シリコン膜８のうちの
５ｉＪｎ膜３ａで覆われていない部分をＲＩＥにより所
定膜厚だけエツチング除去して薄くシているので、この
薄い多結晶シリコン膜８及びＳｉＯ□膜２を介してチャ
ネル・ストッパ５形成用の不純物をシリコン基板ｌ中に
容易にイオン注入することができる。
示す工程において行うイオン注入時における注入イオン
に対する阻止能を向上させることができる。のみならず
、第１Ｂ図に示すように、多結晶シリコン膜８のうちの
５ｉＪｎ膜３ａで覆われていない部分をＲＩＥにより所
定膜厚だけエツチング除去して薄くシているので、この
薄い多結晶シリコン膜８及びＳｉＯ□膜２を介してチャ
ネル・ストッパ５形成用の不純物をシリコン基板ｌ中に
容易にイオン注入することができる。
本発明は上述の実施例に限定されるものではな（、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば、多結晶シリコン膜８の膜厚は上述の実施例で用いた
数値に限定されるものではなく、必要に応じて変更可能
であるが、３００〜１ｏｏｏ人の膜厚であるのが好まし
い。同様にＳｉＯ□膜２の膜厚も上述の実施例とは異な
る値を用いることが可能であるが、２０〜１００人の膜
厚であるのが好ましい。また熱酸化することが可能でし
かも０□の拡散係数がＳｉＯ□におけるよりも小さけれ
ば、必要に応じて多結晶シリコン膜８の代わりに他の種
類の半導体層を用いることも可能である。さらに上述の
実施例においては、ＫＯＨ水溶液を用いたウェットエツ
チングにより多結晶シリコン膜８を除去したが、例えば
ＲＩＥにより多結晶シリコン膜８を除去することも可能
である。また第１Ｂ図に示す工程において行うＲＩＥに
よる多結晶シリコン膜８のエツチングの深さは必要に応
じて選択することが可能である。
明の技術的思想に基づく種々の変形が可能である。例え
ば、多結晶シリコン膜８の膜厚は上述の実施例で用いた
数値に限定されるものではなく、必要に応じて変更可能
であるが、３００〜１ｏｏｏ人の膜厚であるのが好まし
い。同様にＳｉＯ□膜２の膜厚も上述の実施例とは異な
る値を用いることが可能であるが、２０〜１００人の膜
厚であるのが好ましい。また熱酸化することが可能でし
かも０□の拡散係数がＳｉＯ□におけるよりも小さけれ
ば、必要に応じて多結晶シリコン膜８の代わりに他の種
類の半導体層を用いることも可能である。さらに上述の
実施例においては、ＫＯＨ水溶液を用いたウェットエツ
チングにより多結晶シリコン膜８を除去したが、例えば
ＲＩＥにより多結晶シリコン膜８を除去することも可能
である。また第１Ｂ図に示す工程において行うＲＩＥに
よる多結晶シリコン膜８のエツチングの深さは必要に応
じて選択することが可能である。
発明の効果
本発明に係る半導体装置の製造方法によれば、半導体基
板の表面と平行な方向への酸化の進行を抑制することが
できるので、バーズビークを従来に比べて小さくするこ
とができ、従って素子の集積密度を高くすることが可能
である。
板の表面と平行な方向への酸化の進行を抑制することが
できるので、バーズビークを従来に比べて小さくするこ
とができ、従って素子の集積密度を高くすることが可能
である。
第１Ａ図〜第１Ｄ図は本発明に係る半導体装置の製造方
法の一実施例を工程順に示す断面図、第２Ａ図〜第２Ｃ
図は従来のＬＯＣＯ５法を工程順に示す断面図、第３Ａ
図〜第３Ｃ図はそれぞれ従来のＬＯＣＯ３法をＶＬＳ
Ｉに適用した場合の第２Ａ図〜第２Ｃ図と同様な断面図
、第４図は特開昭５６−７０６４４号公報に開示されて
いるフィールド５ｉＯｔ膜の形成方法を説明するための
断面図である。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−−−シリコン基板
２−−−−−−−・−・−・−・・−・ＳｉＯ□膜（絶
縁膜）３−−−−−−−−−’−’−’−’−’５ｉＪ
４膜（酸化防止膜）４−・・−−−−−〜−−−−−−
−５ｉ Ｏ□膜４ａ・−−−−−−−一−−−−−−−
−−−バーズビーク８−−−−−−−−−−−−−−−
一多結晶シリコン膜（所定の半導体層） である。
法の一実施例を工程順に示す断面図、第２Ａ図〜第２Ｃ
図は従来のＬＯＣＯ５法を工程順に示す断面図、第３Ａ
図〜第３Ｃ図はそれぞれ従来のＬＯＣＯ３法をＶＬＳ
Ｉに適用した場合の第２Ａ図〜第２Ｃ図と同様な断面図
、第４図は特開昭５６−７０６４４号公報に開示されて
いるフィールド５ｉＯｔ膜の形成方法を説明するための
断面図である。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−−−シリコン基板
２−−−−−−−・−・−・−・・−・ＳｉＯ□膜（絶
縁膜）３−−−−−−−−−’−’−’−’−’５ｉＪ
４膜（酸化防止膜）４−・・−−−−−〜−−−−−−
−５ｉ Ｏ□膜４ａ・−−−−−−−一−−−−−−−
−−−バーズビーク８−−−−−−−−−−−−−−−
一多結晶シリコン膜（所定の半導体層） である。
Claims (1)
- 半導体基板上に絶縁膜を形成する工程と、上記絶縁膜
上に所定の半導体層を形成する工程と、上記所定の半導
体層上に酸化防止膜を形成する工程と、上記酸化防止膜
及び上記所定の半導体層の少なくとも一部を選択的に除
去して所定形状の酸化防止膜を形成する工程と、上記所
定形状の酸化防止膜をマスクとして熱酸化を行う工程と
をそれぞれ具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196308A JPH0628282B2 (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196308A JPH0628282B2 (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6174350A true JPS6174350A (ja) | 1986-04-16 |
| JPH0628282B2 JPH0628282B2 (ja) | 1994-04-13 |
Family
ID=16355642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196308A Expired - Lifetime JPH0628282B2 (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628282B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204746A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置の製造方法 |
| JPH01290244A (ja) * | 1988-05-18 | 1989-11-22 | Sony Corp | 半導体装置の製造方法 |
| JPH03187224A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0412528A (ja) * | 1990-05-02 | 1992-01-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5093277A (en) * | 1989-03-09 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Method of device isolation using polysilicon pad LOCOS method |
| US5106772A (en) * | 1990-01-09 | 1992-04-21 | Intel Corporation | Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide |
| US5338750A (en) * | 1992-11-27 | 1994-08-16 | Industrial Technology Research Institute | Fabrication method to produce pit-free polysilicon buffer local oxidation isolation |
| JPH0799190A (ja) * | 1993-05-21 | 1995-04-11 | Hyundai Electron Ind Co Ltd | 半導体素子フィールド酸化膜の製造方法 |
| WO1996036073A1 (fr) * | 1995-05-08 | 1996-11-14 | Hitachi, Ltd. | Dispositif a semi-conducteur et sa fabrication |
| US11786901B2 (en) * | 2020-06-09 | 2023-10-17 | Maxq Research Llc | On-demand thermoregulation element or system for storage and transport of temperature sensitive materials |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5670644A (en) * | 1979-11-14 | 1981-06-12 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
-
1984
- 1984-09-19 JP JP59196308A patent/JPH0628282B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5670644A (en) * | 1979-11-14 | 1981-06-12 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204746A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置の製造方法 |
| JPH01290244A (ja) * | 1988-05-18 | 1989-11-22 | Sony Corp | 半導体装置の製造方法 |
| US5093277A (en) * | 1989-03-09 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Method of device isolation using polysilicon pad LOCOS method |
| JPH03187224A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
| US5106772A (en) * | 1990-01-09 | 1992-04-21 | Intel Corporation | Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide |
| JPH0412528A (ja) * | 1990-05-02 | 1992-01-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5338750A (en) * | 1992-11-27 | 1994-08-16 | Industrial Technology Research Institute | Fabrication method to produce pit-free polysilicon buffer local oxidation isolation |
| JPH0799190A (ja) * | 1993-05-21 | 1995-04-11 | Hyundai Electron Ind Co Ltd | 半導体素子フィールド酸化膜の製造方法 |
| WO1996036073A1 (fr) * | 1995-05-08 | 1996-11-14 | Hitachi, Ltd. | Dispositif a semi-conducteur et sa fabrication |
| US11786901B2 (en) * | 2020-06-09 | 2023-10-17 | Maxq Research Llc | On-demand thermoregulation element or system for storage and transport of temperature sensitive materials |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628282B2 (ja) | 1994-04-13 |
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