JPH0964725A - 奇数分周回路 - Google Patents
奇数分周回路Info
- Publication number
- JPH0964725A JPH0964725A JP21918295A JP21918295A JPH0964725A JP H0964725 A JPH0964725 A JP H0964725A JP 21918295 A JP21918295 A JP 21918295A JP 21918295 A JP21918295 A JP 21918295A JP H0964725 A JPH0964725 A JP H0964725A
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- JP
- Japan
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- circuit
- output
- clock
- counter
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Abstract
(57)【要約】
【課題】 分周出力のデューティサイクルが１：１であ
る奇数分周回路の構造を提供する。 【解決手段】 出力Q2をリセット入力R に接続した、４
ビット幅の出力Q0〜Q3を備えたカウンタ２と、カウンタ
２の出力Q1の出力をそのデータ入力D に入力し、クロッ
クを NOT回路４を介してそのクロック入力CLK に入力す
る Dフリップフロップ３と、 Dフリップフロップ３の出
力Q より出力される出力信号と、カウンタ２の出力Q1か
ら出力される信号との論理和演算を行うOR回路５とを備
えた。
る奇数分周回路の構造を提供する。 【解決手段】 出力Q2をリセット入力R に接続した、４
ビット幅の出力Q0〜Q3を備えたカウンタ２と、カウンタ
２の出力Q1の出力をそのデータ入力D に入力し、クロッ
クを NOT回路４を介してそのクロック入力CLK に入力す
る Dフリップフロップ３と、 Dフリップフロップ３の出
力Q より出力される出力信号と、カウンタ２の出力Q1か
ら出力される信号との論理和演算を行うOR回路５とを備
えた。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックを奇数分
周する奇数分周回路に関するものである。
周する奇数分周回路に関するものである。
【０００２】
【従来の技術】図４及び図５に基づいて従来の奇数分周
回路の一例について説明する。図４は奇数分周回路の回
路図、図５はクロックと分周された信号との関係を示す
タイミングチャートで、（ａ）はクロック、（ｂ）は分
周された信号である。図４に示す奇数分周回路は、クロ
ックを５分周する回路で、１は４ビット幅の出力Q0〜Q3
を備えたカウンタである。 CLKは分周するクロックを入
力するカウンタ１のクロック入力、 Rはリセット入力で
ある。図４に示す回路では、出力Q2の出力はカウンタ１
のリセット入力R に接続されている。
回路の一例について説明する。図４は奇数分周回路の回
路図、図５はクロックと分周された信号との関係を示す
タイミングチャートで、（ａ）はクロック、（ｂ）は分
周された信号である。図４に示す奇数分周回路は、クロ
ックを５分周する回路で、１は４ビット幅の出力Q0〜Q3
を備えたカウンタである。 CLKは分周するクロックを入
力するカウンタ１のクロック入力、 Rはリセット入力で
ある。図４に示す回路では、出力Q2の出力はカウンタ１
のリセット入力R に接続されている。
【０００３】図４に示すように、分周しようとするクロ
ックをカウンタ１のクロック入力CLK に入力し、カウン
タ１の出力Q1を分周された信号の出力とし、カウンタ１
の出力Q2をカウンタ１のリセット入力R に接続すること
によって、一般的な５分周回路を実現することができ
る。
ックをカウンタ１のクロック入力CLK に入力し、カウン
タ１の出力Q1を分周された信号の出力とし、カウンタ１
の出力Q2をカウンタ１のリセット入力R に接続すること
によって、一般的な５分周回路を実現することができ
る。
【０００４】図４に示す奇数分周回路の動作について説
明する。カウンタ１の出力はクロックのライジングエッ
ジを捉えて、その出力を変化させるタイプのカウンタで
あり、クロック入力CLK にクロックが入力されるに従っ
て、その出力Q0〜Q3から出力される出力q0〜q3は、（q
0，q1，q2，q3）＝（ 0， 0， 0， 0），（ 0， 0，
0， 1），（ 0， 0， 1， 0），（ 0， 0， 1， 1），
（ 0， 1， 0， 0）と変化し、出力q2が 1になると、カ
ウンタ１は初期化されるので、カウンタ１の出力は（q
0，q1，q2，q3）＝（ 0， 0， 0， 0）となる。この動
作を繰り返すことによって、図５に示すように、クロッ
クを５分周した信号がカウンタ１の出力Q1から出力され
る。
明する。カウンタ１の出力はクロックのライジングエッ
ジを捉えて、その出力を変化させるタイプのカウンタで
あり、クロック入力CLK にクロックが入力されるに従っ
て、その出力Q0〜Q3から出力される出力q0〜q3は、（q
0，q1，q2，q3）＝（ 0， 0， 0， 0），（ 0， 0，
0， 1），（ 0， 0， 1， 0），（ 0， 0， 1， 1），
（ 0， 1， 0， 0）と変化し、出力q2が 1になると、カ
ウンタ１は初期化されるので、カウンタ１の出力は（q
0，q1，q2，q3）＝（ 0， 0， 0， 0）となる。この動
作を繰り返すことによって、図５に示すように、クロッ
クを５分周した信号がカウンタ１の出力Q1から出力され
る。
【０００５】
【発明が解決しようとする課題】但し、図４に示した５
分周回路の分周出力は、図５に示すように、そのデュー
ティサイクルが２：３になってしまい、デューティサイ
クルが１：１にならないという不具合があった。
分周回路の分周出力は、図５に示すように、そのデュー
ティサイクルが２：３になってしまい、デューティサイ
クルが１：１にならないという不具合があった。
【０００６】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、分周出力のデューティサ
イクルが１：１である奇数分周回路の構造を提供するも
のである。
で、その目的とするところは、分周出力のデューティサ
イクルが１：１である奇数分周回路の構造を提供するも
のである。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の奇数分周回路は、クロックを奇数分
周する奇数分周回路であって、前記クロックのライジン
グエッジまたはフォーリングエッジのいすれかを利用し
て分周を行う回路の出力を、前記クロックの反転信号で
動作する Dフリップフロップの入力とし、前記回路の出
力と前記 Dフリップフロップの出力の論理和演算を行う
ことを特徴とするものである。
め、請求項１記載の奇数分周回路は、クロックを奇数分
周する奇数分周回路であって、前記クロックのライジン
グエッジまたはフォーリングエッジのいすれかを利用し
て分周を行う回路の出力を、前記クロックの反転信号で
動作する Dフリップフロップの入力とし、前記回路の出
力と前記 Dフリップフロップの出力の論理和演算を行う
ことを特徴とするものである。
【０００８】請求項２記載の奇数分周回路は、クロック
を奇数分周する奇数分周回路であって、前記クロックの
ライジングエッジまたはフォーリングエッジのいすれか
を利用して分周を行う回路を２つ備え、第１の前記回路
の入力を分周する前記クロックとし、第２の前記回路の
入力を分周する前記クロックの反転信号とし、第１の前
記回路及び第２の前記回路の出力の論理和演算を行うこ
とを特徴とするものである。
を奇数分周する奇数分周回路であって、前記クロックの
ライジングエッジまたはフォーリングエッジのいすれか
を利用して分周を行う回路を２つ備え、第１の前記回路
の入力を分周する前記クロックとし、第２の前記回路の
入力を分周する前記クロックの反転信号とし、第１の前
記回路及び第２の前記回路の出力の論理和演算を行うこ
とを特徴とするものである。
【０００９】
【発明の実施の形態】図１の回路図に基づいて本発明の
奇数分周回路の一実施形態について説明する。図１に示
す奇数分周回路は、クロックを５分周する回路で、２は
４ビット幅の出力Q0〜Q3を備えたカウンタである。 CLK
は分周するクロックを入力するカウンタ２のクロック入
力、 Rはリセット入力である。図１に示す回路では、カ
ウンタ２の出力Q2はカウンタ２のリセット入力R に接続
されている。また、３は、カウンタ２の出力Q1の出力を
そのデータ入力D に入力し、クロックを NOT回路４を介
してそのクロック入力CLK に入力する Dフリップフロッ
プ、５は Dフリップフロップ３の出力Q より出力される
出力信号と、カウンタ２の出力Q1から出力される信号と
の論理和演算を行うOR回路である。
奇数分周回路の一実施形態について説明する。図１に示
す奇数分周回路は、クロックを５分周する回路で、２は
４ビット幅の出力Q0〜Q3を備えたカウンタである。 CLK
は分周するクロックを入力するカウンタ２のクロック入
力、 Rはリセット入力である。図１に示す回路では、カ
ウンタ２の出力Q2はカウンタ２のリセット入力R に接続
されている。また、３は、カウンタ２の出力Q1の出力を
そのデータ入力D に入力し、クロックを NOT回路４を介
してそのクロック入力CLK に入力する Dフリップフロッ
プ、５は Dフリップフロップ３の出力Q より出力される
出力信号と、カウンタ２の出力Q1から出力される信号と
の論理和演算を行うOR回路である。
【００１０】つまり、図１に示す回路は、カウンタ２の
出力Q1から出力される出力信号を分岐させ、一方をクロ
ックの反転信号（ NOT回路４の出力信号）で動作する D
フリップフロップ３のデータ入力D に入力して、カウン
タ２の出力Q1から出力される出力信号をクロックの1/2
周期だけ遅らせた信号を生成し、OR回路５によって、カ
ウンタ２の出力Q1から出力される出力信号と、その出力
信号に対してクロックの1/2 周期だけ遅らせた信号との
論理和をとってその演算結果を分周信号として出力する
回路である。
出力Q1から出力される出力信号を分岐させ、一方をクロ
ックの反転信号（ NOT回路４の出力信号）で動作する D
フリップフロップ３のデータ入力D に入力して、カウン
タ２の出力Q1から出力される出力信号をクロックの1/2
周期だけ遅らせた信号を生成し、OR回路５によって、カ
ウンタ２の出力Q1から出力される出力信号と、その出力
信号に対してクロックの1/2 周期だけ遅らせた信号との
論理和をとってその演算結果を分周信号として出力する
回路である。
【００１１】図２に基づいて図１に示した回路の動作を
説明する。図２は、各信号の関係を示すタイミングチャ
ートで、（ａ）はクロック、（ｂ）はカウンタ２の出力
Q1から出力される出力信号ψ１、（ｃ）は Dフリップフ
ロップ３の出力Q から出力される出力信号ψ２、（ｄ）
はOR回路４の出力信号ψ３（分周信号）である。（ｂ）
に示すように、カウンタ２は図１に示した回路のカウン
タ１と同様に動作するので、カウンタ２の出力信号ψ１
は、デューティサイクルが２：３である分周信号とな
る。一方、 Dフリップフロップ３の出力Q から出力され
る出力信号ψ２は、 Dフリップフロップ３がクロックの
フォーリングエッジを捉えて、そのデータ入力D に入力
されたカウンタ２の出力信号ψ１をその出力Q から出力
するので、（ｃ）に示すように、カウンタ２の出力信号
ψ１をクロック1/2 周期だけ遅らせた信号となる。そし
て、（ｂ）に示す、カウンタ２の出力信号ψ１と、
（ｃ）に示す、 Dフリップフロップ３の出力Q から出力
される出力信号ψ２との論理和演算をOR回路５で行うこ
とによってOR回路５の出力からクロックを５分周した、
デューティサイクルが１：１である分周信号を出力する
ことができる。
説明する。図２は、各信号の関係を示すタイミングチャ
ートで、（ａ）はクロック、（ｂ）はカウンタ２の出力
Q1から出力される出力信号ψ１、（ｃ）は Dフリップフ
ロップ３の出力Q から出力される出力信号ψ２、（ｄ）
はOR回路４の出力信号ψ３（分周信号）である。（ｂ）
に示すように、カウンタ２は図１に示した回路のカウン
タ１と同様に動作するので、カウンタ２の出力信号ψ１
は、デューティサイクルが２：３である分周信号とな
る。一方、 Dフリップフロップ３の出力Q から出力され
る出力信号ψ２は、 Dフリップフロップ３がクロックの
フォーリングエッジを捉えて、そのデータ入力D に入力
されたカウンタ２の出力信号ψ１をその出力Q から出力
するので、（ｃ）に示すように、カウンタ２の出力信号
ψ１をクロック1/2 周期だけ遅らせた信号となる。そし
て、（ｂ）に示す、カウンタ２の出力信号ψ１と、
（ｃ）に示す、 Dフリップフロップ３の出力Q から出力
される出力信号ψ２との論理和演算をOR回路５で行うこ
とによってOR回路５の出力からクロックを５分周した、
デューティサイクルが１：１である分周信号を出力する
ことができる。
【００１２】次に、図３の回路図に基づいて本発明の奇
数分周回路の異なる実施形態について説明する。図３に
示す奇数分周回路はクロックを５分周する回路で、図１
に示した、カウンタ２の周辺回路（分周回路）を２つ備
えた回路である。その分周回路６ａ（第１の回路），分
周回路６ｂ（第２の回路）とは、４ビット幅の出力Q0〜
Q3を備えたカウンタ２の出力Q2をリセット入力R に接続
した回路であり、そのクロック入力CLK を入力端子と
し、その出力Q1を出力端子とする回路である。
数分周回路の異なる実施形態について説明する。図３に
示す奇数分周回路はクロックを５分周する回路で、図１
に示した、カウンタ２の周辺回路（分周回路）を２つ備
えた回路である。その分周回路６ａ（第１の回路），分
周回路６ｂ（第２の回路）とは、４ビット幅の出力Q0〜
Q3を備えたカウンタ２の出力Q2をリセット入力R に接続
した回路であり、そのクロック入力CLK を入力端子と
し、その出力Q1を出力端子とする回路である。
【００１３】図３に示す奇数分周回路は、クロックを分
周回路６ａに入力すると共に、 NOT回路７を介して、ク
ロックの反転信号を分周回路６ｂに入力し、OR回路８に
よって、分周回路６ａと分周回路６ｂの出力の論理和演
算を行い、OR回路８の出力を分周信号として出力する回
路である。図１に示した回路では、カウンタ６の出力
と、カウンタ６の出力をクロックの 1/2周期遅らせた信
号との論理和演算を行って分周信号を生成していたが、
図３に示す回路は、分周回路６ａに対してクロックの 1
/2周期遅れて動作する分周回路６ｂ（分周回路６ａのク
ロックに対して位相が 180度異なる等周期のクロックで
動作する分周回路）を設けて、カウンタ６ａの出力と、
カウンタ６ｂの出力の論理和演算を行う回路であるの
で、図３に示す回路の動作は、図２に示したタイミング
チャートに基づいて説明した動作と同様の動作を行うよ
うになる。
周回路６ａに入力すると共に、 NOT回路７を介して、ク
ロックの反転信号を分周回路６ｂに入力し、OR回路８に
よって、分周回路６ａと分周回路６ｂの出力の論理和演
算を行い、OR回路８の出力を分周信号として出力する回
路である。図１に示した回路では、カウンタ６の出力
と、カウンタ６の出力をクロックの 1/2周期遅らせた信
号との論理和演算を行って分周信号を生成していたが、
図３に示す回路は、分周回路６ａに対してクロックの 1
/2周期遅れて動作する分周回路６ｂ（分周回路６ａのク
ロックに対して位相が 180度異なる等周期のクロックで
動作する分周回路）を設けて、カウンタ６ａの出力と、
カウンタ６ｂの出力の論理和演算を行う回路であるの
で、図３に示す回路の動作は、図２に示したタイミング
チャートに基づいて説明した動作と同様の動作を行うよ
うになる。
【００１４】
【発明の効果】請求項１または請求項２記載の奇数分周
回路によれば、デューティサイクルが１：１の分周出力
を得ることができる。
回路によれば、デューティサイクルが１：１の分周出力
を得ることができる。
【図１】本発明の奇数分周回路の一実施形態を示す回路
図である。
図である。
【図２】図１に示した奇数分周回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図３】本発明の奇数分周回路の異なる実施形態を示す
回路図である。
回路図である。
【図４】従来の奇数分周回路の一例を示す回路図であ
る。
る。
【図５】図４に示した奇数分周回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
３ Dフリップフロップ ６ａ 分周回路（第１の回路） ６ｂ 分周回路（第２の回路）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖田 篤志 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 クロックを奇数分周する奇数分周回路で
あって、前記クロックのライジングエッジまたはフォー
リングエッジのいすれかを利用して分周を行う回路の出
力を、前記クロックの反転信号で動作する Dフリップフ
ロップの入力とし、前記回路の出力と前記 Dフリップフ
ロップの出力の論理和演算を行うことを特徴とする奇数
分周回路。 - 【請求項２】 クロックを奇数分周する奇数分周回路で
あって、前記クロックのライジングエッジまたはフォー
リングエッジのいすれかを利用して分周を行う回路を２
つ備え、第１の前記回路の入力を分周する前記クロック
とし、第２の前記回路の入力を分周する前記クロックの
反転信号とし、第１の前記回路及び第２の前記回路の出
力の論理和演算を行うことを特徴とする奇数分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21918295A JPH0964725A (ja) | 1995-08-28 | 1995-08-28 | 奇数分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21918295A JPH0964725A (ja) | 1995-08-28 | 1995-08-28 | 奇数分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964725A true JPH0964725A (ja) | 1997-03-07 |
Family
ID=16731489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21918295A Pending JPH0964725A (ja) | 1995-08-28 | 1995-08-28 | 奇数分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486236B1 (ko) * | 1998-03-31 | 2005-06-16 | 삼성전자주식회사 | 2의계승이아닌분주신호발생장치및방법 |
| CN108111164A (zh) * | 2016-11-25 | 2018-06-01 | 深圳市中兴微电子技术有限公司 | 一种可编程分频器 |
-
1995
- 1995-08-28 JP JP21918295A patent/JPH0964725A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486236B1 (ko) * | 1998-03-31 | 2005-06-16 | 삼성전자주식회사 | 2의계승이아닌분주신호발생장치및방법 |
| CN108111164A (zh) * | 2016-11-25 | 2018-06-01 | 深圳市中兴微电子技术有限公司 | 一种可编程分频器 |
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