JPH0945814A - 半導体装置 - Google Patents

半導体装置

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JPH0945814A
JPH0945814A JP7214265A JP21426595A JPH0945814A JP H0945814 A JPH0945814 A JP H0945814A JP 7214265 A JP7214265 A JP 7214265A JP 21426595 A JP21426595 A JP 21426595A JP H0945814 A JPH0945814 A JP H0945814A
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JP
Japan
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cavity
semiconductor element
semiconductor device
corner
circuit board
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JP7214265A
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Yoshifumi Moriyama
好文 森山
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Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】 【課題】 プリント配線基板等の回路基板にキャビティ
を設け、該キャビティに半導体素子を埋設してなる半導
体装置において、上記キャビティ面積を低減する半導体
装置を提供すること。 【解決手段】 プリント配線基板等の回路基板11に半導
体素子12を埋設するキャビティ16のコ−ナ−部に“膨ら
みをもたせた拡張コ−ナ−17”を設ける。 【効果】 拡張コ−ナ−17を設けることで、キャビティ
16辺部の半導体素子12とのスペ−ス寸法を抑えることが
でき、総合的にキャビティ16の面積を低減させることが
できる。その結果、基板コストや実装コストを低減させ
ると同時に周囲の配線導体13の引き廻しの自由度を増す
ことができるようになる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に回路基板中に半導体素子等の電子部品を埋設し
てなる半導体装置の構造に関する。
【０００２】
【従来の技術】従来の半導体装置において、半導体素子
等の電子部品を回路基板中に埋設する場合、図６(従来
例を示す断面図)に示すように、回路基板61にキャビテ
ィ66を形成し、半導体素子62を埋設する。
【０００３】そして、この半導体素子62と回路基板61上
の配線導体63とを接続する場合、ボンディングＡｕ線65
を用いて半導体素子62とボンディングパッド電極64とを
接続する。また、回路基板61として、ガラスエポキシ材
を基材とするプリント配線基板を用いる場合、キャビテ
ィ66は、ル−タ−による座ぐり加工によって形成されて
いる。
【０００４】この座ぐり加工を効率良く行うには、座ぐ
りに用いるドリルに一定の強度が必要となるため、その
ドリル径は、1.5ｍｍφ前後に設定される場合が多い。
従って、従来の半導体装置では、キャビティコ−ナ−67
(図６参照)には、半径がおよそ0.75ｍｍの円弧が形成さ
れている。
【０００５】また、従来の半導体装置において、キャビ
ティ66中に半導体素子62をマウントする場合、半導体素
子62の寸法精度、基板加工精度、マウント位置精度及び
マウント用コレット寸法を見込んで、キャビティ66の側
壁と半導体素子62との間には寸法マ−ジンが必要とされ
る。そのため、従来の半導体装置では、量産性を考慮し
てこの寸法マ−ジンは0.6〜1.0ｍｍ程度が必要とされて
いた。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、前記したとおり、キャビティ66中に埋
設する半導体素子62とキャビティ66の側壁との間に寸法
マ−ジンを必要とするものであり、このため、(1)座ぐ
り加工面積が広くなると同時に(2)ボンディングＡｕ線6
5の長さが長くなるという問題があった。
【０００７】上記問題点についてさらに説明すると、従
来の半導体装置では、上記(1)の“座ぐり加工面積が広
くなる”ため、回路基板61の表面面積を狭めることとな
り、座ぐり部周囲の配線の引き廻しが困難なものとなる
欠点を有している。また、上記(2)の“ボンディングＡ
ｕ線65の長さが長くなる”ため、製品コストを高める要
因となっている。
【０００８】さらに、従来の半導体装置において、ドリ
ル等によって座ぐり加工を行う場合、コ−ナ−部の底面
の加工時に平坦性を確保することが困難となるケ−スが
多く、このため、キャビティ寸法を実装部品の外径寸法
に近づけることができ難いという問題があった。
【０００９】本発明は、上記諸問題、欠点に鑑み成され
たものであって、本発明の技術的課題は、 ・第１に、半導体素子とキャビティとのスペ−ス寸法を
抑えることができ、そのため、座ぐり加工等の必要な面
積を少なくすることができ、 ・第２に、ボンディングパッド電極を半導体素子に近づ
けることができ、ボンディングに必要なＡｕ線の長さを
短くすることができ、その結果、コストの低減と同時に
ボンディングトラブルの低減をすることができ、 ・第３に、キャビティ面積が縮小した分周囲の基板表面
面積が広げられ、配線の自由度を増加させることがで
き、 ・第４に、キャビティコ−ナ−部を半導体素子コ−ナ−
から遠ざけることができ、そのため、半導体素子下部と
なるキャビティ底面を平坦に加工することができる、半
導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、電子部品を埋
設するキャビティコ−ナ−部に“膨らみをもたせた拡張
コ−ナ−”を設けることを特徴とし、これにより、前記
第１〜第４の技術的課題をいずれも達成することができ
る半導体装置を提供するものである。
【００１１】即ち、本発明は、「電子部品を回路基板に
埋設し、該基板と接続してなる半導体装置において、前
記電子部品を埋設するキャビティと、該キャビティのコ
−ナ−部に膨らみをもたせた拡張コ−ナ−とを有するこ
とを特徴とする半導体装置。」を要旨とする。
【００１２】
【発明の実施の形態】本発明において、回路基板に埋設
する電子部品としては、具体的には、半導体素子を挙げ
ることができ、該半導体素子を回路基板に埋設してなる
半導体装置は、本発明の好ましい実施態様である。ま
た、半導体素子などの電子部品を埋設する回路基板とし
て「ガラスエポキシ材を基材とするプリント配線基板」
が挙げられ、本発明に係る半導体装置の主たる用途とし
て、上記プリント配線基板である場合が本発明の好まし
い実施態様である。
【００１３】本発明に係る半導体装置では、前記したと
おり、半導体素子等の電子部品を埋設するキャビティコ
−ナ−部に“膨らみをもたせた拡張コ−ナ−”を設ける
ことを特徴とするが、以下、この特徴点について詳細に
説明する。
【００１４】本発明に係る半導体装置において、ガラス
エポキシ材を基材とするプリント配線基板等の回路基板
上に半導体素子等の電子部品を埋設するため、該電子部
品を埋設するキャビティを、前記した従来例と同様、座
ぐり加工によって形成するものである。
【００１５】ところで、ガラスエポキシ基材を使用した
プリント配線基板の座ぐり加工には、前記したとおり、
通常1.5ｍｍφ前後のドリルが使用されており、そのた
め、キャビティのコ−ナ−部は、半径0.75ｍｍの円弧が
形成されることになる。なお、この座ぐり加工用のドリ
ル径を1.0ｍｍφ以下に細くすることが可能であるが、
これでは、加工スピ−ドを抑えなければならず、また、
ドリルの寿命も短くなるために大幅なコストアップ要因
となってしまうので好ましくない。
【００１６】ここで、単に座ぐり面積を狭くした場合の
不具合い例について、図４を参照して説明する。なお、
図４は、単に座ぐり面積を狭くした場合を説明する図で
あって、(Ａ)はその平面図、(Ｂ)は、(Ａ)のＢ−Ｂ線断
面図である。図中、41は回路基板、42は半導体素子、43
は配線導体、44はボンディングパッド電極、45はボンデ
ィングＡｕ線、46はキャビティ、48はマウント剤であ
る。
【００１７】単に座ぐり面積を狭くするように座ぐり加
工を施すと、図４(Ｂ)に示すように半導体素子42とキャ
ビティ46の辺のスペ−ス間隔がとれたとしても、キャビ
ティコ−ナ−47部では、図４(Ａ)に示すように、半導体
素子42のコ−ナ−部側面と接近し、充分なスペ−スが確
保できない状態となる。このように充分なスペ−スが確
保できないことに起因する不具合いは、半導体素子42を
マウントする場合に顕著となる。
【００１８】上記不具合いについて、図５を参照して説
明する。なお、図５は、半導体素子の実装状態を示す図
であって、(Ａ)はその一例を示す断面図であり、(Ｂ)は
他の例を示す断面図である。図中、51は回路基板、52は
半導体素子、53は配線導体、56はキャビティ、58はマウ
ント剤、59ａ，59ｂは角錐コレットである。
【００１９】半導体素子52を実装する場合、角錐コレッ
ト59ａ，59ｂを用いてマウントするが、この時、図５
(Ａ)に示すように、角錐コレット59ａは、半導体素子52
よりも0.2〜0.3ｍｍ外にはみ出る寸法とする必要があ
り、これに基板寸法精度等を加味すると、最小でも0.6
ｍｍの寸法マ−ジンが必要となる。
【００２０】一方、キャビティ辺寸法を角錐コレット等
の最小限の寸法とした場合、キャビティ56のコ−ナ−部
については、寸法マ−ジンが確保できなくなる。角錐コ
レットの寸法を切り詰めても、図５(Ｂ)に示すような接
近した状態となり、実際のところ量産は困難となる。
【００２１】本発明は、上記したような不具合いを解消
したものであり、この手段として、前記したとおり、半
導体素子等の電子部品を埋設するキャビティのコ−ナ−
部に“膨らみをもたせた拡張コ−ナ−”を設けることを
特徴とする。具体的には、座ぐり加工に用いるドリルの
走査軌道をキャビティのコ−ナ−部の対角方向に対し押
し広げるように設定し、これにより“膨らみをもたせた
拡張コ−ナ−”を形成するものであり、これによって、
キャビティのコ−ナ−部の半導体素子とキャビティの側
壁との間隔を充分にとることができるようにしたもので
ある。
【００２２】
【実施例】次に、本発明の実施例を挙げ、本発明に係る
半導体装置について具体的に説明するが、本発明は、以
下の実施例にのみ限定されるものではなく、本発明の前
記した要旨の範囲内で適宜変更することができるもので
ある。
【００２３】（実施例１）図１は、本発明の一実施例
(実施例１)を示す図であって、(Ａ)はその平面図であ
り、(Ｂ)は、(Ａ)のＡ−Ａ線断面図である。
【００２４】本実施例１の半導体装置では、図１(Ａ)，
(Ｂ)に示すように、プリント配線基板等の回路基板11上
に、半導体素子12を埋設するため、キャビティ16を座ぐ
り加工によって形成する。この時、ドリル走査の軌道を
コ−ナ−部の対角方向に対し押し広げるように設定し、
拡張コ−ナ−17を形成する。これによって、図１(Ｂ)の
断面図に示すように、コ−ナ−部の半導体素子12とキャ
ビティ16の側壁との間隔を充分にとることができる。
【００２５】本実施例１によって、キャビティ寸法を最
小限におさえた場合、５ｍｍ角の半導体素子を実装する
場合で約20％のザグリ面積の削減となる利点を有する。
【００２６】（実施例２）図２は、本発明の他の実施例
(実施例２)を示す半導体装置の平面図であって、本実施
例２の半導体装置は、該図に示すように、必要な部分に
のみ拡張コ−ナ−17ａを設けた構造からなり、この点前
記実施例１と相違する。本実施例２において、回路基板
11としてセラミック基板等の基板を用いることもでき
る。なお、図２中の符号は、17ａの“必要な部分にのみ
設けた拡張コ−ナ−”を除き、前掲の図１と同一であ
り、重複するため、その説明を省略する。
【００２７】（実施例３）図３は、本発明のその他の実
施例(実施例３)を示す図であって、(Ａ)はその平面図で
あり、(Ｂ)はその断面図である。本実施例３の半導体装
置では、図３(Ａ)，(Ｂ)に示すように、回路基板31のキ
ャビティ36の底面に配線導体33を設け、バンプ電極39を
設けた半導体素子32をフエ−スダウン状態で回路基板31
中に埋設した構造のものであり、そして、キャビティ36
のコ−ナ−部に拡張コ−ナ−37を設けた構造からなる。
【００２８】本実施例３では、実装時に素子機能部のな
い半導体素子32の裏面を平コレットで吸着して実装する
ことができるため、コレットのための寸法マ−ジンを考
慮する必要がなくなる利点を有する。
【００２９】ここで、上記実施例１〜３に共通する効果
について説明すると、 (1) キャビティに拡張コ−ナ−を設けたことにより、半
導体素子とキャビティの側壁との間のスペ−スを0.1〜
0.2ｍｍ程度に抑さえることができる利点を有する。 (2) 基板の座ぐり加工を行う場合には、通常、キャビテ
ィコ−ナ−部を平坦に加工することが困難であるが、本
実施例１〜３では、拡張コ−ナ−を設けたことにより、
キャビティ寸法をきり詰めても、半導体素子の下部を平
坦な状態に加工することができる利点を有する。
【００３０】
【発明の効果】本発明に係る半導体装置は、以上詳記し
たとおり、半導体素子等の電気部品を埋設するキャビテ
ィコ−ナ−部に“膨らみをもたせた拡張コ−ナ−”を設
けることを特徴とし、これによって、半導体素子とキャ
ビティとのスペ−ス寸法を抑えることができ、座ぐり加
工等の必要な面積を少なくすることができる効果が生じ
る。また、ボンディングパッド電極を半導体素子に近づ
けることができ、ボンディングに必要なＡｕ線の長さを
短くすることができるため、コストを下げると同時にボ
ンディングトラブルを低減することができる効果が生じ
る。
【００３１】更に、本発明に係る半導体装置では、キャ
ビティ面積が縮小した分周囲の基板表面の面積を広げる
ことができ、配線自由度が増加するという効果が生じ
る。その上、キャビティコ−ナ−部を半導体素子コ−ナ
−から遠ざけることができ、半導体素子下部となるキャ
ビティ底面を平坦に加工することができる。
【図面の簡単な説明】
【図１】本発明の一実施例(実施例１)を示す図であっ
て、(Ａ)はその平面図、(Ｂ)は(Ａ)のＡ−Ａ線断面図。
【図２】本発明の他の実施例(実施例２)を示す半導体装
置の平面図。
【図３】本発明のその他の実施例(実施例３)を示す図で
あって、(Ａ)はその平面図であり、(Ｂ)はその断面図。
【図４】単に座ぐり面積を狭くした場合の不具合い例を
示す図であって、(Ａ)はその平面図、(Ｂ)は、(Ａ)のＢ
−Ｂ線断面図。
【図５】半導体素子の実装状態を示す図であって、(Ａ)
はその一例を示す断面図、(Ｂ)は他の例を示す断面図。
【図６】従来例を示す半導体装置の断面図。
【符号の説明】
１１，３１，４１，５１，６１ 回路基板 １２，３２，４２，５２，６２ 半導体素子 １３，３３，４３，５３，６３ 配線導体 １４， − ４４ − ６４ ボンディングパッド電
極 １５， − ４５ − ６５ ボンディングＡｕ線 １６，３６，４６，５６，６６ キャビティ １７，１７ａ，３７ 拡張コ−ナ− １８，４８，５８ マウント剤 ３９ バンプ電極 ５９ａ，５９ｂ 角錐コレット ４７，６７ キャビティコ−ナ−

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 電子部品を回路基板に埋設し、該基板と
    接続してなる半導体装置において、前記電子部品を埋設
    するキャビティと、該キャビティのコ−ナ−部に膨らみ
    をもたせた拡張コ−ナ−とを有することを特徴とする半
    導体装置。
  2. 【請求項２】 前記電子部品が、半導体素子であること
    を特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記回路基板が、ガラスエポキシ材を基
    材とするプリント配線基板であることを特徴とする請求
    項１に記載の半導体装置。
JP7214265A 1995-07-31 1995-07-31 半導体装置 Pending JPH0945814A (ja)

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