JP2007299887A - 半導体集積回路素子搭載用基板および半導体装置 - Google Patents

Abstract

【課題】応力の分散を図りつつ多層回路配線基板に対する変形抑制効果を確保する上で有利な半導体集積回路素子搭載用基板および半導体装置を提供する。
【解決手段】スティフナー２０は４つの角部５０を有する矩形板状に形成されている。スティフナー２０には、半導体集積回路素子３０を収納可能な矩形状の開口部５２が、その開口部５２を構成する縁の４辺をスティフナー２０の４辺に平行させて形成されている。開口部５２の各角部５４とスティフナー２０の対応する各角部５０にわたりスリット５６が設けられている。スリット５６の延在方向の一端は開口部５２に開放状に形成され、他端はスティフナー２０の対応する角部５０の近傍に位置している。スリット５６の延在方向と直交する方向におけるスリット５６の幅Ｗはスリット５６の延在方向の長さＬ１よりも小さい寸法で形成されている。
【選択図】図３

Description

本発明は半導体集積回路素子を多層回路配線板に接続する際に、半導体集積回路素子に掛かる応力を緩和する構造に関する。詳しくは、補強材、放熱材として多層回路配線板に固着してあるスティフナーに関する。

半導体装置用の大規模集積回路（ＬＳＩ）等の半導体集積回路素子（以下半導体素子という）には、近年、その動作速度がクロック周波数で１ＧＨｚに達するものが出現している。このような高速度の半導体素子では、トランジスターの集積度が高く、その結果入出力端子数が１０００を越えることもある。
このような多端子数の半導体素子をプリント配線板に実装するために、半導体素子とプリント配線板の基板との間には、インターポーザと呼ばれる多層回路配線板が配置され、両者の電気的接合の橋渡しを担っている。
前記多層回路配線板（インターポーザ）では、高密度に配置した半導体素子の端子との接合に対応するため、非常に薄い配線層等の層構造と、微細なライン・アンド・スペースを有する回路配線パターンを持つ特徴がある。

現在広く実用化されているインターポーザとしては、例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）等が挙げられる。最近では、更なる高密度実装への対応、又は高速度の動作周波数化への要望に答えるため、ポリイミド樹脂フィルムなどの基板に銅箔等からなる配線パターンを形成した導体層を積層してインターポーザ全体の基板厚を薄くすると共に、導体層間の接続長を短くすることにより高周波数に対応させたものも開発されてきている。
インターポーザへの半導体素子の搭載は、ハンダリフロー過程の処理プロセスにより行う。この製造プロセスでは、インターポーザと半導体素子との位置合わせの後、全体の雰囲気温度を２６０℃近辺まで昇温して、ハンダバンプを高温で融解し、インターポーザと半導体素子の各々ハンダバンプの所定箇所間を接合し、常温に戻す。温度低下と共に、ハンダバンプは固化してハンダバンプ接合は固定される。
このハンダリフロー過程の処理プロセスでは、インターポーザは薄く撓み易いので半導体素子搭載箇所を取り囲む形状のスティフナーと呼ばれる金属板を固着させ操作する。スティフナーは同一幅の枠型が一般的である。

シリコンからなる半導体素子の熱膨張係数は約３ppm/℃であり、ポリイミドからなる多層回路配線基板の熱膨張係数は約２０ppm/℃である。リフローによる接続でハンダが凝固し、室温に戻る際、冷却により多層回路配線基板、半導体素子ともに収縮する。
多層回路配線板の半導体素子が搭載された部分はハンダによって半導体素子と固定されているため半導体素子が縮む量しか縮めず、伸びを維持した状態となっているのに対し、半導体素子より外周は可動できるため内側に縮む力が働く。このことから半導体素子との境界部分の多層回路配線板に変形が生じ、更に半導体素子にも応力がかかる。
特に半導体素子の角の部分では１点で応力が集中されてしまう。
また、同一幅の枠型のスティフナーが取りつけてあることにより、多層回路配線基板は半導体素子にかかる応力が分散しづらく、バンプの接続不良および素子の割れが発生しやすくなる。
このような問題を解決するために、半導体チップの応力を分散させるべく、スティフナー内周コーナー部に湾曲状の切り欠きを形成したことを特徴とする半導体装置が提案されている（特許文献１参照）。

また、近年、半導体デバイスの端子数の増加と動作クロック周波数の向上で、リーク電流が増えてきたために、従来から用いられていたシリコン酸化膜（ｋ＝４．１）に代り、Ｌｏｗ−ｋ材と呼ばれる低誘電率材料を絶縁膜として用いた半導体素子（半導体チップ）が使用されるようになっている。
しかし、Ｌｏｗ−ｋ材による絶縁膜はもろく、実装した多層回路配線基板の変形に耐えられず破壊されてしまうという問題があった。特に、多層回路配線基板が内層コアを有さない、フレキシブルなフィルム状絶縁体を絶縁層に用いたいわゆる薄型のコアレス基板である場合、熱履歴による変形は従来のプリント配線板よりも大きいため、Ｌｏｗ−ｋ材を用いた半導体チップの実装は困難を極めていた。
特開平１１−２８４０９７号公報

しかし、厚さが０.５mm以下の多層回路配線基板では、半導体素子実装後の多層回路配線基板の変形が大きいためBGAボール搭載、母基板への実装が困難である。多層回路回線基板の変形を抑制するにはスティフナーの内周を狭くし、より半導体素子に近づけることが効果的であるが、応力を分散させるために、内周コーナー部に切り欠きを設けてしまうと、多層回路配線基板に対する変形抑制効果は失われるという不利があった。
本発明は、従来の技術における、前記の様な問題点を解決するためになされたものであり、その目的は、応力の分散を図りつつ多層回路配線基板に対する変形抑制効果を確保する上で有利な半導体集積回路素子搭載用基板および半導体装置を提供することにある。

上述の目的を達成するため、請求項１記載の発明は、厚さ方向の一方の面が半導体集積回路素子を搭載するための搭載面として形成された多層回路配線基板と、前記搭載面に接着され４つの角部を有する矩形板状のスティフナーとを備え、前記スティフナーには、前記半導体集積回路素子を収納可能な矩形状の開口部が、その開口部を構成する縁の４辺を前記スティフナーの４辺に平行させて形成されている半導体集積回路素子搭載用基板であって、前記開口部の各角部と前記スティフナーの対応する各角部にわたり延在するスリットが設けられ、前記スリットの延在方向の一端は前記開口部に開放状に形成され、他端は前記スティフナーの対応する角部の近傍に位置し、前記スリットの延在方向と直交する方向における前記スリットの幅は前記スリットの延在方向の長さよりも小さい寸法で形成されていることを特徴とする。
請求項２記載の発明は、前記多層回路配線基板は、絶縁性フィルムと、前記絶縁性フィルムの厚さ方向の両面に積層された配線層とを含んで構成されていることを特徴とする。
請求項３記載の発明は、前記スリットは前記幅が１ｍｍ以上３ｍｍ以下の寸法で形成されていることを特徴とする。
請求項４記載の発明は、前記開口部の角部とこの角部に対応する前記スティフナーの角部との間を結ぶ仮想線上に前記開口部の中心が位置していることを特徴とする。
請求項５記載の発明は、前記スリットの他端とこのスリットに対応する前記スティフナーの角部との距離が０．５ｍｍ以上５ｍｍ以下であることを特徴とする。
請求項６記載の発明は、前記多層回路配線基板の厚さは０．０５ｍｍ以上０．５ｍｍ以下であることを特徴とする。
請求項７記載の発明は、請求項１乃至４に何れか１項記載の半導体集積回路素子搭載用基板の前記搭載面上で前記開口部の内側に前記半導体集積回路素子が搭載され、前記半導体集積回路素子は導電部を介して前記多層回路配線基板と電気的に接続された半導体装置であって、前記半導体集積回路素子は低誘電率材料を絶縁膜として用いたものであることを特徴とする。
請求項８記載の発明は、前記導電部は、前記半導体集積回路素子が前記搭載面に臨む箇所に設けられたはんだバンプと、前記搭載面が前記半導体集積回路素子に臨む箇所に設けられた電極パッドとがはんだ接合されることで構成されていることを特徴とする。

本発明によれば、スリットの延在方向の一端をスティフナの開口部に開放状に形成し、他端をスティフナーの対応する角部の近傍に位置し、スリットの延在方向と直交する方向におけるスリットの幅をスリットの延在方向の長さよりも小さい寸法で形成したので、スリットとして可動性を持たせることができ、多層回路配線基板全体で応力を分散させる上で有利となる。

次に本発明の実施の形態を添付の図面を基にして詳細に説明する。
図１は本実施の形態の半導体集積回路素子搭載用基板２の断面図、図２は本実施の形態の半導体装置１００の断面図である。
図１に示すように、半導体集積回路素子搭載用基板２は、多層回路配線基板１０と、スティフナー２０とを備えている。
多層回路配線基板１０は、絶縁基材１６（特許請求の範囲の絶縁性フィルムに相当）と、絶縁基材１６の厚さ方向の両面に積層された配線層１５とを含んで構成されている。本実施の形態では、多層回路配線基板１０の厚さは０．０５ｍｍ以上０．５ｍｍ以下の寸法で形成されている。
多層回路配線基板１０の厚さは、０．０５ｍｍ未満であると、基板の剛性が低下し変形をスティフナーで抑えきれない点で不利があり、０．５ｍｍより大きいと、基板の配線が長くなるので電気特性が悪くなる点で不利がある。
絶縁基材１６としては、例えば、ガラス／エポキシ樹脂やポリイミド樹脂などが用いられている。また、配線層１５としては、素材として銅がもっとも好ましいが、金属ペーストの焼結体なども任意に選択できる。
各配線層１５の表面はソルダーレジスト１３、１４で覆われている。
多層回路配線基板１０の厚さ方向の一方の面（ソルダーレジスト１３の表面）が半導体集積回路素子３０（図２参照）を搭載するための搭載面１０Ａとして形成されている。
搭載面１０Ａには半導体集積回路素子３０と接続するための電極バンプ１１が形成され、搭載面１０Ａの反対面１０Ｂには、ハンダボール用パッド１２が形成されている。
スティフナー２０は、多層回路配線基板１０の搭載面１０Ａの所定位置に接着剤層２１を介して貼り合わせされ、加熱、硬化して固定されている。
図２に示すように、半導体装置１００は、半導体集積回路素子搭載用基板２に半導体集積回路素子３０を実装し、スティフナー２０の内側で半導体集積回路素子３０と多層回路配線基板１０との間に、半導体集積回路素子３０と多層回路配線基板１０との接合を強化するためのアンダーフィル樹脂４１を充填し、ハンダボール用パッド１２上にはんだボール５１を形成したものである。

以下、本発明の半導体装置の製造法について説明する。
まず、厚さ方向の一方の面（搭載面１０Ａ）に電極バンプ１１が形成され、他方の面（反対面１０Ｂ）にはんだボール用パッド１２が形成され、搭載面１０Ａ、反対面１０Ｂにそれぞれソルダーレジスト１３、１４が形成された多層回路配線板１０を作製する。
なお、はんだボール用パッド１２は、ソルダーレジスト１４に形成されたソルダーレジスト開口部を介して外方に露出している。

次に、枠の内周にスリット５６を有するスティフナー２０を用意する。
図３はスティフナー２０の平面図である。
図３に示すように、スティフナー２０は４つの角部５０を有する矩形板状に形成されている。
スティフナー２０には、半導体集積回路素子３０を収納可能な矩形状の開口部５２が、その開口部５２を構成する縁の４辺をスティフナー２０の４辺に平行させて形成されている。
開口部５２の各角部５４とスティフナー２０の対応する各角部５０にわたりスリット５６が設けられている。
スリット５６の延在方向の一端は開口部５２に開放状に形成され、他端はスティフナー２０の対応する角部５０の近傍に位置している。
スリット５６の延在方向と直交する方向におけるスリット５６の幅Ｗはスリット５６の延在方向の長さＬ１よりも小さい寸法で形成されている。
本実施の形態では、スリットは幅Ｗが１ｍｍ以上３ｍｍ以下の寸法で形成されている。
スリットの幅Ｗが１ｍｍ未満であると、応力緩和の効果が弱くなる点で不利があり、３ｍｍより大きいと基板の平坦度が悪化する点で不利がある。
また、開口部５２の角部５４とこの角部５４に対応するスティフナー２０の角部５０との間を結ぶ仮想線上に開口部５２の中心が位置している。
スリット５６の他端とこのスリット５６に対応するスティフナー２０の角部５０との距離Ｌ２が０．５ｍｍ以上５ｍｍ以下の寸法で形成されている。
距離Ｌ２が０．５ｍｍ未満であると、スティフナーの強度が低下して基板の変形を抑えられない点で不利があり、５ｍｍより大きいと、応力緩和効果が弱くなる点で不利がある。

また、スティフナー２０の材質としては多層回路配線基板１０と熱膨張係数が近い銅のほかに、４２Alloy、インバー、Alのような金属やセラミックスや樹脂なども可能である。
また、図２に示すように、スティフナー２０の厚さは半導体集積回路素子３０の厚さと電極バンプ１１の高さを合わせた高さと同じにする必要がある。
これは、放熱板６０を半導体集積回路素子３０の多層回路配線基板１０と接続されていない面に貼り合わせることから、半導体集積回路素子３０の多層回路配線基板１０と接続されていない面とスティフナー２０上面の高さが揃っている必要があるためである。
スティフナー２０の製法はエッチング、金型による打ち抜き、ワイヤーカットなどによる。
スティフナー２０の形状は枠型であるが、枠の内側は半導体集積回路素子３０が搭載されるため、半導体集積回路素子３０の外形サイズよりも大きい必要がある。
図３に示すように、スティフナー２０の開口部５２の各角部５４から形成させるスリット５６は開口部５２の角部５４から対応するスティフナー２０の角部５０に向かって形成させる。応力を均等に分散させるために、スリット５６の形状は、スリット５６の外側に配置されるスティフナー２０の角部５０と開口部５２の中心とをつなぐ直線に対して線対称のＵ字型あるいはＩ字型を呈している。
スリット５６の外側に配置されるスティフナー２０の角部５０と開口部５２の中心とをつなぐ直線に対して垂直方向のスリット５６の幅Ｗを３ｍｍ以下にすることで、半導体集積回路素子３０を実装した後の多層回路配線基板１０の変形を抑えるべくスティフナー２０内側をより半導体集積回路素子３０に近づけた場合に、多層回路配線基板１０の補強効果は損なわれることはない。
また、スリット５６の長さＬ１は長いほど多層回路配線基板１０の可動性は増すが、補強効果も持ちつつ、多層回路配線基板１０全体で動くことを可能とするためには、スリット５６の他端とスティフナー２０の角部５０との距離Ｌ２を０.５ｍｍ以上とするのが良い。
その結果、スリット５６全体として可動性を持たせることができ、多層回路配線基板１０全体で応力を分散させることが可能となり、半導体集積回路素子３０に掛かる応力を緩和させられ、更に、実装後の多層回路配線基板１０の変形も抑制させることができる。

次に、多層回路配線基板１０の所定位置にスティフナー２０を貼り合わせ、加圧、加熱することによって、半導体集積回路素子搭載用基板２が製作される。

次に、はんだバンプ３１が形成された半導体集積回路素子３０をスティフナー２０が設けられた多層回路配線板１０の搭載面１０Ａの所定位置に載置し、ハンダリフローにて半導体集積回路素子３０のはんだバンプ３１との多層回路配線板１０の電極パッド１１をはんだ接合する。
これにより半導体装置１００が完成する。

（実施例）
まず、厚さ方向の一方の面（搭載面１０Ａ）に電極パッド１１を、他方の面（反対面１０Ｂ）にはんだボール用パッド１２及びソルダーレジスト１３を形成した４０×４０ｍｍサイズで１５０μｍ厚の多層回路配線基板１０を作製した。
次に、スティフナー２０を作製した。スティフナー２０の外形は４０×４０mm、開口部５２の内周は２５×２５mmとした。厚さは５００μｍ、材質はＣｕとした。
スリット５６の幅Ｗは２.５mm、スリット５６の他端とスティフナー２０の角部５０との距離Ｌ２は２mmとした。
次に、多層回路配線基板１０の所定位置にスティフナー２０を貼り合わせ、加圧、加熱した。
次に、はんだバンプ３１が形成された２０ｍｍ角の半導体集積回路素子３０をスティフナー２０が形成された多層回路配線基板１０の載置面１０Ａ上の所定位置に載置し、ハンダリフローにて半導体集積回路素子３０のはんだバンプ３１と多層回路配線基板１０の電極パッド１１をはんだ接合した。
次に、半導体集積回路素子３０と多層回路配線基板１０間にアンダーフィル樹脂４１を充填、硬化した。
次に、半導体集積回路素子３０の背面に４０ｍｍ角の銅からなる放熱板６０を接着させた。
さらに、はんだボール用パッド１２上のソルダーレジスト開口部にはんだ球を載置し、はんだリフローにてはんだボール用パッド１２上にはんだボール５１を形成した。
これにより、半導体装置１００を得た。

（比較例１）
比較例１で用いる多層回路配線基板１０と半導体集積回路素子３０は実施例１と同様のものを用いた。
また、スティフナー２０の外形は４０×４０mm、開口部５２の内周は２５×２５mmとした。
厚さは５００μｍ、材質はＣｕとしたが、開口部５２の角部５４にスリット５６を設けていない。
比較例１も実施例１と同様に多層回路配線基板１０にスティフナー２０を貼り合わせた後、半導体集積回路素子３０をはんだ接合させ、半導体集積回路素子３０と多層回路配線基板１０との間にアンダーフィル樹脂４１を充填、硬化させた。
さらに、はんだボール用パッド１２上のソルダーレジスト開口部にはんだ球を載置し、はんだリフローにてはんだボール用パッド１２上にはんだボール５１を形成して、半導体装置１００を得た。

（比較例２）
比較例２で用いる多層回路配線基板１０と半導体集積回路素子３０は実施例１および比較例１と同様のものを用いた。
また、スティフナー２０の外形は４０×４０mm、開口部５２の内周は２５×２５mmとした。
厚さは５００μｍ、材質はＣｕとした。
開口部５２の角部５４には、直径４ｍｍの円形の切り欠きを設けた。
比較例２も実施例１、比較例１と同様に多層回路配線基板１０にスティフナー２０を貼り合わせた後、半導体集積回路素子３０をはんだ接合させ、半導体集積回路素子３０と多層回路配線基板１０との間にアンダーフィル樹脂４１を充填、硬化させた。
さらに、はんだボール用パッド１２上のソルダーレジスト開口部にはんだ球を載置し、はんだリフローにてはんだボール用パッド１２上にはんだボール５１を形成して、半導体装置１００を得た。

表１は、実施例、比較例１、比較例２におけるはんだバンプ接続不良数、半導体素子（半導体集積回路素子３０）の割れの有無、Ｌｏｗ−ｋ膜の破壊の有無、基板（多層回路配線基板１０）の反り量の測定値を示す。
表１に示すように、比較例１に示すスティフナー２０を用いた半導体装置１００では、ハンダバンプの接続不良、半導体集積回路素子３０の割れ、Ｌｏｗ−ｋ膜の破壊が発生し、比較例２のスティフナー２０を用いた場合は、ハンダバンプの接続不良、Ｌｏｗ−ｋ膜の破壊が発生しが発生した。
これに対して、実施例では、接続不良、半導体集積回路素子３０の割れ、Ｌｏｗ−ｋ膜の破壊が無く、多層回路配線基板１０の補強効果を有することが可能となるため、基板の反りの初期値からの増加量も比較例１、２に比べて抑制させることができた。

本実施の形態の半導体集積回路素子搭載用基板２の断面図である。 本実施の形態の半導体装置１００の断面図である。 スティフナー２０の平面図である。

符号の説明

２……半導体集積回路素子搭載用基板、１０……多層回路配線基板、１１……電極バンプ、１２……はんだボール用パッド、１３、１４……ソルダーレジスト、１５……配線層、１６……絶縁層、２０……スティフナー、２１……接着剤層、３０……半導体集積回路素子、４０……はんだバンプ、４１……アンダーフィル樹脂、５１……はんだボール、５６……スリット、Ｗ……スリット５６の幅、Ｌ１……スリット５６の長さ、Ｌ２……スリット５６の他端とスティフナー２０の角部５０との距離、６０……放熱板、１００……半導体装置。

Claims (8)

1. 厚さ方向の一方の面が半導体集積回路素子を搭載するための搭載面として形成された多層回路配線基板と、
   前記搭載面に接着され４つの角部を有する矩形板状のスティフナーとを備え、
   前記スティフナーには、前記半導体集積回路素子を収納可能な矩形状の開口部が、その開口部を構成する縁の４辺を前記スティフナーの４辺に平行させて形成されている半導体集積回路素子搭載用基板であって、
   前記開口部の各角部と前記スティフナーの対応する各角部にわたり延在するスリットが設けられ、
   前記スリットの延在方向の一端は前記開口部に開放状に形成され、他端は前記スティフナーの対応する角部の近傍に位置し、
   前記スリットの延在方向と直交する方向における前記スリットの幅は前記スリットの延在方向の長さよりも小さい寸法で形成されている、
   ことを特徴とする半導体集積回路素子搭載用基板。
2. 前記多層回路配線基板は、絶縁性フィルムと、前記絶縁性フィルムの厚さ方向の両面に積層された配線層とを含んで構成されていることを特徴とする請求項１記載の半導体集積回路素子搭載用基板。
3. 前記スリットは前記幅が１ｍｍ以上３ｍｍ以下の寸法で形成されていることを特徴とする請求項１記載の半導体集積回路素子搭載用基板。
4. 前記開口部の角部とこの角部に対応する前記スティフナーの角部との間を結ぶ仮想線上に前記開口部の中心が位置していることを特徴とする請求項１記載の半導体集積回路素子搭載用基板。
5. 前記スリットの他端とこのスリットに対応する前記スティフナーの角部との距離が０．５ｍｍ以上５ｍｍ以下であることを特徴とする請求項１記載の半導体集積回路素子搭載用基板。
6. 前記多層回路配線基板の厚さは０．０５ｍｍ以上０．５ｍｍ以下であることを特徴とする請求項１記載の半導体集積回路素子搭載用基板。
7. 請求項１乃至６に何れか１項記載の半導体集積回路素子搭載用基板の前記搭載面上で前記開口部の内側に前記半導体集積回路素子が搭載され、前記半導体集積回路素子は導電部を介して前記多層回路配線基板と電気的に接続された半導体装置であって、前記半導体集積回路素子は低誘電率材料を絶縁膜として用いたものであることを特徴とする半導体装置。
8. 前記導電部は、前記半導体集積回路素子が前記搭載面に臨む箇所に設けられたはんだバンプと、前記搭載面が前記半導体集積回路素子に臨む箇所に設けられた電極パッドとがはんだ接合されることで構成されていることを特徴とする請求項７記載の半導体装置。
   

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