EP2179443A1 - Baugruppe sowie herstellung einer baugruppe - Google Patents

Baugruppe sowie herstellung einer baugruppe

Info

Publication number
EP2179443A1
EP2179443A1 EP08774783A EP08774783A EP2179443A1 EP 2179443 A1 EP2179443 A1 EP 2179443A1 EP 08774783 A EP08774783 A EP 08774783A EP 08774783 A EP08774783 A EP 08774783A EP 2179443 A1 EP2179443 A1 EP 2179443A1
Authority
EP
European Patent Office
Prior art keywords
component
sintering
substrate
recess
assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP08774783A
Other languages
English (en)
French (fr)
Inventor
Daniel Wolde-Giorgis
Thomas Kalich
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP2179443A1 publication Critical patent/EP2179443A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/02—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape
    • B23K35/0222—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape for use in soldering, brazing
    • B23K35/0244—Powders, particles or spheres; Preforms made therefrom
    • B23K35/025—Pastes, creams, slurries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29022—Disposition the layer connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32237—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/75315—Elastomer inlay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15157—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1131—Sintering, i.e. fusing of metal particles to achieve or improve electrical conductivity
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612—Composite web or sheet

Definitions

  • the invention relates to an assembly comprising a substrate and at least one component attached thereto by sintering with a sintering agent, in particular sintering paste.
  • the invention relates to a method for producing an assembly with a substrate and at least one by sintering with a sintering agent, in particular sintered paste, attached thereto component.
  • the sintering agent is first applied to the planar substrate. Subsequently, the component is applied to the sintering agent or pressed into the sintering agent, which due to lack of adhesive properties sufficient prefixing of the component is not guaranteed.
  • the sintering process itself requires pressurization in order to ensure sufficient contact of the colloids contained in the sintering agent with each other and with the substrate and the component.
  • the pressure is realized via a soft, provided with component-specific impressions silicone stamp. The stamp is used to align and fix the assembly consisting of the substrate, the sintering agent and the component for the sintering process.
  • the embossing of the stamp allows an isostatic / quasi-isostatic pressurization of the component. Due to the poor adhesive properties of the sintering paste, however, it may happen that the component already slips out of its intended position before or during initiation of the pressure force and / or that part of the sintering agent is squeezed out of the position to be joined and adheres to the stamp, which is too one increased rejection and carryover of sintering agent leads to the stamp.
  • the sintering agent is arranged in a recess of the substrate which accommodates the component at least in regions. It is therefore provided that the substrate has a recess which receives the component at least in regions, wherein in the recess, the sintering agent for the sintering or fastening operation is arranged in the recess. Since the component is now located in the recess of the substrate, it is possible to position the component on the substrate so that it does not leave its intended position before or during the sintering process. Furthermore, it is prevented by the formation of the recess in the substrate that the sintering agent introduced therein when introducing the
  • Compressive force is squeezed out of the site to be joined and / or adhering to the pressure force applying stamp.
  • the depression particularly preferably has an outline which essentially corresponds to the contour of the component.
  • the depression has areas (catchment spaces) into which excess sintering agent can escape when the pressure force is introduced.
  • the stamp surface preferably yielding elastically, so that a uniform (isostatic) pressure distribution is ensured. The positioning and alignment of the component is ensured by the recess.
  • the sintering agent is a silver sintered paste, which expediently consists of chemically stabilized silver colloids.
  • the sintering agent is a sintered solid.
  • the stabilizing constituents of the paste are burned out so that the silver colloids come into direct contact with each other and with the material of the component and the substrate.
  • the component is an electrical / electronic component, in particular a line semiconductor, such as a MOSFET.
  • the substrate is a stamped grid or a
  • the sintering agent is introduced into a recess of the substrate receiving the component at least in regions. It is thus provided that the sintering agent is first introduced into the recess and then the component, wherein the component is placed or pressed onto the sintering agent. Of course, it would also be conceivable that the component carries the sintering agent with it.
  • a stamp having a flat stamp surface is advantageously used, wherein the stamp surface is elastically deformable, so that when applying the sintering pressure, the component can be pressed into the stamp at least partially. This ensures on the one hand that a uniform pressure distribution is applied to the component and a displacement of the component is prevented.
  • a silicone stamp is used for this purpose.
  • the recess is made such that its outline corresponds substantially to the contour of the component, so that the component can not be moved out of the recess and can be clearly aligned or positioned by the outline of the depression on or on the substrate.
  • the sintering agent used is a silver sintering paste which expediently comprises silver colloids.
  • a stamped grid or a printed circuit board is used as the substrate.
  • the component is arranged in a depression of the stamped grid or the printed circuit board in which the sintering agent or the preferred silver sintering paste has previously been introduced.
  • the stamp which is advantageously designed as a silicone stamp
  • the silver sintering paste or the sintering agent can not leak undefined on the substrate, so that, for example, no sintering agent hangs on the stamp.
  • FIG. 2 shows an embodiment of an advantageous method for
  • Figure 3 shows a substrate of the assembly
  • FIG. 4 shows the substrate of the module fitted with a component.
  • FIG. 1 shows, in a schematically illustrated embodiment, an advantageous assembly 1.
  • DBC Direct Bonded Copper
  • the advantageous assembly 1 allows the safe creation of a silver-sintered connection, which allows easy positioning of the component 3 on the substrate 5 and also prevents carryover of sintering agent.
  • the substrate 5 has on a surface 6 a recess 7 into which the component 3 or the power semiconductor 2 can be introduced.
  • a sintering agent 8 which is formed as a silver sintered paste 9, arranged so that the component 3 is applied during assembly on the silver sintered paste 9 in the recess 7.
  • FIG. 3 shows the substrate 5 in a plan view of the surface 6.
  • the recess 7 formed in the substrate 5 in this case has a substantially quadratic contour 10, which advantageously corresponds substantially to the contour of the component 3 / power semiconductor 2, so that the component 3 is positioned and aligned by placing it in the recess 7 on the substrate 5, as shown in FIG.
  • FIG. 4 shows the substrate 5 from FIG. 3 with the power semiconductor 2 or component 3 introduced into the recess 7.
  • the alignment of the component 3 on the substrate 5 can be recognized by means of the recess 7.
  • the component 3 is acted upon by a punch 11 with a compressive force in the direction of the arrow 12.
  • the punch 11 has a flat in the unloaded state stamp surface 13 which is elastically deformable, so that upon application of the component 3, as shown in Figure 2, partially pressed into the punch 11. Due to the elastic design of the flat stamp surface 13 is a quasi-isostatic
  • the punch 11 presses the assembly 1 for generating the necessary pressure force for the sintering operation against a counter plate 14th
  • the recess 7 is advantageously formed so deep that it can accommodate a desired amount of sintering agent 8 / silver sintering paste 9 and the component 3 at least partially.
  • any common substrate type come into question, wherein an upper-side metallization 15 must be sufficiently thick in order to realize sufficient current carrying capacity at the desired amount of silver sintered paste 9 can.
  • the printed circuit board 4 shown in section in FIGS. 1 and 2 has, in addition to the metallization 15, a further metallization 16 which is arranged on the opposite side of a substrate carrier 17 carrying the metallizations 15 and 16.
  • the metallizations 15, 16 are in this case formed as conductor tracks.
  • the component 3 Due to the advantageous recess 7, the component 3 also retains its position during the sintering process when the component 3 is subjected to the sintering pressure force. In addition, it is prevented that the silver sintered paste 9 exits uncontrollably on the substrate 5. Through the recess 7, the silver sintered paste 9 is held in position.
  • the depression 7 causes the component 3 to be movable only in the frame defined by the outline 10 of the depression 7, despite the poor adhesive property of the silver sintering paste 9. As a result, the component 3 is optimally positioned even under process pressure.
  • Extensive "taboo zones” can therefore be dispensed with in the context of a circuit layout and a reduction in area of the entire substrate 5 can be achieved Moreover, elaborate fixings of the component 3 can be dispensed with by means of a punch which is difficult to position and has an impression corresponding to the component 3
  • the stamp 11 shown schematically in FIG. 2 is advantageously designed as a silicone stamp in order to ensure elastic resilience of the flat stamp surface 13.
  • the proposed assembly 1 and the advantageous method significantly increase the process reliability during production and thus ensure series process capability.
  • the bulges 19 may be conditioned by the system.
  • these are also introduced, if this is not the case, to a
  • Substrate 5 of course, any other substrate, such as a stamped grid, are used.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Die Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

Die Erfindung betrifft eine Baugruppe (1) mit einem Substrat (5) und mindestens einemdurch Sintern mit einem Sintermittel (8), insbesondere Sinterpaste, daran befestigten Bauteil (3). Es ist vorgesehen, dass das Sintermittel (8) in einer das Bauteil (3) zumindest bereichsweise aufnehmenden Vertiefung (7) des Substrats (5) angeordnet ist. Weiter betrifft die Erfindung ein Verfahren zur Herstellung einer Baugruppe mit einemSubstrat und mindestens einem durch Sintern mit einem Sintermittel, insbesondere Sinterpaste, daran befestigten Bauteil. Es ist vorgesehen, dass das Sintermittel in eine das Bauteil zumindest bereichsweise aufnehmende Vertiefung des Substrats eingebracht wird.

Description

Beschreibung
Titel Baugruppe sowie Herstellung einer Baugruppe
Die Erfindung betrifft eine Baugruppe mit einem Substrat und mindestens einem durch Sintern mit einem Sintermittel, insbesondere Sinterpaste, daran befestigten Bauteil.
Ferner betrifft die Erfindung ein Verfahren zur Herstellung einer Baugruppe mit einem Substrat und mindestens einem durch Sintern mit einem Sintermittel, insbesondere Sinterpaste, daran befestigten Bauteil.
Stand der Technik
Aus dem Stand der Technik sind Baugruppen sowie Verfahren zur Herstellung von Baugruppen der eingangs genannten Art bekannt. Bei der Herstellung wird das Sintermittel zunächst auf das ebene Substrat aufgebracht. Anschließend wird das Bauteil auf das Sintermittel aufgebracht beziehungsweise in das Sintermittel eingedrückt, wobei aufgrund mangelnder adhäsiver Eigenschaften eine ausreichende Vorfixierung des Bauteils nicht gewährleistet ist. Der Sinterprozess selbst erfordert eine Druckbeaufschlagung, um einen ausreichenden Kontakt der in dem Sintermittel enthaltenen Kolloide untereinander sowie zu dem Substrat und dem Bauteil zu gewährleisten. Der Druck wird dabei über einen weichen, mit bauteilspezifischen Einprägungen versehenen Silikonstempel realisiert. Durch den Stempel wird die Baugruppe bestehend aus dem Substrat, dem Sintermittel und dem Bauteil für den Sinterprozess zueinander ausgerichtet und fixiert. Die Einprägung des Stempels erlaubt dabei eine isostatische/ quasi-isostatische Druckbeaufschlagung des Bauteils. Aufgrund der schlechten adhäsiven Eigenschaften der Sinterpaste kann es jedoch geschehen, dass das Bauteil bereits vor oder beim Einleiten der Druckkraft aus seiner vorgesehenen Position verrutscht und/oder dass ein Teil des Sintermittels aus der zu fügenden Stelle herausgequetscht wird und an dem Stempel haftet, was zu einem erhöhten Ausschuss und einer Verschleppung von Sintermittel an dem Stempel führt.
Offenbarung der Erfindung
Erfindungsgemäß ist vorgesehen, dass das Sintermittel in einer das Bauteil zumindest bereichsweise aufnehmenden Vertiefung des Substrats angeordnet ist. Es ist also vorgesehen, dass das Substrat eine Vertiefung aufweist, die das Bauteil zumindest bereichsweise aufnimmt, wobei in der Vertiefung das Sintermittel für den Sinter- beziehungsweise Befestigungsvorgang in der Vertiefung angeordnet ist. Da sich das Bauteil nunmehr in der Vertiefung des Substrats befindet, ist es möglich das Bauteil auf dem Substrat zu positionieren, sodass dieses vor oder beim Sintervorgang nicht seine vorgesehene Position verlässt. Weiterhin wird durch die Ausbildung der Vertiefung in dem Substrat verhindert, dass das darin eingebrachte Sintermittel beim Einleiten der
Druckkraft aus der zu fügenden Stelle herausgequetscht wird und/oder an dem die Druckkraft aufbringenden Stempel haftet.
Besonders bevorzugt weist dazu die Vertiefung einen Umriss auf, der im Wesentlichen der Kontur des Bauteils entspricht. Vorteilhafterweise weist die Vertiefung Bereiche (Auffangräume) auf, in die überschüssiges Sintermittel ausweichen kann, wenn die Druckkraft eingeleitet wird. Zum Aufbringen der Druckkraft wird zweckmäßigerweise ein Stempel mit einer ebenen Stempelfläche verwendet, wobei die Stempelfläche bevorzugt elastisch nachgibt, sodass eine gleichmäßige (isostatische) Druckverteilung gewährleistet ist. Die Positionierung und Ausrichtung des Bauteils wird dabei durch die Vertiefung gewährleistet.
Vorteilhafterweise ist das Sintermittel eine Silber-Sinterpaste, die zweckmäßigerweise aus chemisch stabilisierten Silber-Kolloiden besteht. Alternativ ist das Sintermittel ein Sinterfeststoff. Bei dem Fügeprozess beziehungsweise Sinterprozess werden die stabilisierenden Bestandteile der Paste ausgebrannt, sodass die Silber-Kolloide untereinander und mit dem Material des Bauteils und des Substrats in direkten Kontakt kommen. Durch festkörperdiffusive Vorgänge bildet sich bereits bei Temperaturen um 2500C eine hochtemperaturstabile Verbindung aus, die bezüglich ihrer Wärmeleitfähigkeit, Stabilität, Plastizität und Versprödung wesentlich günstigere Eigenschaften als zum Beispiel Zinn-Silber-Lotverbindungen aufweist. Die Silber-Sinterverbindung kann dabei bei wesentlich geringeren Temperaturen als ihr Schmelzpunkt verarbeitet werden.
Nach einer Weiterbildung der Erfindung ist das Bauteil ein elektrisches/elektronisches Bauteil, insbesondere ein Leitungshalbleiter, wie zum Beispiel ein MOSFET.
Weiterhin ist vorgesehen, dass das Substrat ein Stanzgitter oder eine
Leiterplatte, insbesondere ein DBC-Substrat (DBC = Direct Bonded Copper = direkt beschichtetes Kupfer), ist.
Bei dem erfindungsgemäßen Verfahren wird das Sintermittel in eine das Bauteil zumindest bereichsweise aufnehmende Vertiefung des Substrats eingebracht. Es ist also vorgesehen, dass zunächst in die Vertiefung das Sintermittel eingebracht wird und anschließend das Bauteil, wobei das Bauteil auf das Sintermittel gelegt beziehungsweise eingedrückt wird. Natürlich wäre es auch denkbar, dass das Bauteil das Sintermittel mit sich führt.
Zum Aufbringen eines Sinter-Drucks wird vorteilhafterweise ein Stempel mit einer ebenen Stempelfläche verwendet, wobei die Stempelfläche elastisch verformbar ausgebildet ist, sodass beim Aufbringen des Sinterdrucks das Bauteil zumindest bereichsweise in den Stempel eingedrückt werden kann. Dadurch wird zum Einen gewährleistet, dass eine gleichmäßige Druckverteilung auf das Bauteil aufgebracht und ein Verschieben des Bauteils verhindert wird. Vorteilhafterweise wird hierzu ein Silikonstempel verwendet.
Wobei vorteilhafterweise die Vertiefung derart gefertigt wird, dass ihr Umriss im Wesentlichen der Kontur des Bauteils entspricht, sodass das Bauteil nicht aus der Vertiefung heraus verschoben werden kann und durch den Umriss der Vertiefung auf dem beziehungsweise an dem Substrat eindeutig ausgerichtet beziehungsweise positioniert werden kann. Vorteilhafterweise wird als Sintermittel eine Silber-Sinterpaste verwendet, die zweckmäßigerweise Silber-Kolloide aufweist.
Weiter ist vorgesehen, dass als Bauteil ein elektrisches/elektronisches Bauteil, insbesondere ein Leistungshalbleiter, wie zum Beispiel ein MOSFET oder ein IGBT (Insulated Gate Bipolar Transistor = Bipolartransistor mit isolierender Gate- Elektrode), verwendet wird.
Schließlich ist vorgesehen, dass als Substrat ein Stanzgitter oder eine Leiterplatte verwendet wird. Hierbei wird also das Bauteil in einer Vertiefung des Stanzgitters oder der Leiterplatte angeordnet, in der zuvor das Sintermittel beziehungsweise die bevorzugte Silber-Sinterpaste eingebracht wurde. Beim Beaufschlagen des Bauteils mit dem Stempel, der vorteilhafterweise als Silikonstempel ausgebildet ist, kann die Silber-Sinterpaste beziehungsweise das Sintermittel nicht Undefiniert auf das Substrat austreten, sodass zum Beispiel kein Sintermittel an dem Stempel hängen bleibt.
Kurze Beschreibung der Zeichnungen
Im Folgenden soll die Erfindung anhand einiger Figuren näher erläutert werden. Dazu zeigen
Figur 1 ein Ausführungsbeispiel einer vorteilhaften Baugruppe,
Figur 2 ein Ausführungsbeispiel eines vorteilhaften Verfahrens zur
Herstellung der Baugruppe,
Figur 3 ein Substrat der Baugruppe und
Figur 4 das mit einem Bauteil bestückte Substrat der Baugruppe.
Ausführungsform(en) der Erfindung
Die Figur 1 zeigt in einem schematisch dargestellten Ausführungsbeispiel eine vorteilhafte Baugruppe 1. Die Baugruppe 1 umfasst ein als Leistungshalbleiter 2 ausgebildetes Bauteil 3 sowie ein als Leiterplatte 4 (DBC = Direct Bonded Copper) ausgebildetes Substrat 5. In der Leistungselektronik steigen die Anforderungen an die thermischen, thermomechanischen und elektrischen Eigenschaften der Aufbau- und Verbindungstechnik. Besonders die Anbindung eines Leistungshalbleiters (2) an ein Substrat (5) unterliegt heutzutage dauerhaften Temperaturbelastungen von bis zu 175°C. Heutzutage werden die meisten dieser Verbindungen über eine Lotverbindung aus einer Zinn-Silber- Legierung realisiert. Jedoch zeigen derartige Verbindungen bei höheren Temperaturen schwindende mechanische Eigenschaften, die in Wechselwirkung mit unterschiedlichen Ausdehnungskoeffizienten der Fügepartner (Substrat 5 und Bauteil 3) zu einem Kriechen des Lots und schließlich zu einer Rissbildung in der Lotschicht führen können. Darüber hinaus kann es, bedingt durch die verschiedenen Legierungsbestandteile, zur Ausbildung von spröden Phasen kommen, die diesen Prozess weiter beschleunigen. Zwar ist es denkbar, höher schmelzende Lotlegierungen zu verwenden, jedoch resultiert darauf eine gleichermaßen höhere Verarbeitungs- beziehungsweise Verbindungstemperatur. Jedoch können derartige zum Verbinden notwendige Temperaturen zur Zerstörung der zu verbindenden Bauteile führen.
Bei den sogenannten Silber-Sinterverbindungen
(Niedertemperaturverbindungstechnik), die bei wesentlich geringeren Temperaturen im Vergleich zu ihrem Schmelzpunkt erzeugt werden können, wird anstelle des oben genannten Lots ein pastenförmiges Sintermittel eingesetzt, das aus chemisch stabilisierten Ag-Kolloiden besteht.
Die vorteilhafte Baugruppe 1 erlaubt das sichere Erstellen einer Silber- Sinterverbindung, die ein einfaches Positionieren des Bauteils 3 auf dem Substrat 5 erlaubt und darüber hinaus eine Verschleppung von Sintermittel verhindert.
Das Substrat 5 weist dazu an einer Oberfläche 6 eine Vertiefung 7 auf, in die das Bauteil 3 beziehungsweise der Leistungshalbleiter 2 einbringbar ist. In der Vertiefung 7 ist ein Sintermittel 8, das als Silber-Sinterpaste 9 ausgebildet ist, angeordnet, sodass das Bauteil 3 bei der Montage auf die Silber-Sinterpaste 9 in der Vertiefung 7 aufgebracht wird. Die Figur 3 zeigt das Substrat 5 in einer Draufsicht auf die Oberfläche 6. Die in dem Substrat 5 ausgebildete Vertiefung 7 weist dabei einen im Wesentlichen quadratischen Umriss 10 auf, der vorteilhafterweise im Wesentlichen der Kontur des Bauteils 3/Leistungshalbleiters 2 entspricht, sodass das Bauteil 3 durch Einbringen in die Vertiefung 7 auf dem Substrat 5 positioniert und ausgerichtet wird/ist, wie in der Figur 4 dargestellt.
Die Figur 4 zeigt das Substrat 5 aus der Figur 3 mit dem in die Vertiefung 7 eingebrachten Leistungshalbleiter 2 beziehungsweise Bauteil 3. Hierbei ist die Ausrichtung des Bauteils 3 auf dem Substrat 5 mittels der Vertiefung 7 zu erkennen.
Bei der Herstellung beziehungsweise Montage der Baugruppe 1 wird, wie in der Figur 2 dargestellt, das Bauteil 3 durch einen Stempel 11 mit einer Druckkraft in Richtung des Pfeils 12 beaufschlagt. Der Stempel 11 weist eine im unbelasteten Zustand ebene Stempelfläche 13 auf, die elastisch verformbar ist, sodass beim Beaufschlagen des Bauteils 3 dieses, wie in der Figur 2 dargestellt, bereichsweise in den Stempel 11 eingedrückt wird. Durch die elastische Ausbildung der ebenen Stempelfläche 13 ist eine quasi-isostatische
Druckverteilung auf das Bauteil 3 gewährleistet. Der Stempel 11 drückt dabei die Baugruppe 1 zur Erzeugung der für den Sintervorgang notwendigen Druckkraft gegen eine Gegenplatte 14.
Die Vertiefung 7 ist vorteilhafterweise derart tief ausgebildet, dass sie eine gewünschte Menge an Sintermittel 8/Silber-Sinterpaste 9 und das Bauteil 3 zumindest bereichsweise aufnehmen kann. Dabei kann für das Substrat 5 jeder gängige Substrattyp in Frage kommen, wobei eine oberseitige Metallisierung 15 genügend dick sein muss, um bei der gewünschten Menge der Silber- Sinterpaste 9 eine ausreichende Stromtragfähigkeit realisieren zu können. Die in den Figuren 1 und 2 im Schnitt dargestellte Leiterplatte 4 weist neben der Metallisierung 15 eine weitere Metallisierung 16 auf, die auf der gegenüberliegenden Seite eines die Metallisierungen 15 und 16 tragenden Substratträgers 17 angeordnet ist. Die Metallisierungen 15, 16 sind hierbei als Leiterbahnen ausgebildet. Durch die vorteilhafte Vertiefung 7 behält das Bauteil 3 auch beim Sintervorgang, wenn das Bauteil 3 mit der Sinter-Druckkraft beaufschlagt wird, seine Position bei. Darüber hinaus wird verhindert, dass die Silber-Sinterpaste 9 unkontrolliert auf das Substrat 5 austritt. Durch die Vertiefung 7 wird die Silber-Sinterpaste 9 in ihrer Position gehalten. Die Vertiefung 7 führt dazu, dass das Bauteil 3 trotz schlechter adhäsiver Eigenschaft der Silber-Sinterpaste 9 nur noch in dem durch den Umriss 10 der Vertiefung 7 definierten Rahmen beweglich ist. Dadurch ist das Bauteil 3 auch unter Prozessdruck optimal positioniert. Im Rahmen eines Schaltungslayouts kann daher auf ausgedehnte „Tabuzonen" verzichtet werden und eine Flächenverkleinerung des gesamten Substrats 5 realisiert werden. Darüber hinaus kann auf aufwendige Fixierungen des Bauteils 3 mittels eines schwer positionierbaren, eine dem Bauteil 3 entsprechende Einprägung aufweisenden Stempels verzichtet werden. Der in der Figur 2 schematisch dargestellte Stempel 11 ist vorteilhafterweise als Silikonstempel ausgebildet, um die elastische Nachgiebigkeit der ebenen Stempelfläche 13 zu gewährleisten. Durch die vorgeschlagene Baugruppe 1 sowie das vorteilhafte Verfahren wird die Prozesssicherheit bei der Herstellung deutlich erhöht und somit die Serienprozesstauglichkeit gewährleistet.
Der im Wesentlichen quadratisch ausgebildete Umriss 10 der Vertiefung 7 weist, wie in den Figuren 3 und 4 dargestellt, an seinen Ecken 18 Ausbuchtungen 19, die als Auffangräume 20 dienen, auf. Je nach Herstellungsverfahren können die Ausbuchtungen 19 systemtechnisch bedingt sein. Vorteilhafterweise werden diese jedoch auch dann eingebracht, wenn dies nicht der Fall ist, um ein
Einbringen des Bauteils 3 in das Substrat 5 zum Einen zu erleichtern, und zum Anderen einen Ausweichraum für überschüssiges Sintermittel 8 zu bieten. Hierdurch kann überschüssiges Sintermittel 8 beziehungsweise Silber- Sinterpaste 9 in die Auffangräume 20 entweichen, ohne dass es/sie auf die Oberfläche 6 des Substrats 5 gelangt. Anstelle der Leiterplatte 4 kann als
Substrat 5 natürlich auch jedes andere Substrat, wie zum Beispiel ein Stanzgitter, verwendet werden.

Claims

Ansprüche
1. Baugruppe mit einem Substrat und mindestens einem durch Sintern mit einem Sintermittel, insbesondere Sinterpaste, daran befestigten Bauteil, dadurch gekennzeichnet, dass das Sintermittel (8) in einer das Bauteil
(3) zumindest bereichsweise aufnehmenden Vertiefung (7) des Substrats (5) angeordnet ist.
2. Baugruppe nach Anspruch 1 , dadurch gekennzeichnet, dass die Vertiefung (7) einen Umriss (10) aufweist, der im Wesentlichen der Kontur des Bauteils (3) entspricht.
3. Baugruppe nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Sintermittel (8) eine Silber-Sinterpaste (9) oder ein Sinterfeststoff ist.
4. Baugruppe nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Bauteil (3) ein elektrisches/elektronisches Bauteil, insbesondere ein Leistungshalbleiter (2) ist.
5. Baugruppe nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (5) ein Stanzgitter oder eine Leiterplatte (4) ist.
6. Verfahren zur Herstellung einer Baugruppe, insbesondere nach einem oder mehreren der vorhergehenden Ansprüche, mit einem Substrat und mindestens einem durch Sintern mit einem Sintermittel, insbesondere Sinterpaste, daran befestigten Bauteil, dadurch gekennzeichnet, dass das Sintermittel in eine das Bauteil zumindest bereichsweise aufnehmende Vertiefung des Substrats eingebracht wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass zum Aufbringen eines Sinter-Drucks ein Silikonstempel mit einer ebenen Stempelfläche verwendet wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Vertiefung derart gefertigt wird, dass ihr Umriss im Wesentlichen der Kontur des Bauteils entspricht.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Sintermittel eine Silber-Sinterpaste verwendet wird.
10.Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Bauteil ein elektrisches/elektronisches Bauteil, insbesondere ein Leistungshalbleiter verwendet wird.
11.Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Substrat ein Stanzgitter oder eine Leiterplatte, insbesondere ein DBC-Substrat, verwendet wird.
EP08774783A 2007-08-09 2008-07-04 Baugruppe sowie herstellung einer baugruppe Withdrawn EP2179443A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102007037538A DE102007037538A1 (de) 2007-08-09 2007-08-09 Baugruppe sowie Herstellung einer Baugruppe
PCT/EP2008/058705 WO2009019091A1 (de) 2007-08-09 2008-07-04 Baugruppe sowie herstellung einer baugruppe

Publications (1)

Publication Number Publication Date
EP2179443A1 true EP2179443A1 (de) 2010-04-28

Family

ID=39811669

Family Applications (1)

Application Number Title Priority Date Filing Date
EP08774783A Withdrawn EP2179443A1 (de) 2007-08-09 2008-07-04 Baugruppe sowie herstellung einer baugruppe

Country Status (6)

Country Link
US (2) US8552306B2 (de)
EP (1) EP2179443A1 (de)
JP (1) JP2010536168A (de)
CN (1) CN101779285B (de)
DE (1) DE102007037538A1 (de)
WO (1) WO2009019091A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4966261B2 (ja) * 2008-06-30 2012-07-04 ニチコン株式会社 半導体装置およびその製造方法
DE102010038362A1 (de) 2010-07-23 2012-01-26 Robert Bosch Gmbh Kontaktelement
JP6115215B2 (ja) * 2013-03-15 2017-04-19 三菱マテリアル株式会社 パワーモジュール用基板の製造方法及びパワーモジュールの製造方法
WO2014167143A1 (es) * 2013-04-12 2014-10-16 Nagares, S.A. Dispositivo electrónico con disipación térmica integrada, controlador electrónico y relé estático que lo comprenden y procedimiento de fabricación de dicho dispositivo
JP2015115481A (ja) * 2013-12-12 2015-06-22 株式会社東芝 半導体部品および半導体部品の製造方法
JP6129107B2 (ja) * 2014-03-27 2017-05-17 三菱電機株式会社 電力用半導体装置、および電力用半導体装置の製造方法
DE102014014473C5 (de) 2014-09-27 2022-10-27 Audi Ag Verfahren zum Herstellen einer Halbleiteranordnung sowie entsprechende Halbleiteranordnung
US9589864B2 (en) * 2015-05-14 2017-03-07 Qorvo Us, Inc. Substrate with embedded sintered heat spreader and process for making the same
DE102016114963B3 (de) * 2016-08-11 2018-01-11 Endress+Hauser Flowtec Ag Sensor für ein thermisches Durchflussmessgerät, ein thermisches Durchflussmessgerät und ein Verfahren zum Herstellen eines Sensors eines thermischen Durchflussmessgeräts
US11783998B2 (en) * 2018-11-14 2023-10-10 Qorvo Us, Inc. Process for making laminate substrate with sintered components
US11626340B2 (en) 2019-12-12 2023-04-11 Qorvo Us, Inc. Integrated circuit (IC) package with embedded heat spreader in a redistribution layer (RDL)
US11776871B2 (en) * 2020-12-15 2023-10-03 Semiconductor Components Industries, Llc Module with substrate recess for conductive-bonding component

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547810A (ja) * 1991-08-09 1993-02-26 Fujitsu Miyagi Electron:Kk リードフレーム
JPH0945814A (ja) * 1995-07-31 1997-02-14 Nec Corp 半導体装置
JP2005101353A (ja) * 2003-09-25 2005-04-14 Toshiba Corp セラミックス回路基板
JP2005136375A (ja) * 2003-10-09 2005-05-26 Hitachi Ltd 電子部品の実装方法，半導体モジュール及び半導体装置
JP2006352080A (ja) * 2005-05-16 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法および半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3414065A1 (de) * 1984-04-13 1985-12-12 Siemens AG, 1000 Berlin und 8000 München Anordnung bestehend aus mindestens einem auf einem substrat befestigten elektronischen bauelement und verfahren zur herstellung einer derartigen anordnung
GB2195825B (en) * 1986-09-22 1990-01-10 Motorola Inc Integrated circuit package
JPH02246233A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd ダイボンダ
DE4332752A1 (de) * 1993-09-25 1995-03-30 Bosch Gmbh Robert Bauteil und Verfahren zu dessen Herstellung
JPH07221218A (ja) * 1994-02-03 1995-08-18 Toshiba Corp 半導体装置
JP3316714B2 (ja) * 1994-05-31 2002-08-19 三菱電機株式会社 半導体装置
JPH09283544A (ja) * 1996-04-10 1997-10-31 Toshiba Corp 半導体装置
SE515856C2 (sv) * 1999-05-19 2001-10-22 Ericsson Telefon Ab L M Bärare för elektronikkomponenter
DE10009678C1 (de) 2000-02-29 2001-07-19 Siemens Ag Wärmeleitende Klebstoffverbindung und Verfahren zum Herstellen einer wärmeleitenden Klebstoffverbindung
DE10019443A1 (de) * 2000-04-19 2001-10-31 Texas Instruments Deutschland Vorrichtung zum Befestigen eines Halbleiter-Chips auf einem Chip-Träger
DE10062108B4 (de) 2000-12-13 2010-04-15 Infineon Technologies Ag Leistungsmodul mit verbessertem transienten Wärmewiderstand
JP2002353255A (ja) * 2001-05-30 2002-12-06 Moric Co Ltd 半導体チップ半田付け用ランドパターン
TWI257693B (en) * 2003-08-25 2006-07-01 Advanced Semiconductor Eng Leadless package
US20050127134A1 (en) * 2003-09-15 2005-06-16 Guo-Quan Lu Nano-metal composite made by deposition from colloidal suspensions
US7223638B2 (en) 2004-05-13 2007-05-29 Intel Corporation Microelectronic assembly having a thermally conductive member with a cavity to contain a portion of a thermal interface material
US7393771B2 (en) * 2004-06-29 2008-07-01 Hitachi, Ltd. Method for mounting an electronic part on a substrate using a liquid containing metal particles
DE102005047566C5 (de) * 2005-10-05 2011-06-09 Semikron Elektronik Gmbh & Co. Kg Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse sowie Herstellungsverfahren hierzu
DE102005058794A1 (de) * 2005-12-09 2007-06-14 Semikron Elektronik Gmbh & Co. Kg Vorrichtung und getaktetes Verfahren zur Drucksinterverbindung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547810A (ja) * 1991-08-09 1993-02-26 Fujitsu Miyagi Electron:Kk リードフレーム
JPH0945814A (ja) * 1995-07-31 1997-02-14 Nec Corp 半導体装置
JP2005101353A (ja) * 2003-09-25 2005-04-14 Toshiba Corp セラミックス回路基板
JP2005136375A (ja) * 2003-10-09 2005-05-26 Hitachi Ltd 電子部品の実装方法，半導体モジュール及び半導体装置
JP2006352080A (ja) * 2005-05-16 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法および半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of WO2009019091A1 *

Also Published As

Publication number Publication date
US8552306B2 (en) 2013-10-08
US20100252312A1 (en) 2010-10-07
CN101779285B (zh) 2013-01-16
US20140001244A1 (en) 2014-01-02
WO2009019091A1 (de) 2009-02-12
US9233436B2 (en) 2016-01-12
DE102007037538A1 (de) 2009-02-12
CN101779285A (zh) 2010-07-14
JP2010536168A (ja) 2010-11-25

Similar Documents

Publication Publication Date Title
WO2009019091A1 (de) Baugruppe sowie herstellung einer baugruppe
EP3103138B1 (de) Verfahren zum montieren eines elektrischen bauelements, bei der eine haube zum einsatz kommt
DE102011080929B4 (de) Verfahren zur Herstellung eines Verbundes und eines Leistungshalbleitermoduls
DE102010021764B4 (de) Verfahren zur Niedertemperatur Drucksinterverbindung zweier Verbindungspartner
DE102004056702B3 (de) Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat
WO2015150311A1 (de) Verfahren zum montieren eines elektrischen bauelements, bei der eine haube zum einsatz kommt, und zur anwendung in diesem verfahren geeignete haube
WO2001065603A1 (de) Wärmeleitende klebstoffverbindung und verfahren zum herstellen einer wärmeleitenden klebstoffverbindung
EP3036761B1 (de) Verfahren zum diffusionslöten eines elektronischen bauelements mit einer montagefläche mit vertiefungen auf einem substrat
DE102018207955A1 (de) Leistungselektronisches Metall-Keramik-Modul und Leiterplattenmodul mit integriertem leistungselektronischen Metall-Keramik-Modul sowie Verfahren zu deren Herstellung
DE102012201172A1 (de) Leistungshalbleitermodul mit geprägter Bodenplatte und Verfahren zur Herstellung eines Leistungshalbleitermoduls mit geprägter Bodenplatte
WO2001075963A1 (de) Verfahren zum herstellen einer wärmeleitenden verbindung zwischen zwei werkstücken
DE102007021073B4 (de) Verfahren zum Herstellen einer Schaltungsanordnung
DE102013200868B4 (de) Verfahren zur Herstellung einer stoffschlüssigen Verbindung und einer elektrischen Verbindung
EP2271196A1 (de) Verfahren zur Herstellung einer Stromeinrichteranordnung mit Kühleinrichtung und Stromrichteranordnung
EP2382654A1 (de) Hochtemperaturbeständige lötmittelfreie bauelementstruktur und verfahren zum elektrischen kontaktieren
EP1993132B1 (de) Leistungshalbleitersubstrat mit Metallkontaktschicht sowie Herstellungsverfahren hierzu
DE102013013842B4 (de) Verfahren zum Herstellen von Metall-Keramik-Substraten sowie Metall-Keramik-Substrat
DE102014206606A1 (de) Verfahren zum Montieren eines elektrischen Bauelements auf einem Substrat
DE102017116372B3 (de) Drucksinterverfahren und Druckübertragungseinrichtung hierfür
DE102011005322B4 (de) Verfahren zur Herstellung eines Leistungshalbleitersubstrates
DE102015107712B3 (de) Verfahren zur Herstellung eines Schaltungsträgers
DE102007022338B4 (de) Herstellungsverfahren für ein Leistungshalbleiterbauelement mit Metallkontaktschicht
DE10142975B4 (de) Wärmeableitelement für elktronische Bauteile und Verfahren zum Anbringen desselben
WO2019012050A1 (de) Einpressstift und verfahren zu dessen herstellung
WO2008071576A2 (de) Schaltungsanordnung und verfahren zum herstellen einer schaltungsanordnung

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20100309

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MT NL NO PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA MK RS

DAX Request for extension of the european patent (deleted)
17Q First examination report despatched

Effective date: 20101129

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: ROBERT BOSCH GMBH

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20200603