JPH04284662A - 半導体モジュールの実装構造 - Google Patents
半導体モジュールの実装構造Info
- Publication number
- JPH04284662A JPH04284662A JP3072202A JP7220291A JPH04284662A JP H04284662 A JPH04284662 A JP H04284662A JP 3072202 A JP3072202 A JP 3072202A JP 7220291 A JP7220291 A JP 7220291A JP H04284662 A JPH04284662 A JP H04284662A
- Authority
- JP
- Japan
- Prior art keywords
- bare
- wiring board
- bare lsi
- lsi chips
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims description 34
- 238000005476 soldering Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は一般的に半導体モジュー
ルの実装構造に関し、特に高速動作する複数のベアＬＳ
Ｉチップ間の漏話を防止するようにした半導体モジュー
ルの実装構造に関する。
ルの実装構造に関し、特に高速動作する複数のベアＬＳ
Ｉチップ間の漏話を防止するようにした半導体モジュー
ルの実装構造に関する。
【０００２】コンピュータや電子交換機等の多量の情報
を処理する電子装置は、小型化、高速化、高信頼性への
要求が一段と高く、従って電子回路を高密度化すること
が必要とされる。このためチップ（半導体素子）自体の
集積度を高め、要求に対処している。
を処理する電子装置は、小型化、高速化、高信頼性への
要求が一段と高く、従って電子回路を高密度化すること
が必要とされる。このためチップ（半導体素子）自体の
集積度を高め、要求に対処している。
【０００３】一方、さらに実装密度を高めるために、チ
ップを個々のパッケージに収めないで、ベアチップの状
態で多層プリント配線板上に複数個直接搭載するマルチ
チップモジュールの開発が各社で進められている。
ップを個々のパッケージに収めないで、ベアチップの状
態で多層プリント配線板上に複数個直接搭載するマルチ
チップモジュールの開発が各社で進められている。
【０００４】この種のマルチチップモジュールでは、プ
リント配線板上に直接実装するベアＬＳＩチップ間の漏
話を防止する実装構造が要求される。
リント配線板上に直接実装するベアＬＳＩチップ間の漏
話を防止する実装構造が要求される。
【０００５】
【従来の技術】従来のマルチチップ実装構造を、図３乃
至図５を参照して説明する。まず図３を参照すると、８
はＬＳＩパッケージであり、ベアＬＳＩチップ２をセラ
ミック基板４上に実装し、金属パッケージ６内に封入し
て構成されている。ＬＳＩパッケージ８はガラスハーメ
チック端子１０を半田付することによりプリント配線板
１２に固定される。ベアＬＳＩチップ２とガラスハーメ
チック端子１０とはワイヤボンディング接続されている
。
至図５を参照して説明する。まず図３を参照すると、８
はＬＳＩパッケージであり、ベアＬＳＩチップ２をセラ
ミック基板４上に実装し、金属パッケージ６内に封入し
て構成されている。ＬＳＩパッケージ８はガラスハーメ
チック端子１０を半田付することによりプリント配線板
１２に固定される。ベアＬＳＩチップ２とガラスハーメ
チック端子１０とはワイヤボンディング接続されている
。
【０００６】ＬＳＩパッケージ８搭載部分のプリント配
線板１２にはそれぞれ穴１３が形成されており、これら
の穴１３中には金属パッケージ６を金属ケース１４に電
気的に接続するための銀−エポキシ樹脂、半田等の導電
性材料１６が充填されている。金属ケース１４には金属
蓋１８がスポット溶接されている。
線板１２にはそれぞれ穴１３が形成されており、これら
の穴１３中には金属パッケージ６を金属ケース１４に電
気的に接続するための銀−エポキシ樹脂、半田等の導電
性材料１６が充填されている。金属ケース１４には金属
蓋１８がスポット溶接されている。
【０００７】図４は他の従来例断面図を示しており、こ
の従来例ではベアＬＳＩチップ２がプリント配線板２０
上に直接実装され、各々のベアＬＳＩチップ２が金属キ
ャン２２により封止されている。
の従来例ではベアＬＳＩチップ２がプリント配線板２０
上に直接実装され、各々のベアＬＳＩチップ２が金属キ
ャン２２により封止されている。
【０００８】図５はさらに他の従来例断面図を示してお
り、この従来例では複数のベアＬＳＩチップ２をプリン
ト配線板２０上に直接実装し、各々のベアＬＳＩチップ
２を樹脂２４で封止している。
り、この従来例では複数のベアＬＳＩチップ２をプリン
ト配線板２０上に直接実装し、各々のベアＬＳＩチップ
２を樹脂２４で封止している。
【０００９】図４及び図５の従来例においては、プリン
ト配線板２０のグランドパターンはその端面部分で金属
ケース１４に接続されている。
ト配線板２０のグランドパターンはその端面部分で金属
ケース１４に接続されている。
【００１０】
【発明が解決しようとする課題】図３のマルチチップ実
装構造では、各々のベアＬＳＩチップ２のグランドは金
属パッケージ６及び導電性物質１６を介して直接金属ケ
ース１４に接続されているため非常に安定している利点
はあるが、各ベアＬＳＩチップ２を封止する金属パッケ
ージ６が高価であるという問題がある。
装構造では、各々のベアＬＳＩチップ２のグランドは金
属パッケージ６及び導電性物質１６を介して直接金属ケ
ース１４に接続されているため非常に安定している利点
はあるが、各ベアＬＳＩチップ２を封止する金属パッケ
ージ６が高価であるという問題がある。
【００１１】また、図４に示したマルチチップ実装構造
においては、金属キャン２２の封止性が悪いとともに、
アースが弱いためにベアＬＳＩチップ２の間の漏話現象
が発生するという問題がある。
においては、金属キャン２２の封止性が悪いとともに、
アースが弱いためにベアＬＳＩチップ２の間の漏話現象
が発生するという問題がある。
【００１２】図５に示した従来例においては、実装構造
が単純でコストメリットは大きいが、図４の実装構造と
同様にアースが弱いため、ベアＬＳＩチップ２間の漏話
現象が発生するという問題がある。
が単純でコストメリットは大きいが、図４の実装構造と
同様にアースが弱いため、ベアＬＳＩチップ２間の漏話
現象が発生するという問題がある。
【００１３】上述した従来例を考案することにより、高
速動作するベアＬＳＩチップが複数個実装されたマルチ
チップモジュールでの漏話発生原因は、以下のように整
理することができる。 （ａ）電源供給パターンやグランドパターンが複数のベ
アＬＳＩチップに共通に使用されている。 （ｂ）ベアＬＳＩチップ実装部周辺のグランドが金属ケ
ースから遠いためグランドポテンシャルが低く、場所に
よりグランドポテンシャルのばらつきが大きい。 （ｃ）ベアＬＳＩチップ実装部周辺のグランドをスルー
ホールのみを介してとっているため、グランドポテンシ
ャルが低い。
速動作するベアＬＳＩチップが複数個実装されたマルチ
チップモジュールでの漏話発生原因は、以下のように整
理することができる。 （ａ）電源供給パターンやグランドパターンが複数のベ
アＬＳＩチップに共通に使用されている。 （ｂ）ベアＬＳＩチップ実装部周辺のグランドが金属ケ
ースから遠いためグランドポテンシャルが低く、場所に
よりグランドポテンシャルのばらつきが大きい。 （ｃ）ベアＬＳＩチップ実装部周辺のグランドをスルー
ホールのみを介してとっているため、グランドポテンシ
ャルが低い。
【００１４】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、高速動作する複数
のベアＬＳＩチップ間の漏話を簡単な構造で防止し、モ
ジュールの低コスト化を図ることのできる半導体モジュ
ールの実装構造を提供することである。
のであり、その目的とするところは、高速動作する複数
のベアＬＳＩチップ間の漏話を簡単な構造で防止し、モ
ジュールの低コスト化を図ることのできる半導体モジュ
ールの実装構造を提供することである。
【００１５】
【課題を解決するための手段】本発明によると、プリン
ト配線板のグランドパターンをベアＬＳＩチップ毎に完
全に分離するとともに、電源パターンも細いパターンの
みにより互いに接続されるようにベアＬＳＩチップ毎に
実質上分離して形成する。そして、プリント配線板を金
属ケース内に収容するとともに、プリント配線板上に直
接複数個のベアＬＳＩチップを実装し、ベアＬＳＩチッ
プ毎に設けられた前記グランドパターンをスルーホール
に挿入した金属ピンにより金属ケースに接続する。
ト配線板のグランドパターンをベアＬＳＩチップ毎に完
全に分離するとともに、電源パターンも細いパターンの
みにより互いに接続されるようにベアＬＳＩチップ毎に
実質上分離して形成する。そして、プリント配線板を金
属ケース内に収容するとともに、プリント配線板上に直
接複数個のベアＬＳＩチップを実装し、ベアＬＳＩチッ
プ毎に設けられた前記グランドパターンをスルーホール
に挿入した金属ピンにより金属ケースに接続する。
【００１６】
【作用】本発明では、プリント配線板のグランドパター
ンがベアＬＳＩチップ毎に完全に分離され、電源パター
ンも実質上分離されているため、これらのパターンを介
しての信号の回り込みが減少する。
ンがベアＬＳＩチップ毎に完全に分離され、電源パター
ンも実質上分離されているため、これらのパターンを介
しての信号の回り込みが減少する。
【００１７】また、各グランドパターンを金属ピンを介
して直接金属ケースに接続しているため、ベアＬＳＩチ
ップ周辺のグランドポテンシャルを強固にできるととも
にポテンシャルの均一化を図ることができるため、漏話
現象の発生を抑制することができる。
して直接金属ケースに接続しているため、ベアＬＳＩチ
ップ周辺のグランドポテンシャルを強固にできるととも
にポテンシャルの均一化を図ることができるため、漏話
現象の発生を抑制することができる。
【００１８】
【実施例】以下、図面を参照して本発明をその実施例に
基づいて詳細に説明する。
基づいて詳細に説明する。
【００１９】図１は本発明実施例断面図を示しており、
図２は実施例のグランドパターン模式図を示している。 ３２ａ，３２ｂはベアＬＳＩチップであり、プリント配
線板３４のダイボンディング用パッド３６ａ，３６ｂ上
に直接実装されている。
図２は実施例のグランドパターン模式図を示している。 ３２ａ，３２ｂはベアＬＳＩチップであり、プリント配
線板３４のダイボンディング用パッド３６ａ，３６ｂ上
に直接実装されている。
【００２０】図２を参照すると、グランドパターン３８
ａ，３８ｂがベアＬＳＩチップ３２ａ，３２ｂ毎に完全
に分離して形成されている。各グランドパターン３８ａ
，３８ｂにはそれぞれ複数個の金属ピン挿入用のスルー
ホール４０が各ベアＬＳＩチップ３２ａ，３２ｂに近接
して設けられている。
ａ，３８ｂがベアＬＳＩチップ３２ａ，３２ｂ毎に完全
に分離して形成されている。各グランドパターン３８ａ
，３８ｂにはそれぞれ複数個の金属ピン挿入用のスルー
ホール４０が各ベアＬＳＩチップ３２ａ，３２ｂに近接
して設けられている。
【００２１】グランドパターン３８ａ，３８ｂはその側
面部で半田４６により金属ケース４２と直接接続されて
いる。これに加えて図１に示すように、スルーホール４
０中に金属ピン５０が挿入され、これらの金属ピン５０
を介して各グランドパターン３８ａ，３８ｂが金属ケー
ス４２と直接接続されている。ピン５０は金属ケース４
２に、例えば溶接により固定され、各グランドパターン
３８ａ，３８ｂに半田付により接続されている。
面部で半田４６により金属ケース４２と直接接続されて
いる。これに加えて図１に示すように、スルーホール４
０中に金属ピン５０が挿入され、これらの金属ピン５０
を介して各グランドパターン３８ａ，３８ｂが金属ケー
ス４２と直接接続されている。ピン５０は金属ケース４
２に、例えば溶接により固定され、各グランドパターン
３８ａ，３８ｂに半田付により接続されている。
【００２２】特に図示しないが、電源パターンも各ベア
ＬＳＩチップ３２ａ，３２ｂ毎に分離して形成し、これ
らの電源パターンをスルーホール等の細いパターンを介
して接続するように構成する。このように構成すること
により、電源供給を一系統で行うことができるとともに
、各ベアＬＳＩチップ毎に電源パターンを実質上分離す
ることができる。
ＬＳＩチップ３２ａ，３２ｂ毎に分離して形成し、これ
らの電源パターンをスルーホール等の細いパターンを介
して接続するように構成する。このように構成すること
により、電源供給を一系統で行うことができるとともに
、各ベアＬＳＩチップ毎に電源パターンを実質上分離す
ることができる。
【００２３】代案として、電源パターンを各ベアＬＳＩ
チップ３２ａ，３２ｂ毎に完全に分離し、二系統で電源
供給を行うようにしても良い。図２において、３９は信
号パターンであり、ダイボンディングパッド３６ａ，３
６ｂ上に実装された各ベアＬＳＩチップ３２ａ，３２ｂ
とボンディング接続される。
チップ３２ａ，３２ｂ毎に完全に分離し、二系統で電源
供給を行うようにしても良い。図２において、３９は信
号パターンであり、ダイボンディングパッド３６ａ，３
６ｂ上に実装された各ベアＬＳＩチップ３２ａ，３２ｂ
とボンディング接続される。
【００２４】図１に示されるように、各ベアＬＳＩチッ
プ３２ａ，３２ｂはエポキシ樹脂等の樹脂４８により封
止される。金属ケース４２には金属蓋４４がスポット溶
接により固定される。
プ３２ａ，３２ｂはエポキシ樹脂等の樹脂４８により封
止される。金属ケース４２には金属蓋４４がスポット溶
接により固定される。
【００２５】図２はグランドパターンを模式的に示して
いるが、プリント配線板３４が多層の場合には、各グラ
ンドパターン３８ａ，３８ｂは内層に設けるのが一般的
である。また、スルーホール４０は特性に応じて必要な
数だけ設けるようにする。スルーホール４０の径につい
ては、接続信頼性や製造性を考慮すると直径１ｍｍ以上
が好ましい。金属ピン５０の直径は接続信頼性から直径
０．６ｍｍ程度が望ましい。
いるが、プリント配線板３４が多層の場合には、各グラ
ンドパターン３８ａ，３８ｂは内層に設けるのが一般的
である。また、スルーホール４０は特性に応じて必要な
数だけ設けるようにする。スルーホール４０の径につい
ては、接続信頼性や製造性を考慮すると直径１ｍｍ以上
が好ましい。金属ピン５０の直径は接続信頼性から直径
０．６ｍｍ程度が望ましい。
【００２６】
【発明の効果】本発明は以上詳述したように構成したの
で、高速動作するベアＬＳＩチップ間の漏話が減少し電
気特性が向上した半導体モジュールを提供できるという
効果を奏する。また、構造が簡単であることから、材料
費の低減、作業性の向上が図れ、モジュールのコストダ
ウンを実現することができる。
で、高速動作するベアＬＳＩチップ間の漏話が減少し電
気特性が向上した半導体モジュールを提供できるという
効果を奏する。また、構造が簡単であることから、材料
費の低減、作業性の向上が図れ、モジュールのコストダ
ウンを実現することができる。
【図１】本発明の実施例断面図である。
【図２】実施例のグランドパターン模式図である。
【図３】従来例断面図である。
【図４】他の従来例断面図である。
【図５】さらに他の従来例断面図である。
３２ａ，３２ｂ ベアＬＳＩチップ
３４ プリント配線板
３８ａ，３８ｂ グランドパターン
４０ スルーホール
４２ 金属ケース
４４ 金属蓋
４６ 半田
４８ 封止用樹脂
５０ 金属ピン
Claims (3)
- 【請求項１】 プリント配線板上にベアＬＳＩチップ
を複数個実装する半導体モジュールの実装構造において
、プリント配線板（３４）のグランドパターン（３８ａ
，３８ｂ） をベアＬＳＩチップ（３２ａ，３２ｂ）
毎に完全に分離するとともに、電源パターンも細いパタ
ーンのみにより互いに接続されるようにベアＬＳＩチッ
プ（３２ａ，３２ｂ） 毎に実質上分離して形成し、該
プリント配線板（３４）を金属ケース（４２）内に収容
するとともに、該プリント配線板（３４）上に直接複数
個のベアＬＳＩチップ（３２ａ，３２ｂ） を実装し、
ベアＬＳＩチップ（３２ａ，３２ｂ） 毎に設けられた
前記グランドパターン（３８ａ，３８ｂ）をスルーホー
ルに挿入した金属ピン（５０）により、前記金属ケース
（４２）に接続したことを特徴とする半導体モジュール
の実装構造。 - 【請求項２】 前記電源パターンを細いパターンで接
続せずに各ベアＬＳＩチップ（３２ａ，３２ｂ） 毎に
完全に分離し、電源供給端子を複数個設けたことを特徴
とする請求項１記載の半導体モジュールの実装構造。 - 【請求項３】 前記金属ピン（５０）は前記金属ケー
ス（４２）に溶接固定され、前記グランドパターンに半
田付接続されていることを特徴とする請求項１又は２記
載の半導体モジュールの実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072202A JPH04284662A (ja) | 1991-03-13 | 1991-03-13 | 半導体モジュールの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072202A JPH04284662A (ja) | 1991-03-13 | 1991-03-13 | 半導体モジュールの実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284662A true JPH04284662A (ja) | 1992-10-09 |
Family
ID=13482414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072202A Withdrawn JPH04284662A (ja) | 1991-03-13 | 1991-03-13 | 半導体モジュールの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017195702A (ja) * | 2016-04-20 | 2017-10-26 | 株式会社デンソー | 電力変換装置 |
-
1991
- 1991-03-13 JP JP3072202A patent/JPH04284662A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017195702A (ja) * | 2016-04-20 | 2017-10-26 | 株式会社デンソー | 電力変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100333388B1 (ko) | 칩 사이즈 스택 패키지 및 그의 제조 방법 | |
| JP3051011B2 (ja) | パワ−モジュ−ル | |
| JPH08111497A (ja) | 樹脂封止型半導体装置 | |
| US4949220A (en) | Hybrid IC with heat sink | |
| US5742477A (en) | Multi-chip module | |
| US5349233A (en) | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame | |
| US7307352B2 (en) | Semiconductor package having changed substrate design using special wire bonding | |
| US5559305A (en) | Semiconductor package having adjacently arranged semiconductor chips | |
| US5977617A (en) | Semiconductor device having multilayer film carrier | |
| JPH0621257A (ja) | 半導体装置、ｃｏｂ基板、ｔａｂ基板及びリードフレーム | |
| JP3166490B2 (ja) | Ｂｇａ型半導体装置 | |
| JPH04284662A (ja) | 半導体モジュールの実装構造 | |
| US20050023659A1 (en) | Semiconductor chip package and stacked module having a functional part and packaging part arranged on a common plane | |
| KR100276858B1 (ko) | 향상된패드설계를갖는전자패키지 | |
| JPS63136657A (ja) | 両面実装電子回路ユニツト | |
| JPH0645763A (ja) | 印刷配線板 | |
| KR19980025890A (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| JP2706699B2 (ja) | 半導体モジュール | |
| US5434450A (en) | PGA package type semiconductor device having leads to be supplied with power source potential | |
| JPH07130900A (ja) | 半導体装置 | |
| JP2990120B2 (ja) | 半導体装置 | |
| KR100256306B1 (ko) | 적층형 멀티 칩 모듈 | |
| KR100525452B1 (ko) | 반도체 패키지와 상기 반도체 패키지가 장착되는인쇄회로기판 | |
| JPH0629422A (ja) | 混成集積回路装置 | |
| KR19980021257A (ko) | 멀티 칩 패키지용 인쇄회로기판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |