JPH09312972A

JPH09312972A - 整流回路

Info

Publication number: JPH09312972A
Application number: JP15172596A
Authority: JP
Inventors: Akira Matsumoto; 晃松本
Original assignee: Japan Radio Co Ltd; Nagano Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd; Nagano Japan Radio Co Ltd
Priority date: 1996-05-22
Filing date: 1996-05-22
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】整流効率を低下させることなく、整流用の電
界効果トランジスタの破壊を防止することができる整流
回路を提供することを目的とする。【解決手段】入力された入力交流を整流するダイオー
ド２７と、整流された直流電流の電流値に電流値または
電圧値がほぼ比例する制御信号を生成する制御信号生成
手段２１と、ダイオード２７と等価的に並列接続され制
御信号に基づいて作動して入力交流を整流する電界効果
トランジスタ２２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング電源
装置のスイッチング用トランスの出力巻線側などに配設
可能な整流回路に関し、詳しくは、スイッチングトラン
スの出力巻線から出力される交流に同期してその交流を
整流するのに適した整流回路に関するものである。

【０００２】

【従来の技術】スイッチング電源装置などでは、通常、
スイッチング用トランスの出力巻線から出力される交流
を、出力巻線側に配設されているダイオードおよびコン
デンサによって整流する整流方法が採用されている。そ
の一方、近年、整流時におけるダイオードによる電力損
失を低下させるために、整流用素子としてＦＥＴを使用
する整流回路の開発が盛んになっている。このような整
流回路として、例えば、実開平４−５８０８７号公報に
記載されたものが知られている。

【０００３】前記公報に記載されている整流回路７１
は、いわゆる同期整流回路であって、図７に示すよう
に、フォワード型のスイッチング電源装置におけるスイ
ッチング用のトランス４の二次巻線４ｂ側に配設されて
いる。整流回路７１は、主巻線７２ａ、駆動巻線７２
ｂ，７２ｃを有するチョークコイル７２と、トランス４
の二次巻線４ｂの正電圧側端子とチョークコイル７２の
主巻線７２ａとの間に接続されたＭＯＳ型のＦＥＴ（電
界効果トランジスタ）２２と、ＦＥＴ２２のドレインと
グランド端子１３との間に接続されたＦＥＴ７３と、正
電圧出力端子１２とグランド端子１３との間に接続され
た平滑用のコンデンサ２６とを備えている。また、整流
回路７１は、チョークコイル７２の駆動巻線７２ｂの一
端とＦＥＴ２２のゲート間に接続された抵抗７４と、駆
動巻線７２ｃの一端とＦＥＴ７３のゲート間に接続され
た抵抗７５とを備えている。

【０００４】この整流回路７１では、図示しないスイッ
チング手段がトランス４の一次側巻線４ａに入力する直
流をスイッチングすることによって、トランス４の二次
巻線４ｂに同図に示す向きの電圧Ｖ_S1の交流が発生す
る。この場合、交流はＦＥＴ２２の内部寄生ダイオード
２７によって整流され、その整流された直流電圧がチョ
ークコイル７２の主巻線７２ａを通過してコンデンサ２
６によって平滑される。この場合、チョークコイル７２
の主巻線７２ａの両端には、電圧Ｖ_S1からコンデンサ２
６の両端電圧を減算した値にほぼ等しい電圧が発生し、
これに伴い、駆動巻線７２ｂ，７２ｃの両端にも、主巻
線７２ａの両端電圧に各巻線の巻数比に応じた値の電圧
が発生する。駆動巻線７２ｂに発生した電圧は、ＦＥＴ
２２のゲートに印加され、これにより、ＦＥＴ２２が作
動し、交流は主としてＦＥＴ２２によって整流される。

【０００５】一方、トランス４の二次巻線４ｂに電圧Ｖ
_S1とは逆向きの電圧Ｖ_S2の交流が発生する場合には、内
部寄生ダイオード２７が交流を整流せず、かつ駆動巻線
７２ｂに逆電圧が発生するため、ＦＥＴ２２は作動停止
状態になる。また、同時に、チョークコイル７２の主巻
線７２ａを流れている電流は、ＦＥＴ７３のドレインと
ソースとの間の寄生ダイオード（図示せず）を流れ続け
る。この状態では、駆動巻線７２ｃに発生した逆誘起電
圧がＦＥＴ７３のゲートに印加され、これにより、ＦＥ
Ｔ７３が作動するため、低損失な整流動作が継続され
る。このように、この整流回路７１は、二次巻線４ｂに
発生する交流に同期してＦＥＴ２２を作動させることに
より、交流を半波整流している。この結果、整流の際に
おける電力損失が、整流電流の二乗にＦＥＴ２２のオン
抵抗を乗算した値の電力になり、従来のダイオード整流
方法における電力損失（ダイオードのオン電圧に整流電
流を乗じた電力）と比較して極めて低減されている。

【０００６】

【発明が解決しようとする課題】ところが、この従来の
整流回路７１には、以下の問題点がある。すなわち、一
般的に、ＦＥＴのゲート−ソース間に印加できる最大定
格電圧は、±３０Ｖ程度と低い値である。このため、こ
の整流回路７１では、生成する直流電力の電圧値が最大
定格電圧以下の場合であっても、ＦＥＴ２２が破壊され
てしまうことがあるという問題点がある。具体的には、
例えば、交流から直流を生成するフォワード型のスイッ
チング電源装置においては、図６に示すように、トラン
スの二次巻線４ｂから出力される電圧Ｖ_S1および電圧Ｖ
_S2は必ずしも等しくなく、トランス４の一次側に配設さ
れているスイッチング素子がオンしている期間Ｔ_ONに出
力されるエネルギー（同図の符号６１に示す斜線部分の
面積に比例する）と、スイッチング素子がオフしている
期間Ｔ_OFF に出力されるエネルギー（同図の符号６２に
示す斜線部分の面積に比例する）とがほぼ等しくなる。
このため、従来の整流回路７１では、チョークコイル７
２の主巻線７２ａの両端電圧に比例するゲート電圧がＦ
ＥＴ２２のゲートに印加されるため、そのゲート電圧が
通常時において最大定格電圧以下の場合であっても、ト
ランス４の一次巻線４ａ側に入力される直流電圧が上昇
したり、スイッチング信号のオン時間Ｔ_ONが短くなった
りしたような場合には、電圧Ｖ_S1が上昇するため、これ
に伴ってゲート電圧も上昇し、場合によっては、最大定
格電圧以上のゲート電圧がＦＥＴ２２のゲート−ソース
間に印加されることにより、ＦＥＴ２２が破壊されてし
まうことがあるという問題点がある。

【０００７】一方、ＦＥＴ７２のゲートとソースとの間
にツェナーダイオードなどを接続することによって、Ｆ
ＥＴ２２の耐圧破壊を防止することも可能である。とこ
ろが、世界中の商用電源に対して所定の電圧を出力可能
ないわゆるオールレンジ電源装置を構成する場合に、商
用電源の電圧値が高いと、ツェナーダイオードが常時電
力損失する結果、整流回路全体としての整流効率が極め
て低下してしまうという問題点がある。

【０００８】また、一般的には、ＦＥＴは、数百ｐＦ〜
数千ｐＦのゲート容量を有しているため、従来の整流回
路７１では、抵抗７４を介してＦＥＴ２２のゲートに直
流電圧を印加しても直ちには作動しない結果、ＦＥＴ２
２のターンオン時間が長くなっている。また、逆に、直
流電圧の印加が停止された時においても、ゲートに蓄積
されている電荷に起因して、ＦＥＴ２２のターンオフ時
間が長くなる結果、ＦＥＴ２２のスイッチング動作の立
ち上がりおよび立ち下がりが長くなるために、種々の問
題点が生じている。具体的には、ＦＥＴ２２のスイッチ
ング動作の立ち上がりが遅いと、内部寄生ダイオード２
７による整流時間が長くなるために電力損失を低減させ
ることができないという問題点がある。一方、スイッチ
ング動作の立ち下がりが遅いと、トランス４の二次巻線
４ｂに電圧Ｖ_S2が発生している時にもＦＥＴ２２がオン
状態になってしまうことがあり、かかる場合には、ＦＥ
Ｔ２２によってコンデンサ２６の両端に逆電圧が印加さ
れると共に、トランス４の二次巻線４ｂ側で逆電流が流
れてしまうという問題点がある。

【０００９】本発明は、かかる問題点を解決すべくなさ
れたものであり、整流効率を低下させることなく、整流
用の電界効果トランジスタの破壊を防止することができ
る整流回路を提供することを目的とする。また、整流回
路内での逆電流の発生を防止することができる整流回路
を提供することを他の目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成すべく請
求項１記載の整流回路は、入力された入力交流を整流す
るダイオードと、整流された直流電流の電流値に電流値
または電圧値がほぼ比例する制御信号を生成する制御信
号生成手段と、ダイオードと等価的に並列接続され制御
信号に基づいて作動して入力交流を整流する電界効果ト
ランジスタとを備えていることを特徴とする。この場
合、直流電流とは、周期的にその方向を変化させる電流
であって１周期に亘っての平均値が零の電流である交流
電流を含まない他のすべての電流をいい、脈流電流や、
一定電圧値の直流に脈流を重畳させた直流の電流などが
含まれる。また、制御信号は、電流信号であっても電圧
信号であってもよく、整流された直流電流の電流値にほ
ぼ比例する電流信号である制御信号を電圧信号として機
能させる場合には、制御信号が流れる経路に抵抗を接続
し、その抵抗の両端に発生する電圧を制御信号として用
いればよい。

【００１１】この整流回路では、制御信号生成手段が、
ダイオードによって整流された直流電流の電流値に電流
値または電圧値がほぼ比例する制御信号を生成し、生成
した制御信号を出力することにより電界効果トランジス
タを作動させる。これにより、電界効果トランジスタ
は、ダイオードが導通しようとする間、つまり、正電圧
の直流電力を生成するときには、交流の正極性部分が入
力されるときにのみ作動する。この結果、交流は、オン
抵抗が小さい電界効果トランジスタのソースからドレイ
ンを通過することにより、電界効果トランジスタによっ
て整流される。このように、この整流回路では、例え
ば、スイッチング電源装置に適用した場合において、ス
イッチング電源装置に入力される交流電圧が高いときで
あっても、スイッチング用トランスの二次巻線から出力
される電圧の高低に関係なく、整流された直流電流の電
流値に電流値または電圧値がほぼ比例する制御信号によ
って電界効果トランジスタのスイッチングが制御され
る。このため、電界効果トランジスタの破壊を確実に防
止することができると共に、いわゆるオールレンジのス
イッチング電源装置における整流回路に適用することが
可能になる。

【００１２】請求項２記載の整流回路は、請求項１記載
の整流回路において、ダイオードは電界効果トランジス
タの内部寄生ダイオードであることを特徴とする。

【００１３】この整流回路では、電界効果トランジスタ
の内部に存在する内部寄生ダイオードが、入力交流を整
流することによって制御信号を生成するための直流電流
を生成する。この結果、別体のダイオードを用いる必要
がなくなるため、回路を簡易に構成することができる。

【００１４】請求項３記載の整流回路は、請求項１また
は２記載の整流回路において、電界効果トランジスタの
ゲートと低電位ライン間に接続され、制御信号の出力が
停止されたときに、ゲートに蓄積されている電荷を放出
する電荷放出手段を備えていることを特徴とする。

【００１５】一般的に、電界効果トランジスタは数百ｐ
Ｆ〜数千ｐＦのゲート容量を有している。したがって、
制御信号の出力が停止された後であっても、ゲートに蓄
積されている電荷によって電界効果トランジスタのター
ンオフ時間が長くなる。この結果、例えば、この整流回
路がスイッチング用トランスの二次巻線側に配設された
り、整流回路の出力側に平滑用コンデンサが接続された
りしているような場合において、電界効果トランジスタ
がオフすべき時間にオンしていると、二次巻線に誘起す
る逆向き電圧、つまり図６における電圧Ｖ_S2に基づく電
流が逆向きに流れたり、平滑用コンデンに蓄積されてい
るエネルギーが逆向きに流れたりすることに起因する逆
電流が流れてしまう。この整流回路では、グランドなど
の低電位ラインとゲートとの間に接続されている電荷放
出手段が、制御信号の出力が停止されたときに、ゲート
に蓄積されている電荷を放出する。このため、電界効果
トランジスタのターンオフ時間が短くなるので、逆電流
の発生が確実に防止される。

【００１６】請求項４記載の整流回路は、請求項１から
３のいずれかに記載の整流回路において、制御信号生成
手段は、整流された直流電流の出力ライン間に配設され
た一次巻線と、一次巻線を流れる直流電流に電流値また
は電圧値がほぼ比例する制御信号を出力可能な二次巻線
とを備えているカレントトランスおよび単巻変圧器のい
ずれか一方であることを特徴とする。

【００１７】この整流回路では、カレントトランス、ま
たはいわゆるオートトランスである単巻変圧器の一次巻
線に整流された直流が流れると、カレントトランスの電
流検出側巻線である二次巻線、または単巻変圧器の二次
巻線に整流電流に電流値または電圧値がほぼ比例する制
御信号が発生する。このように、この整流回路によれ
ば、制御信号生成手段を簡易に構成することが可能にな
る。

【００１８】請求項５記載の整流回路は、請求項４記載
の整流回路において、制御信号を電流増幅すると共に電
流増幅した制御信号を電界効果トランジスタのゲートに
出力する電流増幅手段を備えていることを特徴とする。

【００１９】前述したように、電界効果トランジスタは
数百ｐＦ〜数千ｐＦのゲート容量を有している。したが
って、電界効果トランジスタのターンオン時間を短くす
るためには、ゲート容量を素早く充電させる必要があ
る。この整流回路では、カレントトランスまたは単巻変
圧器から出力された制御信号を電流増幅し、電流増幅し
た制御信号を電界効果トランジスタのゲートに出力す
る。この結果、電界効果トランジスタのゲート容量が素
早く充電される結果、ターンオン時間を極めて短くする
ことができる。

【００２０】請求項６記載の整流回路は、請求項４また
は５記載の整流回路において、制御信号生成手段の出力
部における出力電圧が所定値以下のときに制御信号の電
界効果トランジスタへの出力を停止させる制御信号出力
制御手段を備えていることを特徴とする。

【００２１】この整流回路では、制御信号出力制御手段
が、制御信号の生成源である制御信号生成手段から出力
される出力電圧が所定値以下のときに、制御信号の電界
効果トランジスタへの出力を停止させる。このため、電
界効果トランジスタは、整流された直流電流がカレント
トランスまたは単巻変圧器の一次巻線を流れ終わる前に
ターンオフを開始する。この結果、制御信号の出力が停
止される前に電界効果トランジスタを確実に作動停止さ
せることが可能になるため、逆電流の発生を確実に阻止
することができる。

【００２２】請求項７記載の整流回路は、請求項６記載
の整流回路において、制御信号出力制御手段は、制御信
号生成手段の出力部と電界効果トランジスタのゲート間
に接続されたツェナーダイオードであることを特徴とす
る。

【００２３】通常、制御信号は、電界効果トランジスタ
のゲート電圧と制御信号生成手段の出力電圧との差電圧
に応じた電流値で流れる。この整流回路では、ツェナー
ダイオードが、制御信号生成手段とゲートとの間の差電
圧を、ツェナー電圧分だけ実質的に降下させる。このた
め、制御信号生成手段の出力電圧が、ゲート電圧にツェ
ナー電圧を加えた電圧と等しい電圧になったときには、
両者の間に電圧差がなくなるため、制御信号が流れない
ため、ゲートにゲート電圧が供給されなくなる。このよ
うに、この整流回路では、ツェナーダイオードを制御信
号出力制御手段として用いることによって、簡易に構成
することができる。

【００２４】

【発明の実施の形態】以下、添付図面を参照して、本発
明に係る整流回路をフライバック型のスイッチング電源
装置（以下、「電源装置」という）に適用した実施の形
態について説明する。なお、従来の電源装置７１と同一
の構成要素については同一の符号を付してその説明を省
略する。

【００２５】同図に示す電源装置１は、交流電源２から
出力される交流を整流するダイオードブリッジ３、スイ
ッチング用のトランス４、スイッチング用のＭＯＳ型電
界効果トランジスタ（以下、「ＦＥＴ」という）５、ス
イッチング信号を出力するスイッチング信号出力回路６
および整流回路１１などを備えている。

【００２６】整流回路１１は、電源装置１の一部を構成
しており、カレントトランス（制御信号生成手段）２
１、ＦＥＴ（電界効果トランジスタ）２２、抵抗２３，
２４、ダイオード２５およびコンデンサ２６を備えてい
る。

【００２７】カレントトランス２１は、整流された直流
を外部に出力するための正電圧出力端子１２とトランス
４の二次巻線４ｂの正電圧側端子との間の出力ライン間
に接続された一次巻線２１ａと、一次巻線２１ａのｎ倍
の巻数比を有し電流ピックアップ用巻線として機能する
二次巻線２１ｂとを備えており、一次巻線２１ａに流れ
る直流電流値Ｉ₁₁に対して巻数比の逆数（１／ｎ）の電
流値の制御電流（本発明における制御信号に相当する）
Ｉ₁₂を二次巻線４２１ｂから出力する。

【００２８】ＦＥＴ２２は、内部に内部寄生ダイオード
２７を有しており、トランス４の二次巻線４ｂに発生す
る交流が電圧Ｖ_S11 の向きのときには、内部寄生ダイオ
ード２７を介して交流の正極性部分を通過させ、逆に、
二次巻線４ｂに発生する交流が電圧Ｖ_S12 の向きのとき
には、交流の通過を阻止する。これにより、ＦＥＴ２２
は、交流を整流する。

【００２９】抵抗２３は、カレントトランス２１の二次
巻線２１ａ側の終端抵抗として機能すると共にカレント
トランス２１から出力された制御信号Ｉ₁₂を電圧信号に
変換する電流−電圧変換器として機能する。また、抵抗
２３は、制御電流Ｉ₁₂の出力が停止されたときには、Ｆ
ＥＴ２２のゲートに蓄積されている電荷を低電位ライン
であるグランドに放出する電荷放出手段としても機能す
る。

【００３０】抵抗２４は、制御電流Ｉ₁₂を供給する際に
電流制限用として機能する。ダイオード２５は、制御電
流Ｉ₁₂の出力が停止されたときに、ＦＥＴ２２のゲート
に蓄積されている電荷をカレントトランス２１の二次巻
線２１ｂを介してグランドに放出する電荷放出手段とし
て機能する。

【００３１】次に、図２を参照して、整流回路１１の動
作について説明する。

【００３２】交流電源２から交流が出力されると、その
交流はダイオードブリッジ３によって脈流に整流され
る。この脈流がスイッチング信号出力回路６の制御下で
ＦＥＴ５によってスイッチングされることによって、ト
ランス４の一次巻線４ａに電流Ｉ_D （同図（ａ）参照）
が流れると、トランス４にエネルギーが蓄積される。次
いで、ＦＥＴ５によるスイッチングがオフになると、ト
ランス４に蓄積されているエネルギーに基づいて、トラ
ンス４の二次巻線４ｂから電流Ｉ₁₁（同図（ｂ）参照）
が出力される。この場合、電流Ｉ₁₁は、図１に示す向き
で流れようとするため、内部寄生ダイオード２７、二次
巻線４ｂ、カレントトランス２１の一次巻線２１ａおよ
びコンデンサ２６からなる閉ループを流れることにより
コンデンサ２６によって平滑される。この際、一次巻線
２１ａを電流Ｉ₁₁が通過すると、二次巻線２１ｂから制
御電流Ｉ₁₂が出力される。この制御電流Ｉ₁₂は、ＦＥＴ
２２のゲートに流れ込んでゲート容量を充電する。充電
後においては、制御電流Ｉ₁₁が二次巻線２１ｂおよび抵
抗２４，２３からなる閉ループを流れ、これにより抵抗
２３の両端に発生した電圧Ｖ_G （同図（ｃ）参照）がゲ
ート電圧としてＦＥＴ２２のゲートに印加される。な
お、実際には、電圧Ｖ_G の最低値は、マイナス電圧にな
るが、ここでは、最低値を０Ｖとしている。

【００３３】ゲートに印加される電圧Ｖ_G がＦＥＴ２２
のオン電圧Ｖ_ONよりも高いときには、同図（ｄ）に示す
ように、ＦＥＴ２２がオンになり電流₁₁がＦＥＴ２２の
ソース−ドレイン間を通過する。この結果、二次巻線４
ｂに発生した交流は、主としてＦＥＴ２２によって整流
される。この場合、整流の際における電力損失は、整流
電流の二乗にＦＥＴ２２のオン抵抗を乗じた値の電力に
なり、ダイオード整流方法における電力損失と比較して
極めて低減される。

【００３４】次いで、電流Ｉ₁₁が流れなくなると、制御
電流Ｉ₁₂も流れなくなるため、ＦＥＴ２２のゲートに電
圧が印加されなくなる。この場合、ゲートに蓄積されて
いる電荷がダイオード２４およびカレントトランス２１
の二次巻線２１ｂを介してグランドに放出されるため、
ゲート電圧Ｖ_G が直ちに０Ｖになり、これにより、極め
て短いターンオフ時間でＦＥＴ２２が作動を停止する。
この結果、次に一次巻線４ａに電流Ｉ_D が流れる際に
は、ＦＥＴ２２が作動を完全に停止した状態に維持さ
れ、かつその際に二次巻線４ｂに流れようとする電流の
向きと内部寄生ダイオード２７の順方向の向きとが互い
に逆方向になるため、二次巻線４ｂには電流が流れず、
逆電流の発生が確実に阻止される。

【００３５】このように、この整流回路１１によれば、
カレントトランス２１が、内部寄生ダイオード２７によ
って整流された電流Ｉ₁₁の電流値にほぼ比例する電流値
の制御電流Ｉ₁₂を生成し、生成した制御電流Ｉ₁₂を出力
することによりＦＥＴ２２を作動させる。このため、い
わゆるオールレンジ型スイッチング電源装置の整流回路
に適用した場合、入力される交流の電圧値、つまりトラ
ンス４の二次巻線４ｂから出力される電圧の高低に関係
なく、ＦＥＴ２２の整流動作を制御することができる。
この結果、整流効率を低下させることなく、ＦＥＴ２２
の破壊を確実に防止することができる。

【００３６】次に、図３を参照して、他の実施形態に係
る整流回路３２を適用した電源装置３１について説明す
る。なお、同図には、電源装置１におけるトランス４の
二次巻線４ｂ側の構成である整流回路３２を主として示
している。また、この実施形態では、電源装置３１の構
成要素のうち電源装置１の構成要素と同一の構成要素に
ついては、同一の符号を付してその説明を省略する。

【００３７】同図に示すように、整流回路３２は、一次
巻線４１ａがグランド端子１３とＦＥＴ２２のソースと
の間に接続され、二次巻線４１ｂの他端がツェナーダイ
オード（制御信号出力制御手段）４２のカソードに接続
されたオートトランス４１を備えている。オートトラン
ス４１は、単巻変圧器であって、一次巻線４１ａと、一
次巻線４１ａのｎ倍の巻数比を有する二次巻線４１ｂと
が分離・絶縁されることなく、かつ一次巻線４１ａの巻
線部分が二次巻線４１ｂの一部として構成されている。
また、オートトランス４１は、一次巻線４１ａに流れる
直流電流値Ｉ₂₁に対して巻数比の逆数（１／ｎ）の電流
値の制御電流Ｉ₂₂を二次巻線４１ｂから出力する。この
オートトランス４１では、ＦＥＴ２２と共にトランス４
の二次巻線４ｂのグランド側に配置されているため、一
次巻線４１ａと二次巻線４１ｂとを絶縁する必要がない
結果、両巻線４１ａ，４１ｂを共通に構成することによ
って、両巻線４１ａ，４１ｂの結合が強化されている。

【００３８】また、整流回路３２は、前述したツェナー
ダイオード４２に加えて、ツェナーダイオード４２のア
ノードにベースが接続されたｎｐｎ型のトランジスタ
（電流増幅手段）４３、トランジスタ４３のエミッタに
そのエミッタが接続されているｐｎｐ型のトランジスタ
（電荷放出手段）４４、および抵抗４５，４６，４７を
備えている。

【００３９】トランジスタ４３は、オートトランス４１
の二次巻線４１ｂから出力される制御電流Ｉ₂₂を増幅し
増幅した電流を新たな制御電流Ｉ₂₃としてＦＥＴ２２の
ゲートに出力する。この場合、トランジスタ４３は、整
流された直流電圧Ｖ_D がコレクタに印加されているた
め、作動時には、ＦＥＴ２２のソース−ゲート間にオン
電圧（約５Ｖ）よりも高い電圧（直流出力電圧とほぼ等
しい）を印加することができる。このため、ＦＥＴ２２
を完全に飽和領域で作動させることが可能になる。この
結果、ＦＥＴ２２のソース−ドレイン間電圧が小さくな
るため、ＦＥＴ２２による電力損失がさらに低減され
る。

【００４０】トランジスタ４４は、ＦＥＴ２２のゲート
に蓄積されている電荷をグランドに放出する電荷放出手
段として機能する。具体的には、トランジスタ４４は、
トランジスタ４３が制御電流Ｉ₂₃の出力を停止したとき
に、ゲートに蓄積されている電荷に基づくベース電流を
抵抗４５を介してグランドに流すことによって作動を開
始し、作動時には、ゲートに蓄積されている電荷をエミ
ッタからコレクタを介してグランドに放出することによ
って、ＦＥＴ２２のターンオフ時間を短縮する。

【００４１】次に、図４を参照して、整流回路３２の動
作について説明する。なお、整流回路１１における動作
と同一の点については重複した説明を省略する。

【００４２】トランス４の一次巻線４ａに電流Ｉ_D （同
図（ａ）参照）が流れると、二次巻線４ｂから電流Ｉ₂₁
が出力される。この場合、電流Ｉ₂₁は、同図に示す向き
で流れようとするため、オートトランス４１の一次巻線
４１ａ、内部寄生ダイオード２７、トランス４の二次巻
線４ｂ、およびコンデンサ２６からなる閉ループを流れ
ることによりコンデンサ２６によって平滑される。この
際、一次巻線４１ａを電流Ｉ₂₁が通過すると、二次巻線
４１ｂから制御電流Ｉ₂₂が出力される。この制御電流Ｉ
₂₂は、ツェナーダイオード４２を介してトランジスタ４
３のベースに入力されると共にトランジスタ４３によっ
て増幅され、制御電流Ｉ₂₃として、ＦＥＴ２２のゲート
に流れ込んでゲート容量を充電し、ＦＥＴ２２を作動さ
せる。

【００４３】一方、充電後においては、制御電流Ｉ₂₃が
抵抗４６を介してグランドに流れるため、抵抗４６の両
端に発生した電圧Ｖ_G がゲート電圧としてＦＥＴ２２の
ゲートに印加されることによって、ＦＥＴ２２はオン状
態を維持する。この結果、二次巻線４ｂに発生した交流
は、ＦＥＴ２２によって整流される。この場合、整流の
際における電力損失は、整流回路１１と同じように、整
流電流の二乗にＦＥＴ２２のオン抵抗を乗じた値の電力
になり、ダイオード整流方法における電力損失と比較し
て極めて低減される。また、この場合、制御電流Ｉ₂₂が
二次巻線４１ｂ、ツェナーダイオード４２、抵抗４５、
内部寄生ダイオード２７、トランス４の二次巻線４ｂお
よびコンデンサ２６からなる閉ループを流れ、これによ
り、トランジスタ４４は、抵抗４５の両端に発生した電
圧によってオフ状態に維持されている。

【００４４】次いで、電流Ｉ₂₁が流れなくなると、制御
電流Ｉ₂₂も流れなくなるため、トランジスタ４３が作動
を停止する結果、ＦＥＴ２２のゲートに電圧Ｖ_G が印加
されなくなる。この場合、抵抗４５の両端電圧が低下す
るため、ＦＥＴ２２のゲートに蓄積されている電荷が、
トランジスタ４４のベース電流として、エミッタ、ベー
スおよび抵抗４５を介してグランドに放出される。この
ため、トランジスタ４４が作動することによって、ゲー
トに蓄積されている電荷はトランジスタ４４のエミッタ
およびコレクタを介してグランドに放出される。また、
ゲートに蓄積されている電荷は、抵抗４６を介してもグ
ランドに放出される。このため、ゲート電圧が直ちに０
Ｖになるので、極めて短いターンオフ時間でＦＥＴ２２
が作動を停止する。

【００４５】さらに、ＦＥＴ２２のゲートに印加される
電圧Ｖ_G は、オートトランス４１の二次巻線４１ｂから
出力される電圧Ｖ_O からツェナーダイオード４２のツェ
ナー電圧分だけドロップされる。このため、トランジス
タ４３のベースに入力される電圧は、電圧Ｖ_O がツェナ
ー電圧以下のときに、０Ｖとなる。したがって、ＦＥＴ
２２は、同図（ｂ）に示すように、電圧Ｖ_O が、ＦＥＴ
２２がオフ状態になるしきい値電圧Ｖ_S よりもツェナー
電圧分高い電圧である電圧Ｖ_OFF のときに、オフになる
（同図（ｃ）参照）。この結果、次に一次巻線４ａに電
流Ｉ_D が流れる際には、ＦＥＴ２２が作動を完全に停止
した状態に維持され、かつその際に二次巻線４ｂに流れ
ようとする電流の向きと内部寄生ダイオード２７の順方
向の向きとが互いに逆方向になるため、二次巻線４ｂに
は電流が流れず、逆電流の発生が確実に阻止される。な
お、抵抗４７は、ツェナーダイオード４２に電流が流れ
ないときに、オートトランス４１の二次巻線４１ｂ側の
インピーダンス、言い替えれば一次側のインピーダンス
を所定値に終端する。

【００４６】このように、この実施形態によれば、制御
電流Ｉ₂₂を増幅した制御電流Ｉ₂₃によってＦＥＴ２２を
作動させることにより、ＦＥＴ２２を極めて短いターン
オン時間でオンさせることができる。これにより、内部
寄生ダイオード２７の整流動作からＦＥＴ２２による整
流動作に短時間で切り替えることができる結果、整流効
率をさらに向上させることができる。

【００４７】なお、上記実施形態では、トランス４の二
次巻線４ｂのグランド側にＦＥＴ２２を接続した例につ
いて説明したが、本発明は、これに限定されず、図５に
示すように、ＦＥＴ２２を直流出力ライン側に接続して
もよいのは勿論である。なお、同図に示す整流回路５１
の各構成要素には、図１における電源装置１における対
応する構成要素と同一の符号を付すものとし、その説明
を省略する。また、整流回路１１においてカレントトラ
ンス２１の出力部側に、制御信号を電流増幅するトラン
ジスタやＦＥＴを接続してもよい。

【００４８】さらに、本発明に係る整流回路は、フライ
バック型の電源装置のみならず、フォワード形の電源装
置にも適用可能である。また、リンギングチョーク型ス
イッチング電源装置にも適用が可能であり、かかる場合
には、トランス４の二次巻線４ｂからエネルギーが出力
し終わった後に電流Ｉ_D が一次巻線４ａに流れる。この
ため、ＦＥＴ２２のゲート電荷を放出するための電荷放
出手段（例えば、トランジスタ４４）を設けなくても、
ＦＥＴ２２がオンしている期間内において逆電流を確実
に阻止することができる。

【００４９】また、本実施形態では、ＦＥＴ２２の内部
寄生ダイオード２７を使用した例について説明したが、
本発明は、これに限定されず、別体のダイオードを使用
してもよいのは勿論である。

【００５０】

【発明の効果】以上のように請求項１記載の整流回路に
よれば、例えば、オールレンジ型のスイッチング電源装
置の同期整流回路として構成した場合などにおいて、入
力される交流の電圧値が変動する場合であっても、スイ
ッチング用トランスの二次巻線から出力される電圧の高
低に関係なく、整流された直流電流の電流値に電流値ま
たは電圧値がほぼ比例する制御信号によって電界効果ト
ランジスタのスイッチングが制御されるため、整流用電
界効果トランジスタの破壊を確実に防止することができ
る。また、電界効果トランジスタのゲート電圧を所定値
以下に制限するために電力を損失されることがないた
め、整流効率を低下させることがない。

【００５１】また、請求項２記載の整流回路によれば、
電界効果トランジスタの内部寄生ダイオードが、制御信
号を生成するための直流電流を生成する結果、回路を簡
易に構成することができる。

【００５２】また、請求項３記載の整流回路によれば、
電界効果トランジスタをオフさせる際に、電荷放出手段
がゲートに蓄積されている電荷を放出させるため、電界
効果トランジスタのターンオフ時間が短縮される結果、
逆電流の発生を確実に防止することができる。

【００５３】また、請求項４記載の整流回路によれば、
カレントトランスや単巻変圧器によって、制御信号生成
手段を簡易に構成することができる。

【００５４】さらに、請求項５記載の整流回路によれ
ば、増幅した制御信号を電界効果トランジスタのゲート
に出力するため、電界効果トランジスタのターンオン時
間を極めて短くすることができる結果、整流効率を向上
させることができる。

【００５５】また、請求項６記載の整流回路によれば、
制御信号出力制御手段が制御信号の出力が停止される前
に電界効果トランジスタの作動を停止させることができ
るため、逆電流の発生をより確実に防止することができ
る。

【００５６】さらに、請求項７記載の整流回路によれ
ば、ツェナーダイオードによって簡易に制御信号出力制
御手段を構成することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る電源装置の回路図で
ある。

【図２】（ａ）はトランスの一次巻線を流れる電流波形
を示す信号波形図であり、（ｂ）は整流回路によって生
成された直流電流波形を示す信号波形図であり、（ｃ）
はＦＥＴのゲートに印加されるゲート電圧を示す信号波
形図であり、（ｄ）はＦＥＴの動作状態を示す図であ
る。

【図３】本発明の他の実施形態に係る整流回路の回路図
である。

【図４】（ａ）は他の実施形態におけるトランスの一次
巻線を流れる電流波形を示す信号波形図であり、（ｂ）
は他の実施形態におけるオートトランスの出力電圧波形
を示す信号波形図であり、（ｃ）は他の実施形態におけ
るＦＥＴの動作状態を示す図である。

【図５】図１における整流回路の変更例である整流回路
の回路図である。

【図６】スイッチング電源装置におけるスイッチング用
トランスの出力電圧を示す信号波形図である。

【図７】従来の整流回路の回路図である。

【符号の説明】

１１整流回路２１カレントトランス２２ＦＥＴ２３抵抗２７内部寄生ダイオード３２整流回路４１オートトランス４２ツェナーダイオード４３トランジスタ４４トランジスタ４６抵抗

Claims

【特許請求の範囲】

【請求項１】入力された入力交流を整流するダイオー
ドと、当該整流された直流電流の電流値に電流値または
電圧値がほぼ比例する制御信号を生成する制御信号生成
手段と、前記ダイオードと等価的に並列接続され前記制
御信号に基づいて作動して前記入力交流を整流する電界
効果トランジスタとを備えていることを特徴とする整流
回路。
【請求項２】前記ダイオードは前記電界効果トランジ
スタの内部寄生ダイオードであることを特徴とする請求
項１記載の整流回路。
【請求項３】前記電界効果トランジスタのゲートと低
電位ライン間に接続され、前記制御信号の出力が停止さ
れたときに、前記ゲートに蓄積されている電荷を放出す
る電荷放出手段を備えていることを特徴とする請求項１
または２記載の整流回路。
【請求項４】前記制御信号生成手段は、前記整流され
た直流電流の出力ライン間に配設された一次巻線と、当
該一次巻線を流れる前記直流電流に電流値または電圧値
がほぼ比例する制御信号を出力可能な二次巻線とを備え
ているカレントトランスおよび単巻変圧器のいずれか一
方であることを特徴とする請求項１から３のいずれかに
記載の整流回路。
【請求項５】前記制御信号を電流増幅すると共に当該
電流増幅した制御信号を前記電界効果トランジスタのゲ
ートに出力する電流増幅手段を備えていることを特徴と
する請求項４記載の整流回路。
【請求項６】前記制御信号生成手段の出力部における
出力電圧が所定値以下のときに前記制御信号の前記電界
効果トランジスタへの出力を停止させる制御信号出力制
御手段を備えていることを特徴とする請求項４または５
記載の整流回路。
【請求項７】前記制御信号出力制御手段は、前記制御
信号生成手段の出力部と前記電界効果トランジスタのゲ
ート間に接続されたツェナーダイオードであることを特
徴とする請求項６記載の整流回路。