JP3262112B2 - 同期整流回路及び電源装置 - Google Patents
同期整流回路及び電源装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電源装置に係り、
特に、電子写真方式のプリンタや複写機に用いられる同
期整流回路及び電源装置に関する。
特に、電子写真方式のプリンタや複写機に用いられる同
期整流回路及び電源装置に関する。
【０００２】
【従来の技術】従来より、電子写真方式のプリンタや複
写機に用いられる電源装置として、図２５に示すような
電源装置が知られている。図２５に示す電源装置１００
では、直流入力電源１０２から入力コンデンサ１０４を
含んで構成された入力部１０６に入力された直流電力を
駆動部１０８から出力される制御信号に基づいてスイッ
チング部１１０でスイッチングし、ダイオード１１２や
出力フィルタ１１４を含んで構成された出力部１１６か
ら負荷１１８に対して電力が供給される。また、負荷１
１８へ出力される電圧や電流は検出部１２０で検出さ
れ、この検出値と設定部１２２で設定された負荷１１８
の制御目標値とが比較演算部１２４で比較され、駆動部
１０８から比較結果に基づいた制御信号がスイッチング
部１１０に出力される。このようにして負荷に供給され
る電力が制御目標値と一致するように制御される。
写機に用いられる電源装置として、図２５に示すような
電源装置が知られている。図２５に示す電源装置１００
では、直流入力電源１０２から入力コンデンサ１０４を
含んで構成された入力部１０６に入力された直流電力を
駆動部１０８から出力される制御信号に基づいてスイッ
チング部１１０でスイッチングし、ダイオード１１２や
出力フィルタ１１４を含んで構成された出力部１１６か
ら負荷１１８に対して電力が供給される。また、負荷１
１８へ出力される電圧や電流は検出部１２０で検出さ
れ、この検出値と設定部１２２で設定された負荷１１８
の制御目標値とが比較演算部１２４で比較され、駆動部
１０８から比較結果に基づいた制御信号がスイッチング
部１１０に出力される。このようにして負荷に供給され
る電力が制御目標値と一致するように制御される。
【０００３】このような電源装置の具体的な回路構成を
図２６に示す。図２６に示すように、スイッチング部１
１０は、能動素子（例えばトランジスタやＭＯＳ−ＦＥ
Ｔ等）１２６で構成されている。出力部１１６は、転流
ダイオード１１２と、チョークコイル１２８及びコンデ
ンサ１３０で構成された出力フィルタ１１４とで構成さ
れている。制御部１３２は、比較演算部１２４、設定部
１２２、駆動部１０８で構成されている。さらに、制御
部１３２は図示しない発振回路を備えており、駆動部１
０８からパルス信号を能動素子１２６に出力する。これ
により能動素子１２６に印加される直流入力電源１０２
からの直流電力がスイッチングされる。
図２６に示す。図２６に示すように、スイッチング部１
１０は、能動素子（例えばトランジスタやＭＯＳ−ＦＥ
Ｔ等）１２６で構成されている。出力部１１６は、転流
ダイオード１１２と、チョークコイル１２８及びコンデ
ンサ１３０で構成された出力フィルタ１１４とで構成さ
れている。制御部１３２は、比較演算部１２４、設定部
１２２、駆動部１０８で構成されている。さらに、制御
部１３２は図示しない発振回路を備えており、駆動部１
０８からパルス信号を能動素子１２６に出力する。これ
により能動素子１２６に印加される直流入力電源１０２
からの直流電力がスイッチングされる。
【０００４】能動素子１２６がオンの場合には、直流電
力はチョークコイル１２８及びコンデンサ１３０にチャ
ージされると共に負荷１１８へ供給される。能動素子１
２６がオフの場合は、チョークコイル１２８及びコンデ
ンサ１３０にチャージされていたエネルギーが転流ダイ
オード１１２を介して負荷１１８に供給される。
力はチョークコイル１２８及びコンデンサ１３０にチャ
ージされると共に負荷１１８へ供給される。能動素子１
２６がオフの場合は、チョークコイル１２８及びコンデ
ンサ１３０にチャージされていたエネルギーが転流ダイ
オード１１２を介して負荷１１８に供給される。
【０００５】このとき、制御部１３２では、比較演算部
１２４において検出部１２０で検出した出力電圧をモニ
タし、これと設定部１２２で設定された制御目標値と比
較し、駆動部１０８から比較結果に基づいた制御信号を
スイッチング部１１０に出力する。これにより能動素子
１２６がオンオフ制御され、負荷に供給される電力が制
御目標値と一致するように制御される。このときの出力
電圧Ｖ0は以下の（１）式で示される。
１２４において検出部１２０で検出した出力電圧をモニ
タし、これと設定部１２２で設定された制御目標値と比
較し、駆動部１０８から比較結果に基づいた制御信号を
スイッチング部１１０に出力する。これにより能動素子
１２６がオンオフ制御され、負荷に供給される電力が制
御目標値と一致するように制御される。このときの出力
電圧Ｖ0は以下の（１）式で示される。
【０００６】Ｖ0＝ＶIN×（ＴON／Ｔ） ・・・（１） 但し、ＶINは直流入力電圧、Ｔは駆動部１０８から出力
されるパルス信号の周期、ＴONは周期Ｔのうちパルス信
号が能動素子１２６を導通させる時間を示す。すなわ
ち、ＴON／Ｔはデューティ比を示す。
されるパルス信号の周期、ＴONは周期Ｔのうちパルス信
号が能動素子１２６を導通させる時間を示す。すなわ
ち、ＴON／Ｔはデューティ比を示す。
【０００７】ところで、出力部１１６における転流側に
は、図２６に示すように受動素子であるダイオードを使
用するのが通常であるが（図３２に示す絶縁型の電源装
置も参照）転流ダイオード１１２は、図２７に示すよう
な電流−電圧特性を有しており、電流がある所定値以上
になると、順方向電圧が飽和状態になる。この飽和電圧
は、高速ダイオードにおいては０．９Ｖ〜１．３Ｖ、シ
ョットキーダイオードでは０．４５Ｖ〜０．５５Ｖ程度
となっている。このように、転流ダイオード１１２の順
方向電圧が飽和することにより電力損失が生じ、電源変
換効率を悪化させてしまうという問題があった。さら
に、電力損失が大きく素子のジャンクション温度が上昇
するため、出力電流を大きくする程、転流ダイオード１
１２を多くして（２個や３個等）並列接続し、１素子当
たりの電力損失を分散させ、ジャンクション温度を抑制
する必要があるという問題があった。
は、図２６に示すように受動素子であるダイオードを使
用するのが通常であるが（図３２に示す絶縁型の電源装
置も参照）転流ダイオード１１２は、図２７に示すよう
な電流−電圧特性を有しており、電流がある所定値以上
になると、順方向電圧が飽和状態になる。この飽和電圧
は、高速ダイオードにおいては０．９Ｖ〜１．３Ｖ、シ
ョットキーダイオードでは０．４５Ｖ〜０．５５Ｖ程度
となっている。このように、転流ダイオード１１２の順
方向電圧が飽和することにより電力損失が生じ、電源変
換効率を悪化させてしまうという問題があった。さら
に、電力損失が大きく素子のジャンクション温度が上昇
するため、出力電流を大きくする程、転流ダイオード１
１２を多くして（２個や３個等）並列接続し、１素子当
たりの電力損失を分散させ、ジャンクション温度を抑制
する必要があるという問題があった。
【０００８】この問題を解決するため、図２９に示すよ
うに、転流側にＭＯＳ−ＦＥＴ２０２を使用した同期整
流方式の電源装置が知られている（図３４に示す絶縁型
の電源装置も参照）。これは図２８に示すように、ダイ
オードの電流−電圧特性が非線形性であるのに対し、Ｍ
ＯＳ−ＦＥＴの電流−電圧特性がゲート電圧によっては
線形性になり、電圧降下がダイオードの場合と比較して
小さいことを利用したものである。
うに、転流側にＭＯＳ−ＦＥＴ２０２を使用した同期整
流方式の電源装置が知られている（図３４に示す絶縁型
の電源装置も参照）。これは図２８に示すように、ダイ
オードの電流−電圧特性が非線形性であるのに対し、Ｍ
ＯＳ−ＦＥＴの電流−電圧特性がゲート電圧によっては
線形性になり、電圧降下がダイオードの場合と比較して
小さいことを利用したものである。
【０００９】図２９に示す電源装置２００は、スイッチ
ング用のＭＯＳ−ＦＥＴ２０４を備え、このＭＯＳ−Ｆ
ＥＴ２０４のゲート端子には、チョッパードライブ回路
２０６から制御信号が入力される。ＭＯＳ−ＦＥＴ２０
４が導通状態の場合は、入力電力はチョークコイル２０
８を通って平滑コンデンサ２１０に充電されると共に負
荷２１２に供給される。次にＭＯＳ−ＦＥＴ２０４が非
導通状態になると、チョークコイル２０８に蓄えられて
いた磁気エネルギーが放出され、コンデンサ２１０及び
負荷２１２を経由して転流電流が検出抵抗２１４、寄生
ダイオード２０２Ａを流れる。このとき、検出抵抗２１
４により電圧降下が生じるが、この電圧降下を検出電圧
として比較器２１６で基準電圧電源２１８から出力され
る基準電圧Ｖｒｅｆと比較する。そして、検出電圧が基
準電圧よりも高い場合には比較器２１６はハイレベルを
出力し、駆動回路２１９を介してＭＯＳ−ＦＥＴ２０２
を導通させる。なお、基準電圧電源２１８は、例えば図
３１（Ａ）、（Ｂ）に示すように、抵抗及びツェナ−ダ
イオードを用いて構成される。
ング用のＭＯＳ−ＦＥＴ２０４を備え、このＭＯＳ−Ｆ
ＥＴ２０４のゲート端子には、チョッパードライブ回路
２０６から制御信号が入力される。ＭＯＳ−ＦＥＴ２０
４が導通状態の場合は、入力電力はチョークコイル２０
８を通って平滑コンデンサ２１０に充電されると共に負
荷２１２に供給される。次にＭＯＳ−ＦＥＴ２０４が非
導通状態になると、チョークコイル２０８に蓄えられて
いた磁気エネルギーが放出され、コンデンサ２１０及び
負荷２１２を経由して転流電流が検出抵抗２１４、寄生
ダイオード２０２Ａを流れる。このとき、検出抵抗２１
４により電圧降下が生じるが、この電圧降下を検出電圧
として比較器２１６で基準電圧電源２１８から出力され
る基準電圧Ｖｒｅｆと比較する。そして、検出電圧が基
準電圧よりも高い場合には比較器２１６はハイレベルを
出力し、駆動回路２１９を介してＭＯＳ−ＦＥＴ２０２
を導通させる。なお、基準電圧電源２１８は、例えば図
３１（Ａ）、（Ｂ）に示すように、抵抗及びツェナ−ダ
イオードを用いて構成される。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな同期整流方式の電源装置では、電圧値を固定した基
準電圧と検出電圧とを比較しているため、図３０（Ａ）
又は図３５（Ｈ）に示すように、軽負荷時においては、
転流電流が流れているにも関わらず検出電圧が基準電圧
よりも低くなる場合がある。このため、ＭＯＳ−ＦＥＴ
２０２が導通せず、転流電流が寄生ダイオード２０２Ａ
を流れ、電力損失が増加してしまう、という問題があっ
た。また、この場合、基準電圧を低くすれば軽負荷時に
おいてもＭＯＳ−ＦＥＴ２０２は導通するが、ＭＯＳ−
ＦＥＴ２０２の導通開始、導通終了のタイミングを正確
に区別することが困難となり、重負荷時においてはサー
ジ電圧の影響を受けて貫通電流が流れ、電力損失が大き
くなる、という問題があった。さらに、基準電圧を高く
設定すると、図８に示す点線Ｂのように、負荷電流が小
さいときに効率（出力電圧／入力電圧）が悪くなり、基
準電圧を低く設定すると、図８に示す点線Ｃのように、
負荷電流が大きいときに効率が悪くなる、という問題が
あった。
うな同期整流方式の電源装置では、電圧値を固定した基
準電圧と検出電圧とを比較しているため、図３０（Ａ）
又は図３５（Ｈ）に示すように、軽負荷時においては、
転流電流が流れているにも関わらず検出電圧が基準電圧
よりも低くなる場合がある。このため、ＭＯＳ−ＦＥＴ
２０２が導通せず、転流電流が寄生ダイオード２０２Ａ
を流れ、電力損失が増加してしまう、という問題があっ
た。また、この場合、基準電圧を低くすれば軽負荷時に
おいてもＭＯＳ−ＦＥＴ２０２は導通するが、ＭＯＳ−
ＦＥＴ２０２の導通開始、導通終了のタイミングを正確
に区別することが困難となり、重負荷時においてはサー
ジ電圧の影響を受けて貫通電流が流れ、電力損失が大き
くなる、という問題があった。さらに、基準電圧を高く
設定すると、図８に示す点線Ｂのように、負荷電流が小
さいときに効率（出力電圧／入力電圧）が悪くなり、基
準電圧を低く設定すると、図８に示す点線Ｃのように、
負荷電流が大きいときに効率が悪くなる、という問題が
あった。
【００１１】本発明は、上記問題を解決すべく成された
ものであり、電源効率を向上させることができる同期整
流回路及び電源装置を提供することを目的とする。
ものであり、電源効率を向上させることができる同期整
流回路及び電源装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明の同期整流回路は、電源装置に
適用される同期整流回路であり、前記電源装置の出力側
から戻る戻り電流を検出する検出素子と、前記検出素子
により検出された戻り電流に応じた検出電圧と基準電圧
とを入力して比較し、比較結果に応じた制御信号を出力
する比較手段と、前記戻り電流を流すための素子であ
り、かつ前記検出素子と直列に接続されると共に前記制
御信号に基づいて前記検出電圧が前記基準電圧よりも高
い場合にオンし、低い場合にオフするように制御される
スイッチ素子と、を備えた同期整流回路において、前記
検出電圧が小さくなるに従って小さくなるように、かつ
前記検出電圧が大きくなるに従って大きくなるように前
記基準電圧を変更する変更手段を備えたことを特徴とし
ている。
に、請求項１記載の発明の同期整流回路は、電源装置に
適用される同期整流回路であり、前記電源装置の出力側
から戻る戻り電流を検出する検出素子と、前記検出素子
により検出された戻り電流に応じた検出電圧と基準電圧
とを入力して比較し、比較結果に応じた制御信号を出力
する比較手段と、前記戻り電流を流すための素子であ
り、かつ前記検出素子と直列に接続されると共に前記制
御信号に基づいて前記検出電圧が前記基準電圧よりも高
い場合にオンし、低い場合にオフするように制御される
スイッチ素子と、を備えた同期整流回路において、前記
検出電圧が小さくなるに従って小さくなるように、かつ
前記検出電圧が大きくなるに従って大きくなるように前
記基準電圧を変更する変更手段を備えたことを特徴とし
ている。
【００１３】同期整流回路は、電源装置に適用されるも
のであり、電源装置の出力側から戻る戻り電流を検出す
る検出素子を備えている。この検出素子は、例えば抵抗
を用いることができる。戻り電流がこの検出素子を流れ
ることにより、流れた電流に応じた電圧を検出すること
ができる。比較手段では、検出素子により検出された戻
り電流に応じた検出電圧と基準電圧とを入力して比較
し、比較結果に応じた制御信号、例えば検出電圧が基準
電圧よりも高い場合にはハイレベル、低い場合にはロー
レベルとなるような制御信号を出力する。
のであり、電源装置の出力側から戻る戻り電流を検出す
る検出素子を備えている。この検出素子は、例えば抵抗
を用いることができる。戻り電流がこの検出素子を流れ
ることにより、流れた電流に応じた電圧を検出すること
ができる。比較手段では、検出素子により検出された戻
り電流に応じた検出電圧と基準電圧とを入力して比較
し、比較結果に応じた制御信号、例えば検出電圧が基準
電圧よりも高い場合にはハイレベル、低い場合にはロー
レベルとなるような制御信号を出力する。
【００１４】スイッチ素子は、この制御信号に基づいて
制御される。例えば制御信号がハイレベルの場合にオン
し、ローレベルの場合はオフする。また、スイッチ素子
は、検出素子と直列に接続されている。従って、例えば
制御信号によりスイッチ素子がオンされた場合には検出
素子を流れる電流が該スイッチ素子にも流れ、制御信号
によりスイッチ素子がオフされた場合には検出素子を流
れる電流は該スイッチ素子には流れない。すなわち、ス
イッチ素子は検出素子を流れる電流に応じて制御され
る。なお、このスイッチ素子には、ユニポーラトランジ
スタ、例えばＭＯＳ−ＦＥＴやバイポーラトランジスタ
を用いることができる。
制御される。例えば制御信号がハイレベルの場合にオン
し、ローレベルの場合はオフする。また、スイッチ素子
は、検出素子と直列に接続されている。従って、例えば
制御信号によりスイッチ素子がオンされた場合には検出
素子を流れる電流が該スイッチ素子にも流れ、制御信号
によりスイッチ素子がオフされた場合には検出素子を流
れる電流は該スイッチ素子には流れない。すなわち、ス
イッチ素子は検出素子を流れる電流に応じて制御され
る。なお、このスイッチ素子には、ユニポーラトランジ
スタ、例えばＭＯＳ−ＦＥＴやバイポーラトランジスタ
を用いることができる。
【００１５】このような同期整流回路において、変更手
段は、負荷に供給される電力を制御するための基準電圧
を変更する。この変更は、検出電圧に応じてその検出電
圧を追従するように行う。すなわち、検出電圧が大きく
なるに従って基準電圧を大きくすると共に、検出電圧が
小さくなるに従って基準電圧を小さくする。換言すれ
ば、検出素子を流れる電流が大きくなるに従って基準電
圧を大きくすると共に、検出素子を流れる電流が小さく
なるに従って基準電圧を小さくする。これによって、負
荷変動による供給電力が変動する場合であっても、これ
に追従して基準電圧が変動する。また、この変更は、例
えば基準電圧電源を複数個用意し、これを検出電圧の大
きさに応じて切り換えることにより行うことができる。
段は、負荷に供給される電力を制御するための基準電圧
を変更する。この変更は、検出電圧に応じてその検出電
圧を追従するように行う。すなわち、検出電圧が大きく
なるに従って基準電圧を大きくすると共に、検出電圧が
小さくなるに従って基準電圧を小さくする。換言すれ
ば、検出素子を流れる電流が大きくなるに従って基準電
圧を大きくすると共に、検出素子を流れる電流が小さく
なるに従って基準電圧を小さくする。これによって、負
荷変動による供給電力が変動する場合であっても、これ
に追従して基準電圧が変動する。また、この変更は、例
えば基準電圧電源を複数個用意し、これを検出電圧の大
きさに応じて切り換えることにより行うことができる。
【００１６】これにより、検出素子を流れる電流が小さ
い場合には基準電圧も小さくなるので、検出素子を流れ
る電流が小さい場合でも確実にスイッチ素子をオンさせ
ることができ、電源効率を向上させることができる。
い場合には基準電圧も小さくなるので、検出素子を流れ
る電流が小さい場合でも確実にスイッチ素子をオンさせ
ることができ、電源効率を向上させることができる。
【００１７】なお、変更手段は、請求項２にも記載した
ように、検出電圧を積分する積分手段とすることが好ま
しい。積分手段は検出電圧を積分した電圧を基準電圧と
するので、検出素子に電流が流れはじめると基準電圧は
徐々に上昇し、検出素子に電流が流れなくなると基準電
圧は徐々に下降する。すなわち、検出電圧に追従するよ
うに基準電圧が変化する。従って、検出電圧に応じて基
準電圧を切り換える必要がないため、基準電圧用の電源
が不要となる。
ように、検出電圧を積分する積分手段とすることが好ま
しい。積分手段は検出電圧を積分した電圧を基準電圧と
するので、検出素子に電流が流れはじめると基準電圧は
徐々に上昇し、検出素子に電流が流れなくなると基準電
圧は徐々に下降する。すなわち、検出電圧に追従するよ
うに基準電圧が変化する。従って、検出電圧に応じて基
準電圧を切り換える必要がないため、基準電圧用の電源
が不要となる。
【００１８】また、上記の同期整流回路は、例えばトラ
ンスの１次側のスイッチング素子がオンのときにチョー
クコイルにエネルギーを蓄えながら出力し、スイッチン
グ素子がオフのときにチョークコイルに蓄えられたエネ
ルギーを放出する所謂フォワード型の電源装置や、トラ
ンスの１次側のスイッチング素子がオンのときにトラン
スにエネルギーを蓄え、スイッチング素子がオフのとき
に出力側へ電力を送る所謂フライバック型の電源装置、
トランスの１次側に複数のスイッチング素子を備え、こ
れらのスイッチング素子を所定のタイミングで交互にオ
ンオフさせることによりトランスの使用効率を高めるこ
とができる所謂多石方式（例えばハーフブリッジ方式、
フルブリッジ方式、プッシュプル方式）の電源装置等に
適用することができる。
ンスの１次側のスイッチング素子がオンのときにチョー
クコイルにエネルギーを蓄えながら出力し、スイッチン
グ素子がオフのときにチョークコイルに蓄えられたエネ
ルギーを放出する所謂フォワード型の電源装置や、トラ
ンスの１次側のスイッチング素子がオンのときにトラン
スにエネルギーを蓄え、スイッチング素子がオフのとき
に出力側へ電力を送る所謂フライバック型の電源装置、
トランスの１次側に複数のスイッチング素子を備え、こ
れらのスイッチング素子を所定のタイミングで交互にオ
ンオフさせることによりトランスの使用効率を高めるこ
とができる所謂多石方式（例えばハーフブリッジ方式、
フルブリッジ方式、プッシュプル方式）の電源装置等に
適用することができる。
【００１９】請求項３記載の発明は、１次巻線と、中点
が設けられた２次巻線とを備えたトランスと、前記トラ
ンスの１次巻線に一方向の電圧を印加した後に前記電圧
の印加を所定時間停止し、前記１次巻線に他方向の電圧
を印加した後に電圧の印加を所定時間停止することを繰
り返す電圧印加手段と、前記トランスの２次巻線の両端
とこの両端を互いに接続する接続点との間に個々に挿入
され、かつ制御信号により制御されると共に出力側から
戻る戻り電流を流すための一対のスイッチ素子と、前記
２次巻線の中点と前記接続点との間に設けられ両点間の
電力を平滑して出力する平滑手段と、前記一対のスイッ
チ素子と各々直列に接続されると共に前記戻り電流を検
出する一対の検出素子と、前記一対の検出素子により各
々検出された戻り電流に応じた検出電圧の一部を各々積
分することにより基準電圧を生成する一対の積分手段
と、前記検出電圧と前記基準電圧とを入力して比較し、
比較結果に応じた制御信号を前記一対のスイッチ素子に
各々出力する一対の比較手段と、を備えたことを特徴と
している。
が設けられた２次巻線とを備えたトランスと、前記トラ
ンスの１次巻線に一方向の電圧を印加した後に前記電圧
の印加を所定時間停止し、前記１次巻線に他方向の電圧
を印加した後に電圧の印加を所定時間停止することを繰
り返す電圧印加手段と、前記トランスの２次巻線の両端
とこの両端を互いに接続する接続点との間に個々に挿入
され、かつ制御信号により制御されると共に出力側から
戻る戻り電流を流すための一対のスイッチ素子と、前記
２次巻線の中点と前記接続点との間に設けられ両点間の
電力を平滑して出力する平滑手段と、前記一対のスイッ
チ素子と各々直列に接続されると共に前記戻り電流を検
出する一対の検出素子と、前記一対の検出素子により各
々検出された戻り電流に応じた検出電圧の一部を各々積
分することにより基準電圧を生成する一対の積分手段
と、前記検出電圧と前記基準電圧とを入力して比較し、
比較結果に応じた制御信号を前記一対のスイッチ素子に
各々出力する一対の比較手段と、を備えたことを特徴と
している。
【００２０】トランスは、１次巻線と、中点が設けられ
た２次巻線とを備えている。電圧印加手段はトランスの
１次巻線に一方向の電圧を印加した後に電圧の印加を所
定時間停止し、１次巻線に他方向の電圧を印加した後に
電圧の印加を所定時間停止することを繰り返す。これは
例えば複数のスイッチング素子を設け、これらのスイッ
チング素子を順にオンすることにより実現することがで
きる。すなわち、何れか１つのスイッチング素子がオン
のときには、その他のスイッチング素子をオフし、オン
させるスイッチング素子を切り換えることによりトラン
スの１次巻線に印加する電圧の方向を交互に反転させる
（所謂多石方式）。これにより２次巻線側に電力が誘起
される。このように複数のスイッチング素子によりトラ
ンスの１次巻線側に印加される入力電力をスイッチング
することでトランスの使用効率を高めることができる。
このようにトランスの１次側に複数のスイッチング素子
を用いる方式としては、前述した所謂ハーフブリッジ方
式やフルブリッジ方式、プッシュプル方式等がある。
た２次巻線とを備えている。電圧印加手段はトランスの
１次巻線に一方向の電圧を印加した後に電圧の印加を所
定時間停止し、１次巻線に他方向の電圧を印加した後に
電圧の印加を所定時間停止することを繰り返す。これは
例えば複数のスイッチング素子を設け、これらのスイッ
チング素子を順にオンすることにより実現することがで
きる。すなわち、何れか１つのスイッチング素子がオン
のときには、その他のスイッチング素子をオフし、オン
させるスイッチング素子を切り換えることによりトラン
スの１次巻線に印加する電圧の方向を交互に反転させる
（所謂多石方式）。これにより２次巻線側に電力が誘起
される。このように複数のスイッチング素子によりトラ
ンスの１次巻線側に印加される入力電力をスイッチング
することでトランスの使用効率を高めることができる。
このようにトランスの１次側に複数のスイッチング素子
を用いる方式としては、前述した所謂ハーフブリッジ方
式やフルブリッジ方式、プッシュプル方式等がある。
【００２１】一対のスイッチ素子は、トランスの２次巻
線の両端とこの両端を互いに接続する接続点との間に個
々に挿入され、かつ制御信号により制御されると共に出
力側から戻る戻り電流、すなわち整流電流を流す。１次
巻線に一方向の電圧が印加されているときは、一対のス
イッチ素子の一方がオンし、前記接続点→一対のスイッ
チ素子の一方→２次巻線の中点の経路で第１の整流電流
が流れ、１次巻線に他方向の電圧が印加されているとき
は、一対のスイッチ素子の他方がオンし、前記接続点→
一対のスイッチ素子の他方→２次巻線の中点の経路で第
２の整流電流が流れる。
線の両端とこの両端を互いに接続する接続点との間に個
々に挿入され、かつ制御信号により制御されると共に出
力側から戻る戻り電流、すなわち整流電流を流す。１次
巻線に一方向の電圧が印加されているときは、一対のス
イッチ素子の一方がオンし、前記接続点→一対のスイッ
チ素子の一方→２次巻線の中点の経路で第１の整流電流
が流れ、１次巻線に他方向の電圧が印加されているとき
は、一対のスイッチ素子の他方がオンし、前記接続点→
一対のスイッチ素子の他方→２次巻線の中点の経路で第
２の整流電流が流れる。
【００２２】平滑手段は、２次巻線の中点と前記接続点
との間に設けられ両点間の電力を平滑して出力する。す
なわち、トランスの１次巻線に一方向の電圧が印加され
ているときには、前記第１の整流電流による電力を蓄え
ながら平滑して出力側へ出力する。また、トランスの１
次巻線に他方向の電圧が印加されているときには、前記
第２の整流電流による電力を蓄えながら平滑して出力側
へ出力する。この平滑手段は、例えば電力を蓄積するた
めのチョークコイル及び平滑するためのコンデンサによ
り構成することができる。また、１次巻線への電圧の印
加が停止しているときは、平滑手段に蓄えられた電力に
よる転流電流が分流して第１、第２の整流電流と同一の
経路で各々流れる。
との間に設けられ両点間の電力を平滑して出力する。す
なわち、トランスの１次巻線に一方向の電圧が印加され
ているときには、前記第１の整流電流による電力を蓄え
ながら平滑して出力側へ出力する。また、トランスの１
次巻線に他方向の電圧が印加されているときには、前記
第２の整流電流による電力を蓄えながら平滑して出力側
へ出力する。この平滑手段は、例えば電力を蓄積するた
めのチョークコイル及び平滑するためのコンデンサによ
り構成することができる。また、１次巻線への電圧の印
加が停止しているときは、平滑手段に蓄えられた電力に
よる転流電流が分流して第１、第２の整流電流と同一の
経路で各々流れる。
【００２３】一対の検出素子は、一対のスイッチ素子と
各々直列に接続されると共に前記戻り電流を検出する。
すなわち整流電流又は転流電流がこの検出素子を流れる
ことにより、流れた電流に応じた電圧を検出することが
できる。
各々直列に接続されると共に前記戻り電流を検出する。
すなわち整流電流又は転流電流がこの検出素子を流れる
ことにより、流れた電流に応じた電圧を検出することが
できる。
【００２４】一対の積分手段は、一対の検出素子により
各々検出された戻り電流に応じた検出電圧の一部を各々
積分することにより基準電圧を生成する。この基準電圧
の生成は、例えば検出素子として直列に接続した複数の
抵抗を用い、これら複数の抵抗のうち一部の抵抗で検出
される電圧を積分することにより容易に実現することが
できる。
各々検出された戻り電流に応じた検出電圧の一部を各々
積分することにより基準電圧を生成する。この基準電圧
の生成は、例えば検出素子として直列に接続した複数の
抵抗を用い、これら複数の抵抗のうち一部の抵抗で検出
される電圧を積分することにより容易に実現することが
できる。
【００２５】このように、基準電圧は検出電圧の一部を
積分した電圧となるので、検出素子に電流が流れはじめ
ると基準電圧は徐々に上昇し、検出素子に電流が流れな
くなると基準電圧は徐々に下降する。すなわち、検出電
圧の一部に追従するように基準電圧が変化する。
積分した電圧となるので、検出素子に電流が流れはじめ
ると基準電圧は徐々に上昇し、検出素子に電流が流れな
くなると基準電圧は徐々に下降する。すなわち、検出電
圧の一部に追従するように基準電圧が変化する。
【００２６】一対の比較手段は、検出電圧と基準電圧と
を入力して比較し、比較結果に応じた制御信号を一対の
スイッチ素子に各々出力する。例えば検出電圧が基準電
圧よりも高い場合にはスイッチ素子をオンさせるような
制御信号を出力し、検出電圧が基準電圧よりも低い場合
にはスイッチ素子をオフさせるような制御信号を出力す
る。
を入力して比較し、比較結果に応じた制御信号を一対の
スイッチ素子に各々出力する。例えば検出電圧が基準電
圧よりも高い場合にはスイッチ素子をオンさせるような
制御信号を出力し、検出電圧が基準電圧よりも低い場合
にはスイッチ素子をオフさせるような制御信号を出力す
る。
【００２７】ところで、所謂多石方式の電源装置におい
ては、前述したように、１次巻線への電圧の印加が停止
するオフ期間が存在し、このオフ期間は平滑手段に蓄え
られた電力による転流電流が分流して各々の検出素子や
スイッチ素子を流れる。このため、オフ期間に各々の検
出素子やスイッチ素子を流れる電流は、１次巻線へ電圧
が印加されているときに流れる第１、第２の整流電流と
比べて小さくなる。従って、検出電圧をそのまま積分し
た電圧を基準電圧とした場合には、オフ期間において検
出電圧よりも基準電圧の方が大きくなってしまう場合が
あり、スイッチ素子をオンすることができなくなってし
まう場合がある。
ては、前述したように、１次巻線への電圧の印加が停止
するオフ期間が存在し、このオフ期間は平滑手段に蓄え
られた電力による転流電流が分流して各々の検出素子や
スイッチ素子を流れる。このため、オフ期間に各々の検
出素子やスイッチ素子を流れる電流は、１次巻線へ電圧
が印加されているときに流れる第１、第２の整流電流と
比べて小さくなる。従って、検出電圧をそのまま積分し
た電圧を基準電圧とした場合には、オフ期間において検
出電圧よりも基準電圧の方が大きくなってしまう場合が
あり、スイッチ素子をオンすることができなくなってし
まう場合がある。
【００２８】しかしながら、積分手段は、前述したよう
に検出電圧の一部を積分することにより基準電圧を生成
するので、オフ期間においても基準電圧が検出電圧を超
えることがなく、オフ期間でも確実にスイッチ素子をオ
ンさせることができ、多石方式の電源装置においても電
源効率を向上させることができる。
に検出電圧の一部を積分することにより基準電圧を生成
するので、オフ期間においても基準電圧が検出電圧を超
えることがなく、オフ期間でも確実にスイッチ素子をオ
ンさせることができ、多石方式の電源装置においても電
源効率を向上させることができる。
【００２９】
【発明の実施の形態】〔第１実施形態〕以下、図面を参
照して本発明の第１実施形態について説明する。
照して本発明の第１実施形態について説明する。
【００３０】図１には、本発明に係る電源装置１０が示
されている。図１に示すように、電源装置１０はＰチャ
ンネルのＭＯＳ−ＦＥＴ１２を備えており、ＭＯＳ−Ｆ
ＥＴ１２のソース端子には電源側端子１４が接続されて
いる。電源側端子１４には直流電圧Ｖｉｎが印加され
る。ＭＯＳ−ＦＥＴ１２のドレイン端子はチョークコイ
ル１６の一方の端子及びＮチャンネルのＭＯＳ−ＦＥＴ
１８のドレイン端子が接続されている。ＭＯＳ−ＦＥＴ
１２のゲート端子はチョッパードライブ回路２０が接続
されている。チョッパードライブ回路２０は、ＭＯＳ−
ＦＥＴ１２のゲート端子に制御信号（パルス信号）を出
力する。
されている。図１に示すように、電源装置１０はＰチャ
ンネルのＭＯＳ−ＦＥＴ１２を備えており、ＭＯＳ−Ｆ
ＥＴ１２のソース端子には電源側端子１４が接続されて
いる。電源側端子１４には直流電圧Ｖｉｎが印加され
る。ＭＯＳ−ＦＥＴ１２のドレイン端子はチョークコイ
ル１６の一方の端子及びＮチャンネルのＭＯＳ−ＦＥＴ
１８のドレイン端子が接続されている。ＭＯＳ−ＦＥＴ
１２のゲート端子はチョッパードライブ回路２０が接続
されている。チョッパードライブ回路２０は、ＭＯＳ−
ＦＥＴ１２のゲート端子に制御信号（パルス信号）を出
力する。
【００３１】チョークコイル１６の他方の端子は、コン
デンサ（例えば電解コンデンサ）２２の一方の端子及び
負荷側端子２４に接続されている。コンデンサ２２の他
方の端子はＧＮＤ（接地）端子２６に接続されている。
負荷側端子２４とＧＮＤ端子との間には負荷（例えば抵
抗）３０が接続されている。
デンサ（例えば電解コンデンサ）２２の一方の端子及び
負荷側端子２４に接続されている。コンデンサ２２の他
方の端子はＧＮＤ（接地）端子２６に接続されている。
負荷側端子２４とＧＮＤ端子との間には負荷（例えば抵
抗）３０が接続されている。
【００３２】ＭＯＳ−ＦＥＴ１８のソース端子は検出抵
抗３２の一方の端子及びコンデンサ３４の一方の端子に
接続されている。検出抵抗３２の他方の端子は抵抗３６
の一方の端子及びＧＮＤ端子２６に接続されている。コ
ンデンサ３４の他方の端子及び抵抗３６の他方の端子は
比較器３８の反転入力端子に接続されている。コンデン
サ３４及び抵抗３６は積分回路４０を構成しており、こ
の積分回路４０の出力電圧が基準電圧Ｖｒｅｆとされる
（図７（Ａ）も参照）。比較器３８の非反転入力端子は
コンデンサ２２の他方の端子に接続されている。比較器
３８の非反転入力端子に入力される電圧が検出電圧とな
る。比較器３８の出力端子は、駆動回路４２の入力端子
に接続されている。駆動回路４２の出力端子はＭＯＳ−
ＦＥＴ１８のゲート端子に接続されている。また、ＭＯ
Ｓ−ＦＥＴ１８は、その特性により寄生ダイオード１８
Ａを備えている。
抗３２の一方の端子及びコンデンサ３４の一方の端子に
接続されている。検出抵抗３２の他方の端子は抵抗３６
の一方の端子及びＧＮＤ端子２６に接続されている。コ
ンデンサ３４の他方の端子及び抵抗３６の他方の端子は
比較器３８の反転入力端子に接続されている。コンデン
サ３４及び抵抗３６は積分回路４０を構成しており、こ
の積分回路４０の出力電圧が基準電圧Ｖｒｅｆとされる
（図７（Ａ）も参照）。比較器３８の非反転入力端子は
コンデンサ２２の他方の端子に接続されている。比較器
３８の非反転入力端子に入力される電圧が検出電圧とな
る。比較器３８の出力端子は、駆動回路４２の入力端子
に接続されている。駆動回路４２の出力端子はＭＯＳ−
ＦＥＴ１８のゲート端子に接続されている。また、ＭＯ
Ｓ−ＦＥＴ１８は、その特性により寄生ダイオード１８
Ａを備えている。
【００３３】なお、比較器３８のＧＮＤ端子３９は、検
出抵抗３２の一方の端子に接続されている。従って、反
転入力端子に入力される基準電圧、及び非反転入力端子
に入力される検出電圧は、ＧＮＤ端子３９の電位に対し
てプラス電位で入力される。
出抵抗３２の一方の端子に接続されている。従って、反
転入力端子に入力される基準電圧、及び非反転入力端子
に入力される検出電圧は、ＧＮＤ端子３９の電位に対し
てプラス電位で入力される。
【００３４】次に、第１実施形態の作用を説明する。
【００３５】まず、チョッパドライブ回路２０からの制
御信号によりＭＯＳ−ＦＥＴ１２がオンされると、図示
しない直流電源により供給された電流がチョークコイル
１６を介してコンデンサ２２を充電しながら負荷３０へ
出力される。
御信号によりＭＯＳ−ＦＥＴ１２がオンされると、図示
しない直流電源により供給された電流がチョークコイル
１６を介してコンデンサ２２を充電しながら負荷３０へ
出力される。
【００３６】次に、ＭＯＳ−ＦＥＴ１２がオフされる
と、チョークコイル１６に蓄積されたエネルギーがコン
デンサ２２、負荷３０を経由して検出抵抗３２、ＭＯＳ
−ＦＥＴ１８の寄生ダイオード１８Ａに転流電流として
流れる。
と、チョークコイル１６に蓄積されたエネルギーがコン
デンサ２２、負荷３０を経由して検出抵抗３２、ＭＯＳ
−ＦＥＴ１８の寄生ダイオード１８Ａに転流電流として
流れる。
【００３７】このとき、比較器３８により、非反転入力
端子に入力される検出電圧と反転入力端子に入力される
積分回路４０から出力される基準電圧とが比較される。
そして、検出電圧が基準電圧以上の場合は、比較器３８
は駆動回路４２を介してＭＯＳ−ＦＥＴ１８のゲート端
子にハイレベルを出力する。これによりＭＯＳ−ＦＥＴ
１８がオンし、転流電流はＭＯＳ−ＦＥＴ１８を流れて
負荷３０側へ供給される。
端子に入力される検出電圧と反転入力端子に入力される
積分回路４０から出力される基準電圧とが比較される。
そして、検出電圧が基準電圧以上の場合は、比較器３８
は駆動回路４２を介してＭＯＳ−ＦＥＴ１８のゲート端
子にハイレベルを出力する。これによりＭＯＳ−ＦＥＴ
１８がオンし、転流電流はＭＯＳ−ＦＥＴ１８を流れて
負荷３０側へ供給される。
【００３８】図２には各部の電圧及び電流の波形図が示
されている。図２（Ａ）は比較器３８の反転入力端子に
入力される基準電圧、すなわち積分回路４０の出力電圧
の波形、及び比較器３８の非反転入力端子に入力される
検出電圧の波形が、図２（Ｂ）には比較器３８の出力電
圧が、図２（Ｃ）には寄生ダイオード１８Ａを流れる電
流の波形が、図２（Ｄ）にはＭＯＳ−ＦＥＴ１８を流れ
る電流の波形がそれぞれ示されている。
されている。図２（Ａ）は比較器３８の反転入力端子に
入力される基準電圧、すなわち積分回路４０の出力電圧
の波形、及び比較器３８の非反転入力端子に入力される
検出電圧の波形が、図２（Ｂ）には比較器３８の出力電
圧が、図２（Ｃ）には寄生ダイオード１８Ａを流れる電
流の波形が、図２（Ｄ）にはＭＯＳ−ＦＥＴ１８を流れ
る電流の波形がそれぞれ示されている。
【００３９】前述したように、比較器３８の反転入力端
子に入力される基準電圧は、検出抵抗３２による電圧降
下を積分した電圧となっている。従って、図２（Ａ）に
示すように、検出抵抗３２による電圧降下、言い換えれ
ば検出抵抗３２を流れる転流電流に応じて基準電圧が変
化する。すなわち、転流電流が小さくなるに従って基準
電圧も小さくなり、転流電流が大きくなるに従って基準
電圧も大きくなる。このため、転流電流が流れた場合に
は軽負荷時から重負荷時まで確実にＭＯＳ−ＦＥＴ１８
をオンさせることができ、図８の実線Ａで示すように、
軽負荷時から重負荷時に亘って電力損失を抑えることが
できる。また、転流電流が小さくなるに従って基準電圧
も小さくなり、転流電流が大きくなるに従って基準電圧
も大きくなるので、重負荷時においてＭＯＳ−ＦＥＴ１
２がオンのとき、すなわち転流電流が流れない場合にお
いてサージ電圧が発生した場合でも誤ってＭＯＳ−ＦＥ
Ｔ１８がオンしてしまうのを防ぐことができる。従っ
て、貫通電流が流れるのを防ぐことができるため、電力
損失を抑えることができる。
子に入力される基準電圧は、検出抵抗３２による電圧降
下を積分した電圧となっている。従って、図２（Ａ）に
示すように、検出抵抗３２による電圧降下、言い換えれ
ば検出抵抗３２を流れる転流電流に応じて基準電圧が変
化する。すなわち、転流電流が小さくなるに従って基準
電圧も小さくなり、転流電流が大きくなるに従って基準
電圧も大きくなる。このため、転流電流が流れた場合に
は軽負荷時から重負荷時まで確実にＭＯＳ−ＦＥＴ１８
をオンさせることができ、図８の実線Ａで示すように、
軽負荷時から重負荷時に亘って電力損失を抑えることが
できる。また、転流電流が小さくなるに従って基準電圧
も小さくなり、転流電流が大きくなるに従って基準電圧
も大きくなるので、重負荷時においてＭＯＳ−ＦＥＴ１
２がオンのとき、すなわち転流電流が流れない場合にお
いてサージ電圧が発生した場合でも誤ってＭＯＳ−ＦＥ
Ｔ１８がオンしてしまうのを防ぐことができる。従っ
て、貫通電流が流れるのを防ぐことができるため、電力
損失を抑えることができる。
【００４０】〔第２実施形態〕次に、本発明の第２実施
形態について説明する。第２実施形態では、第１実施形
態において説明した電源装置１０の詳細な回路構成につ
いて説明する。なお、図１に示す電源装置１０と同一部
分については同一符号を付し、その詳細な説明を省略す
る。
形態について説明する。第２実施形態では、第１実施形
態において説明した電源装置１０の詳細な回路構成につ
いて説明する。なお、図１に示す電源装置１０と同一部
分については同一符号を付し、その詳細な説明を省略す
る。
【００４１】図３に示す電源装置１０は、負荷側に出力
される出力電圧Ｖｏｕｔを検出するための検出回路４４
を備えている。検出回路４４で検出された出力電圧は、
チョッパードライブ回路２０の比較演算部４６に出力さ
れる。比較演算部４６では、設定部４８で設定された目
標制御値と検出回路４４で検出された出力電圧とを比較
し、比較結果に応じた制御信号をＭＯＳ−ＦＥＴ１２の
ゲート端子に出力する。すなわち、チョッパードライブ
回路２０は、出力電圧が目標制御値と一致するようにフ
ィードバック制御する。
される出力電圧Ｖｏｕｔを検出するための検出回路４４
を備えている。検出回路４４で検出された出力電圧は、
チョッパードライブ回路２０の比較演算部４６に出力さ
れる。比較演算部４６では、設定部４８で設定された目
標制御値と検出回路４４で検出された出力電圧とを比較
し、比較結果に応じた制御信号をＭＯＳ−ＦＥＴ１２の
ゲート端子に出力する。すなわち、チョッパードライブ
回路２０は、出力電圧が目標制御値と一致するようにフ
ィードバック制御する。
【００４２】また、駆動回路４２は、ＮＰＮのトランジ
スタ５０とＰＮＰのトランジスタ５２とで構成されてい
る。トランジスタ５０のコレクタ端子はチョークコイル
１６の他方の端子に接続されており、エミッタ端子はト
ランジスタ５２のエミッタ端子に接続されている。トラ
ンジスタ５２のコレクタ端子は検出抵抗３２の一方の端
子に接続されている。トランジスタ５０、５２のベース
端子は比較器３８の出力端子が接続されている。このよ
うな駆動回路４２は、比較器３８の出力を増幅してＭＯ
Ｓ−ＦＥＴ１８のゲート端子に出力する。
スタ５０とＰＮＰのトランジスタ５２とで構成されてい
る。トランジスタ５０のコレクタ端子はチョークコイル
１６の他方の端子に接続されており、エミッタ端子はト
ランジスタ５２のエミッタ端子に接続されている。トラ
ンジスタ５２のコレクタ端子は検出抵抗３２の一方の端
子に接続されている。トランジスタ５０、５２のベース
端子は比較器３８の出力端子が接続されている。このよ
うな駆動回路４２は、比較器３８の出力を増幅してＭＯ
Ｓ−ＦＥＴ１８のゲート端子に出力する。
【００４３】このように、ＭＯＳ−ＦＥＴ１８、検出抵
抗３２、比較器３８、積分回路４０、駆動回路４２で同
期整流回路１５を構成しており、同期整流回路１５の入
力端Ａはコンデンサ２２の他端に、出力端Ｂはチョーク
コイル１６の一端にそれぞれ接続されている。
抗３２、比較器３８、積分回路４０、駆動回路４２で同
期整流回路１５を構成しており、同期整流回路１５の入
力端Ａはコンデンサ２２の他端に、出力端Ｂはチョーク
コイル１６の一端にそれぞれ接続されている。
【００４４】次に、第２実施形態の作用を説明する。
【００４５】まず、チョッパドライブ回路２０からの制
御信号によりＭＯＳ−ＦＥＴ１２がオンされるとドレイ
ン電流ＩD1が流れ、チョークコイル１６を介してコンデ
ンサ２２を充電しながら負荷３０へ出力される。
御信号によりＭＯＳ−ＦＥＴ１２がオンされるとドレイ
ン電流ＩD1が流れ、チョークコイル１６を介してコンデ
ンサ２２を充電しながら負荷３０へ出力される。
【００４６】次に、ＭＯＳ−ＦＥＴ１２がオフされる
と、チョークコイル１６に蓄積されたエネルギーがコン
デンサ２２、負荷３０を経由して検出抵抗３２を転流電
流ＩSとして流れる。
と、チョークコイル１６に蓄積されたエネルギーがコン
デンサ２２、負荷３０を経由して検出抵抗３２を転流電
流ＩSとして流れる。
【００４７】このとき、検出電圧と、検出抵抗３２の抵
抗値と転流電流との積による電圧降下を積分回路４０に
より積分した基準電圧とが比較器３８により比較され
る。そして、検出電圧が基準電圧以上の場合は、比較器
３８は駆動回路４２にハイレベルを出力する。駆動回路
４２は、比較器３８からの出力を増幅してＭＯＳ−ＦＥ
Ｔ１８のゲート端子に出力する。これによりＭＯＳ−Ｆ
ＥＴ１８がオンし、転流電流ＩSはＭＯＳ−ＦＥＴ１
８、及び寄生ダイオード１８Ａを流れて（図中ＩD、及
びＩd）負荷３０側へ供給される。
抗値と転流電流との積による電圧降下を積分回路４０に
より積分した基準電圧とが比較器３８により比較され
る。そして、検出電圧が基準電圧以上の場合は、比較器
３８は駆動回路４２にハイレベルを出力する。駆動回路
４２は、比較器３８からの出力を増幅してＭＯＳ−ＦＥ
Ｔ１８のゲート端子に出力する。これによりＭＯＳ−Ｆ
ＥＴ１８がオンし、転流電流ＩSはＭＯＳ−ＦＥＴ１
８、及び寄生ダイオード１８Ａを流れて（図中ＩD、及
びＩd）負荷３０側へ供給される。
【００４８】ここで、ＭＯＳ−ＦＥＴ１８に生じるオン
損失Ｐoffは下記（２）式の如く計算できる。
損失Ｐoffは下記（２）式の如く計算できる。
【００４９】Ｐoff＝Ｒon×（ＩD）2 ・・・（２） 但し、ＩD＝｛（Ｔoff／３Ｔ）・（Ｉa 2＋Ｉa×Ｉb＋Ｉ
b 2）｝1/2、ＲonはＭＯＳ−ＦＥＴ１８のオン抵抗、Ｔ
はＭＯＳ−ＦＥＴ１８のオンオフ周期、ＴoffはＴ時間
のうちＭＯＳ−ＦＥＴ１８がオンしている時間、Ｉa、
Ｉbは図４に示す転流時の電流。
b 2）｝1/2、ＲonはＭＯＳ−ＦＥＴ１８のオン抵抗、Ｔ
はＭＯＳ−ＦＥＴ１８のオンオフ周期、ＴoffはＴ時間
のうちＭＯＳ−ＦＥＴ１８がオンしている時間、Ｉa、
Ｉbは図４に示す転流時の電流。
【００５０】そして、ＭＯＳ−ＦＥＴ１８を駆動するた
めには以下の（３）式を満たすことが必要となる。
めには以下の（３）式を満たすことが必要となる。
【００５１】Ｒ×ＩS＞Ｖｒｅｆ ・・・（３） 但し、Ｒは検出抵抗３２の抵抗値。
【００５２】図４には各部の電圧及び電流の波形図が示
されている。図４（Ａ）は比較器３８の反転入力端子に
入力される基準電圧Ｖｒｅｆ、すなわち積分回路４０の
出力電圧の波形、及び比較器３８の非反転入力端子に入
力される検出電圧Ｖｏｎの波形が、図４（Ｂ）には比較
器３８の出力電圧が、図４（Ｃ）には寄生ダイオード１
８Ａを流れる電流の波形が、図４（Ｄ）にはＭＯＳ−Ｆ
ＥＴ１８を流れる電流の波形が、図４（Ｅ）には転流電
流ＩS（＝ＩD＋Ｉd）の波形がそれぞれ示されている。
されている。図４（Ａ）は比較器３８の反転入力端子に
入力される基準電圧Ｖｒｅｆ、すなわち積分回路４０の
出力電圧の波形、及び比較器３８の非反転入力端子に入
力される検出電圧Ｖｏｎの波形が、図４（Ｂ）には比較
器３８の出力電圧が、図４（Ｃ）には寄生ダイオード１
８Ａを流れる電流の波形が、図４（Ｄ）にはＭＯＳ−Ｆ
ＥＴ１８を流れる電流の波形が、図４（Ｅ）には転流電
流ＩS（＝ＩD＋Ｉd）の波形がそれぞれ示されている。
【００５３】前述したように、比較器３８の反転入力端
子に入力される基準電圧は、検出抵抗３２による電圧降
下を積分した電圧となっている。従って、図４（Ａ）に
示すように、検出抵抗３２による電圧降下、言い換えれ
ば検出抵抗３２を流れる転流電流に応じて基準電圧が変
化する。すなわち、転流電流が小さくなるに従って基準
電圧も小さくなり、転流電流が大きくなるに従って基準
電圧も大きくなる。このため、転流電流が流れた場合に
は軽負荷時から重負荷時まで確実にＭＯＳ−ＦＥＴ１８
をオンさせることができ、図８の実線Ａで示すように、
軽負荷時から重負荷時に亘って電力損失を抑えることが
できる。また、転流電流が小さくなるに従って基準電圧
も小さくなり、転流電流が大きくなるに従って基準電圧
も大きくなるので、ＭＯＳ−ＦＥＴ１２がオンのとき、
すなわち転流電流が流れない場合においてサージ電圧が
発生した場合でも誤ってＭＯＳ−ＦＥＴ１８がオンして
しまうのを防ぐことができる。従って、貫通電流が流れ
るのを防ぐことができるため、電力損失を抑えることが
できる。
子に入力される基準電圧は、検出抵抗３２による電圧降
下を積分した電圧となっている。従って、図４（Ａ）に
示すように、検出抵抗３２による電圧降下、言い換えれ
ば検出抵抗３２を流れる転流電流に応じて基準電圧が変
化する。すなわち、転流電流が小さくなるに従って基準
電圧も小さくなり、転流電流が大きくなるに従って基準
電圧も大きくなる。このため、転流電流が流れた場合に
は軽負荷時から重負荷時まで確実にＭＯＳ−ＦＥＴ１８
をオンさせることができ、図８の実線Ａで示すように、
軽負荷時から重負荷時に亘って電力損失を抑えることが
できる。また、転流電流が小さくなるに従って基準電圧
も小さくなり、転流電流が大きくなるに従って基準電圧
も大きくなるので、ＭＯＳ−ＦＥＴ１２がオンのとき、
すなわち転流電流が流れない場合においてサージ電圧が
発生した場合でも誤ってＭＯＳ−ＦＥＴ１８がオンして
しまうのを防ぐことができる。従って、貫通電流が流れ
るのを防ぐことができるため、電力損失を抑えることが
できる。
【００５４】〔第３実施形態〕次に、本発明の第３実施
形態について説明する。第３実施形態では、第２実施形
態において説明した電源装置１０の変形例について説明
する。なお、図３に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
形態について説明する。第３実施形態では、第２実施形
態において説明した電源装置１０の変形例について説明
する。なお、図３に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
【００５５】図５に示す電源装置１０が図３に示す電源
装置１０と異なる点は、図３に示す電源装置１０では比
較器３８のＧＮＤ端子３９が検出抵抗３２の一方の端子
に接続されているのに対し、図５に示す電源装置１０で
は接地されている点、図３に示す電源装置１０では、抵
抗３６の一方の端子が接地され、コンデンサ３４の一方
の端子が検出抵抗３２の一方の端子に接続されているの
に対し、図５に示す電源装置１０では、抵抗３６の一方
の端子が検出抵抗３２の一方の端子に接続され、コンデ
ンサ３４の一方の端子が接地されている点（図７も参
照）である。これにより、検出電圧及び基準電圧は、図
６（Ａ）に示すようにＧＮＤ端子３９の電位に対してマ
イナス電位で入力される。この点以外は第２実施形態と
同様なので説明を省略する。
装置１０と異なる点は、図３に示す電源装置１０では比
較器３８のＧＮＤ端子３９が検出抵抗３２の一方の端子
に接続されているのに対し、図５に示す電源装置１０で
は接地されている点、図３に示す電源装置１０では、抵
抗３６の一方の端子が接地され、コンデンサ３４の一方
の端子が検出抵抗３２の一方の端子に接続されているの
に対し、図５に示す電源装置１０では、抵抗３６の一方
の端子が検出抵抗３２の一方の端子に接続され、コンデ
ンサ３４の一方の端子が接地されている点（図７も参
照）である。これにより、検出電圧及び基準電圧は、図
６（Ａ）に示すようにＧＮＤ端子３９の電位に対してマ
イナス電位で入力される。この点以外は第２実施形態と
同様なので説明を省略する。
【００５６】〔第４実施形態〕次に、本発明の第４実施
形態について説明する。第４実施形態では、トランスの
１次側のスイッチング素子がオンのときにチョークコイ
ルにエネルギーを蓄えながら出力し、スイッチング素子
がオフのときにチョークコイルに蓄えられたエネルギー
を放出する所謂フォワード型の電源装置に本発明を適用
した場合について説明する。なお、図３に示す電源装置
１０と同一部分については同一符号を付し、その詳細な
説明を省略する。
形態について説明する。第４実施形態では、トランスの
１次側のスイッチング素子がオンのときにチョークコイ
ルにエネルギーを蓄えながら出力し、スイッチング素子
がオフのときにチョークコイルに蓄えられたエネルギー
を放出する所謂フォワード型の電源装置に本発明を適用
した場合について説明する。なお、図３に示す電源装置
１０と同一部分については同一符号を付し、その詳細な
説明を省略する。
【００５７】図９に示す電源装置１０は、トランス１１
を備えている。トランス１１の１次巻線１１Ａの一端
は、例えば交流電圧を全波整流した後図示しない平滑コ
ンデンサにより平滑された直流電圧が供給される電源端
１３Ａが接続され、他端はＭＯＳ−ＦＥＴ１７のドレイ
ン端子が接続されている。ＭＯＳ−ＦＥＴ１７のゲート
端子は制御回路１９が接続されており、ソース端子は電
源端（接地端）１３Ｂに接続されている。ＭＯＳ−ＦＥ
Ｔ１７のゲート端子に制御回路１９により制御信号が入
力されることによりトランス１１の１次巻線１１Ａに印
加される直流電圧がスイッチングされる。これにより、
トランス１１の２次巻線１１Ｂ側には、交流電圧が誘起
される。
を備えている。トランス１１の１次巻線１１Ａの一端
は、例えば交流電圧を全波整流した後図示しない平滑コ
ンデンサにより平滑された直流電圧が供給される電源端
１３Ａが接続され、他端はＭＯＳ−ＦＥＴ１７のドレイ
ン端子が接続されている。ＭＯＳ−ＦＥＴ１７のゲート
端子は制御回路１９が接続されており、ソース端子は電
源端（接地端）１３Ｂに接続されている。ＭＯＳ−ＦＥ
Ｔ１７のゲート端子に制御回路１９により制御信号が入
力されることによりトランス１１の１次巻線１１Ａに印
加される直流電圧がスイッチングされる。これにより、
トランス１１の２次巻線１１Ｂ側には、交流電圧が誘起
される。
【００５８】２次巻線１１Ｂの一端は、転流電流を同期
整流する同期整流回路１５Ｂの出力端Ｂ及びチョークコ
イル１６の一端に接続されており、同期整流回路１５Ｂ
の入力端Ａは、同期整流回路１５Ａの入力端Ａと共にコ
ンデンサ２２の他端及びＧＮＤ端子２６に接続されてい
る。一方、２次巻線１１Ｂの他端は、整流電流を同期整
流する同期整流回路１５Ａの出力端Ｂに接続されてい
る。
整流する同期整流回路１５Ｂの出力端Ｂ及びチョークコ
イル１６の一端に接続されており、同期整流回路１５Ｂ
の入力端Ａは、同期整流回路１５Ａの入力端Ａと共にコ
ンデンサ２２の他端及びＧＮＤ端子２６に接続されてい
る。一方、２次巻線１１Ｂの他端は、整流電流を同期整
流する同期整流回路１５Ａの出力端Ｂに接続されてい
る。
【００５９】なお、同期整流回路１５Ａ，１５Ｂは、駆
動回路４２が抵抗４３を介してＭＯＳ−ＦＥＴ１８のゲ
ート端子と接続されている点で図３に示した同期整流回
路１５と異なっているが、実質的に図３に示した同期整
流回路と同一のため、同期整流回路１５Ａ，１５Ｂにつ
いての詳細な説明は省略する。
動回路４２が抵抗４３を介してＭＯＳ−ＦＥＴ１８のゲ
ート端子と接続されている点で図３に示した同期整流回
路１５と異なっているが、実質的に図３に示した同期整
流回路と同一のため、同期整流回路１５Ａ，１５Ｂにつ
いての詳細な説明は省略する。
【００６０】また、検出回路４４で検出された出力電圧
は、トランス１１の１次側の信号とと２次側の信号とを
絶縁するフォトカプラ２１を介して制御回路１９へフィ
ードバックされる。制御回路１９では、検出した出力電
圧が目標電圧となるようにＭＯＳ−ＦＥＴ１７へ供給す
る制御信号のデューティを制御する。
は、トランス１１の１次側の信号とと２次側の信号とを
絶縁するフォトカプラ２１を介して制御回路１９へフィ
ードバックされる。制御回路１９では、検出した出力電
圧が目標電圧となるようにＭＯＳ−ＦＥＴ１７へ供給す
る制御信号のデューティを制御する。
【００６１】次に、第４実施形態の作用について説明す
る。
る。
【００６２】制御回路１９に内蔵された図示しない発振
器によりＭＯＳ−ＦＥＴ１７のゲート端子に所定周期で
オンオフを繰り返す制御信号が出力され、ＭＯＳ−ＦＥ
Ｔ１７がオンするとドレイン電流ＩDSがトランス１１の
１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起さ
れる。この誘起された電圧による電流がチョークコイル
１６に蓄積されながらコンデンサ２２により平滑されて
負荷側へ出力される。また、負荷側から整流電流Ｉ
1（＝ＩD1＋Ｉd1）が同期整流回路１５Ａを流れる。
器によりＭＯＳ−ＦＥＴ１７のゲート端子に所定周期で
オンオフを繰り返す制御信号が出力され、ＭＯＳ−ＦＥ
Ｔ１７がオンするとドレイン電流ＩDSがトランス１１の
１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起さ
れる。この誘起された電圧による電流がチョークコイル
１６に蓄積されながらコンデンサ２２により平滑されて
負荷側へ出力される。また、負荷側から整流電流Ｉ
1（＝ＩD1＋Ｉd1）が同期整流回路１５Ａを流れる。
【００６３】次に、ＭＯＳ−ＦＥＴ１７がオフされる
と、チョークコイル１６に蓄積されたエネルギーがコン
デンサ２２、負荷を経由して転流電流Ｉ2（＝ＩD2＋Ｉ
d2）として同期整流回路１５Ｂを流れる。
と、チョークコイル１６に蓄積されたエネルギーがコン
デンサ２２、負荷を経由して転流電流Ｉ2（＝ＩD2＋Ｉ
d2）として同期整流回路１５Ｂを流れる。
【００６４】整流時には、同期整流回路１５Ａの検出抵
抗３２の抵抗値Ｒ1と整流電流Ｉ1との積による電圧降
下、すなわち検出電圧Ｖ1（＝Ｒ1×Ｉ1）と、この検出
電圧Ｖ1を積分回路４０により積分した基準電圧Ｖrefと
が比較器３８により比較される。そして、検出電圧Ｖ1
が基準電圧Ｖref以上の場合は、比較器３８は駆動回路
４２にハイレベルを出力する。駆動回路４２は、比較器
３８からの出力を増幅してＭＯＳ−ＦＥＴ１８のゲート
端子に出力する。これによりＭＯＳ−ＦＥＴ１８がオン
し、整流電流Ｉ1はＭＯＳ−ＦＥＴ１８及び寄生ダイオ
ード１８Ａを流れる（図９において示すＩD1及びＩd1、
図１０も参照）。
抗３２の抵抗値Ｒ1と整流電流Ｉ1との積による電圧降
下、すなわち検出電圧Ｖ1（＝Ｒ1×Ｉ1）と、この検出
電圧Ｖ1を積分回路４０により積分した基準電圧Ｖrefと
が比較器３８により比較される。そして、検出電圧Ｖ1
が基準電圧Ｖref以上の場合は、比較器３８は駆動回路
４２にハイレベルを出力する。駆動回路４２は、比較器
３８からの出力を増幅してＭＯＳ−ＦＥＴ１８のゲート
端子に出力する。これによりＭＯＳ−ＦＥＴ１８がオン
し、整流電流Ｉ1はＭＯＳ−ＦＥＴ１８及び寄生ダイオ
ード１８Ａを流れる（図９において示すＩD1及びＩd1、
図１０も参照）。
【００６５】このように、基準電圧Ｖrefは検出電圧Ｖ1
を積分した電圧のため、図１０に示すように、整流電流
Ｉ1が小さくなるに従って基準電圧Ｖrefも小さくなり、
整流電流Ｉ1が大きくなるに従って基準電圧Ｖrefも大き
くなる。このため、図１０に示すように、整流電流Ｉ1
が流れた場合には軽負荷時から重負荷時まで確実にＭＯ
Ｓ−ＦＥＴ１８をオンさせることができ、図８の実線Ａ
で示すように、軽負荷時から重負荷時に亘って電力損失
を抑えることができる。なお、転流時についての動作は
整流時と同様であるので説明を省略する。
を積分した電圧のため、図１０に示すように、整流電流
Ｉ1が小さくなるに従って基準電圧Ｖrefも小さくなり、
整流電流Ｉ1が大きくなるに従って基準電圧Ｖrefも大き
くなる。このため、図１０に示すように、整流電流Ｉ1
が流れた場合には軽負荷時から重負荷時まで確実にＭＯ
Ｓ−ＦＥＴ１８をオンさせることができ、図８の実線Ａ
で示すように、軽負荷時から重負荷時に亘って電力損失
を抑えることができる。なお、転流時についての動作は
整流時と同様であるので説明を省略する。
【００６６】〔第５実施形態〕次に、本発明の第５実施
形態について説明する。第５実施形態では、第４実施形
態において説明した電源装置１０の変形例について説明
する。なお、図９に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
形態について説明する。第５実施形態では、第４実施形
態において説明した電源装置１０の変形例について説明
する。なお、図９に示す電源装置１０と同一部分につい
ては同一符号を付し、その詳細な説明を省略する。
【００６７】図１１に示す電源装置１０が図９に示す電
源装置１０と異なる点は、図９に示す電源装置１０では
比較器３８のＧＮＤ端子３９が検出抵抗３２の一方の端
子に接続されているのに対し、図１１に示す電源装置１
０では接地されている点、図９に示す電源装置１０で
は、抵抗３６の一方の端子が接地され、コンデンサ３４
の一方の端子が検出抵抗３２の一方の端子に接続されて
いるのに対し、図１１に示す電源装置１０では、抵抗３
６の一方の端子が検出抵抗３２の一方の端子に接続さ
れ、コンデンサ３４の一方の端子が接地されている点で
ある。これにより、検出電圧Ｖ1、Ｖ2及び基準電圧Ｖ
refは、図１２に示すようにＧＮＤ端子３９の電位に対
してマイナス電位で入力される。なお、動作については
第４実施形態と同様なので説明を省略する。
源装置１０と異なる点は、図９に示す電源装置１０では
比較器３８のＧＮＤ端子３９が検出抵抗３２の一方の端
子に接続されているのに対し、図１１に示す電源装置１
０では接地されている点、図９に示す電源装置１０で
は、抵抗３６の一方の端子が接地され、コンデンサ３４
の一方の端子が検出抵抗３２の一方の端子に接続されて
いるのに対し、図１１に示す電源装置１０では、抵抗３
６の一方の端子が検出抵抗３２の一方の端子に接続さ
れ、コンデンサ３４の一方の端子が接地されている点で
ある。これにより、検出電圧Ｖ1、Ｖ2及び基準電圧Ｖ
refは、図１２に示すようにＧＮＤ端子３９の電位に対
してマイナス電位で入力される。なお、動作については
第４実施形態と同様なので説明を省略する。
【００６８】〔第６実施形態〕次に、本発明の第６実施
形態について説明する。第６実施形態では、トランスの
１次側のスイッチング素子がオンのときにトランスにエ
ネルギーを蓄え、スイッチング素子がオフのときに出力
側へ電力を送る所謂フライバック型の電源装置に本発明
を適用した場合について説明する。なお、図９に示す電
源装置１０と同一部分については同一符号を付し、その
詳細な説明を省略する。
形態について説明する。第６実施形態では、トランスの
１次側のスイッチング素子がオンのときにトランスにエ
ネルギーを蓄え、スイッチング素子がオフのときに出力
側へ電力を送る所謂フライバック型の電源装置に本発明
を適用した場合について説明する。なお、図９に示す電
源装置１０と同一部分については同一符号を付し、その
詳細な説明を省略する。
【００６９】図１３に示す電源装置１０が図９に示す電
源装置１０と異なる点は、トランス１１の１次巻線１１
Ａと２次巻線１１Ｂとの極性が異なる点、チョークコイ
ル１６及び転流用の同期整流回路１５Ｂが無い点であ
る。すなわち、図１３に示す電源装置１０は、ＭＯＳ−
ＦＥＴ１７がオンのときにトランス１１にエネルギーを
蓄え、ＭＯＳ−ＦＥＴ１７がオフのときに出力側へ電力
を送るフライバック型の電源装置である。
源装置１０と異なる点は、トランス１１の１次巻線１１
Ａと２次巻線１１Ｂとの極性が異なる点、チョークコイ
ル１６及び転流用の同期整流回路１５Ｂが無い点であ
る。すなわち、図１３に示す電源装置１０は、ＭＯＳ−
ＦＥＴ１７がオンのときにトランス１１にエネルギーを
蓄え、ＭＯＳ−ＦＥＴ１７がオフのときに出力側へ電力
を送るフライバック型の電源装置である。
【００７０】次に、第６実施形態の作用について説明す
る。
る。
【００７１】制御回路１９に内蔵された図示しない発振
器によりＭＯＳ−ＦＥＴ１７のゲート端子に所定周期で
オンオフを繰り返す制御信号が出力され、ＭＯＳ−ＦＥ
Ｔ１７がオンするとドレイン電流ＩDSがトランス１１の
１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起さ
れる。そして、ＭＯＳ−ＦＥＴ１７がオフすると、２次
巻線１１Ｂに蓄積されたエネルギーがコンデンサ２２に
より平滑されて負荷側へ出力される。また、負荷側から
整流電流Ｉ1（＝ＩD1＋Ｉd1）が同期整流回路１５Ａを
流れる。
器によりＭＯＳ−ＦＥＴ１７のゲート端子に所定周期で
オンオフを繰り返す制御信号が出力され、ＭＯＳ−ＦＥ
Ｔ１７がオンするとドレイン電流ＩDSがトランス１１の
１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起さ
れる。そして、ＭＯＳ−ＦＥＴ１７がオフすると、２次
巻線１１Ｂに蓄積されたエネルギーがコンデンサ２２に
より平滑されて負荷側へ出力される。また、負荷側から
整流電流Ｉ1（＝ＩD1＋Ｉd1）が同期整流回路１５Ａを
流れる。
【００７２】整流時には、同期整流回路１５Ａの検出抵
抗３２の抵抗値Ｒ1と整流電流Ｉ1との積による電圧降
下、すなわち検出電圧Ｖ1（＝Ｒ1×Ｉ1）と、この検出
電圧Ｖ1を積分回路４０により積分した基準電圧Ｖrefと
が比較器３８により比較される。そして、図１４に示す
ように、検出電圧Ｖ1が基準電圧Ｖref以上の場合は、比
較器３８は駆動回路４２にハイレベルを出力する。駆動
回路４２は、比較器３８からの出力を増幅してＭＯＳ−
ＦＥＴ１８のゲート端子に出力する。これによりＭＯＳ
−ＦＥＴ１８がオンし、整流電流Ｉ1はＭＯＳ−ＦＥＴ
１８及び寄生ダイオード１８Ａを流れる（図１３におい
て示すＩD1及びＩd1、図１４も参照）。
抗３２の抵抗値Ｒ1と整流電流Ｉ1との積による電圧降
下、すなわち検出電圧Ｖ1（＝Ｒ1×Ｉ1）と、この検出
電圧Ｖ1を積分回路４０により積分した基準電圧Ｖrefと
が比較器３８により比較される。そして、図１４に示す
ように、検出電圧Ｖ1が基準電圧Ｖref以上の場合は、比
較器３８は駆動回路４２にハイレベルを出力する。駆動
回路４２は、比較器３８からの出力を増幅してＭＯＳ−
ＦＥＴ１８のゲート端子に出力する。これによりＭＯＳ
−ＦＥＴ１８がオンし、整流電流Ｉ1はＭＯＳ−ＦＥＴ
１８及び寄生ダイオード１８Ａを流れる（図１３におい
て示すＩD1及びＩd1、図１４も参照）。
【００７３】このように、基準電圧Ｖrefは検出電圧Ｖ1
を積分した電圧のため、図１４に示すように、整流電流
Ｉ1が小さくなるに従って基準電圧Ｖrefも小さくなり、
整流電流Ｉ1が大きくなるに従って基準電圧Ｖrefも大き
くなる。このため、図１４に示すように、整流電流Ｉ1
が流れた場合には軽負荷時から重負荷時まで確実にＭＯ
Ｓ−ＦＥＴ１８をオンさせることができ、図８の実線Ａ
で示すように、軽負荷時から重負荷時に亘って電力損失
を抑えることができる。
を積分した電圧のため、図１４に示すように、整流電流
Ｉ1が小さくなるに従って基準電圧Ｖrefも小さくなり、
整流電流Ｉ1が大きくなるに従って基準電圧Ｖrefも大き
くなる。このため、図１４に示すように、整流電流Ｉ1
が流れた場合には軽負荷時から重負荷時まで確実にＭＯ
Ｓ−ＦＥＴ１８をオンさせることができ、図８の実線Ａ
で示すように、軽負荷時から重負荷時に亘って電力損失
を抑えることができる。
【００７４】〔第７実施形態〕次に、本発明の第７実施
形態について説明する。第７実施形態では、第６実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１３に示す電源装置１０と同一部分につ
いては同一符号を付し、その詳細な説明を省略する。
形態について説明する。第７実施形態では、第６実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１３に示す電源装置１０と同一部分につ
いては同一符号を付し、その詳細な説明を省略する。
【００７５】図１５に示す電源装置１０が図１３に示す
電源装置１０と異なる点は、図１３に示す電源装置１０
では比較器３８のＧＮＤ端子３９が検出抵抗３２の一方
の端子に接続されているのに対し、図１５に示す電源装
置１０では接地されている点、図１３に示す電源装置１
０では、抵抗３６の一方の端子が接地され、コンデンサ
３４の一方の端子が検出抵抗３２の一方の端子に接続さ
れているのに対し、図１５に示す電源装置１０では、抵
抗３６の一方の端子が検出抵抗３２の一方の端子に接続
され、コンデンサ３４の一方の端子が接地されている点
である。これにより、検出電圧Ｖ1及び基準電圧Ｖ
refは、図１６に示すようにＧＮＤ端子３９の電位に対
してマイナス電位で入力される。なお、動作については
第６実施形態と同様なので説明を省略する。
電源装置１０と異なる点は、図１３に示す電源装置１０
では比較器３８のＧＮＤ端子３９が検出抵抗３２の一方
の端子に接続されているのに対し、図１５に示す電源装
置１０では接地されている点、図１３に示す電源装置１
０では、抵抗３６の一方の端子が接地され、コンデンサ
３４の一方の端子が検出抵抗３２の一方の端子に接続さ
れているのに対し、図１５に示す電源装置１０では、抵
抗３６の一方の端子が検出抵抗３２の一方の端子に接続
され、コンデンサ３４の一方の端子が接地されている点
である。これにより、検出電圧Ｖ1及び基準電圧Ｖ
refは、図１６に示すようにＧＮＤ端子３９の電位に対
してマイナス電位で入力される。なお、動作については
第６実施形態と同様なので説明を省略する。
【００７６】〔第８実施形態〕次に、本発明の第８実施
形態について説明する。第８実施形態では、トランスの
１次側に複数のスイッチング素子を備え、これらのスイ
ッチング素子を所定のタイミングで交互にオンオフさせ
ることによりトランスの使用効率を高めることができる
所謂多石方式（ハーフブリッジ方式）の電源装置に本発
明を適用した場合について説明する。なお、図９に示す
電源装置１０と同一部分については同一符号を付す。
形態について説明する。第８実施形態では、トランスの
１次側に複数のスイッチング素子を備え、これらのスイ
ッチング素子を所定のタイミングで交互にオンオフさせ
ることによりトランスの使用効率を高めることができる
所謂多石方式（ハーフブリッジ方式）の電源装置に本発
明を適用した場合について説明する。なお、図９に示す
電源装置１０と同一部分については同一符号を付す。
【００７７】図１７に示すように、電源装置１０は、１
次巻線１１Ａ及び中点が設けられた２次巻線１１Ｂを備
えたトランス１１を備えている。トランス１１の１次巻
線１１Ａの一端は、ＭＯＳ−ＦＥＴ１７Ａのソース端子
及びＭＯＳ−ＦＥＴ１７Ｂのドレイン端子が接続されて
いる。ＭＯＳ−ＦＥＴ１７Ａのドレイン端子は、例えば
交流電圧を全波整流した後図示しない平滑コンデンサに
より平滑された直流電圧が供給される電源端１３Ａ及び
コンデンサ２３Ａの一端に接続されている。コンデンサ
２３Ａの他端は１次巻線１１Ａの他端及びコンデンサ２
３Ｂの一端に接続されている。コンデンサ２３Ｂの他端
はＭＯＳ−ＦＥＴ１７Ｂのソース端子に接続されると共
に電源端１３Ｂ（接地端）に接続されている。ＭＯＳ−
ＦＥＴ１７Ａ，１７Ｂのゲート端子は制御回路１９が接
続されている。
次巻線１１Ａ及び中点が設けられた２次巻線１１Ｂを備
えたトランス１１を備えている。トランス１１の１次巻
線１１Ａの一端は、ＭＯＳ−ＦＥＴ１７Ａのソース端子
及びＭＯＳ−ＦＥＴ１７Ｂのドレイン端子が接続されて
いる。ＭＯＳ−ＦＥＴ１７Ａのドレイン端子は、例えば
交流電圧を全波整流した後図示しない平滑コンデンサに
より平滑された直流電圧が供給される電源端１３Ａ及び
コンデンサ２３Ａの一端に接続されている。コンデンサ
２３Ａの他端は１次巻線１１Ａの他端及びコンデンサ２
３Ｂの一端に接続されている。コンデンサ２３Ｂの他端
はＭＯＳ−ＦＥＴ１７Ｂのソース端子に接続されると共
に電源端１３Ｂ（接地端）に接続されている。ＭＯＳ−
ＦＥＴ１７Ａ，１７Ｂのゲート端子は制御回路１９が接
続されている。
【００７８】制御回路１９は、出力電圧を検出する検出
回路（図示省略）からフォトカプラ（図示省略）を介し
て入力される検出電圧が目標電圧と一致するようにＭＯ
Ｓ−ＦＥＴ１７Ａ，１７Ｂを所定のタイミングで交互に
オンオフさせる制御信号をＭＯＳ−ＦＥＴ１７Ａ、１７
Ｂのゲート端子に出力する。これにより、トランス１１
の１次巻線１１Ａに極性が異なる電圧が交互に印加され
る。すなわち、１次巻線１１Ａ側の回路は、所謂ハーフ
ブリッジ型のインバータ回路となっている。
回路（図示省略）からフォトカプラ（図示省略）を介し
て入力される検出電圧が目標電圧と一致するようにＭＯ
Ｓ−ＦＥＴ１７Ａ，１７Ｂを所定のタイミングで交互に
オンオフさせる制御信号をＭＯＳ−ＦＥＴ１７Ａ、１７
Ｂのゲート端子に出力する。これにより、トランス１１
の１次巻線１１Ａに極性が異なる電圧が交互に印加され
る。すなわち、１次巻線１１Ａ側の回路は、所謂ハーフ
ブリッジ型のインバータ回路となっている。
【００７９】トランス１１の２次巻線１１Ｂの一端は、
同期整流回路１５Ａの出力端Ｂが接続されており、２次
巻線１１Ｂの他端は、同期整流回路１５Ｂの出力端Ｂが
接続されている。なお、同期整流回路１５Ａ，１５Ｂ
は、図９に示した同期整流回路１５と同一構成であるた
め、その説明を省略する。
同期整流回路１５Ａの出力端Ｂが接続されており、２次
巻線１１Ｂの他端は、同期整流回路１５Ｂの出力端Ｂが
接続されている。なお、同期整流回路１５Ａ，１５Ｂ
は、図９に示した同期整流回路１５と同一構成であるた
め、その説明を省略する。
【００８０】また、２次巻線１１Ｂの中点は、チョーク
コイル１６の一端に接続されており、チョークコイル１
６の他端は負荷側端子２４及びコンデンサ２２の一端に
接続されている。コンデンサ２２の他端は、ＧＮＤ端子
２６及び同期整流回路１５Ａ，１５Ｂの入力端Ａに接続
されている。
コイル１６の一端に接続されており、チョークコイル１
６の他端は負荷側端子２４及びコンデンサ２２の一端に
接続されている。コンデンサ２２の他端は、ＧＮＤ端子
２６及び同期整流回路１５Ａ，１５Ｂの入力端Ａに接続
されている。
【００８１】次に、第８実施形態の作用を説明する。
【００８２】まず、制御回路１９からＭＯＳ−ＦＥＴ１
７Ａ，１７Ｂのゲート端子に所定の制御信号、すなわち
ＭＯＳ−ＦＥＴ１７Ａ，１７Ｂを所定周期で交互にオン
オフさせる制御信号が出力される。
７Ａ，１７Ｂのゲート端子に所定の制御信号、すなわち
ＭＯＳ−ＦＥＴ１７Ａ，１７Ｂを所定周期で交互にオン
オフさせる制御信号が出力される。
【００８３】そして、ＭＯＳ−ＦＥＴ１７Ａがオンする
と、電源端１３Ａ→ＭＯＳ−ＦＥＴ１７Ａ→トランス１
１の１次巻線１１Ａ→コンデンサ２３Ｂの経路で電流が
流れ、ＭＯＳ−ＦＥＴ１７Ｂがオンしているときには、
電源端１３Ａ→コンデンサ２３Ａ→トランス１１の１次
巻線１１Ａ→ＭＯＳ−ＦＥＴ１７Ｂの経路で電流が流れ
る。
と、電源端１３Ａ→ＭＯＳ−ＦＥＴ１７Ａ→トランス１
１の１次巻線１１Ａ→コンデンサ２３Ｂの経路で電流が
流れ、ＭＯＳ−ＦＥＴ１７Ｂがオンしているときには、
電源端１３Ａ→コンデンサ２３Ａ→トランス１１の１次
巻線１１Ａ→ＭＯＳ−ＦＥＴ１７Ｂの経路で電流が流れ
る。
【００８４】従って、１次巻線１１Ａに流れる電流の向
き（１次巻線１１Ａに印加される電圧の向き）は、ＭＯ
Ｓ−ＦＥＴ１７ＡがオンしているときとＭＯＳ−ＦＥＴ
１７Ｂがオンしているときとで逆向きとなる。
き（１次巻線１１Ａに印加される電圧の向き）は、ＭＯ
Ｓ−ＦＥＴ１７ＡがオンしているときとＭＯＳ−ＦＥＴ
１７Ｂがオンしているときとで逆向きとなる。
【００８５】これにより、トランス１１の１次巻線１１
Ａには、図１８に示すように一定のオフ期間Ｔｏｆｆを
挟んで、極性の異なる電圧（一次側電圧Ｖｐ）が交互に
印加されて互いに逆向きの電流（一次側電流Ｉｐ）が交
互に流れる。トランス１１の１次巻線１１Ａに上記のよ
うに電圧が印加されると、２次巻線１１Ｂに２次側巻線
電圧が発生する。
Ａには、図１８に示すように一定のオフ期間Ｔｏｆｆを
挟んで、極性の異なる電圧（一次側電圧Ｖｐ）が交互に
印加されて互いに逆向きの電流（一次側電流Ｉｐ）が交
互に流れる。トランス１１の１次巻線１１Ａに上記のよ
うに電圧が印加されると、２次巻線１１Ｂに２次側巻線
電圧が発生する。
【００８６】ＭＯＳ−ＦＥＴ１７Ａがオンのとき（図１
８におけるＴ１期間）には、図１７に示すようにトラン
ス１１の２次巻線１１Ｂの中点→チョークコイル１６→
コンデンサ２２及び図示しない負荷→同期整流回路１５
Ａの経路で図１８に示すような二次側電流Ｉ1（＝ＩD1
＋Ｉd1）が流れる。
８におけるＴ１期間）には、図１７に示すようにトラン
ス１１の２次巻線１１Ｂの中点→チョークコイル１６→
コンデンサ２２及び図示しない負荷→同期整流回路１５
Ａの経路で図１８に示すような二次側電流Ｉ1（＝ＩD1
＋Ｉd1）が流れる。
【００８７】一方、ＭＯＳ−ＦＥＴ１７Ｂがオンのとき
（図１８におけるＴ２期間）には、図１７に示すように
トランス１１の２次巻線１１Ｂの中点→チョークコイル
１６→コンデンサ２２及び図示しない負荷→同期整流回
路１５Ｂの経路で図１８に示すような二次側電流Ｉ
2（＝ＩD2＋Ｉd2）が流れる。
（図１８におけるＴ２期間）には、図１７に示すように
トランス１１の２次巻線１１Ｂの中点→チョークコイル
１６→コンデンサ２２及び図示しない負荷→同期整流回
路１５Ｂの経路で図１８に示すような二次側電流Ｉ
2（＝ＩD2＋Ｉd2）が流れる。
【００８８】なお、ＭＯＳ−ＦＥＴ１７Ａ、１７Ｂが共
にオフの時（図１８におけるＴｏｆｆの期間）には、ト
ランス１１の２次巻線１１Ｂに電圧が誘起されないた
め、チョークコイル１６に蓄えられたエネルギーによ
り、チョークコイル１６→コンデンサ２２及び負荷→同
期整流回路１５Ａ、１５Ｂ→２次巻線１１Ｂの中点の経
路で二次側電流Ｉ1、Ｉ2が同時に各々流れる。
にオフの時（図１８におけるＴｏｆｆの期間）には、ト
ランス１１の２次巻線１１Ｂに電圧が誘起されないた
め、チョークコイル１６に蓄えられたエネルギーによ
り、チョークコイル１６→コンデンサ２２及び負荷→同
期整流回路１５Ａ、１５Ｂ→２次巻線１１Ｂの中点の経
路で二次側電流Ｉ1、Ｉ2が同時に各々流れる。
【００８９】また、ＭＯＳ−ＦＥＴ１７Ａがオンのとき
（図１８におけるＴ１期間）には、同期整流回路１５Ａ
の検出抵抗３２の抵抗値Ｒ1と二次側電流Ｉ1との積によ
る電圧降下、すなわち検出電圧Ｖ1（＝Ｒ1×Ｉ1）と、
この検出電圧Ｖ1を積分回路４０により積分した基準電
圧Ｖrefとが比較器３８により比較される。そして、検
出電圧Ｖ1が基準電圧Ｖref以上の場合は、図１８に示す
ように比較器３８は駆動回路４２にハイレベルを出力す
る。駆動回路４２は、比較器３８からの出力を増幅して
ＭＯＳ−ＦＥＴ１８のゲート端子に出力する。これによ
りＭＯＳ−ＦＥＴ１８がオンし、二次側電流Ｉ1はＭＯ
Ｓ−ＦＥＴ１８及び寄生ダイオード１８Ａを流れる。
（図１８におけるＴ１期間）には、同期整流回路１５Ａ
の検出抵抗３２の抵抗値Ｒ1と二次側電流Ｉ1との積によ
る電圧降下、すなわち検出電圧Ｖ1（＝Ｒ1×Ｉ1）と、
この検出電圧Ｖ1を積分回路４０により積分した基準電
圧Ｖrefとが比較器３８により比較される。そして、検
出電圧Ｖ1が基準電圧Ｖref以上の場合は、図１８に示す
ように比較器３８は駆動回路４２にハイレベルを出力す
る。駆動回路４２は、比較器３８からの出力を増幅して
ＭＯＳ−ＦＥＴ１８のゲート端子に出力する。これによ
りＭＯＳ−ＦＥＴ１８がオンし、二次側電流Ｉ1はＭＯ
Ｓ−ＦＥＴ１８及び寄生ダイオード１８Ａを流れる。
【００９０】このように、基準電圧Ｖrefは検出電圧Ｖ1
を積分した電圧のため、図１８に示すように、二次側電
流Ｉ1が小さくなるに従って基準電圧Ｖrefも小さくな
り、二次側電流Ｉ1が大きくなるに従って基準電圧Ｖref
も大きくなる。このため、図１８に示すように、ＭＯＳ
−ＦＥＴ１７Ａがオンのとき、すなわち図１８における
Ｔ１期間には軽負荷時から重負荷時まで確実にＭＯＳ−
ＦＥＴ１８をオンさせることができ、図８の実線Ａで示
すように、軽負荷時から重負荷時に亘って電力損失を抑
えることができる。なお、ＭＯＳ−ＦＥＴ１７Ｂがオン
のとき（図１８におけるＴ２期間）の動作は上記と同様
であるので説明を省略する。
を積分した電圧のため、図１８に示すように、二次側電
流Ｉ1が小さくなるに従って基準電圧Ｖrefも小さくな
り、二次側電流Ｉ1が大きくなるに従って基準電圧Ｖref
も大きくなる。このため、図１８に示すように、ＭＯＳ
−ＦＥＴ１７Ａがオンのとき、すなわち図１８における
Ｔ１期間には軽負荷時から重負荷時まで確実にＭＯＳ−
ＦＥＴ１８をオンさせることができ、図８の実線Ａで示
すように、軽負荷時から重負荷時に亘って電力損失を抑
えることができる。なお、ＭＯＳ−ＦＥＴ１７Ｂがオン
のとき（図１８におけるＴ２期間）の動作は上記と同様
であるので説明を省略する。
【００９１】なお、上記では、１次側の回路をハーフブ
リッジ方式の回路として説明したが、これに限らず、フ
ルブリッジ方式やプッシュプル方式の回路でも本発明を
適用できる。
リッジ方式の回路として説明したが、これに限らず、フ
ルブリッジ方式やプッシュプル方式の回路でも本発明を
適用できる。
【００９２】〔第９実施形態〕次に、本発明の第９実施
形態について説明する。第９実施形態では、第８実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１７に示す電源装置１０と同一部分につ
いては同一符号を付し、その詳細な説明を省略する。
形態について説明する。第９実施形態では、第８実施形
態において説明した電源装置１０の変形例について説明
する。なお、図１７に示す電源装置１０と同一部分につ
いては同一符号を付し、その詳細な説明を省略する。
【００９３】図１９に示す電源装置１０が図１７に示す
電源装置１０と異なる点は、図１７に示す電源装置１０
では比較器３８のＧＮＤ端子３９が検出抵抗３２の一方
の端子に接続されているのに対し、図１９に示す電源装
置１０では接地されている点、図１７に示す電源装置１
０では、抵抗３６の一方の端子が接地され、コンデンサ
３４の一方の端子が検出抵抗３２の一方の端子に接続さ
れているのに対し、図１９に示す電源装置１０では、抵
抗３６の一方の端子が検出抵抗３２の一方の端子に接続
され、コンデンサ３４の一方の端子が接地されている点
である。これにより、検出電圧Ｖ1（又は検出電圧Ｖ2）
及び基準電圧Ｖrefは、図２０に示すようにＧＮＤ端子
３９の電位に対してマイナス電位で入力される。なお、
動作については第８実施形態と同様なので説明を省略す
る。
電源装置１０と異なる点は、図１７に示す電源装置１０
では比較器３８のＧＮＤ端子３９が検出抵抗３２の一方
の端子に接続されているのに対し、図１９に示す電源装
置１０では接地されている点、図１７に示す電源装置１
０では、抵抗３６の一方の端子が接地され、コンデンサ
３４の一方の端子が検出抵抗３２の一方の端子に接続さ
れているのに対し、図１９に示す電源装置１０では、抵
抗３６の一方の端子が検出抵抗３２の一方の端子に接続
され、コンデンサ３４の一方の端子が接地されている点
である。これにより、検出電圧Ｖ1（又は検出電圧Ｖ2）
及び基準電圧Ｖrefは、図２０に示すようにＧＮＤ端子
３９の電位に対してマイナス電位で入力される。なお、
動作については第８実施形態と同様なので説明を省略す
る。
【００９４】〔第１０実施形態〕次に、本発明の第１０
実施形態について説明する。第１０実施形態では、第８
実施形態において説明した電源装置１０の変形例につい
て説明する。なお、図１７に示す電源装置１０と同一部
分については同一符号を付し、その詳細な説明を省略す
る。
実施形態について説明する。第１０実施形態では、第８
実施形態において説明した電源装置１０の変形例につい
て説明する。なお、図１７に示す電源装置１０と同一部
分については同一符号を付し、その詳細な説明を省略す
る。
【００９５】第８実施形態において説明した図１７に示
す電源装置１０では、図１８に示すＴｏｆｆ期間は、前
述したようにチョークコイル１６に蓄えられたエネルギ
ーにより、二次側電流Ｉ1、Ｉ2が同時に各々流れる。こ
のときの二次側電流Ｉ1、Ｉ2は、図１８に示すように、
Ｔ１又はＴ２期間に流れる二次側電流Ｉ1、Ｉ2と比べて
小さくなる（例えば約１／２）。このため、検出電圧Ｖ
1（＝Ｒ1×Ｉ1）、検出電圧Ｖ2（＝Ｒ1×Ｉ2）も小さく
なるため、Ｔｏｆｆ期間において比較器３８がオンにな
らない場合があり、同期整流がなされない場合がある。
す電源装置１０では、図１８に示すＴｏｆｆ期間は、前
述したようにチョークコイル１６に蓄えられたエネルギ
ーにより、二次側電流Ｉ1、Ｉ2が同時に各々流れる。こ
のときの二次側電流Ｉ1、Ｉ2は、図１８に示すように、
Ｔ１又はＴ２期間に流れる二次側電流Ｉ1、Ｉ2と比べて
小さくなる（例えば約１／２）。このため、検出電圧Ｖ
1（＝Ｒ1×Ｉ1）、検出電圧Ｖ2（＝Ｒ1×Ｉ2）も小さく
なるため、Ｔｏｆｆ期間において比較器３８がオンにな
らない場合があり、同期整流がなされない場合がある。
【００９６】そこで、第１０実施形態では、Ｔｏｆｆ期
間でも確実に比較器３８をオンさせ、同期整流すること
ができる電源装置について図２１を参照して説明する。
間でも確実に比較器３８をオンさせ、同期整流すること
ができる電源装置について図２１を参照して説明する。
【００９７】図２１に示す電源装置１０が図１７に示す
電源装置１０とが異なる点は、検出抵抗３２（抵抗値Ｒ
1）が抵抗３２Ａ，３２Ｂに分割されており、積分回路
４０の抵抗３６の一方の端子が抵抗３２Ａと抵抗３２Ｂ
との間に接続されている点である。ここで、抵抗３２
Ａ、３２Ｂの抵抗値ＲA，ＲBは、例えば共にＲ1／２で
ある。すなわち、基準電圧Ｖｒｅｆは、検出電圧Ｖ
A（＝ＲA×Ｉ1）を積分した電圧となるため、図１７に
示した電源装置１０の基準電圧Ｖｒｅｆの１／２の電圧
となる。また、検出電圧Ｖ1は、（ＲA＋ＲB）×Ｉ1（＝
Ｒ1×Ｉ1）となる。従って、Ｔｏｆｆ期間においても基
準電圧Ｖｒｅｆが検出電圧Ｖ1（又はＶ2）を超えること
がなくなる。
電源装置１０とが異なる点は、検出抵抗３２（抵抗値Ｒ
1）が抵抗３２Ａ，３２Ｂに分割されており、積分回路
４０の抵抗３６の一方の端子が抵抗３２Ａと抵抗３２Ｂ
との間に接続されている点である。ここで、抵抗３２
Ａ、３２Ｂの抵抗値ＲA，ＲBは、例えば共にＲ1／２で
ある。すなわち、基準電圧Ｖｒｅｆは、検出電圧Ｖ
A（＝ＲA×Ｉ1）を積分した電圧となるため、図１７に
示した電源装置１０の基準電圧Ｖｒｅｆの１／２の電圧
となる。また、検出電圧Ｖ1は、（ＲA＋ＲB）×Ｉ1（＝
Ｒ1×Ｉ1）となる。従って、Ｔｏｆｆ期間においても基
準電圧Ｖｒｅｆが検出電圧Ｖ1（又はＶ2）を超えること
がなくなる。
【００９８】すなわち、同期整流回路１５Ａでは、検出
抵抗３２Ａ，３２Ｂの合計の抵抗値（ＲA＋ＲB）と二次
側電流Ｉ1との積による電圧降下、すなわち検出電圧Ｖ1
（＝（ＲA＋ＲB）×Ｉ1）と、検出抵抗３２Ａの抵抗値
ＲAと二次側電流Ｉ1との積による電圧降下、すなわち検
出電圧ＶA（＝ＲA×Ｉ1）を積分回路４０により積分し
た基準電圧Ｖrefとが比較器３８により比較される。そ
して、検出電圧Ｖ1が基準電圧Ｖref以上の場合は、図２
２に示すように比較器３８（比較器Ａ）は駆動回路４２
にハイレベルを出力する。駆動回路４２は、比較器３８
からの出力を増幅してＭＯＳ−ＦＥＴ１８のゲート端子
に出力する。これによりＭＯＳ−ＦＥＴ１８がオンし、
二次側電流Ｉ1はＭＯＳ−ＦＥＴ１８及び寄生ダイオー
ド１８Ａを流れる。
抵抗３２Ａ，３２Ｂの合計の抵抗値（ＲA＋ＲB）と二次
側電流Ｉ1との積による電圧降下、すなわち検出電圧Ｖ1
（＝（ＲA＋ＲB）×Ｉ1）と、検出抵抗３２Ａの抵抗値
ＲAと二次側電流Ｉ1との積による電圧降下、すなわち検
出電圧ＶA（＝ＲA×Ｉ1）を積分回路４０により積分し
た基準電圧Ｖrefとが比較器３８により比較される。そ
して、検出電圧Ｖ1が基準電圧Ｖref以上の場合は、図２
２に示すように比較器３８（比較器Ａ）は駆動回路４２
にハイレベルを出力する。駆動回路４２は、比較器３８
からの出力を増幅してＭＯＳ−ＦＥＴ１８のゲート端子
に出力する。これによりＭＯＳ−ＦＥＴ１８がオンし、
二次側電流Ｉ1はＭＯＳ−ＦＥＴ１８及び寄生ダイオー
ド１８Ａを流れる。
【００９９】このように、基準電圧Ｖrefは検出電圧ＶA
（＝Ｖ1／２）を積分した電圧のため、図２２に示すよ
うに、二次側電流Ｉ1が小さくなるに従って基準電圧Ｖ
refも小さくなり、二次側電流Ｉ1が大きくなるに従って
基準電圧Ｖrefも大きくなると共に、検出電圧Ｖ1以上に
なることがない。なお、同期整流回路１５Ｂにおいても
同様である。このため、図２２に示すように、Ｔｏｆｆ
期間においても確実にＭＯＳ−ＦＥＴ１８をオンさせる
ことができ、さらに電力損失を抑えることができる。
（＝Ｖ1／２）を積分した電圧のため、図２２に示すよ
うに、二次側電流Ｉ1が小さくなるに従って基準電圧Ｖ
refも小さくなり、二次側電流Ｉ1が大きくなるに従って
基準電圧Ｖrefも大きくなると共に、検出電圧Ｖ1以上に
なることがない。なお、同期整流回路１５Ｂにおいても
同様である。このため、図２２に示すように、Ｔｏｆｆ
期間においても確実にＭＯＳ−ＦＥＴ１８をオンさせる
ことができ、さらに電力損失を抑えることができる。
【０１００】なお、検出抵抗３２Ａ，３２Ｂの抵抗値Ｒ
A、ＲBは、上記ではＲ1の１／２として説明したが、検
出電圧ＶAを積分した電圧である基準電圧Ｖrefが検出電
圧Ｖ 1を超えない程度で自由に設定することができる。
A、ＲBは、上記ではＲ1の１／２として説明したが、検
出電圧ＶAを積分した電圧である基準電圧Ｖrefが検出電
圧Ｖ 1を超えない程度で自由に設定することができる。
【０１０１】〔第１１実施形態〕 次に、本発明の第１１実施形態について説明する。第１
１実施形態では、第１０実施形態において説明した電源
装置１０の変形例について説明する。なお、図２１に示
す電源装置１０と同一部分については同一符号を付し、
その詳細な説明を省略する。
１実施形態では、第１０実施形態において説明した電源
装置１０の変形例について説明する。なお、図２１に示
す電源装置１０と同一部分については同一符号を付し、
その詳細な説明を省略する。
【０１０２】図２３に示す電源装置１０が図２１に示す
電源装置１０と異なる点は、図２１に示す電源装置１０
では比較器３８のＧＮＤ端子３９が検出抵抗３２Ｂの一
方の端子に接続されているのに対し、図２３に示す電源
装置１０では接地されている点、図２１に示す電源装置
１０では、コンデンサ３４の一方の端子が検出抵抗３２
Ｂの一方の端子に接続されているのに対し、図２３に示
す電源装置１０では、コンデンサ３４の一方の端子が接
地されている点である。これにより、検出電圧Ｖ1（又
は検出電圧Ｖ2）及び基準電圧Ｖrefは、図２４に示すよ
うにＧＮＤ端子３９の電位に対してマイナス電位で入力
される。なお、動作については第１０実施形態と同様な
ので説明を省略する。
電源装置１０と異なる点は、図２１に示す電源装置１０
では比較器３８のＧＮＤ端子３９が検出抵抗３２Ｂの一
方の端子に接続されているのに対し、図２３に示す電源
装置１０では接地されている点、図２１に示す電源装置
１０では、コンデンサ３４の一方の端子が検出抵抗３２
Ｂの一方の端子に接続されているのに対し、図２３に示
す電源装置１０では、コンデンサ３４の一方の端子が接
地されている点である。これにより、検出電圧Ｖ1（又
は検出電圧Ｖ2）及び基準電圧Ｖrefは、図２４に示すよ
うにＧＮＤ端子３９の電位に対してマイナス電位で入力
される。なお、動作については第１０実施形態と同様な
ので説明を省略する。
【０１０３】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、基準電圧を検出電圧に応じて変更する変更
手段を備えたので、検出素子を流れる電流が小さい場合
でも確実にスイッチ素子をオンさせることができ、電源
効率を向上させることができる、という効果を有する。
明によれば、基準電圧を検出電圧に応じて変更する変更
手段を備えたので、検出素子を流れる電流が小さい場合
でも確実にスイッチ素子をオンさせることができ、電源
効率を向上させることができる、という効果を有する。
【０１０４】請求項２記載の発明によれば、変更手段に
検出電圧を積分する積分手段としたので、検出電圧に応
じて基準電圧を切り換える必要がなく、基準電圧用の電
源が不要になる、という効果を有する。
検出電圧を積分する積分手段としたので、検出電圧に応
じて基準電圧を切り換える必要がなく、基準電圧用の電
源が不要になる、という効果を有する。
【０１０５】請求項３記載の発明によれば、積分手段
は、検出電圧の一部を積分することにより基準電圧を生
成するので、基準電圧が検出電圧を超えることがなく確
実にスイッチ素子をオンさせることができ、多石方式の
電源装置においても電源効率を向上させることができ
る、という効果を有する。
は、検出電圧の一部を積分することにより基準電圧を生
成するので、基準電圧が検出電圧を超えることがなく確
実にスイッチ素子をオンさせることができ、多石方式の
電源装置においても電源効率を向上させることができ
る、という効果を有する。
【図１】 第１実施形態における電源装置の概略構成図
である。
である。
【図２】 第１実施形態における電源装置の各部の電流
及び電圧の波形を示す波形図である。
及び電圧の波形を示す波形図である。
【図３】 第２実施形態における電源装置の概略構成図
である。
である。
【図４】 第２実施形態における電源装置の各部の電流
及び電圧の波形を示す波形図である。
及び電圧の波形を示す波形図である。
【図５】 第３実施形態における電源装置の概略構成図
である。
である。
【図６】 第３実施形態における電源装置の各部の電流
及び電圧の波形を示す波形図である。
及び電圧の波形を示す波形図である。
【図７】 積分回路の回路構成を示す回路図である。
【図８】 負荷電流と電源効率との関係を示す線図であ
る。
る。
【図９】 第４実施形態における電源装置の概略構成図
である。
である。
【図１０】 第４実施形態における電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図１１】 第５実施形態における電源装置の概略構成
図である。
図である。
【図１２】 第５実施形態における電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図１３】 第６実施形態における電源装置の概略構成
図である。
図である。
【図１４】 第６実施形態における電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図１５】 第７実施形態における電源装置の概略構成
図である。
図である。
【図１６】 第７実施形態における電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図１７】 第８実施形態における電源装置の概略構成
図である。
図である。
【図１８】 第８実施形態における電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図１９】 第９実施形態における電源装置の概略構成
図である。
図である。
【図２０】 第９実施形態における電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図２１】 第１０実施形態における電源装置の概略構
成図である。
成図である。
【図２２】 第１０実施形態における電源装置の各部の
電流及び電圧の波形を示す波形図である。
電流及び電圧の波形を示す波形図である。
【図２３】 第１１実施形態における電源装置の概略構
成図である。
成図である。
【図２４】 第１１実施形態における電源装置の各部の
電流及び電圧の波形を示す波形図である。
電流及び電圧の波形を示す波形図である。
【図２５】 従来における電源装置の概略構成図であ
る。
る。
【図２６】 従来における電源装置の概略構成図であ
る。
る。
【図２７】 ダイオードの電圧降下と電流との関係を示
す線図である。
す線図である。
【図２８】 ダイオード及びＭＯＳ−ＦＥＴの電圧降下
と電流との関係を示す線図である。
と電流との関係を示す線図である。
【図２９】 従来における電源装置の概略構成図であ
る。
る。
【図３０】 従来における電源装置の各部の電流及び電
圧の波形を示す波形図である。
圧の波形を示す波形図である。
【図３１】 従来における基準電圧電源の回路構成の一
例を示す回路図である。
例を示す回路図である。
【図３２】 従来における絶縁型の電源装置の概略構成
図である。
図である。
【図３３】 従来における絶縁型の電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
【図３４】 従来における絶縁型の電源装置の概略構成
図である。
図である。
【図３５】 従来における絶縁型の電源装置の各部の電
流及び電圧の波形を示す波形図である。
流及び電圧の波形を示す波形図である。
１０ 電源装置 １２、１８ ＭＯＳ−ＦＥＴ １２Ａ、１８Ａ 寄生ダイオード １６ チョークコイル ２０ チョッパードライブ回路 ２２ コンデンサ ３０ 負荷 ３２ 検出抵抗 ３８ 比較器 ４０ 積分回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−336282（ＪＰ，Ａ) 特開 平９−84337（ＪＰ，Ａ) 特開 平10−146051（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/21 H02M 3/155
Claims (5)
- 【請求項１】 電源装置に適用される同期整流回路であ
り、前記電源装置の出力側から戻る戻り電流を検出する
検出素子と、前記検出素子により検出された戻り電流に
応じた検出電圧と基準電圧とを入力して比較し、比較結
果に応じた制御信号を出力する比較手段と、前記戻り電
流を流すための素子であり、かつ前記検出素子と直列に
接続されると共に前記制御信号に基づいて前記検出電圧
が前記基準電圧よりも高い場合にオンし、低い場合にオ
フするように制御されるスイッチ素子と、を備えた同期
整流回路において、 前記検出電圧が小さくなるに従って小さくなるように、
かつ前記検出電圧が大きくなるに従って大きくなるよう
に前記基準電圧を変更する変更手段を備えたことを特徴
とする同期整流回路。 - 【請求項２】 前記変更手段は、前記検出電圧を積分す
る積分手段であることを特徴とする請求項１記載の同期
整流回路。 - 【請求項３】 １次巻線と、中点が設けられた２次巻線
とを備えたトランスと、 前記トランスの１次巻線に一方向の電圧を印加した後に
前記電圧の印加を所定時間停止し、前記１次巻線に他方
向の電圧を印加した後に電圧の印加を所定時間停止する
ことを繰り返す電圧印加手段と、 前記トランスの２次巻線の両端とこの両端を互いに接続
する接続点との間に個々に挿入され、かつ制御信号によ
り制御されると共に出力側から戻る戻り電流を流すため
の一対のスイッチ素子と、 前記２次巻線の中点と前記接続点との間に設けられ両点
間の電力を平滑して出力する平滑手段と、 前記一対のスイッチ素子と各々直列に接続されると共に
前記戻り電流を検出する一対の検出素子と、 前記一対の検出素子により各々検出された戻り電流に応
じた検出電圧の一部を各々積分することにより基準電圧
を生成する一対の積分手段と、 前記検出電圧と前記基準電圧とを入力して比較し、比較
結果に応じた制御信号を前記一対のスイッチ素子に各々
出力する一対の比較手段と、 を備えた電源装置。 - 【請求項４】 前記変更手段は、負荷の大きさに応じた
前記検出素子を流れる電流が大きくなるに従って前記基
準電圧を大きくすると共に、前記検出素子を流れる電流
が小さくなるに従って前記基準電圧を小さくすることを
特徴とする請求項１又は請求項２記載の同期整流回路。 - 【請求項５】 前記戻り電流は、負荷の大きさに応じた
整流電流又は転流電流であることを特徴とする請求項３
記載の電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-229752 | 1999-08-16 | ||
| JP22975299 | 1999-08-16 | ||
| JP37161399A JP3262112B2 (ja) | 1999-08-16 | 1999-12-27 | 同期整流回路及び電源装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001128456A JP2001128456A (ja) | 2001-05-11 |
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|---|---|---|---|
| JP37161399A Expired - Fee Related JP3262112B2 (ja) | 1999-08-16 | 1999-12-27 | 同期整流回路及び電源装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3262112B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017067116A1 (zh) * | 2015-10-21 | 2017-04-27 | 无锡市芯茂微电子有限公司 | 一种隔离型同步整流控制电路及其装置与控制方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102195492B (zh) * | 2011-05-24 | 2014-04-16 | 成都芯源***有限公司 | 同步整流开关电源及其控制电路和控制方法 |
| CN104956576B (zh) * | 2013-02-08 | 2017-10-20 | 株式会社村田制作所 | Dc‑dc转换器 |
-
1999
- 1999-12-27 JP JP37161399A patent/JP3262112B2/ja not_active Expired - Fee Related
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| US9853563B2 (en) | 2015-10-21 | 2017-12-26 | Shenzhen Chip Hope Micro-Electronics Ltd. | Isolated synchronous rectification control circuit, control device, and control method |
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