JPH06208968A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】素子の集積化が進んでも、コンタクト部に起因
する信頼性の低下や製品歩留まりの低下を防止し得る半
導体装置の製造方法を提供すること。 【構成】シリコン基板３１１に形成された不純物拡散層
３１２上に層間絶縁膜３１３を形成する工程と、不純物
拡散層３１２上の層間絶縁膜３１３に開口部を形成する
工程と、この開口部の不純物拡散層３１２の表面の自然
酸化膜を除去して、不純物拡散層３１２にコンタクトす
る不純物拡散層３１２と同導電型の不純物を含むポリシ
リコン膜３１５を形成する工程と、ポリシリコン膜３１
５とのコンタクト面積が、不純物拡散層３１２とポリシ
リコン膜３１５とのコンタクト面積より大きい、配線層
３１６を形成する工程とを有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンタクトホールを有
する半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。

【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できるため、ゲ
ート配線等の配線のパターニングがリソグラフィ技術の
解像限界付近で行なわれている。

【０００４】このため、コンタクトホールのパターニン
グに際して、配線のパターン同じデザインルールで行な
うのが困難となってきている。特に、トランジスタとキ
ャパシタとからなるＤＲＡＭのメモリセル領域のよう
に、集積度が進んでいる領域では、配線とのコンタクト
余裕が非常に小さいものとなっている。

【０００５】そこで、配線にコンタクトホールがかかる
ように自己整合的にパターニングがなされるようになっ
た。このようなコンタクトはＳＡＣ（Self Alien Conta
ct）と呼ばれている。ＳＡＣは素子占有面積の微細化に
は有効であるが、ゲート配線等の配線とコンタクトとの
ショートが発生しやすいという問題がある。この問題を
解決するために、ストッパーポリ（Stopper Poli: SP）
方式と称される方法が提案された。

【０００６】この方法を図５を用いて説明する。図５
は、ＳＰ法をＤＲＡＭの製造に適用した場合の工程断面
図で、図中、左側がメモリセル領域、右側が周辺回路領
域を示している。

【０００７】まず、図５（ａ）に示すように、フィール
ド絶縁膜１３１で区分された半導体基板１３０の素子形
成領域にゲート絶縁膜１３２を形成する。次いでこのゲ
ート絶縁膜１３２上にゲート配線（ゲート電極）となる
ポリシリコン膜１３３を堆積した後、他の配線層との絶
縁耐圧を向上するために、ポリシリコン膜１３３の表面
を酸化して酸化膜１３４を形成し、続いて、この酸化膜
１３４上にシリコン窒化膜１３５を形成する。

【０００８】次に図５（ｂ）に示すように、ポリシリコ
ン膜１３３をゲート配線状を加工した後、イオン注入に
よって、不純物拡散層１５１を形成する。次いでゲート
絶縁膜１３２の信頼性を向上するために、ゲート配線１
３３の側面および半導体基板１３０の表面を酸化して酸
化膜１３６を形成する。

【０００９】次に図５（ｃ）に示すように、全面にシリ
コン窒化膜１３７を堆積した後、エッチングによりゲー
ト配線部の側壁のみにシリコン窒化膜１３７を残置す
る。次いで周辺回路領域にＬＤＤ構造を形成するため
に、浅い不純物拡散層１５１内に深い不純物拡散層１５
２を形成する。

【００１０】次に図６（ａ）に示すように、後工程での
半導体基板１０３の酸化を防止するために、全面に窒化
シリコン膜１３８を堆積した後、この窒化シリコン膜１
３８上に多結晶シリコン膜１３９を堆積する。次に図６
（ｂ）に示すように、全面に層間絶縁膜１４０としてＢ
ＰＳＧ等の溶融性の絶縁膜を堆積する。

【００１１】次に多結晶シリコン膜１３９と層間絶縁膜
１４０とのエッチング選択比が高いことを利用し、図６
（ｃ）に示すように、多結晶シリコン膜１３９が露出す
るまで層間絶縁膜１４０を選択的にエッチングした後、
例えば、ケミカルドライエッチングを用いて、露出した
多結晶シリコン膜１３９を除去する。次いで酸化雰囲気
中で半導体基板１３９を加熱することにより、層間絶縁
膜１４０を平坦化するとともに、残った多結晶シリコン
膜１３９を酸化して絶縁膜１４１を形成する。次いでメ
モリセル領域の露出したシリコン窒化膜１３８を選択的
に除去し、浅い不純物拡散層１５１の表面を露出させ、
コンタクトホールを形成する。

【００１２】次に図７（ａ）に示すように、レジストパ
ターンを形成して、絶縁膜１４０，１３８を選択的に除
去して、深い不純物拡散層１５２の表面を露出させ、コ
ンタクトホールを形成する。最後に、図７（ｂ）に示す
ように、不純物拡散層１５１，１５２にコンタクトする
配線４２を形成する。しかしながら、ＳＰ法は従来の非
ＳＡＣの場合に比べて、工程数が多く、製品の歩留まり
が低下するという問題があった。

【００１３】更に、コンタクト余裕がある周辺回路領域
では、ＳＰ法を用いる必要がないので、図６（ｂ）の工
程段階でストッパ膜としての多結晶シリコン１３９を除
去する必要がある。これはストッパ膜（多結晶シリコン
１３９）が加熱されても、絶縁膜１４１には完全にはで
きず、多結晶シリコン残りのために発生するコンタクト
の導通不良を防止するためである。また、ＳＰ法を用い
るメモリセル領域と、ＳＰ法を用いない周辺回路領域と
では、膜構造が異なっているため、エッチング条件も異
なる。このため、図６（ｃ），図７（ａ）の工程のよう
に、メモリセル領域と周辺回路領域のエッチングを別工
程で行なう必要がある。このように、ＳＰ法自身の工程
数が多いという他に、ＤＲＡＭに適用したことによる工
程数の増加もある。

【００１４】更にまた、従来のＳＰ法によれば、図５
（ａ）の工程で形成されたシリコン窒化膜１３５は、図
５（ｂ）の工程で酸化膜１３６を形成する際に、酸化さ
れるため、図５（ｃ）の工程でゲート電極部の側壁に形
成されるシリコン窒化膜１３７との密着性が低くなる。
このような密着性の劣化は、絶縁耐圧の低下を招くた
め、コンタクトホール内の配線層１４２とゲート配線１
５３とがショートし、製造歩留まりが低下する原因とな
る。図１５は、従来の他のコンタクトホールの形成方法
を示す図である。

【００１５】図１５（ａ）は、半導体基板２２１の表面
に不純物拡散層等の被コンタクト層２２２が形成され、
この上には層間絶縁膜２２４により被コンタクト層２２
２と電気的に分離された配線層２２３が設けられている
部分の素子断面図である。被コンタクト層２２２とコン
タクトする配線層を形成するには、まず、図１５（ｂ）
に示すように、フォトレジストパターン２２５を形成す
る。

【００１６】次に図１５（ｃ）に示すように、フォトレ
ジストパターン２２５をマスクとして、層間絶縁膜２２
４をエッチングして，コンタクトホール２２６を開口す
る。最後に、図１５（ｄ）に示すように、被コンタクト
層２２２とコンタクトする配線層２２７を形成する。し
かしながら、この種のコンタクトホールの形成方法には
次のような問題があった。

【００１７】すなわち、高密度・高集積化が進んだ半導
体装置においては、コンタクトホールが微細化されてい
るため、配線層２２３とコンタクトホール２２６との合
わせマージンが小さくなり、図１５（ｃ）に示すよう
に、コンタクトホールの開口の際の層間絶縁膜２２４の
エッチングによって配線層２２３が露出してしまう。こ
のため、図１５（ｄ）に示すように、配線層２２３は、
配線層２２７を介して被コンタクト層２２２とコンタク
トしてしまう。すなわち、コンタクト部でショートが発
生する。

【００１８】このような問題を防止するために、リソグ
ラフィー装置の合せ精度の向上が試みられている。しか
し、合せ精度はリソグラフィー装置の機械的精度に大き
く依存するために、合せ精度の向上は非常に困難であっ
た。

【００１９】なお、コンタクトホールと配線層との間の
距離を大きくすれば、十分な合わせマージンが確保でき
るが、この場合、チップが大きくなり、製品歩留りが低
下するという問題がある。

【００２０】更に、ショート等の問題を招くこと無く、
微細なコンタクトホールを形成できたとしても、コンタ
クト面積が小さくなるため、コンタクト抵抗が増加し、
半導体チップの能力が低下するという新たな問題が発生
する。図１６は、従来法により得られたコンタクトホー
ル部の素子断面図である。これを製造工程に従い説明す
ると、まず、表面に拡散層３５２が選択的に形成された
半導体基板３５１上に層間絶縁膜３５３を形成する。次
に拡散層３５２の領域上の層間絶縁膜３５３にコンタク
トホールを開口した後、このコンタクトホール内に第１
の導体層３５５を選択的に形成する。次に全面に第２の
導体層３５６を堆積した後、この第２の導体層３５６を
配線形状に加工する。

【００２１】このような方法の場合、コンタクトホール
の微細化によるコンタクト抵抗の増加を防止するため
に、第１の導電膜３５５，第２の導電膜３５６の導電材
料としてコンタクト抵抗が小さくなる新材料を用いる必
要がある。

【００２２】しかしながら、このような新材料は従来法
とのマッチングが悪く、しかも、新材料を用いるには、
従来の工程に新たな工程を追加する必要があった。この
ため、工程数の増加によって、製品歩留まりが低下する
という問題があった。また、新材料の開発や、新たな工
程に必要な技術開発によって、開発費が増加するという
問題があった。

【００２３】

【発明が解決しようとする課題】上述の如く、従来のＳ
Ｐ法は複雑で工程数が多く、しかも、ゲート配線部（ゲ
ート電極部）の上部のシリコン窒化膜と側壁部のそれと
の密着性が悪くなるため、製造歩留まりが低下するとい
う問題があった。

【００２４】また、従来のコンタクトホールの形成方法
にあっては、素子の微細化に伴って合わせマージンが小
さくなるので、コンタクトホールの開口の際に、層間絶
縁膜内の配線層が露出し、コンタクトホール内の配線層
と上記層間絶縁膜中の配線層とがショートするという問
題があった。

【００２５】また、コンタクトホールの微細化によるコ
ンタクト抵抗の増加を新しい導体材料の使用によって回
避する方法にあっては、新材料は従来法とのマッチング
が悪く、しかも、新材料を用いるには新たな工程を追加
する必要があった。このため、工程数が増加し、製品歩
留まりが低下するという問題があった。

【００２６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子の集積化が進んで
も、コンタクト部に起因する信頼性の低下や製品歩留ま
りの低下を防止できる半導体装置の製造方法を提供する
ことにある。

【００２７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法（請求項１）は、
第１の導体層間に被コンタクト層が形成された半導体基
板の全面に、膜厚が均一な第１の層間絶縁膜を堆積する
工程と、この第１の層間絶縁膜上に、前記導体層間の周
辺部の膜厚が前記導体層間の中央部の膜厚より厚い第２
の層間絶縁膜を堆積する工程と、この第２の層間絶縁膜
上に、第３の層間絶縁膜を形成する工程と、この第３の
層間絶縁膜を形成する前に、この第３の層間絶縁膜のエ
ッチングに対して耐性を有するストッパ膜を前記第２の
層間絶縁膜上に形成する工程と、前記第３の層間絶縁膜
をエッチングし、開口幅が前記第１の導体層間の距離よ
り大きい開口部を、前記被コンタクト層上の前記第３の
層間絶縁膜に形成する工程とにより、半導体基板上の第
１の導体層間に形成され、層間絶縁膜によって前記第１
の導体層と電気的に分離された被コンタクト層にコンタ
クトする第２の導体層を形成することを特徴とする。

【００２８】また、本発明の他の半導体装置の製造方法
（請求項２）は、半導体基板に形成され、層間絶縁膜で
覆われた被コンタクト層にコンタクトする導体層を形成
する工程を有する半導体装置の製造方法において、前記
被コンタクト層と前記導体層とを接続するための開口部
を前記層間絶縁膜に形成する工程が、前記層間絶縁膜上
に補助マスク膜を形成する工程と、この補助マスク膜上
に前記開口部用の第１のレジストパターンを形成する工
程と、この第１のレジストパターンをマスクとして前記
補助マスク膜をエッチングするとともに、このエッチン
グで生じる反応生成物を、前記エッチングで形成される
開口部の内壁面に堆積させ、開口面積が前記第１のレジ
ストパターンのそれより小さい第２のレジストパターン
を形成する工程と、この第２のレジストパターンをマス
クとして前記層間絶縁膜をエッチングする工程とからな
ることを特徴とする。

【００２９】また、本発明の他の半導体装置の製造方法
（請求項３）は、半導体基板に形成された第１の導体層
上に層間絶縁膜を形成する工程と、前記第１の導体層上
の前記層間絶縁膜に開口部を形成する工程と、前記開口
部の前記第１の導体層の表面に、界面抵抗増加物質が形
成されない条件で、前記第１の導体層にコンタクトする
第２の導体層を形成する工程と、前記第２の導体層との
コンタクト面積が、前記第１の導体層と前記第２の導体
層とのコンタクト面積より大きい、第３の導体層を形成
する工程とを有することを特徴とする。ここで、界面抵
抗増加物質とは、自然酸化膜等のように、第１の導体層
の表面における界面抵抗を増加する物質をいう。

【００３０】

【作用】本発明の半導体装置の製造方法（請求項１）で
は、全面に膜厚が均一な第１の層間絶縁膜を堆積してい
る。すなわち、第１の導体層は、被覆性が良く、切れ目
が無い、第１の層間絶縁膜で被覆されることになる。し
たがって、第１の導体層の絶縁耐圧が改善される。

【００３１】また、本発明では、第１の層間絶縁膜上に
前記導体層間の周辺部の膜厚が前記導体層間の中央部の
膜厚より厚い第２の層間絶縁膜を堆積している。したが
って、全面エッチングの工程で、第１の導体層に自己整
合的にショートを起すこと無く開口部を形成できる。

【００３２】また、本発明の他の半導体装置の製造方法
（請求項２）では、開口部用の第１のレジストパターン
を形成した後、この第１のレジストパターンをマスクと
して補助マスク膜をエッチングするとともに、このエッ
チングで生じる反応生成物を、上記エッチングで形成さ
れる開口部の内壁面に堆積させ、開口面積が第１のレジ
ストパターンのそれより小さい第２のレジストパターン
を形成している。

【００３３】このため、第２のレジストパターンをマス
クとして、層間絶縁膜をエッチングすることにより、微
細な開口部を形成できる。したがって、素子の微細化に
よってコンタクト余裕が少なくなっても、開口部の形成
時に、層間絶縁膜中の配線等がエッチングされて露出す
ることがなくなるため、コンタクト部でのショートを防
止できる。

【００３４】また、本発明の他の半導体装置の製造方法
（請求項３）では、第１の導体層の表面に自然酸化膜等
の界面抵抗増加物質が形成されない条件で、第１の導体
層に接触する第２の導体層を形成しているので、第１の
導体層と第２の導体層とのコンタクト抵抗を十分に小さ
くできる。このため、第３の導体層と第２の導体層との
コンタクト面積を第３の導体層と第１の導体層とのコン
タクト面積とみなせる。更に、本発明では、第３の導体
層と第２の導体層とのコンタクト面積が、第２の導体層
と第１の導体層とのコンタクト面積（つまり、開口部の
開口面積）より大きくなるように、第３の導体層を形成
している。したがって、第３の導体層が開口面積よりも
広いコンタクト面積でもって第１の導体層とコンタクト
することになるで、コンタクト抵抗を低減できる。

【００３５】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１〜図３は、本発明の第１の実施例に係るＤＲＡ
Ｍの製造方法を示す図である。図中、左側はメモリセル
領域を示し、右側は周辺回路領域を示している。

【００３６】まず、図１（ａ）に示すように、シリコン
基板１１０上にウェル（不図示）を形成した後、フィー
ルド絶縁膜１１１を形成して、シリコン基板１１０の表
面を素子分離領域と素子形成領域とに区分する。次いで
トランジスタのしきい値の調整等を目的としたイオン注
入を行なう。次いで基板表面に１０ｎｍ程度のゲート酸
化膜１１２を熱酸化法を用いて形成した後、このゲート
酸化膜１１２上にゲート配線（第１の導体層）となるポ
リサイド膜１１３を形成する。このポリサイド膜１１３
は、例えば、厚さ１００ｎｍのポリシリコン膜と厚さ１
００ｎｍのタングステンシリサイド膜とのものとする。
次いでポリサイド膜１１３上にフォトレジストパターン
を形成した後、このフォトレジストパターンをマスクと
して、反応性イオンエッチングによりポリサイド膜１１
３をエッチングしてゲート配線１１３を形成する。次い
でこのゲート配線１１３をマスクとしてイオン注入を行
ない自己整合的に不純物拡散層１０９（被コンタクト
層）を形成する。

【００３７】次に図１（ｂ）に示すように、ゲート配線
１１３の絶縁耐圧の向上並びにゲート酸化膜１１２の信
頼性向上のために、後酸化を行なってゲート配線１１３
の表面に厚さ１０ｎｍ程度の熱酸化膜１１４を形成し、
続いて、この熱酸化膜１１４上に厚さ２５０ｎｍ程度の
被覆性の良い窒化シリコン膜１１５（第１の層間絶縁
膜）をＬＰＣＶＤ法を用いて堆積する。

【００３８】ここで、窒化シリコン膜１１５は、従来法
とは異なり、ゲート配線１１３の上部のものとゲート配
線１１３の側部のものとが同一工程で一体的に形成され
たものなので、ゲート配線１１３の上部コーナーにおけ
る絶縁耐圧が低下するという問題はない。このため、後
工程で形成される図３のビット線１２０とゲート配線１
１３とがショートし、信頼性や製品歩留まりが低下する
という従来法の問題を解決できる。

【００３９】次に図１（ｃ）に示すように、全面にＳｉ
Ｏ₂ 膜１１６（第２の層間絶縁膜）を常圧ＣＶＤ法によ
り堆積する。ここで、ゲート配線上１１５のＳｉＯ₂ 膜
１１６の膜厚が１５０ｎｍのときは、メモリセル領域の
間隔が狭いゲート配線間のＳｉＯ₂ 膜１１６の膜厚は５
０ｎｍ程度となる。すなわち、ゲート配線間のＳｉＯ₂
膜１１６の膜厚の方がゲート配線間のそれより小さくな
る。一方、周辺回路領域の間隔が広いゲート配線間のそ
れは１５０ｎｍ程度となり変わらない。また、ゲート配
線１１５のコーナー部はＳｉＯ₂ 膜１１６に覆われるよ
うな構造になっている。次いで周辺回路領域のゲート配
線間のＳｉＯ₂ 膜１６を除去した後、ＬＤＤ構造のＭＯ
Ｓトランジスタを作成するために、まず、側壁残しのエ
ッチングを行なって、周辺回路領域のＳｉＯ₂ 膜１１６
をゲート配線１１３の側壁のみに残置する。この後、イ
オン注入法を用いて浅い不純物拡散層１０９内に深い不
純物拡散層１０８（被コンタクト層）を形成することに
より、周辺回路領域にＬＤＤ構造のＭＯＳトランジスタ
を作成できる。

【００４０】ここで、次のようにしてＬＤＤ構造のＭＯ
Ｓトランジスタを作成しても良い。すなわち、ＳｉＯ₂
膜１１６の側壁残しを行なわないで、窒化シリコン膜１
１５を堆積した後に、直にイオン注入を行なって深い不
純物拡散層１０８を形成することにより、ＬＤＤ構造の
ＭＯＳトランジスタを作成しても良い。

【００４１】次に図２（ａ）に示すように、全面にスト
ッパ膜としての厚さ５０ｎｍ程度のポリシリコン膜１１
７を堆積し、引き続き、全面に厚さ２００ｎｍ程度のＢ
ＰＳＧ膜１１８（第３の層間絶縁膜）を堆積する。

【００４２】次に図２（ｂ）に示すように、フォトリソ
グラフィ技術を用いて、ＢＰＳＧ膜１１８上にフォトレ
ジストパターン（不図示）を形成する。このフォトレジ
ストパターンは、メモリセル領域においては、不純物拡
散層１０９上にゲート配線間より広い開口部をＢＰＳＧ
膜１１８に形成するためのものであり、一方、周辺回路
領域においては、深い不純物拡散層１０８上にこの不純
物拡散層１０８程度の狭い開口部をＢＰＳＧ膜１１８に
形成するためのものである。次いでこのフォトレジスト
パターンをマスクとしてＢＰＳＧ膜１１８を反応性イオ
ンエッチングを用いて約４００ｎｍエッチングすること
により、メモリセル領域のＢＰＳＧ膜１１８の広い開口
部と周辺回路領域のＢＰＳＧ膜１１８の狭い開口部を同
時に形成する。このとき、ポリシリコン膜１１７がスト
ッパ膜として機能するので下地がエッチングされること
はない。

【００４３】次に図２（ｃ）に示すように、上記開口部
用のフォトレジストパターンを剥離した後、ケミカルド
ライエッチング法を用いて、開口部のポリシリコン膜１
１７をエッチング除去する。次いで上記工程を経たシリ
コン基板１１０を酸化雰囲気中で加熱することにより、
ＢＰＳＧ膜１１０を溶融してＢＰＳＧ膜１１０の平坦化
を行なうとともに、ポリシリコン膜１１７を酸化してポ
リシリコン膜１１７を絶縁膜（酸化ポリシリコン膜）１
１９に変える。このとき、ゲート配線１１３上の絶縁膜
１１９の膜厚は４００ｎｍ程度となり、ゲート配線間の
それは２０ｎｍ程度となる。ここで、ストッパ膜が酸化
膜されずに残るのを防ぐために、上記酸化雰囲気中の加
熱処理は大気圧(1atom）以上の圧力で行なうことが望ま
しい。これにより、ストッパ膜のポリシリコンの酸化残
りを防止でき、従来必要であった周辺回路部のストッパ
膜剥離工程を省略でき、工程数の短縮化が図れる。

【００４４】次に図３に示すように、全面エッチングを
行なって、コンタクトホールを形成する。このとき、開
口部内の絶縁膜（熱酸化膜１１４，窒化シリコン膜１１
５，酸化ポリシリコン膜１１９）のうち、不純物拡散層
１０９の中央部分のものは他の部分のものに比べて薄い
ため、中央部分の不純物拡散層１０９が最初に露出する
ことになる。次いで全面に不純物拡散層１０８，１０９
とコンタクトするビット線１２０（第２の導体層）とな
るタングステン等の導電性材料を約２００ｎｍの厚さに
堆積した後、この導電性材料の膜をビット線状に加工す
る。

【００４５】次に全面に低温で堆積することができる絶
縁膜、例えば、酸化膜１２１を厚さ１０ｎｍの厚さに堆
積したの後、窒化膜１２２，酸化ポリシリコン膜１２
３，ＳｉＯ₂ 膜１２４，ＢＰＳＧ膜１２５を形成して、
先のゲート配線間のコンタクトホールの場合と同様な方
法を用いて、ストレージノード用のコンタクトホールを
形成する。この場合も、窒化膜１２２を同一工程で一体
的に形成することになるので、ビット線１２０の上部コ
ーナー部の絶縁耐圧の低下を防止できる。このため、後
工程で形成されるストレージノード電極１２６とビット
線１２０とのショートを防止できる。

【００４６】次にキャパシタを作成するために、まず、
ストレージノード電極１２６となる電極材料の膜を形成
した後、所定の容量が得られるように上記電極材料の膜
を加工して、ストレージノード電極１２６を形成する。
次いでこのストレージノード電極１２６上にキャパシタ
絶縁膜１２７，プレート電極２８を順次形成してスタッ
ク型のキャパシタが完成する。最後に、層間絶縁膜１２
９を堆積した後、Ａｌ配線１３０を形成したＤＲＡＭが
完成する。

【００４７】なお、本実施例において、ゲート線材料，
絶縁膜材料は上述したもの限定されるものではない。ま
た、本実施例ではビット線の上層にキャパシタを形成し
たが、本実施例のコンタクトホールの形成方法をストレ
ージノード工程に用いてビット線を後に形成しても良
い。また、本実施例の方法はトレンチ型キャパシタを用
いたＤＲＡＭにも適用できる。更に、多層配線を有する
他の半導体装置にも適用できる。

【００４８】また、本実施例では、ゲート配線となるポ
リサイド膜を形成した後、このポリサイド膜をパターニ
ングし、続いて、ポリサイド膜を酸化した後、ポリサイ
ド膜上に絶縁膜を形成したが、その代わりに、ポリサイ
ド膜上に絶縁膜を形成し、これらをパターニングした後
に酸化を行なっても良い。

【００４９】また、ゲート配線となる導電膜がタングス
テン等の後酸化工程に適さないものの場合には、後酸化
を行なわずに、低温で堆積可能な絶縁膜を上記導電膜に
堆積しても良い。また、本実施例ではストッパ膜として
ポリシリコン膜を用いたが、その代わりにアモルファス
シリコン膜を用いても良い。次に本発明の第２の実施例
に係るＤＲＡＭの製造方法について説明する。

【００５０】本実施例の製造方法が先の実施例と異なる
点、図２（ａ）の工程で、ストッパ膜としてＰがドープ
されたポリシリコン膜或いはＢがドープされたポリシリ
コン膜を用いることにある。Ｐ濃度，Ｂ濃度はともに１
０²⁰／ｃｍ³ 以上であることが好ましい。また、膜厚は
５０ｎｍとする。

【００５１】先の実施例のように、アンドープのポリシ
リコン膜を用いる場合、ポリシリコン膜の加熱温度が低
いと、ポリシリコン膜が完全に酸化されずに導電性が残
り、コンタクト間のショートが発生する恐れがある。

【００５２】一方、本実施例のように、上記の如きの不
純物がドープされたポリシリコン膜を用いる場合、酸化
速度が増加するので、加熱温度が低くても容易にシリコ
ン膜を完全に酸化できる。

【００５３】また、不純物がドープされたポリシリコン
膜を堆積する代わりに、アンドープのポリシリコン膜を
堆積した後、イオン注入法により、Ｐ，Ｂ或いはＡｓ等
の不純物をポリシリコン膜にドープしても良い。このと
き、ポリシリコン膜中の不純物濃度が１０²⁰／ｃｍ³ 以
上になることが好ましい。これらのように、ストッパ膜
として酸化されやすい膜を用いることで、従来問題であ
ったポリシリコン膜の酸化残りを防げ、これにより、従
来必要であった周辺回路部のストッパ膜の剥離工程を省
略でき、工程数の短縮化が図れる。次に本発明の第３の
実施例に係るＤＲＡＭの製造方法について説明する。

【００５４】図２（ｂ）の工程までは先の実施例と同じ
である。この後、図４（ａ）に示すように、ケミカルド
ライエッチングを用いて、開口部の露出したポリシリコ
ン膜１１７およびＢＰＳＧ膜１１８の下部のポリシリコ
ン膜１１７の一部をエッチング除去する。次に図４
（ｂ）に示すように、ポリシリコン膜１１７を酸化して
酸化ポリシリコン膜１４３を形成する。これによってコ
ンタクト間の絶縁耐圧を確保でき、高信頼のＳＡＣが可
能となる。なお、この後の工程は先の実施例の図２
（ｃ）以降の工程と同じである。図８は、本発明の第４
の実施例に係るコンタクト方法を示す工程断面図であ
る。

【００５５】まず、図８（ａ）に示すように、半導体基
板２１１の表面にｎ⁺ 型不純物層やｐ⁺ 型不純物層等の
被コンタクト層２１２を形成する。なお、半導体基板２
１１上には、周知の技術により、図示されていないウェ
ル、素子分離、トランジスタなどが形成されている。次
いで層間絶縁膜２１０を介して配線層２１３を半導体基
板２１１上に形成した後、全面にＳｉＯ₂ 系の層間絶縁
膜２１９を堆積する。次いでこの層間絶縁膜２１９の表
面をポリッシングなどを用いて平坦化した後、層間絶縁
膜２１９上にポリシリコンからなる厚さ約５０ｎｍの補
助マスク２１４を堆積する。

【００５６】次に図８（ｂ）に示すように、被コンタク
ト層２１１に対するコンタクトホール２１６用のフォト
レジストパターン２１５（第１のレジストパターン）を
補助マスク２１４上に形成する。

【００５７】次に図８（ｃ）に示すように、フォトレジ
ストパターン２１５をマスクとして補助マスク２１４を
反応性イオンエッチングを用いてエッチングする。ここ
で、ＣＨＦ₃ ＋ＣＯ等のＣ（カーボン）を含むガスを反
応性ガスとして用いるとともに、圧力を数１０〜数１０
０ｍＴｏｒｒの範囲に設定してエッチングを行なうと、
コンタクトホール２１６内のフォトレジストパターン２
１５および補助マスク２１４の側壁部に反応生成物２１
７が堆積する。この結果、フォトレジストパターン２１
５の穴径より０．１μｍ程度小さい、補助マスク２１
４、フォトレジストパターン２１５および反応生成物２
１７からなるレジストパターン（第２のレジストパター
ン）が形成される。

【００５８】次に図８（ｄ）に示すように、第２のレジ
ストパターンをマスクとして、被コンタクト層２１２が
現れるまで層間絶縁膜２１０，２１９をエッチングす
る。このとき、コンタクトホール２１６の穴径（開口面
積）は反応生成物２１７によって小さくなっているの
で、素子の微細化によりコンタクトホールの合わせマー
ジンが小さくなっても、配線層２１３がエッチングされ
ることはない。

【００５９】次に図８（ｅ）に示すように、フォトレジ
ストパターン２１５および反応生成物２１７を除去した
後、全面に配線層２１８となる厚さ３０ｎｍのＴｉＳｉ
₂ 膜，厚さ７０ｎｍのＴｉＮ膜，厚さ３０ｎｍのＡｌ膜
を順次堆積する。次いで配線層２１８用のフォトレジス
トパターン（不図示）を形成し、これをマスクとして上
記三つの膜を反応性イオンエッチングによりエッチング
して配線層２１８を形成し、引き続き、補助マスク２１
４も同一パターンでエッチングする。最後に、上記フォ
トレジストパターンを除去して、被コンタクト層２１１
と配線層２１８とのコンタクト工程が完了する。

【００６０】以上述べたように本実施例によれば、反応
生成物の利用により、フォトレジストパターンの穴径よ
りも小さい穴径を有するレジストパターンを形成でき
る。このため、合せ余裕の小さなコンタクトホールの形
成を合せ余裕を十分に確保して行なうことができ、製品
歩留りの向上が図れる。

【００６１】なお、補助マスク２１４の材料としてポリ
シリコンを用いたが、要は補助マスク２１４のエッチン
グの際に、所望の反応生成物がマスクパターン内に形成
されるものであれば良く、好ましくは、ＴｉＮ膜，Ｃ膜
のように、反射防止効果を有する膜が良い。図９は、本
発明の第５の実施例に係るコンタクト方法を示す工程断
面図である。

【００６２】まず、図９（ａ）に示すように、先の実施
例と同様に、半導体基板２３１の表面に被コンタクト層
２３２を形成した後、層間絶縁膜２３０，配線層２３３
を順次形成する。次いでＣＶＤ法を用いて全面に厚さ６
００ｎｍ程度の層間絶縁膜２３５を形成する。そして、
この層間絶縁膜２３５の表面をポリッシング等の平坦化
法を用いて平坦にした後、層間絶縁膜２３５上にポリシ
リコン膜からなる厚さ１００ｎｍの補助マスク２３４を
形成する。

【００６３】次に図９（ｂ）に示すように、フォトリソ
グラフィ技術を用いてコンタクトホール３３７用のフォ
トレジストパターン２３６（第１のレジストパターン）
を形成する。

【００６４】次に図９（ｃ）に示すように、フォトレジ
ストパターン２３６をマスクとして、層間絶縁膜２３５
が露出するまで補助マスク２３４を反応性イオンエッチ
ングによりエッチングする。ここで、ＣまたはＯを数％
含有するＣｌ₂ 系のガスを反応性ガスとして用い、圧力
を１００ｍＴｏｒｒ以下に設定してエッチングを行なう
と、補助マスク２３４がテーパ状に加工されるととも
に、コンタクトホール２３７の内壁に反応生成物２３８
が堆積する。

【００６５】次に図９（ｄ）に示すように、フォトレジ
ストパターン２３６および反応生成物２３８を除去す
る。この結果、穴径（開口面積）がフォトレジストパタ
ーン２３６のそれより小さい補助マスク２３４からなる
レジストパターン（第２のレジストパターン）が形成さ
れる。

【００６６】次に図９（ｅ）に示すように、第２のレジ
ストパターンをマスクとして、被コンタクト層２３２が
露出するまで層間絶縁膜２３０，２３５を反応性イオン
エッチングによりエッチングする。また、このときのエ
ッチングで補助マスク２３４は薄くなる。次いで全面に
厚さ３０ｎｍのＴｉＳｉ₂ 膜，厚さ７０ｎｍＴｉＮ膜，
厚さ１００ｎｍのＷ膜を順次ＣＶＤ法により堆積した
後、上記三つの膜を順次パターニングして配線層２３９
を形成する。また、このときのパターニングで配線層２
３９の下部以外の補助マスク２３４をエッチング除去す
る。

【００６７】以上述べた方法でも、先の実施例と同様
に、フォトレジストパターン２３６の穴径よりも小さい
穴径を有するマスクパターンを形成できるので、合せ余
裕の小さなコンタクトホールの開口を合せ余裕を十分に
確保して行なうことができ、コンタクト部に起因する製
品歩留まりの低下を防止できる。また、本実施例によれ
ば、配線層２３９の下部の補助マスク２３４の膜厚を先
の実施例のそれより小さくできるので、表面の凹凸を抑
制でき、多層配線構造の素子の作成が容易になる。

【００６８】なお、上記第４および第５の実施例におい
て、開孔したコンタクトホールの穴径が小さく、コンタ
クト抵抗が増加する場合には、例えば、希ＮＨ₄ Ｆ等の
ウエット処理を用いて穴径を大きくすれば良い。また、
このような処理によって穴径が大きくなり、製品歩留ま
りの低下が生じた場合には、ＳｉＮ等の耐希ＮＨ₄ Ｆ処
理等の処理に対して耐性を有する膜で各配線層をあらか
じめ被覆しておけば良い。

【００６９】また、上記実施例では補助マスクが最終的
に残る方法について説明したが、例えば、層間絶縁膜の
エッチングを途中でいったん中止し、補助マスクを選択
的に除去した後、層間絶縁膜のエッチングを再開してコ
ンタクトホールを形成しても良い。

【００７０】また、補助マスクが残らない他の方法とし
ては、例えば、被コンタクト層が露出するコンタクトホ
ールを形成した後、選択的にＷをコンタクトホール内の
被コンタクト層および補助マスク上にある程度成長さ
せ、次いでレジストエッチバック法等を用いて補助マス
クおよびその上のＷを除去する。この後、あらためて被
コンタクト層にコンタクトする配線層を形成する。図１
０は、本発明の第５の実施例に係るコンタクト方法を示
す工程断面図である。

【００７１】まず、図１０（ａ）に示すように、シリコ
ン基板３１１の所定領域に、Ｐ，Ａｓ或いはＢなどの不
純物をイオン注入法等を用いて導入する。次いで不純物
を活性化するために８００℃以上の熱処理をシリコン基
板３１１に施し、シリコン基板３１１の表面に不純物拡
散層３１２（第１の導体層）を形成する。

【００７２】次に図１０（ｂ）に示すように、シリコン
基板３１１上にＳｉＯ₂ からなる厚さ４００ｎｍ程度の
層間絶縁膜３１３をＣＶＤ法により堆積する。次いでこ
の層間絶縁膜３１３上にコンタクトホール用のフォトレ
ジストパターン３１４を形成した後、このフォトレジス
トパターン３１４をマスクとして層間絶縁膜３１３を約
５００ｎｍ以上エッチングして、コンタクトホールを開
口する。

【００７３】次に図１０（ｃ）に示すように、フォトレ
ジストパターン３１４を除去した後、全面にポリシリコ
ン膜３１５（第２の導体層）を約５０ｎｍの厚さに堆積
する。ここで、このポリシリコン膜３１５の堆積は、通
常の場合は、炉温を約６５０℃に設定して半導体基板３
１１を炉に導入するが、これでは不純物拡散層３１２上
に０．５〜１．０ｎｍ程度の自然酸化膜が形成されるた
め、自然酸化膜が形成され難い温度、例えば、約４００
℃に炉温を設定して半導体基板３１１を炉に導入する。
また、これでも自然酸化膜が形成される可能性があるの
で、炉内で導入時に形成された自然酸化膜を除去するよ
うな処理を施すことが望ましい。例えば、ＨＦ，ＮＨ₃
Ｆ等の希弗酸によるウエットエッチングや、ＣＦ₄ 等を
用いたプラズマクリーニングを施す。このような工程に
より不純物拡散層３１２とポリシリコン膜３１５との間
に存在する自然酸化膜等の物質による界面抵抗の増加を
防止できる。

【００７４】次にイオン注入法を用いて、ポリシリコン
膜３１５の導電型を不純物拡散層３１２のそれと同じに
した後、ポリシリコン膜３１５を所定の形状にパターニ
ングする。この結果、不純物拡散層３１２とポリシリコ
ン膜３１６とのコンタクト抵抗が十分小さくなる。

【００７５】次に厚さ３０ｎｍのＴｉＳｉ₂ 膜，厚さ７
０ｎｍのＴｉＮ膜，厚さ１００ｎｍのＷ膜をスパッタ法
を用いて順次ポリシリコン膜３１５上に形成する。最後
に、上記三つの膜をエッチングして配線層３１６（第３
の導体層）を形成する。

【００７６】この配線層３１６とポリシリコン膜３１５
とのコンタクト面積は、不純物拡散層３１２とポリシリ
コン膜３１５とのコンタクト面積（つまり、コンタクト
ホールの開口面積）より大きい。また、上述したよう
に、不純物拡散層３１２とポリシリコン膜３１５とのコ
ンタクト抵抗は十分小さいものとなっている。

【００７７】したがって、配線層３１６は、コンタクト
ホールの開口面積よりも大きいコンタクト面積でもっ
て、不純物拡散層３１２と実効的に直接コンタクトする
ことになるので、新材料を用いること無くコンタクト抵
抗を容易に低減できる。

【００７８】すなわち、本実施例では、第１の導体層と
第２の導体層との界面抵抗をＲ₁₂、第１の導体層と第３
の導体層との界面抵抗をＲ₁₃、第２の導体層と第３の導
体層との界面抵抗をＲ₂₃、第２の導体層と第３の導体層
とのコンタクト面積をＳ₂₃、第１の導体層と第２の導体
層とのコンタクト面積Ｓ₁₂とすると、 Ｒ₁₂＜Ｒ₁₃〜Ｒ₂₃、Ｓ₁₂＜Ｓ₂₃ となるような第２の導体層を形成している。ここで、〜
はこの記号で連結されたものがほぼ等しいことを示して
いる。このため、本実施例の場合、コンタクト抵抗はＲ
₂₃／Ｓ₂₃に比例する。一方、従来の場合のコンタクト抵
抗はＲ₁₃／Ｓ₁₃に比例する。ここで、Ｓ₁₃はコンタクト
ホールの開口面積である。

【００７９】このように第１の導体層と第３の導体層と
のコンタクト抵抗をコンタクトホールの開口面積で制限
するのではなく、第１の導体層と第３の導体層との間
に、第１の導体層との界面抵抗が第３の導体層との界面
抵抗よりも小さい第２の導体層を形成して、第１の導体
層と第３の導体層とのコンタクト抵抗を第２の導体層と
第３の導体層との界面で律速させ、第２の導体層と第３
の導体層とのコンタクト面積をコンタクトホールの開口
面積よりも大きくすることによりコンタクト抵抗を低減
する。

【００８０】図１４は、本発明の効果を示しており、コ
ンタクト抵抗Ｒｃのコンタクト面積Ｓｃ（マスク上）依
存性を従来の場合のそれと比較して示す図である。これ
は図１０（ｃ）において層間絶縁膜３１３として厚さ４
００ｎｍのＳｉＯ₂ 膜を用い、ポリシリコン膜３１５の
厚さを１００ｎｍとした場合のものである。この図１４
からコンタクト面積Ｓｃが０．１μｍ² 程度に小さくな
ると、本発明によるコンタクト抵抗Ｒｃは従来のそれに
比べて約１桁も小さくなることが分かる。このため、コ
ンタクトホールが微細になっても、コンタクト抵抗の増
加による素子のＲＣ遅延を防止できる。図１１は、本発
明の第６の実施例に係るコンタクト方法を示す工程断面
図である。

【００８１】まず、図１１（ａ）に示すように、先の実
施例と同様に、シリコン基板３２１に不純物拡散層３２
２（第１の導体層），層間絶縁膜３２３，コンタクトホ
ールを順次形成する。次いで全面に厚さ５０ｎｍ程度の
ポリシリコン膜３２５（第２の導体層）を形成する。次
に図１１（ｂ）に示すように、全面にレジスト３２４を
塗布する。

【００８２】次に図１１（ｃ）に示すように、全面エッ
チバックにより、コンタクトホール内にポリシリコン膜
３２５を選択的に残置する。次いでレジスト３２４を除
去した後、イオン注入を用いてポリシリコン膜３２５の
導電型を不純物拡散層のそれと同じにする。

【００８３】最後に、図１１（ｄ）に示すように、全面
に厚さ３０ｎｍのＴｉＳｉ₂ 膜，厚さ７０ｎｍのＴｉＮ
膜，厚さ１００ｎｍのＷ膜を順次パッタ法を用いて形成
した後、上記三つの膜を所定の形状に加工して配線層３
２６（第３の導体層）を形成する。

【００８４】以上述べた方法でも先の実施例と同様な効
果が得られるのは勿論のこと、層間絶縁膜３２３上のポ
リシリコン膜３２５を除去しているので、コンタクトホ
ール部の段差が小さくなり、多層構造に有利なものとな
る。図１２は、本発明の第７の実施例に係るコンタクト
方法を示す工程断面図である。

【００８５】まず、図１２（ａ）に示すように、先の実
施例と同様に、シリコン基板３３１に不純物拡散層３３
２（第１の導体層），層間絶縁膜３３３，コンタクトホ
ールを順次形成する。次に図１２（ｂ）に示すように、
全面に厚さ５００ｎｍ程度のポリシリコン膜３３５（第
２の導体層）を形成する。

【００８６】次に図１２（ｃ）に示すように、ケミカル
ドライエッチング法を用いてエッチバックを行ない、コ
ンタクトホール内にポリシリコン膜３３５を選択的に残
置する。

【００８７】次に図１２（ｄ）に示すように、ポリシリ
コン膜３３５の一部をエッチングするためのフォトレジ
ストパターン３３４を形成した後、このフォトレジスト
パターン３３４をマスクとして、不純物拡散３３２が露
出しない程度に、ポリシリコン膜３３５の一部を反応性
イオンエッチングによりエッチング除去する。

【００８８】次に図１２（ｅ）に示すように、フォトレ
ジストパターン３３４を除去した後、イオン注入法を用
いて、ポリシリコン膜３３５の導電型を不純物拡散層３
３２のそれと同じにする。最後に、スパッタ法を用いて
全面にＷ／ＴｉＮ／ＴｉＳｉ₂ の積層膜を堆積した後、
この積層膜をエッチング加工して配線層３３６（第３の
導体層）を形成する。

【００８９】このような方法でも、配線層３３６とポリ
シリコン膜３３５とのコンタクト面積が、ポリシリコン
膜３３５と不純物拡散層３３２とのそれより大きくなる
ので先の実施例と同様な効果が得られる。図１３は、本
発明の第８の実施例に係るコンタクト方法を示す工程断
面図である。

【００９０】まず、図１３（ａ）に示すように、先の実
施例と同様に、シリコン基板３４１に不純物拡散層３４
２（第１の導体層），層間絶縁膜３４３，コンタクトホ
ールを順次形成する。

【００９１】次に図１３（ｂ）に示すように、ＳＥＧ
(Selective Epitaial Growth)法を用いて、不純物拡散
層３４２上にシリコン膜３４５（第２の導体層）を約４
００ｎｍ程度成長させる。

【００９２】次に図１３（ｃ）に示すように、ＨＦ（フ
ッ酸）系の処理を施して、結晶性の良くないＳＥＧのフ
ァセット面の近傍のシリコン膜３４５をエッチング除去
する。

【００９３】次に図１３（ｄ）に示すように、イオン注
入法等を用いてシリコン膜３４５の導電型を不純物拡散
層３４２のそれと同じにした後、スパッタ法を用いて全
面に厚さ３０ｎｍのＴｉＳｉ₂ 膜，厚さ７０ｎｍのＴｉ
Ｎ膜，厚さ１００ｎｍのＷ膜を順次形成する。最後に、
上記３つの膜をパターニングした配線層３４６を形成す
る。

【００９４】本実施例の場合も、配線層３４６とシリコ
ン膜３４５とのコンタクト面積が、シリコン膜３４５と
不純物拡散層３４２とのそれより大きくなるので、新材
料を用いること無く、コンタクト抵抗を小さくできる。

【００９５】なお、上記第５〜第８の実施例では、不純
物拡散層とコンタクトする配線層として、Ｗ膜，ＴｉＮ
膜，ＴｉＳｉ₂ 膜の積層膜を用いたが、Ａｌ，Ｃｕ，Ａ
ｇ，Ａｕなどの金属、或いはＴｉＳｉ₂ ，ＮｉＳｉ₂ ，
ＣｏＳｉ₂ などのシリサイド膜を用いても良い。また、
Ｎｂ，ＶなどのＩＶ〜ＶＩａ族の遷移金属をバリアルメ
タルとして用いても良い。

【００９６】また、第２の導体層として、まず、アンド
ープのポリシリコン膜やポリシリコン膜を形成したが、
最初からＰ，Ａｓ，Ｂ等の不純物がドープされたポリシ
リコン膜やアモルファスシリコン膜を形成することによ
り、イオン注入等の工程が省けて工程数の低減化が図れ
る。

【００９７】また、上記第５〜第８の実施例のコンタク
ト方法は、第１の導体層が不純物拡散層の場合について
説明したが、第１の導体層がゲート配線，データ配線等
の場合にも適用できる。また、プラグ材としてＳｉ系の
膜を用いたが、Ｗ等の金属系の膜を用いても良い。

【００９８】

【発明の効果】以上詳述したように本発明によれば、素
子の集積化が進んでも、容易にコンタクト部の絶縁耐性
の低下やコンタクト抵抗の増加を防止でき、もって、製
品歩留まりの改善が図れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＲＡＭの製造方
法の前半を示す工程断面図。

【図２】本発明の第１の実施例に係るＤＲＡＭの製造方
法の後半を示す工程断面図。

【図３】本発明の第１の実施例に係るＤＲＡＭの素子断
面図。

【図４】本発明の第３の実施例に係るＤＲＡＭの製造方
法を示す工程断面図。

【図５】ＳＰ法を説明するための図。

【図６】ＳＰ法を説明するための図。

【図７】ＳＰ法を説明するための図。

【図８】本発明の第４の実施例に係るコンタクト方法を
示す工程断面図。

【図９】本発明の第５の実施例に係るコンタクト方法を
示す工程断面図。

【図１０】本発明の第５の実施例に係るコンタクト方法
を示す工程断面図。

【図１１】本発明の第６の実施例に係るコンタクト方法
を示す工程断面図。

【図１２】本発明の第７の実施例に係るコンタクト方法
を示す工程断面図。

【図１３】本発明の第８の実施例に係るコンタクト方法
を示す工程断面図。

【図１４】本発明の効果を説明するための図。

【図１５】従来のコンタクトホールの形成方法を示す
図。

【図１６】従来法により得られたコンタクトホール部の
素子断面図。

【符号の説明】

１１０…シリコン基板、１１１…フィールド絶縁膜、１
１２…ゲート酸化膜、１１３…ゲート電極（第１の導体
層）、１１４…熱酸化膜、１１５…窒化シリコン膜（第
１の層間絶縁膜）、１１６…ＳｉＯ₂ 膜（第２の層間絶
縁膜）、１１７…ポリシリコン膜、１１８…ＢＰＳＧ膜
（第３の層間絶縁膜）、１１９…酸化ポリシリコン膜、
１２０…ビット線（第２の導体層）、１２１…酸化膜、
１２２…窒化膜、１２３…酸化ポリシリコン膜、１２４
…ＳｉＯ₂ 膜、１２５…ＢＰＳＧ膜、１２６…ストレー
ジノード電極、１２７…キャパシタ絶縁膜、１２８…プ
レート電極、１２９…層間絶縁膜、１３０…Ａｌ配線、
２１０…層間絶縁膜、２１１…半導体基板、２１２…被
コンタクト層、２１３…配線層、２１４…補助マスク
膜、２１５…フォトレジストパターン（第１のレジスト
パターン）、２１６…コンタクトホール、２１７…反応
生成物、２１８…配線層、２１９…層間絶縁膜、２３０
…層間絶縁膜、２３１…半導体基板、２３２…被コンタ
クト層、２３３…配線層、２３４…補助マスク膜、２３
５…層間絶縁膜、２３６…フォトレジストパターン（第
１のレジストパターン）、２３７…コンタクトホール、
２３８…反応生成物、２３９…配線層、３１１…シリコ
ン基板、３１２…不純物拡散層（第１の導体層）、３１
３…層間絶縁膜、３１４…フォトレジストパターン、３
１５…ポリシリコン膜（第２の導体層）、３１６…配線
層（第３の導体層）、３２１…シリコン基板、３２２…
不純物拡散層（第１の導体層）、３２３…層間絶縁膜、
３２４…レジスト、３２５…ポリシリコン膜（第２の導
体層）、３２６…配線層（第３の導体層）、３３１…シ
リコン基板、３３２…不純物拡散層（第１の導体層）、
３３３…層間絶縁膜、３３４…フォトレジストパター
ン、３３５…ポリシリコン膜（第２の導体層）、３３６
…配線層（第３の導体層）、３４１…シリコン基板、３
４２…不純物拡散層（第１の導体層）、３４３…層間絶
縁膜、３４５…シリコン膜（第２の導体層）、３４６…
配線層（第３の導体層）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板上の第１の導体層間に形成さ
   れ、層間絶縁膜によって前記第１の導体層と電気的に分
   離された被コンタクト層にコンタクトする第２の導体層
   を形成するに際し、 前記第１の導体層間に前記被コンタクト層が形成された
   前記半導体基板の全面に、前記層間絶縁膜としての、膜
   厚が均一な第１の層間絶縁膜を堆積する工程と、 この
   第１の層間絶縁膜上に、前記層間絶縁膜としての、前記
   導体層間の周辺部の膜厚が前記導体層間の中央部の膜厚
   より厚い第２の層間絶縁膜を堆積する工程と、 この第２の層間絶縁膜上に、前記層間絶縁膜としての、
   第３の層間絶縁膜を形成する工程と、 この第３の層間絶縁膜を形成する前に、この第３の層間
   絶縁膜のエッチングに対して耐性を有するストッパ膜を
   前記第２の層間絶縁膜上に形成する工程と、 前記第３の層間絶縁膜をエッチングし、開口幅が前記第
   １の導体層間の距離より大きい開口部を、前記被コンタ
   クト層上の前記第３の層間絶縁膜に形成する工程と、 前記開口部内の前記ストッパ膜を除去する工程と、 前記導体層間の中央部の前記第１および前記第２の層間
   絶縁膜を選択的に除去する工程とを有することを特徴と
   する半導体装置の製造方法。
2. 【請求項２】半導体基板に形成され、層間絶縁膜で覆わ
   れた被コンタクト層にコンタクトする導体層を形成する
   に際し、 前記層間絶縁膜上に補助マスク膜を形成する工程と、 この補助マスク膜上に前記開口部用の第１のレジストパ
   ターンを形成する工程と、 この第１のレジストパターンをマスクとして前記補助マ
   スク膜をエッチングするとともに、このエッチングで生
   じる反応生成物を、前記エッチングで形成される開口部
   の内壁面に堆積させ、開口面積が前記第１のレジストパ
   ターンのそれより小さい第２のレジストパターンを形成
   する工程と、 この第２のレジストパターンをマスクとして前記層間絶
   縁膜をエッチングする工程とを有することを特徴とする
   半導体装置の製造方法。
3. 【請求項３】半導体基板に形成された第１の導体層上に
   層間絶縁膜を形成する工程と、 前記第１の導体層上の前記層間絶縁膜に開口部を形成す
   る工程と、 前記開口部の前記第１の導体層の表面に、界面抵抗増加
   物質が形成されない条件で、前記第１の導体層にコンタ
   クトする第２の導体層を形成する工程と、 前記第２の導体層とのコンタクト面積が、前記第１の導
   体層と前記第２の導体層とのコンタクト面積より大き
   い、第３の導体層を形成する工程とを有することを特徴
   とする半導体装置の製造方法。