JP2750183B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶装置、詳しくはダイナミックラ
ンダムアクセスメモリセル（以下DRAMセルと略す）の製
造方法に関するものである。

（従来の技術） 現在、DRAMセルは、１トランジスタ・１キャパシタの
セルが主流であり、キャパシタに蓄積された電荷の有無
で情報を記憶し、トランジスタのオン・オフで読み出
し、書き込み、及び記憶保持等の動作を行っている。こ
こで、種々のリーク要因に対して一定期間記憶状態を保
持するため、キャパシタには、ある一定の容量値が必要
である。また、α線によるソフト・エラー対策及びセン
ス・アンプ感度以上の信号を得るためにも、キャパシタ
は、ある一定の容量値を確保する必要がある。しかし、
DRAMの集積度向上に伴い、小さい面積で一定の容量値を
確保することは増々困難となり、セル構造は三次元化に
向わざるを得ない。

三次元セルの代表的なものには、キャパシタを、ポリ
シリコンを使用して上に積み上げるスタックト・キャパ
シタ・セルといわれるものがある。第２図は、通常使用
されているスタックト・キャパシタ・セルの断面図であ
る。セルは、トランスファゲートとしてのスイッチング
トランジスタ１とキャパシタ２で構成される。キャパシ
タ２は、シリコン基板３に前記スイッチングトランジス
タ１を形成した後、このスイッチングトランジスタ１お
よびフィールド酸化膜４上に積み上げて形成される。そ
のキャパシタ２は、電気蓄積電極５と誘電体薄膜６とプ
レート電極７で構成されており、電荷蓄積電極５は第１
層間絶縁膜８に開けたコンタクト孔９を通して前記スイ
ッチングトランジスタ１のソース・ドレインの一方の不
純物拡散層10aに接続される。そして、このキャパシタ
２を形成した後、基板３上の全面は第２層間絶縁膜11で
覆われ、その上にはビットライン12が形成され、さらに
その上の表面全体は保護膜13で覆われる。ビットライン
12は、層間絶縁膜8,11に開けられたコンタクト孔14を通
してスイッチングトランジスタ１のソース・ドレインの
他方の不純物拡散層10bに接続されている。

この通常型スタックト・キャパシタ・セルで、キャパ
シタ２を形成するためのフォトリソ・グラフィ使用回数
は３回である。電荷蓄積電極５をソース・ドレインの一
方の不純物拡散層10aに接続するためのコンタクト孔９
の形成、電荷蓄積電極５の形成、プレート電極７の形成
の際の各１回、計３回である。

この通常型スタックト・キャパシタ・セルは、１メガ
ビットDRAM,4メガビットDRAMで使用される。しかし、16
メガビットDRAM以降の高集積DRAMを考えた場合、このス
タックト・キャパシタでも充分な容量値を確保できなく
なる恐れがある。

16メガビットDRAM以降、スタックト・キャパシタで充
分な容量値を確保するため、種々の工夫がなされてい
る。第３図は、'89シンポジューム・オン・VLSIテクノ
ロジ（'89 Symposium on VLSI Technology）で提案があ
り、シンポジューム・オン・VLSIテクノロジ・テクニカ
ル・ダイジェスト'89（Symposium on VLSI Technology
Technical Digest '89）（８−５）P69〜70に開示され
るセル構造の製造工程断面図である。

まず第３図（ａ）で示すように、シリコン基板21上に
アイソレーション領域22（この場合はフィールド・シー
ルド・アイソレーション法を使用している）を形成後、
トランスファゲートスイッチングトランジスタのゲート
電極（ワードラインとして延在する）23を形成する。さ
らに、同図のようにセルフアライメントでサイドウォー
ルスペーサ24を形成し、その後、薄いシリコン窒化膜を
形成し、その一部分をフォトリソエッチング工程で除去
することによりSiNマスク層25を形成する。

次に、ポリシリコンを堆積後、該ポリシリコンをフォ
トリソ・エッチング工程でパターニングすることによ
り、第３図（ｂ）に示すようにポリシリコンパッド26を
形成する。

次に、第３図（ｃ）に示すように、CVD法で厚い酸化
膜27を堆積し、該酸化膜27を平坦化した後、該酸化膜27
にフォトリソエッチング工程で前記ポリシリコンパッド
26上で穴28を開け、さらにポリシリコン29を堆積させ
る。

次に、異方性エッチングによりポリシリコン29をエッ
チングし、該ポリシリコン29を前記穴28の側面にのみ残
した後、第３図（ｄ）に示すようにCVD酸化膜27をウェ
ットエッチングにより除去する。この時、第３図（ａ）
で形成したSiNマスク層25がエッチングストッパとな
る。

しかる後、残存ポリシリコン29とポリシリコンパッド
26からなるキャパシタの電荷蓄積電極の表面にキャパシ
タ誘電体薄膜を形成した後、全面にポリシリコンを堆積
させ、そのポリシリコンをフォトリソエッチング工程で
パターニングすることにより、第３図（ｅ）に示すよう
にキャパシタのプレート電極30を形成する。

その後は第３図（ｆ）に示すように厚く絶縁膜31を堆
積させた後、ビットラインとトランスファゲートスイッ
チングトランジスタのソース・ドレインの一方とを接続
するための穴32を前記絶縁膜31に開け、その穴32をこの
場合はタングステン（Ｗ）33で埋め込む。

このような方法によれば、キャパシタの電荷蓄積電極
はポリシリコン29により一部上方に筒状に突出したよう
に形成され、その部分においては内側，外側の両面を容
量として使用できるようになるので、64メガビットDRAM
対応セルサイズでも、キャパシタは充分な容量を確保で
きる。

（発明が解決しようとする課題） しかるに、この第３図の改良型スタックト・キャパシ
タ・セルでは、キャパシタを形成するためにフォトリソ
グラフィ工程が第３図（ａ），（ｂ），（ｃ），（ｅ）
で１回ずつ、計４回必要となり、第２図の通常型スタッ
クト・キャパシタ・セルより１回増えるので、工程が長
くなり、製造コストが高くなるという問題点がある。ま
た、ポリシリコンパッド26は有底筒状電荷蓄積電極の底
部を形成するものであるが、第３図（ｃ）で酸化膜27に
穴28を形成する時もこのポリシリコンパッド26がない
と、サイドウォールスペーサ24がエッチングされて、該
サイドウォールスペーサ24で電荷蓄積電極と基板（より
詳細にはトランスファゲートスイッチングトランジスタ
のソース・ドレインの一方の拡散層）とのコンタクト部
を、穴28の形成ずれに係わらずセルフアライン的に決め
ることができなくなる。しかし、このポリシリコンパッ
ド26を予め形成しておかなければならないことは、より
工程を長くする問題点がある。また、このポリシリコン
パッド26の形成は、電荷蓄積電極を形成する上で２回ポ
リシリコンの堆積工程を必要とすることになるので、電
荷蓄積電極の形成上からも問題がある。

この発明は上記の点に鑑みなされたもので、電荷蓄積
電極の内面および外面を容量形成に利用して大容量とし
得るキャパシタを従来の問題点を解決して、しかもより
工程を簡略にして形成することができる半導体記憶装置
の製造方法を提供することを目的とする。

（課題を解決するための手段） この発明では次のような製造方法とする。まず、半導
体基板の表面に選択的にフィールド絶縁膜を形成して該
基板をアクティブ領域とフィールド領域に分けた後、ゲ
ート電極の側壁にサイドウォールを有する構造でトラン
スファゲートスイッチングトランジスタとしてのMOSト
ランジスタを前記アクティブ領域に形成する。その後、
基板上の全面に下から薄い酸化膜，薄い窒化膜，厚い酸
化膜の３層構造の絶縁膜を形成する。その３層構造絶縁
膜に、前記MOSトランジスタのソース・ドレインの一方
の拡散層上において、かつゲート電極側壁のサイドウォ
ールおよびフィールド絶縁膜上にかかって、ただしそれ
らは残してコンタクトホールを開ける。その後、前記サ
イドウォールおよびフィールド絶縁膜の露出表面を含む
前記コンタクトホールの側面および底面ならびに前記３
層構造絶縁膜の表面の全面に多結晶半導体層を形成し、
さらにその上の全面に絶縁膜を形成して前記コンタクト
ホールを埋込む。その後、その絶縁膜を全面異方性エッ
チングによりコンタクトホール内にのみ残した後、その
残存絶縁膜をマスクとして、前記３層構造絶縁膜表面の
露出した多結晶半導体層を除去することにより、該多結
晶半導体層をコンタクトホール内にのみ有底筒状に残
し、有底筒状のキャパシタの電荷蓄積電極を形成する。
その後、コンタクトホール内の残存絶縁膜と３層構造絶
縁膜の上層酸化膜を、３層構造においては中間層の窒化
膜をマスクとして同時に除去し、さらに中間層の窒化膜
を除去することにより、３層構造絶縁膜の下層酸化膜上
に前記電荷蓄積電極の上方側部分を突出させる。その
後、有底筒状の電荷蓄積電極の内面，外面および上端面
にキャパシタ誘電体薄膜を形成し、さらに有底筒状の電
荷蓄積電極をその内側および外側から覆うようにキャパ
シタのプレート電極を形成する。

また、この発明では、上記製造方法において、多結晶
半導体層を全面に形成した後、その上の全面に形成され
る絶縁膜は不純物ドープの絶縁膜とし、この絶縁膜の形
成後、この絶縁膜から前記多結晶半導体層に導電性をも
たせるために不純物を拡散によりドーピングする。

（作 用） 上記製造方法では、基板上に形成されコンタクトホー
ルが開けられる絶縁膜を、下から薄い酸化膜，薄い窒化
膜，厚い酸化膜の３層構造としている。これにより、サ
イドウォールやフィールド絶縁膜を多結晶半導体層（ポ
リシリコンパッド）で覆っておかなくても、これらを正
確に残して絶縁膜にコンタクトホールを開けられる。す
なわち、３層構造絶縁膜にコンタクトホールを開ける場
合、まず上層の厚い酸化膜をエッチングするが、この厚
い上層酸化膜のエッチングに関しては、エッチングレー
トを速くしても、中間層の窒化膜をエッチングのエンド
ポイント検出用に使用して、エンドポイントモニタの波
形から上層酸化膜除去時点で制御性良くエッチングをス
トップさせることができる。引き続き薄い窒化膜と薄い
酸化膜をエッチングするが、これらは薄いから、エッチ
ングレートと膜厚から算出した時間管理のみでも制御性
よく、これらを除去した時点でエッチングをストップさ
せることができる。この時、このエッチング時間は、エ
ンドポイントモニタの波形から、窒化膜がなくなった時
点からの酸化膜のみのエッチング時間としてもよい。こ
のように上記３層構造絶縁膜によればエッチングを制御
性よく行うことができ、したがって、マスクとしての多
結晶半導体層で覆っておかなくても例えば第１図（ｄ）
に示すようにサイドウォールとフィールド絶縁膜を正確
に残してコンタクトホールを開けることが可能となる。
そして、上述のようにマスクとしての多結晶半導体層を
必要としなければ、それだけ工程が短くなる。また、サ
イドウォールとフィールド絶縁膜が正確に残れば、これ
らの上に上述のように広げてコンタクトホールを開けて
電荷蓄積電極の面積の拡大を図れる。また、サイドウォ
ールとフィールド絶縁膜が正確に残れば、コンタクトホ
ールの形成ずれに係わらず、電荷蓄積電極と拡散層との
コンタクト部はサイドウォールとフィールド絶縁膜で例
えば第１図（ｇ）に示すようにセルフアライン的に正確
に決まるようになる。ということは、コンタクトホール
を開ける際、合わせ余裕をとる必要がなくなり、セル面
積を小さくできる。

上記のようにして開けられたコンタクトホール内には
有底筒状に電荷蓄積電極が形成される。上記この発明の
製造方法では、コンタクトホール内にセルフアラインで
埋込められた絶縁膜と異方性エッチングを用いてセルフ
アラインで有底筒状電荷蓄積電極が形成される。この電
荷蓄積電極形成がセルフアラインとなることなどによ
り、この発明ではキャパシタ形成に関してフォトリソグ
ラフィ工程は２回のみとなる。コンタクトホール形成時
に１回、プレート電極の形成時に１回、計２回となる。
さらに電荷蓄積電極を形成するための多結晶半導体層の
形成工程は１回のみとなる。

また、前記コンタクトホール内の埋込み絶縁膜は、異
方性エッチング時のマスクとして作用するが、この絶縁
膜として不純物ドープの絶縁膜を用いれば、この絶縁膜
からの不純物拡散により電荷蓄積電極に導電性をもたせ
るために不純物をドープすることが可能となる。

また、この埋込み絶縁膜は電荷蓄積電極形成後除去さ
れるが、前記コンタクトホールが開けられる絶縁膜が前
述のように３層構造であれば、その中間層の窒化膜をマ
スクとして３層構造絶縁膜のエッチング量を正確に制御
して、該３層絶縁膜の上層酸化膜とコンタクトホール内
の埋込み絶縁膜を同時に除去することが可能となる。

（実施例） 以下この発明の一実施例を第１図に参照して説明す
る。

まず第１図（ａ）に示すように、Ｐ型シリコン基板41
をLOCOS法により選択酸化し、約5000Åの厚いフィール
ド酸化膜42を選択的に形成することにより、基板41をア
クティブ領域とフィールド領域に分ける。次に、基板41
上にゲート酸化膜43を約160Å厚に形成し、その上にLPC
VD法でポリシリコン44を厚さ3000Å程度に堆積させ、こ
のポリシリコン44に通常の方法で不純物（リン）をドー
ピングする。さらにそのポリシリコン44上にCVD法で酸
化膜45を厚さ3000Å程度に堆積させる。しかる後、この
酸化膜45とポリシリコン44さらにはゲート酸化膜43をフ
ォトリソエッチング工程でゲートパターニングすること
により、基板41のアクティブ領域に残存ポリシリコン44
からなるMOSトランジスタのゲート電極46を形成し、そ
の上下のみに酸化膜45とゲート酸化膜43を残す。この
時、同時に残存ポリシリコン44によってワードライン47
がフィールド酸化膜42上に形成され、その上に酸化膜45
が残る。しかる後、前記３層構造のゲート電極部をマス
クとしてイオン注入法でリン（Ｐ）を基板41に注入する
ことにより、ゲート電極部両側の基板41内にLDD構造用
のN^-層48を形成する。

次に全面にCVD法により酸化膜を約3000Å堆積させた
後、これを異方性ドライエッチングでエッチングするこ
とにより、前記３層構造ゲート電極部の側壁に第１図
（ｂ）に示すように酸化膜サイドウォール49を形成す
る。この時同時にフィールド酸化膜42上の２層構造ワー
ドライン部の側壁にも酸化膜サイドウォール49が形成さ
れる。しかる後、３層構造ゲート電極部およびその側壁
のサイドウォール49をマスクとしてAsを基板41にイオン
注入法で注入することにより、サイドウォール49両側の
基板41内にLDD構造用のN⁺層50を形成する。以上で、N^-
層48とN⁺層50からなるLDD構造のソース・ドレイン拡散
層51a,51bを有するMOSトランジスタ（トランスファゲー
トとしてのスイッチングトランスタ）52が完成する。

次に、基板41上の全面にCVD法で第１図（ｃ）に示す
ように酸化膜53を1000〜3000Å、ここでは約1000Å堆積
させる。さらにその上にLPCVD法によりシリコン窒化膜5
4を200〜1000Å、ここでは約500Å堆積させ、さらにそ
の上にCVD法により厚く（5000〜20000Å、ここでは1000
0Å）酸化膜55、具体的にはBPSG膜を堆積させる。その
後、900℃15分程度窒素雰囲気中でアニールを実施し、
酸化膜55の表面を平坦にする。以上で、表面が平坦な３
層構造の絶縁膜56が基板41上に完成する。なお、このよ
うな３層構造絶縁膜56は、バイアスECR法により堆積と
同時に平坦化されるようにしてもよい。

次にこの３層構造絶縁膜56に、第１図（ｄ）に示すよ
うにMOSトランジスタ52の一方の拡散層51a上で、かつゲ
ート電極部側壁のサイドウォール49上およびフィールド
酸化膜42上にかかってコンタクトホール57を通常のフォ
トリソエッチング法により開ける。この時、３層構造絶
縁膜56はまず上層の厚い酸化膜55を異方性エッチングで
エッチングするが、この厚い上層酸化膜55のエッチング
に関しては、エッチングレートを速くしても、中間層の
シリコン窒化膜54をエッチングのエンドポイント検出用
に使用して制御性よくエッチングすることができ、シリ
コン窒化膜54が露出した時点でエンドポイントモニタに
より正確にエッチングをストップさせることができる。
引き続き薄いシリコン窒化膜54と薄い酸化膜53をエッチ
ングするが、これらは薄いから、エッチングレートと膜
厚から算出した時間管理のみでも制御性よくエッチング
することができ、これらが除去された時点でエッチング
を正確にストップさせることができる。この時、管理す
るエッチング時間は、エンドポンイントモニタの波形か
ら、シリコン窒化膜54がなくなった時点からの酸化膜53
のみのエッチング時間としてもよい。このように３層構
造絶縁膜56によればエッチングを制御性よく行うことが
でき、したがってマスクとしての多結晶半導体層でサイ
ドウォール49およびフィールド酸化膜42を覆っておかな
くても、これらを正確に残してコンタクトホール57を開
けることができる。

次に、サイドウォール49およびフィールド酸化膜42の
露出表面を含むコンタクトホール57の側面および底面な
らびに３層構造絶縁膜56の表面の全面に第１図（ｅ）に
示すようにポリシリコン58をLPCVD法で約1000Å堆積さ
せる。さらにその上の全面に不純物ドープの絶縁膜とし
てAsSG膜（ヒ素ドープの酸化膜）59をCVD法により堆積
させ、コンタクトホール57を埋め込む。その後、900℃1
5分程度のアニールを実施することにより、AsSG膜59中
のAsを低抵抗化のために（導電性をもたせるために）ポ
リシリコン58に固相拡散させ、同時にAsSG膜59の表面を
平坦にする。

次に、AsSG膜59をドライエッチングで全面異方性エッ
チングすることにより、このAsSG膜59を第１図（ｆ）に
示すようにコンタクトホール57内にのみ残す。

その後、コンタクトホール57内に残存したAsSG膜59を
マスクとして、酸化膜55の表面上に露出したポリシリコ
ン58を第１図（ｇ）に示すようにドライエッチングで除
去する。これにより、ポリシリコン58はコンタクトホー
ル57内に有底筒状に残り、有底筒状のキャパシタの電荷
蓄積電極60がセルフアラインで形成される。

次に、３層構造絶縁膜56の上層酸化膜55とコンタクト
ホール57内の残存AsSG膜59を、フッ酸系ウエットエッチ
ングで第１図（ｈ）に示すように同時に除去する。この
時、３層構造絶縁膜56においては、中間層のシリコン窒
化膜54がエッチングストッパとして作用する。したがっ
て、このエッチングストッパで３層構造絶縁膜56のエッ
チング量を正確に制御して、AsSG膜59と上層酸化開膜55
を同時に除去することが可能となる。その後、３層構造
絶縁膜56の中間層シリコン窒化膜54も熱リン酸ウエット
エッチングにより除去する。これらにより、有底筒状電
荷蓄積電極60は中空状となり、かつ上方側部分は酸化膜
55（薄くなった絶縁膜56）の上方に突出した構造とな
る。

次に、有底筒状電荷蓄積電極60の内面，外面および上
端面を含む全面に第１図（ｉ）に示すようにキャパシタ
誘電体薄膜61、具体的にはシリコン窒化膜を５〜10nm程
度LPCVD法により堆積させ、さらにその欠陥密度低減，
耐圧向上のために900℃前後のウエット酸素雰囲気中で
アニールを施す。次にそのキャパシタ誘電体薄膜61を挾
んで有底筒状電荷蓄積電極60の内面，外面および上端面
を含む全面を覆うようにプレート電極となるポリシリコ
ン62を約2000ÅLPCVD法で堆積させ、これに通常のリン
拡散法により不純物を導入する。

しかる後、このポリシリコン62をフォトリソエッチン
グ工程によりパターニングして第１図（ｊ）に示すよう
に電荷蓄積電極60部分および必要部分にのみ残すことに
より、この有底筒状の電荷蓄積電極60をその内側および
外側から覆うプレート電極63を形成する。この時、キャ
パシタ誘電体薄膜61もプレート電極63と同一形状にパタ
ーニングされる。

しかる後、同第１図（ｊ）に示すように全面に層間絶
縁膜としてBPSG膜64をCVD法により6000Å程度堆積さ
せ、このBPSG膜64の平坦化のためのアニールを900℃で1
5分程度行う。

そして、平坦化されたBPSG膜64とその下の酸化膜53に
対して通常のフォトリソエッチング工程により、第１図
（ｋ）に示すごとくMOSトランジスタ52のソース・ドレ
インの他方の拡散層51bに貫通するようにコンタクトホ
ール65を開ける。

その後、LPCVD法でポリシリコンを1500Å堆積させ、
イオン注入法でリンをポリシリコンに導入した後、その
ポリシリコンを通常のフォトリソエッチング工程により
パターニングすることにより、前記コンタクトホール65
を通して前記拡散層51bに接続されるビットライン66をB
PSG膜64上に第１図（ｋ）に示すように形成する。最後
に、その上の全表面に同第１図（ｋ）に示すようにパッ
シベーション膜67を形成する。

なお、このような一実施例では、第１図（ｅ）で全面
に形成されコンタクトホール57を埋める不純物ドープの
絶縁膜としてAsSG膜59を使用したが、不純物ドープのSO
G膜（スピン・オン・ガラス膜）、その他不純物ドープ
の絶縁膜を用いて同様の方法とすることもできる。

（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、基板上に形成されコンタクトホールが開けられる
絶縁膜を下から薄い酸化膜，薄い窒化膜，厚い酸化膜の
３層構造としたから、前記コンタクトホールを開ける
際、トランスファゲートスイッチングトランジスタのゲ
ート電極側壁のサイドウォールおよびフィールド絶縁膜
上にかかって開ける場合においても、それらを多結晶半
導体層のマスクで覆っておかなくても、それらを正確に
残してコンタクトホールを開けることができる。そし
て、多結晶半導体層のマスクが不要となることにより工
程の短縮化を図ることができる。

また、前記コンタクトホール内に有底筒状の電荷蓄積
電極をセルフアラインで形成できる。したがって、電荷
蓄積電極パターニングのためのフォトリソエッチング工
程を省略することができ、製造工程を簡略化できる。こ
の発明によれば、キャパシタ形成に関してフォトリソエ
ッチング工程は、コンタクトホール形成とプレート電極
パターニングの２回であり、これは、第３図の改良型従
来例の４回に比較しては勿論のこと、第２図の通常型従
来例の３回に比べても少ない。したがって、製造コスト
を下げることができる。さらに、電荷蓄積電極をセルフ
アラインで形成できれば、スタックト・キャパシタ製造
で最も困難であった電荷蓄積電極パターニングを容易と
して、歩留り、能率を上げることができる。さらにこの
発明によれば、電荷蓄積電極形成工程に関する多結晶半
導体層の形成工程も１回のみとし得、より工程の簡略化
を図れる。

また、電荷蓄積電極をセルフアラインで形成するため
に、コンタクトホール内にセルフアラインで埋込む絶縁
として不純物ドープの絶縁膜を用いれば、この絶縁膜か
らの不純物拡散により電荷蓄積電極に低抵抗化のための
不純物をドープすることが可能となり、不純物ドープ工
程を新たに付け加える必要がないので、工程を簡略化で
きる。

さらに、コンタクトホールが開けられる絶縁膜が前述
のように３層構造である場合、中間層の窒化膜をマスク
として３層構造絶縁膜のエッチング量を正確に制御し
て、該３層構造絶縁膜の上層酸化膜とコンタクトホール
内の埋込み絶縁膜を同時に除去することができ、より工
程の簡略化を図ることができる。

これらから、この発明の方法は16メガビットDRAMは勿
論のこと64メガビットDRAMに充分適用可能で、DRAM技術
の発展に大きく貢献する。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図は従来の通常型スタックト
・キャパシタ・セルを示す断面図、第３図は改良型スタ
ックト・キャパシタ・セルの製造工程断面図である。 41……Ｐ型シリコン基板、42……フィールド酸化膜、46
……ゲート電極、49……サイドウォール、51a……拡散
層、52……MOSトランジスタ、53……酸化膜、54……シ
リコン窒化膜、55……酸化膜、56……３層構造絶縁膜、
57……コンタクトホール、58……ポリシリコン、59……
AsSG膜、60……電荷蓄積電極、61……キャパシタ誘電体
薄膜、63……プレート電極。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】（ａ）半導体基板の表面に選択的にフィー
   ルド絶縁膜を形成して該基板をアクティブ領域とフィー
   ルド領域に分けた後、ゲート電極の側壁にサイドウォー
   ルを有する構造でトランスファゲートスイッチングトラ
   ンジスタとしてのMOSトランジスタを前記アクティブ領
   域に形成する工程と、 （ｂ）その後、基板上の全面に下から薄い酸化膜，薄い
   窒化膜，厚い酸化膜の３層構造の絶縁膜を形成する工程
   と、 （ｃ）その３層構造絶縁膜に、前記MOSトランジスタの
   ソース・ドレインの一方の拡散層上において、かつゲー
   ト電極側壁のサイドウォールおよびフィールド絶縁膜上
   にかかって、ただしそれらは残してコンタクトホールを
   開ける工程と、 （ｄ）前記サイドウォールおよびフィールド絶縁膜の露
   出表面を含む前記コンタクトホールの側面および底面な
   らびに前記３層構造絶縁膜の表面の全面に多結晶半導体
   層を形成し、さらにその上の全面に絶縁膜を形成して前
   記コンタクトホールを押込む工程と、 （ｅ）その絶縁膜を全面異方性エッチングによりコンタ
   クトホール内にのみ残す工程と、 （ｆ）その残存絶縁膜をマスクとして、前記３層構造絶
   縁膜表面の露出した多結晶半導体層を除去することによ
   り、該多結晶半導体層をコンタクトホール内にのみ有底
   筒状に残し、有底筒状のキャパシタの電荷蓄積電極を形
   成する工程と、 （ｇ）その後、コンタクトホール内の残存絶縁膜と３層
   構造絶縁膜の上層酸化膜を、３層構造においては中間層
   の窒化膜をマスクとして同時に除去し、さらに中間層の
   窒化膜を除去することにより、３層構造絶縁膜の下層酸
   化膜上に前記電荷蓄積電極の上方側部分を突出させる工
   程と、 （ｈ）その後、有底筒状の電荷蓄積電極の内面，外面お
   よび上端面にキャパシタ誘電体薄膜を形成し、さらに有
   底筒状の電荷蓄積電極をその内側および外側から覆うよ
   うにキャパシタのプレート電極を形成する工程とを具備
   してなる半導体記憶装置の製造方法。
2. 【請求項２】多結晶半導体層を全面に形成した後、その
   上の全面に形成される絶縁膜は不純物ドープの絶縁膜と
   し、この絶縁膜の形成後、この絶縁膜から前記多結晶半
   導体層に導電性をもたせるために不純物を拡散によりド
   ーピングすることを特徴とする請求項（１）記載の半導
   体記憶装置の製造方法。