JPH09246523A - 半導体装置 - Google Patents
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- JPH09246523A JPH09246523A JP8056107A JP5610796A JPH09246523A JP H09246523 A JPH09246523 A JP H09246523A JP 8056107 A JP8056107 A JP 8056107A JP 5610796 A JP5610796 A JP 5610796A JP H09246523 A JPH09246523 A JP H09246523A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
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Abstract
(57)【要約】
【課題】 電流遮断能力に優れターンオフ損失の低い半
導体装置を提供する。 【解決手段】 pベース3とp+ アノード1とn- 層2
とn+ カソード5とによりサイリスタが構成されてい
る。pベース3領域の内と外にそれぞれp+ ダイバータ
6bとp+ ダイバータ6aを備える。pベース3とp+
ダイバータ6a,6bとの間と、n+ フローティング7
aとn+ カソード5およびn- 層2との間とにチャネル
領域を形成するためのゲート酸化膜8a,8bとゲート
電極12a,12bとを備える。n+ カソード5とp+
アノード1にそれぞれ電気的に接続されるカソード電極
10とアノード電極9を備える。
導体装置を提供する。 【解決手段】 pベース3とp+ アノード1とn- 層2
とn+ カソード5とによりサイリスタが構成されてい
る。pベース3領域の内と外にそれぞれp+ ダイバータ
6bとp+ ダイバータ6aを備える。pベース3とp+
ダイバータ6a,6bとの間と、n+ フローティング7
aとn+ カソード5およびn- 層2との間とにチャネル
領域を形成するためのゲート酸化膜8a,8bとゲート
電極12a,12bとを備える。n+ カソード5とp+
アノード1にそれぞれ電気的に接続されるカソード電極
10とアノード電極9を備える。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に絶縁ゲート型サイリスタの構造
とその製造方法に関するものである。
の製造方法に関し、特に絶縁ゲート型サイリスタの構造
とその製造方法に関するものである。
【0002】
【従来の技術】一般に、電流の導通遮断を制御できるス
イッチング素子には、低いスイッチング損失および定常
損失、高速度の電流遮断、さらに高い電流遮断能力が要
求される。
イッチング素子には、低いスイッチング損失および定常
損失、高速度の電流遮断、さらに高い電流遮断能力が要
求される。
【0003】スイッチング損失とは、スイッチング素子
を導通状態にする(以下「ターンオン」と記す)とき、
またはスイッチング素子を遮断状態にする(以下「ター
ンオフ」と記す)ときに発生する電力損失をいい、定常
損失とは、ターンオン完了後の定常状態(以下「オン状
態」と記す)でのオン抵抗によって発生する順方向電圧
降下と通電電流との積で表わされる電力損失をいい、電
流遮断能力とは、ターンオフ可能な最大の主電流として
定義される。
を導通状態にする(以下「ターンオン」と記す)とき、
またはスイッチング素子を遮断状態にする(以下「ター
ンオフ」と記す)ときに発生する電力損失をいい、定常
損失とは、ターンオン完了後の定常状態(以下「オン状
態」と記す)でのオン抵抗によって発生する順方向電圧
降下と通電電流との積で表わされる電力損失をいい、電
流遮断能力とは、ターンオフ可能な最大の主電流として
定義される。
【0004】このような要求を満たすスイッチング素子
として、絶縁ゲート型サイリスタがある。一般に絶縁ゲ
ート型サイリスタは定常損失が低いという利点がある
が、ターンオフ能力がないか、または、ターンオフ可能
で高速度の電流遮断が可能であるが電流遮断能力が低い
などの問題がある。
として、絶縁ゲート型サイリスタがある。一般に絶縁ゲ
ート型サイリスタは定常損失が低いという利点がある
が、ターンオフ能力がないか、または、ターンオフ可能
で高速度の電流遮断が可能であるが電流遮断能力が低い
などの問題がある。
【0005】従来、ターンオフ能力を持ち電流遮断能力
を高めた絶縁ゲート型サイリスタの一例として、Electr
on Device Letter, No16(1995)に示されたEmitter Sw
itched Thyristor With Diverter(以下「ESTD」と
記す)がある。図63はESTDの断面の一例を示し、
図64はその平面の一例を示す。なお、図63は図64
において、I−Iにおける断面を示す。
を高めた絶縁ゲート型サイリスタの一例として、Electr
on Device Letter, No16(1995)に示されたEmitter Sw
itched Thyristor With Diverter(以下「ESTD」と
記す)がある。図63はESTDの断面の一例を示し、
図64はその平面の一例を示す。なお、図63は図64
において、I−Iにおける断面を示す。
【0006】図63および図64を参照して、ESTD
は、p+ アノード1、n- 層2、pベース3、p+ コン
タクト4、n+ カソード5、p+ ダイバータ6a、n+
フローティング7a、ゲート酸化膜8a,8b、ゲート
電極12a,12b、アノード電極9、カソード電極1
0、ダイバータ電極11aを備える。p+ アノード1、
n- 層2、pベース3、n+ フローティング7aにより
サイリスタを構成する。
は、p+ アノード1、n- 層2、pベース3、p+ コン
タクト4、n+ カソード5、p+ ダイバータ6a、n+
フローティング7a、ゲート酸化膜8a,8b、ゲート
電極12a,12b、アノード電極9、カソード電極1
0、ダイバータ電極11aを備える。p+ アノード1、
n- 層2、pベース3、n+ フローティング7aにより
サイリスタを構成する。
【0007】pベース3とp+ ダイバータ6aはゲート
酸化膜8bによって、pチャネルMOSFETを形成し
ており、カソード電極10とダイバータ電極11aとは
電気的に接続されている。
酸化膜8bによって、pチャネルMOSFETを形成し
ており、カソード電極10とダイバータ電極11aとは
電気的に接続されている。
【0008】次に、ESTDの動作について説明する。
オン状態は、カソード電極10−アノード電極9間に順
バイアス、すなわち、カソード電極10を接地し、アノ
ード電極9に正(+)電圧を印加した状態において、ゲ
ート電極12a,12bに正のしきい値電圧以上の電圧
を印加することにより実現される。
オン状態は、カソード電極10−アノード電極9間に順
バイアス、すなわち、カソード電極10を接地し、アノ
ード電極9に正(+)電圧を印加した状態において、ゲ
ート電極12a,12bに正のしきい値電圧以上の電圧
を印加することにより実現される。
【0009】この動作についてさらに詳しく説明する。
ゲート電極12a,12bに正のしきい値電圧以上の電
圧を印加すると、ゲート酸化膜8a近傍のn+ カソード
5とn+ フローティング7aとによって挟まれるpベー
ス3領域にn型反転した電子密度の高いnチャネル領域
が生成する。また、ゲート酸化膜8b近傍のn+ フロー
ティング7aと半導体基板のn- 層2とによって挟まれ
るpベース3領域にもn型反転した電子密度の高いnチ
ャネル領域が生成する。電子がnチャネル領域を流れ、
カソード電極10からn+ カソード5、n+ フローティ
ング7aを経て、半導体基板のn- 層2に注入される。
そして電子が正(+)電圧が印加されているp+ アノー
ド1へ向かって流れる。電子がp+ アノード1に到達す
ると、p + アノード1から正孔がn- 層2へ注入され
る。n- 層2へ注入された正孔のうちのいくつかは、p
ベース3へ流れ込み、n+ フローティング7aおよびn
+ カソード5下方を流れて、p+ コンタクト4へ流れ
る。そして、正孔は、p+ コンタクト4からカソード電
極10へ流れる。
ゲート電極12a,12bに正のしきい値電圧以上の電
圧を印加すると、ゲート酸化膜8a近傍のn+ カソード
5とn+ フローティング7aとによって挟まれるpベー
ス3領域にn型反転した電子密度の高いnチャネル領域
が生成する。また、ゲート酸化膜8b近傍のn+ フロー
ティング7aと半導体基板のn- 層2とによって挟まれ
るpベース3領域にもn型反転した電子密度の高いnチ
ャネル領域が生成する。電子がnチャネル領域を流れ、
カソード電極10からn+ カソード5、n+ フローティ
ング7aを経て、半導体基板のn- 層2に注入される。
そして電子が正(+)電圧が印加されているp+ アノー
ド1へ向かって流れる。電子がp+ アノード1に到達す
ると、p + アノード1から正孔がn- 層2へ注入され
る。n- 層2へ注入された正孔のうちのいくつかは、p
ベース3へ流れ込み、n+ フローティング7aおよびn
+ カソード5下方を流れて、p+ コンタクト4へ流れ
る。そして、正孔は、p+ コンタクト4からカソード電
極10へ流れる。
【0010】このとき、pベース3内部において正孔が
蓄積され、n+ フローティング7aとpベース3から形
成されるpn接合の内蔵電位以上になると、正孔はpベ
ース3からn+ フローティング7aへ流れるようにな
り、サイリスタ動作が始まりオン状態となる。これによ
り、カソード電極10とアノード電極9との間に主電流
が流れる状態となる。ここで、オン状態となったサイリ
スタがその状態を維持するのに必要な最小の電流を保持
電流という。
蓄積され、n+ フローティング7aとpベース3から形
成されるpn接合の内蔵電位以上になると、正孔はpベ
ース3からn+ フローティング7aへ流れるようにな
り、サイリスタ動作が始まりオン状態となる。これによ
り、カソード電極10とアノード電極9との間に主電流
が流れる状態となる。ここで、オン状態となったサイリ
スタがその状態を維持するのに必要な最小の電流を保持
電流という。
【0011】反対に、オフ状態はゲート電極12a,1
2bに負のしきい値を印加することにより実現される。
この動作について詳しく説明する。
2bに負のしきい値を印加することにより実現される。
この動作について詳しく説明する。
【0012】ゲート電極12a,12bに負のしきい値
電圧を印加すると、ゲート酸化膜8a近傍のn+ カソー
ド5とn+ フローティング7aとによって挟まれるpベ
ース3領域に形成されていたnチャネル領域と、ゲート
酸化膜8b近傍のn+ フローティング7aと半導体基板
のn- 層2とによって挟まれるpベース3領域に形成さ
れていたnチャネル領域とが消滅し、カソード電極10
からの電子の注入が止まる。
電圧を印加すると、ゲート酸化膜8a近傍のn+ カソー
ド5とn+ フローティング7aとによって挟まれるpベ
ース3領域に形成されていたnチャネル領域と、ゲート
酸化膜8b近傍のn+ フローティング7aと半導体基板
のn- 層2とによって挟まれるpベース3領域に形成さ
れていたnチャネル領域とが消滅し、カソード電極10
からの電子の注入が止まる。
【0013】一方、ゲート酸化膜8b近傍のpベース3
とp+ ダイバータ6aとによって挟まれる半導体基板の
n- 層2の領域にチャネル反転が生じ、p型反転した正
孔密度の高いpチャネル領域が生成する。新たな電子の
注入は行なわれないため、正孔の新たな発生もなくな
る。pベース3領域内に蓄積された正孔は、p+ コンタ
クト4からカソード電極10へと流れ出る。さらに、ゲ
ート酸化膜8b近傍のpチャネル領域を通って、p+ ダ
イバータ6aへも流れ出る。すなわち、pベース領域3
内に蓄積された正孔がp+ ダイバータ6aへ分流される
ことになる。
とp+ ダイバータ6aとによって挟まれる半導体基板の
n- 層2の領域にチャネル反転が生じ、p型反転した正
孔密度の高いpチャネル領域が生成する。新たな電子の
注入は行なわれないため、正孔の新たな発生もなくな
る。pベース3領域内に蓄積された正孔は、p+ コンタ
クト4からカソード電極10へと流れ出る。さらに、ゲ
ート酸化膜8b近傍のpチャネル領域を通って、p+ ダ
イバータ6aへも流れ出る。すなわち、pベース領域3
内に蓄積された正孔がp+ ダイバータ6aへ分流される
ことになる。
【0014】そして、正孔電流がカソード電極10、ダ
イバータ電極11aへ流れることにより、保持電流以下
になるとサイリスタはオン状態を維持することができな
くなり、サイリスタ動作が停止する。このようにして、
カソード電極10をアノード電極9との間で主電流が遮
断される。
イバータ電極11aへ流れることにより、保持電流以下
になるとサイリスタはオン状態を維持することができな
くなり、サイリスタ動作が停止する。このようにして、
カソード電極10をアノード電極9との間で主電流が遮
断される。
【0015】サイリスタの電流遮断能力を説明するため
に、次に、p+ ダイバータを備えないサイリスタとして
Emitter Switched Thyristor(以下「EST」と記す)
について説明する。
に、次に、p+ ダイバータを備えないサイリスタとして
Emitter Switched Thyristor(以下「EST」と記す)
について説明する。
【0016】図65はESTの断面を示す。なお、ES
Tの平面は、図64と同様にストライプ構造を有する。
図65を参照して、ESTの構造は、ESTDの構造か
らp + ダイバータおよびダイバータ電極を除いたものと
同じ構造である。
Tの平面は、図64と同様にストライプ構造を有する。
図65を参照して、ESTの構造は、ESTDの構造か
らp + ダイバータおよびダイバータ電極を除いたものと
同じ構造である。
【0017】ESTの動作についても、ESTDと同じ
動作である。しかし、オフ状態に至る過程において、p
ベース3領域内に蓄積された正孔はカソード電極10へ
のみ流れる。このため、pベース3内の電位がESTD
に比べて高くなりターンオフしにくくなる。したがっ
て、ESTDと比較するとターンオフできる最大の主電
流の値は小さくなる。また、同じ主電流をターンオフす
る場合、ESTDと比べるとp+ ダイバータへの分流が
ないためターンオフ時間が長くなる。サイリスタの特性
として、ターンオフ可能な最大の主電流の値が大きいほ
ど素子の特性は優れており、電流遮断能力が高いと言わ
れる。また、ターンオフ時間が短いほどターンオフ損失
が低減できるため特性が向上する。したがって、サイリ
スタの特性の向上にはpベース3の電位を低くするとと
もに、正孔を早く引抜くことが重要であり、そのために
p+ ダイバータは重要な働きを持つ。
動作である。しかし、オフ状態に至る過程において、p
ベース3領域内に蓄積された正孔はカソード電極10へ
のみ流れる。このため、pベース3内の電位がESTD
に比べて高くなりターンオフしにくくなる。したがっ
て、ESTDと比較するとターンオフできる最大の主電
流の値は小さくなる。また、同じ主電流をターンオフす
る場合、ESTDと比べるとp+ ダイバータへの分流が
ないためターンオフ時間が長くなる。サイリスタの特性
として、ターンオフ可能な最大の主電流の値が大きいほ
ど素子の特性は優れており、電流遮断能力が高いと言わ
れる。また、ターンオフ時間が短いほどターンオフ損失
が低減できるため特性が向上する。したがって、サイリ
スタの特性の向上にはpベース3の電位を低くするとと
もに、正孔を早く引抜くことが重要であり、そのために
p+ ダイバータは重要な働きを持つ。
【0018】次に、そのようなp+ ダイバータを有する
他のサイリスタとして、Electron Device Letter, No.1
2 (1991)に示されたBase Resistance Thyristor (以
下「BRT」と記す)について説明する。
他のサイリスタとして、Electron Device Letter, No.1
2 (1991)に示されたBase Resistance Thyristor (以
下「BRT」と記す)について説明する。
【0019】図66は、BRTの断面の一例を示し、図
67はその平面の一例を示す。なお、図66は図67に
おいて、I−Iにおける断面を示す。
67はその平面の一例を示す。なお、図66は図67に
おいて、I−Iにおける断面を示す。
【0020】図66および図67を参照して、BRT
は、p+ アノード1、n- 層2、pベース3、n+ カソ
ード5、p+ ダイバータ6a、ゲート酸化膜8b、アノ
ード電極9、カソード電極10、ダイバータ電極11a
を備える。p+ アノード1、n - 層2、pベース3、n
+ カソード5によりサイリスタを構成する。
は、p+ アノード1、n- 層2、pベース3、n+ カソ
ード5、p+ ダイバータ6a、ゲート酸化膜8b、アノ
ード電極9、カソード電極10、ダイバータ電極11a
を備える。p+ アノード1、n - 層2、pベース3、n
+ カソード5によりサイリスタを構成する。
【0021】次に、動作について説明する。オン状態は
ゲート電極12bに正のしきい値電圧を印加することに
よって実現される。つまり、ゲート電極12bに正のし
きい値電圧を印加すると、ゲート酸化膜8bの近傍のn
+ カソード5と半導体基板のn- 層2とによって挟まれ
るpベース3領域にnチャネル領域が形成される。電子
がカソード電極10からn+ カソード5、nチャネル領
域を通って半導体基板のn- 層2へ注入され、p+ アノ
ード1へ向かって流れる。一方、p+ アノードから正孔
がn- 層2へ注入される。このとき、pベース3内部に
おいて正孔が蓄積され、n+ カソード5とpベース3か
ら形成されるpn接合の内蔵電位以上になると、正孔は
pベース3からn+ カソード5へ流れるようになり、サ
イリスタ動作が始まりオン状態となる。これにより、カ
ソード電極10とアノード電極9との間に主電流が流れ
る状態となる。
ゲート電極12bに正のしきい値電圧を印加することに
よって実現される。つまり、ゲート電極12bに正のし
きい値電圧を印加すると、ゲート酸化膜8bの近傍のn
+ カソード5と半導体基板のn- 層2とによって挟まれ
るpベース3領域にnチャネル領域が形成される。電子
がカソード電極10からn+ カソード5、nチャネル領
域を通って半導体基板のn- 層2へ注入され、p+ アノ
ード1へ向かって流れる。一方、p+ アノードから正孔
がn- 層2へ注入される。このとき、pベース3内部に
おいて正孔が蓄積され、n+ カソード5とpベース3か
ら形成されるpn接合の内蔵電位以上になると、正孔は
pベース3からn+ カソード5へ流れるようになり、サ
イリスタ動作が始まりオン状態となる。これにより、カ
ソード電極10とアノード電極9との間に主電流が流れ
る状態となる。
【0022】反対にオフ状態は、ゲート電極12bに負
のしきい値電圧を印加することによって実現される。
のしきい値電圧を印加することによって実現される。
【0023】つまり、ゲート電極12bに負のしきい値
電圧を印加すると、ゲート酸化膜8b近傍のn+ カソー
ド5と半導体基板のn- 層2とによって挟まれるpベー
ス3領域に形成されていたnチャネル領域が消滅し、カ
ソード電極10からの電子の注入が止まる。ゲート酸化
膜8b近傍のpベース3とp+ ダイバータ6aとによっ
て挟まれる半導体基板のn- 層2の領域にチャネル反転
が生じ、p型反転した正孔密度の高いpチャネル領域が
生成する。pベース3を流れていた正孔は、pチャネル
領域を通りp+ ダイバータ6aへ流れる。このようにし
て、サイリスタの保持電流以下になるとサイリスタ動作
が停止し主電流が遮断される。
電圧を印加すると、ゲート酸化膜8b近傍のn+ カソー
ド5と半導体基板のn- 層2とによって挟まれるpベー
ス3領域に形成されていたnチャネル領域が消滅し、カ
ソード電極10からの電子の注入が止まる。ゲート酸化
膜8b近傍のpベース3とp+ ダイバータ6aとによっ
て挟まれる半導体基板のn- 層2の領域にチャネル反転
が生じ、p型反転した正孔密度の高いpチャネル領域が
生成する。pベース3を流れていた正孔は、pチャネル
領域を通りp+ ダイバータ6aへ流れる。このようにし
て、サイリスタの保持電流以下になるとサイリスタ動作
が停止し主電流が遮断される。
【0024】このBRTでは、オフ状態に至る過程で正
孔はp+ ダイバータ6aを通じて流れるので、p+ アノ
ード1、n- 層2、pベース3、n+ カソード5からな
るサイリスタのpベース3の抵抗が減少したのと同様の
効果がある。このため、サイリスタのターンオフ時、す
なわち、チャネル反転時の実効的な保持電流が増大する
ため電流遮断能力が向上する。
孔はp+ ダイバータ6aを通じて流れるので、p+ アノ
ード1、n- 層2、pベース3、n+ カソード5からな
るサイリスタのpベース3の抵抗が減少したのと同様の
効果がある。このため、サイリスタのターンオフ時、す
なわち、チャネル反転時の実効的な保持電流が増大する
ため電流遮断能力が向上する。
【0025】以上説明したように、p+ ダイバータを備
えた絶縁ゲート型サイリスタは、p + ダイバータを備え
ないサイリスタと比較すれば、ターンオフ時にpベース
に蓄積された正孔がp+ ダイバータへも分流されるた
め、電流遮断能力は高くなる。
えた絶縁ゲート型サイリスタは、p + ダイバータを備え
ないサイリスタと比較すれば、ターンオフ時にpベース
に蓄積された正孔がp+ ダイバータへも分流されるた
め、電流遮断能力は高くなる。
【0026】しかし、p+ ダイバータは図64あるいは
図67に示すように、ストライプ状の平面構造を有す
る。このため、さらに高い電流を高速度で遮断する場
合、p+ダイバータ領域が1つしかないために正孔電流
の分流効率が悪くなり、高い電流に対して電流遮断能力
を向上することが困難であった。また、分流の際に、正
孔電流が1つのp+ ダイバータへ向かって流れが集中す
るため、サイリスタが誤動作を起こすことがあった。
図67に示すように、ストライプ状の平面構造を有す
る。このため、さらに高い電流を高速度で遮断する場
合、p+ダイバータ領域が1つしかないために正孔電流
の分流効率が悪くなり、高い電流に対して電流遮断能力
を向上することが困難であった。また、分流の際に、正
孔電流が1つのp+ ダイバータへ向かって流れが集中す
るため、サイリスタが誤動作を起こすことがあった。
【0027】
【発明が解決しようとする課題】p+ ダイバータを有す
る従来のESTD、BRTでは、その平面構造がストラ
イプ状であった。このため、ターンオフ時に正孔電流が
1つのp+ ダイバータへのみしか分流されず、正孔電流
の分流効率が悪く、より高い電流遮断能力を向上させる
ことが困難であった。
る従来のESTD、BRTでは、その平面構造がストラ
イプ状であった。このため、ターンオフ時に正孔電流が
1つのp+ ダイバータへのみしか分流されず、正孔電流
の分流効率が悪く、より高い電流遮断能力を向上させる
ことが困難であった。
【0028】また、このような構造では、分流の際に正
孔電流が1つのダイバータへ向かって流れることにより
電流の集中が起こりサイリスタが誤動作することがあっ
た。
孔電流が1つのダイバータへ向かって流れることにより
電流の集中が起こりサイリスタが誤動作することがあっ
た。
【0029】さらに、ESTD、BRTのp+ ダイバー
タ領域は図63または図66に示すように、n- 層2と
直接接している。このため、オン状態において電流がp
+ アノード1からp+ ダイバータ6aへも一部流れる。
したがって、p+ ダイバータ6aへ流れる電流分を補う
ため、サイリスタがターンオンするときに発生する電力
損失であるターンオン損失や、ターンオン完了後の定常
状態においてオン抵抗によって発生する定常損失、すな
わち、オン電圧と主電流との積で表わされる電力損失が
増大するという問題があった。
タ領域は図63または図66に示すように、n- 層2と
直接接している。このため、オン状態において電流がp
+ アノード1からp+ ダイバータ6aへも一部流れる。
したがって、p+ ダイバータ6aへ流れる電流分を補う
ため、サイリスタがターンオンするときに発生する電力
損失であるターンオン損失や、ターンオン完了後の定常
状態においてオン抵抗によって発生する定常損失、すな
わち、オン電圧と主電流との積で表わされる電力損失が
増大するという問題があった。
【0030】本発明は、このような問題を解決するため
になされたものであり、電流遮断能力を向上し、ターン
オン損失、定常損失を低減した絶縁ゲート型サイリスタ
の構造として、特に、p+ ダイバータの平面構造あるい
は断面構造を提供することである。
になされたものであり、電流遮断能力を向上し、ターン
オン損失、定常損失を低減した絶縁ゲート型サイリスタ
の構造として、特に、p+ ダイバータの平面構造あるい
は断面構造を提供することである。
【0031】
【課題を解決するための手段】請求項1に記載の半導体
装置は、第1導電型の半導体基板を挟んで両主面の間に
主電流を流すための素子を有する半導体装置であって、
素子は、第2導電型の第1不純物領域と、第1導電型の
第2不純物領域と、第2導電型の第3不純物領域と、第
2導電型の第4不純物領域と、第1ゲート電極と、第1
主電極と、第2主電極とを含む。第2導電型の第1不純
物領域は、第1導電型の半導体基板の第1主面に形成さ
れている。第1導電型の第2不純物領域は、第1不純物
領域内の第1主面に形成されている。第2導電型の第3
不純物領域は、半導体基板の第2主面に形成されてい
る。第2導電型の第4不純物領域は、第2不純物領域内
の第1主面に形成されている。第1ゲート電極は、第1
不純物領域と第4不純物領域とによって挟まれる第2不
純物領域表面上に、第1絶縁膜を介在させて形成されて
いる。第1主電極は、第1主面に形成され、第4不純物
領域と電気的に接続されている。第2主電極は、第2主
面に形成され、第3不純物領域と電気的に接続されてい
る。
装置は、第1導電型の半導体基板を挟んで両主面の間に
主電流を流すための素子を有する半導体装置であって、
素子は、第2導電型の第1不純物領域と、第1導電型の
第2不純物領域と、第2導電型の第3不純物領域と、第
2導電型の第4不純物領域と、第1ゲート電極と、第1
主電極と、第2主電極とを含む。第2導電型の第1不純
物領域は、第1導電型の半導体基板の第1主面に形成さ
れている。第1導電型の第2不純物領域は、第1不純物
領域内の第1主面に形成されている。第2導電型の第3
不純物領域は、半導体基板の第2主面に形成されてい
る。第2導電型の第4不純物領域は、第2不純物領域内
の第1主面に形成されている。第1ゲート電極は、第1
不純物領域と第4不純物領域とによって挟まれる第2不
純物領域表面上に、第1絶縁膜を介在させて形成されて
いる。第1主電極は、第1主面に形成され、第4不純物
領域と電気的に接続されている。第2主電極は、第2主
面に形成され、第3不純物領域と電気的に接続されてい
る。
【0032】以上のような構成によれば、第1主電極と
第2主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第1ゲート電極に所定の電圧を印加
することにより、第1絶縁膜近傍の第1不純物領域と第
4不純物領域とによって挟まれる第1導電型の第2不純
物領域に第2導電型のチャネル反転層が生成し、第1不
純物領域と第4不純物領域とが電気的に接続される。こ
のため、第1不純物領域内の正孔電流が第4不純物領域
へ分流される。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
第2主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第1ゲート電極に所定の電圧を印加
することにより、第1絶縁膜近傍の第1不純物領域と第
4不純物領域とによって挟まれる第1導電型の第2不純
物領域に第2導電型のチャネル反転層が生成し、第1不
純物領域と第4不純物領域とが電気的に接続される。こ
のため、第1不純物領域内の正孔電流が第4不純物領域
へ分流される。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【0033】請求項1の記載において請求項2に記載の
ように、第1不純物領域内の第1主面に複数の第2不純
物領域が形成され、個々の第2不純物領域の第1主面に
第4不純物領域が形成され、第1ゲート電極が、第4不
純物領域のそれぞれと第1不純物領域とによって挟まれ
る第2不純物領域表面上に位置し、第1主電極が第4不
純物領域のそれぞれと電気的に接続されており、素子
が、第2不純物領域と半導体基板の第1導電型の領域と
によって挟まれる第1不純物領域表面上に、第2絶縁膜
を介在させて形成された第2ゲート電極と、隣り合う第
2不純物領域によって挟まれる第1不純物領域表面上
に、第3絶縁膜を介在させて形成された第3ゲート電極
とをさらに含んでもよい。
ように、第1不純物領域内の第1主面に複数の第2不純
物領域が形成され、個々の第2不純物領域の第1主面に
第4不純物領域が形成され、第1ゲート電極が、第4不
純物領域のそれぞれと第1不純物領域とによって挟まれ
る第2不純物領域表面上に位置し、第1主電極が第4不
純物領域のそれぞれと電気的に接続されており、素子
が、第2不純物領域と半導体基板の第1導電型の領域と
によって挟まれる第1不純物領域表面上に、第2絶縁膜
を介在させて形成された第2ゲート電極と、隣り合う第
2不純物領域によって挟まれる第1不純物領域表面上
に、第3絶縁膜を介在させて形成された第3ゲート電極
とをさらに含んでもよい。
【0034】そのような場合には、ターンオフ時に第1
〜第3ゲート電極に所定の電圧を印加することにより、
第1絶縁膜近傍の第1不純物領域と第4不純物領域とに
よって挟まれる第1導電型の第2不純物領域には第2導
電型のチャネル反転層が生成し、第1不純物領域と第4
不純物領域とが電気的に接続される。第2絶縁膜近傍の
第2不純物領域と半導体基板の第1導電型の領域とによ
って挟まれる第2導電型の第1不純物領域にはチャネル
反転層が形成されず、第2不純物領域と半導体基板の第
1導電型の領域とが電気的に絶縁される。第3絶縁膜近
傍の隣り合う第2不純物領域によって挟まれる第2導電
型の第1不純物領域にもチャネル反転層は生成されな
い。このため、第1不純物領域内の正孔電流を各第4不
純物領域へ分流させることができる。したがって、チャ
ネル反転時の素子の実効的な保持電流がより増大するた
め電流遮断能力がさらに向上する。
〜第3ゲート電極に所定の電圧を印加することにより、
第1絶縁膜近傍の第1不純物領域と第4不純物領域とに
よって挟まれる第1導電型の第2不純物領域には第2導
電型のチャネル反転層が生成し、第1不純物領域と第4
不純物領域とが電気的に接続される。第2絶縁膜近傍の
第2不純物領域と半導体基板の第1導電型の領域とによ
って挟まれる第2導電型の第1不純物領域にはチャネル
反転層が形成されず、第2不純物領域と半導体基板の第
1導電型の領域とが電気的に絶縁される。第3絶縁膜近
傍の隣り合う第2不純物領域によって挟まれる第2導電
型の第1不純物領域にもチャネル反転層は生成されな
い。このため、第1不純物領域内の正孔電流を各第4不
純物領域へ分流させることができる。したがって、チャ
ネル反転時の素子の実効的な保持電流がより増大するた
め電流遮断能力がさらに向上する。
【0035】請求項2の記載において請求項3に記載の
ように、互いに隣り合う第4不純物領域間における電気
抵抗がすべて等しくてもよい。
ように、互いに隣り合う第4不純物領域間における電気
抵抗がすべて等しくてもよい。
【0036】そのような場合、各第4不純物領域間にお
ける電圧降下はすべて等しくなり、各第4不純物領域へ
流れる正孔電流が最も少なくなる。したがって、素子の
実効的な保持電流が増大するため電流遮断能力が向上す
る。
ける電圧降下はすべて等しくなり、各第4不純物領域へ
流れる正孔電流が最も少なくなる。したがって、素子の
実効的な保持電流が増大するため電流遮断能力が向上す
る。
【0037】請求項2または3の記載において請求項4
に記載のように、素子が、第1不純物領域の第1主面
に、複数の第2不純物領域のうち第1不純物領域の外縁
に最も遠くに位置するものと距離を隔てられた第1導電
型の第5不純物領域と、第5不純物領域と第2不純物領
域とによって挟まれる第1不純物領域表面上に、第4絶
縁膜を介在させて形成された第4ゲート電極とをさらに
含み、第1主電極が、第5不純物領域と電気的にさらに
接続され、複数の第2不純物領域とは電気的に直接接続
されていなくてもよい。
に記載のように、素子が、第1不純物領域の第1主面
に、複数の第2不純物領域のうち第1不純物領域の外縁
に最も遠くに位置するものと距離を隔てられた第1導電
型の第5不純物領域と、第5不純物領域と第2不純物領
域とによって挟まれる第1不純物領域表面上に、第4絶
縁膜を介在させて形成された第4ゲート電極とをさらに
含み、第1主電極が、第5不純物領域と電気的にさらに
接続され、複数の第2不純物領域とは電気的に直接接続
されていなくてもよい。
【0038】そのような場合には、ターンオフ時に第4
ゲート電極に所定の電圧を印加することにより第4絶縁
膜近傍の第1不純物領域に形成されていたチャネル領域
が消滅する。このため、第5不純物領域から第2不純物
領域への電子の注入を止めることができる。したがっ
て、素子の電流遮断能力が向上する。
ゲート電極に所定の電圧を印加することにより第4絶縁
膜近傍の第1不純物領域に形成されていたチャネル領域
が消滅する。このため、第5不純物領域から第2不純物
領域への電子の注入を止めることができる。したがっ
て、素子の電流遮断能力が向上する。
【0039】請求項5に記載の半導体装置は、第1導電
型の半導体基板を挟んで両主面の間に主電流を流すため
の素子を有する半導体装置であって、素子は、第2導電
型の第1不純物領域と、第1導電型の第2不純物領域
と、第2導電型の第3不純物領域と、複数の第2導電型
の第4不純物領域と、第1ゲート電極と、第1主電極
と、第2主電極とを含む。第2導電型の第1不純物領域
は、第1導電型の半導体基板の第1主面に形成されてい
る。第1導電型の第2不純物領域は、第1不純物領域内
の第1主面に形成されている。第2導電型の第3不純物
領域は、半導体基板の第2主面に形成されている。複数
の第2導電型の第4不純物領域は、第1主面に形成さ
れ、第1不純物領域と距離を隔てられ、かつ、第1不純
物領域の外縁に沿って互いに距離を隔てられている。第
1ゲート電極は、第1不純物領域と各第4不純物領域と
によって挟まれる半導体基板の第1導電型の領域表面上
に、第1絶縁膜を介在させて形成されている。第1主電
極は、第1主面に形成され、第4不純物領域のそれぞれ
と電気的に接続されている。第2主電極は、第2主面に
形成され、第3不純物領域と電気的に接続されている。
型の半導体基板を挟んで両主面の間に主電流を流すため
の素子を有する半導体装置であって、素子は、第2導電
型の第1不純物領域と、第1導電型の第2不純物領域
と、第2導電型の第3不純物領域と、複数の第2導電型
の第4不純物領域と、第1ゲート電極と、第1主電極
と、第2主電極とを含む。第2導電型の第1不純物領域
は、第1導電型の半導体基板の第1主面に形成されてい
る。第1導電型の第2不純物領域は、第1不純物領域内
の第1主面に形成されている。第2導電型の第3不純物
領域は、半導体基板の第2主面に形成されている。複数
の第2導電型の第4不純物領域は、第1主面に形成さ
れ、第1不純物領域と距離を隔てられ、かつ、第1不純
物領域の外縁に沿って互いに距離を隔てられている。第
1ゲート電極は、第1不純物領域と各第4不純物領域と
によって挟まれる半導体基板の第1導電型の領域表面上
に、第1絶縁膜を介在させて形成されている。第1主電
極は、第1主面に形成され、第4不純物領域のそれぞれ
と電気的に接続されている。第2主電極は、第2主面に
形成され、第3不純物領域と電気的に接続されている。
【0040】以上のような構成によれば、第1主電極と
第2主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第1ゲート電極に所定の電圧を印加
することにより、第1絶縁膜近傍の第1不純物領域と各
第4不純物領域とによって挟まれる半導体基板の第1導
電型の領域に第2導電型のチャネル反転層が生成し、第
1不純物領域と各第4不純物領域とが電気的に接続され
る。このため、第1不純物領域内の正孔電流が複数の第
4不純物領域へ分流される。したがって、チャネル反転
時の素子の実効的な保持電流が増大するため電流遮断能
力が向上する。
第2主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第1ゲート電極に所定の電圧を印加
することにより、第1絶縁膜近傍の第1不純物領域と各
第4不純物領域とによって挟まれる半導体基板の第1導
電型の領域に第2導電型のチャネル反転層が生成し、第
1不純物領域と各第4不純物領域とが電気的に接続され
る。このため、第1不純物領域内の正孔電流が複数の第
4不純物領域へ分流される。したがって、チャネル反転
時の素子の実効的な保持電流が増大するため電流遮断能
力が向上する。
【0041】また、第4不純物領域の配置としては、請
求項7に記載のように、第1不純物領域が、X方向に延
びる外縁とX方向に交差するY方向に延びる外縁とを含
み、複数の第4不純物領域のうちの1つはX方向の外縁
に沿って位置し、他の1つはY方向の外縁に沿って位置
してもよい。また、請求項9に記載のように、第1不純
物領域が、X方向に沿って略直線に延びる外縁を含み、
複数の第4不純物領域のうちの1つが、X方向の外縁に
沿うように、しかも、そのX方向の外縁の全長にわたっ
て連続して形成されていてもよい。さらに、請求項11
に記載のように、第1不純物領域が、X方向に延びる第
1の外縁と、第1の外縁と距離を隔ててX方向に延びる
第2の外縁とを含み、複数の第4不純物領域のうちの1
つが第1の外縁に沿って配置され、他の1つが第2の外
縁に沿って配置されていてもよい。また、請求項12に
記載のように、第1の不純物領域の外縁が閉じられた領
域を形成し、複数の第4不純物領域が閉じられた外縁に
沿って互いに等間隔に配置されていてもよい。この場合
には、第1不純物領域内の正孔電流が複数の第4不純物
領域へ均等に分流される。このため、正孔電流が一方向
にだけ流れるようなことはなく正孔電流の集中を緩和さ
せることができる。したがって、電流集中による半導体
装置の誤動作を防ぐことができる。
求項7に記載のように、第1不純物領域が、X方向に延
びる外縁とX方向に交差するY方向に延びる外縁とを含
み、複数の第4不純物領域のうちの1つはX方向の外縁
に沿って位置し、他の1つはY方向の外縁に沿って位置
してもよい。また、請求項9に記載のように、第1不純
物領域が、X方向に沿って略直線に延びる外縁を含み、
複数の第4不純物領域のうちの1つが、X方向の外縁に
沿うように、しかも、そのX方向の外縁の全長にわたっ
て連続して形成されていてもよい。さらに、請求項11
に記載のように、第1不純物領域が、X方向に延びる第
1の外縁と、第1の外縁と距離を隔ててX方向に延びる
第2の外縁とを含み、複数の第4不純物領域のうちの1
つが第1の外縁に沿って配置され、他の1つが第2の外
縁に沿って配置されていてもよい。また、請求項12に
記載のように、第1の不純物領域の外縁が閉じられた領
域を形成し、複数の第4不純物領域が閉じられた外縁に
沿って互いに等間隔に配置されていてもよい。この場合
には、第1不純物領域内の正孔電流が複数の第4不純物
領域へ均等に分流される。このため、正孔電流が一方向
にだけ流れるようなことはなく正孔電流の集中を緩和さ
せることができる。したがって、電流集中による半導体
装置の誤動作を防ぐことができる。
【0042】なお、X方向は単にある特定の方向を規定
するために用いた便宜的なものである。したがって、座
標を示すものではなく、Xとしては直線の他に曲線的な
ものも含む。また、Y方向はX方向と直交している必要
はなく、単に交差していてもよい。
するために用いた便宜的なものである。したがって、座
標を示すものではなく、Xとしては直線の他に曲線的な
ものも含む。また、Y方向はX方向と直交している必要
はなく、単に交差していてもよい。
【0043】請求項5の記載において、請求項6に記載
のように、素子が、第1不純物領域内の第1主面に、第
2不純物領域と距離を隔てられた第1導電型の第5不純
物領域と、第2不純物領域と半導体基板の第1導電型の
領域とによって挟まれる第1不純物領域表面上に、第2
絶縁膜を介在させて形成された第2ゲート電極と、第2
不純物領域と第5不純物領域とによって挟まれる第1不
純物領域表面上に、第3絶縁膜を介在させて形成された
第3ゲート電極とをさらに含み、第1主電極が、第5不
純物領域と電気的にさらに接続され、第2不純物領域と
は電気的に直接接続されていなくてもよい。
のように、素子が、第1不純物領域内の第1主面に、第
2不純物領域と距離を隔てられた第1導電型の第5不純
物領域と、第2不純物領域と半導体基板の第1導電型の
領域とによって挟まれる第1不純物領域表面上に、第2
絶縁膜を介在させて形成された第2ゲート電極と、第2
不純物領域と第5不純物領域とによって挟まれる第1不
純物領域表面上に、第3絶縁膜を介在させて形成された
第3ゲート電極とをさらに含み、第1主電極が、第5不
純物領域と電気的にさらに接続され、第2不純物領域と
は電気的に直接接続されていなくてもよい。
【0044】そのような場合には、ターンオフ時に第2
および第3ゲート電極に所定の電圧を印加することによ
り、第2および第3絶縁膜近傍の第1不純物領域に形成
されていたチャネル領域が消滅する。このため、第1主
電極、第5不純物領域から第2不純物領域を経て半導体
基板の第1導電型の領域への電子の注入を止めることが
できる。したがって、素子の電流遮断能力が向上する。
および第3ゲート電極に所定の電圧を印加することによ
り、第2および第3絶縁膜近傍の第1不純物領域に形成
されていたチャネル領域が消滅する。このため、第1主
電極、第5不純物領域から第2不純物領域を経て半導体
基板の第1導電型の領域への電子の注入を止めることが
できる。したがって、素子の電流遮断能力が向上する。
【0045】請求項5、6または7の記載において請求
項8に記載のように、素子が、第1不純物領域と距離を
隔てられ、第4不純物領域を囲む第1導電型の第6不純
物領域と、第1不純物領域と距離を隔てられ、第6不純
物領域を囲む第2導電型の第7不純物領域とをさらに含
んでもよい。
項8に記載のように、素子が、第1不純物領域と距離を
隔てられ、第4不純物領域を囲む第1導電型の第6不純
物領域と、第1不純物領域と距離を隔てられ、第6不純
物領域を囲む第2導電型の第7不純物領域とをさらに含
んでもよい。
【0046】そのような場合には、第4不純物領域は半
導体基板の第1導電型の領域と直接接しない。このた
め、ターンオン時に正孔電流は第4不純物領域へは流れ
ず第1不純物領域へ流れる。したがって、素子の保持電
流が下がりターンオン損失を低減することができる。
導体基板の第1導電型の領域と直接接しない。このた
め、ターンオン時に正孔電流は第4不純物領域へは流れ
ず第1不純物領域へ流れる。したがって、素子の保持電
流が下がりターンオン損失を低減することができる。
【0047】請求項9の記載において請求項10に記載
のように、第1不純物領域が、第1不純物領域のX方向
における第1主面上の長さをL1、X方向と直交する方
向における第1主面上の長さをL2としたときに、L2
≦L1を満たすように形成されていてもよい。
のように、第1不純物領域が、第1不純物領域のX方向
における第1主面上の長さをL1、X方向と直交する方
向における第1主面上の長さをL2としたときに、L2
≦L1を満たすように形成されていてもよい。
【0048】そのような場合には、第1不純物領域内の
正孔電流は第4不純物領域へ分流されるまでにその距離
に比例した電気抵抗を受ける。このとき、第4不純物領
域は第1不純物領域の長辺に沿って形成されているの
で、正孔電流が受ける電気抵抗は第1不純物領域の短辺
に比例する部分である。このため、第1不純物領域の長
辺に比例する電気抵抗と比べるとその電気抵抗が小さく
なる。また、第4不純物領域の長辺の全長にわたって正
孔電流が効率よく分流される。したがって、チャネル反
転時の素子の実効的な保持電流が増大するため電流遮断
能力が向上する。
正孔電流は第4不純物領域へ分流されるまでにその距離
に比例した電気抵抗を受ける。このとき、第4不純物領
域は第1不純物領域の長辺に沿って形成されているの
で、正孔電流が受ける電気抵抗は第1不純物領域の短辺
に比例する部分である。このため、第1不純物領域の長
辺に比例する電気抵抗と比べるとその電気抵抗が小さく
なる。また、第4不純物領域の長辺の全長にわたって正
孔電流が効率よく分流される。したがって、チャネル反
転時の素子の実効的な保持電流が増大するため電流遮断
能力が向上する。
【0049】請求項12の記載において請求項13に記
載のように、第1不純物領域の外縁は、多角形の領域を
形成してもよい。
載のように、第1不純物領域の外縁は、多角形の領域を
形成してもよい。
【0050】そのような場合には、素子を最密配列する
ことができる。したがって、半導体装置の高集積化を容
易に図ることができる。
ことができる。したがって、半導体装置の高集積化を容
易に図ることができる。
【0051】また、請求項12の記載において請求項1
4に記載のように、第1不純物領域の外縁が円形の領域
を形成してもよい。
4に記載のように、第1不純物領域の外縁が円形の領域
を形成してもよい。
【0052】そのような場合には、第1不純物領域内の
正孔電流が各第4不純物領域へ向かって分流する際、そ
れぞれ同じ電流分布が得られる。このため、半導体装置
の電流集中による誤動作を防ぐことができる。請求項1
5に記載の半導体装置は、第1導電型の半導体基板を挟
んで両主面の間に主電流を流すための素子を有する半導
体装置であって、素子は、第2導電型の第1不純物領域
と、第1導電型の第2不純物領域と、第2導電型の第3
不純物領域と、第2導電型の第4不純物領域と、第1ゲ
ート電極と、第1主電極と、第2主電極とを含む。第2
導電型の第1不純物領域は、第1導電型の半導体基板の
第1主面に形成され、その外縁が閉じられた領域を形成
する。第1導電型の第2不純物領域は、第1不純物領域
内の第1主面に形成されている。第2導電型の第3不純
物領域は、半導体基板の第2主面に形成されている。第
2導電型の第4不純物領域は、第1不純物領域と距離を
隔てられており、かつ、閉じられた外縁に沿って連続的
に形成されている。第1ゲート電極は、第1不純物領域
と第4不純物領域とによって挟まれる半導体基板の第1
導電型の領域表面上全面に、第1絶縁膜を介在させて形
成されている。第1主電極は、第1主面に形成され、第
4不純物領域と電気的に接続されている。第2主電極
は、第2主面に形成され、第3不純物領域と電気的に接
続されている。
正孔電流が各第4不純物領域へ向かって分流する際、そ
れぞれ同じ電流分布が得られる。このため、半導体装置
の電流集中による誤動作を防ぐことができる。請求項1
5に記載の半導体装置は、第1導電型の半導体基板を挟
んで両主面の間に主電流を流すための素子を有する半導
体装置であって、素子は、第2導電型の第1不純物領域
と、第1導電型の第2不純物領域と、第2導電型の第3
不純物領域と、第2導電型の第4不純物領域と、第1ゲ
ート電極と、第1主電極と、第2主電極とを含む。第2
導電型の第1不純物領域は、第1導電型の半導体基板の
第1主面に形成され、その外縁が閉じられた領域を形成
する。第1導電型の第2不純物領域は、第1不純物領域
内の第1主面に形成されている。第2導電型の第3不純
物領域は、半導体基板の第2主面に形成されている。第
2導電型の第4不純物領域は、第1不純物領域と距離を
隔てられており、かつ、閉じられた外縁に沿って連続的
に形成されている。第1ゲート電極は、第1不純物領域
と第4不純物領域とによって挟まれる半導体基板の第1
導電型の領域表面上全面に、第1絶縁膜を介在させて形
成されている。第1主電極は、第1主面に形成され、第
4不純物領域と電気的に接続されている。第2主電極
は、第2主面に形成され、第3不純物領域と電気的に接
続されている。
【0053】以上のような構成によれば、第1主電極と
第2主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第1ゲート電極に所定の電圧を印加
することにより、第1絶縁膜近傍の第1不純物領域と第
4不純物領域とによって挟まれる半導体基板の第1導電
型の領域に第2導電型のチャネル反転層が生成し、第1
不純物領域と第4不純物領域とが電気的に接続される。
このため、第1不純物領域内の正孔電流が第1不純物領
域をその外縁に沿って、連続的に形成された第4不純物
領域へ分流される。したがって、チャネル反転時の素子
の実効的な保持電流がより増大するため電流遮断能力が
向上する。
第2主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第1ゲート電極に所定の電圧を印加
することにより、第1絶縁膜近傍の第1不純物領域と第
4不純物領域とによって挟まれる半導体基板の第1導電
型の領域に第2導電型のチャネル反転層が生成し、第1
不純物領域と第4不純物領域とが電気的に接続される。
このため、第1不純物領域内の正孔電流が第1不純物領
域をその外縁に沿って、連続的に形成された第4不純物
領域へ分流される。したがって、チャネル反転時の素子
の実効的な保持電流がより増大するため電流遮断能力が
向上する。
【0054】請求項15の記載において請求項16に記
載のように、第4不純物領域が第1不純物領域を連続し
て取囲むように形成されていてもよい。
載のように、第4不純物領域が第1不純物領域を連続し
て取囲むように形成されていてもよい。
【0055】そのような場合には、第1不純物領域内の
正孔電流が第1不純物領域を連続して取囲む第4不純物
領域へ向かってさらに効率よく分流される。したがっ
て、チャネル反転時の素子の実効的な保持電流が増大
し、電流遮断能力がさらに向上する。
正孔電流が第1不純物領域を連続して取囲む第4不純物
領域へ向かってさらに効率よく分流される。したがっ
て、チャネル反転時の素子の実効的な保持電流が増大
し、電流遮断能力がさらに向上する。
【0056】請求項16の記載において請求項17に記
載のように、素子が、第1不純物領域内の第1主面に、
第2不純物領域と距離を隔てられた第1導電型の第5不
純物領域と、第2不純物領域と半導体基板の第1導電型
の領域とによって挟まれる第1不純物領域表面上に、第
2絶縁膜を介在させて形成された第2ゲート電極と、第
2不純物領域と第5不純物領域とによって挟まれる第1
不純物領域表面上に、第3絶縁膜を介在させて形成され
た第3ゲート電極とをさらに含み、第1主電極が、第5
不純物領域と電気的にさらに接続され、第2不純物領域
とは電気的に直接接続されていなくてもよい。
載のように、素子が、第1不純物領域内の第1主面に、
第2不純物領域と距離を隔てられた第1導電型の第5不
純物領域と、第2不純物領域と半導体基板の第1導電型
の領域とによって挟まれる第1不純物領域表面上に、第
2絶縁膜を介在させて形成された第2ゲート電極と、第
2不純物領域と第5不純物領域とによって挟まれる第1
不純物領域表面上に、第3絶縁膜を介在させて形成され
た第3ゲート電極とをさらに含み、第1主電極が、第5
不純物領域と電気的にさらに接続され、第2不純物領域
とは電気的に直接接続されていなくてもよい。
【0057】そのような場合には、ターンオフ時に第2
および第3ゲート電極に所定の電圧を印加することによ
り、第2および第3絶縁膜近傍の第1不純物領域に形成
されていたチャネル領域が消滅する。このため、第1主
電極、第5不純物領域から第2不純物領域を経て半導体
基板の第1導電型の領域への電子の注入を止めることが
できる。したがって、素子の電流遮断能力が向上する。
および第3ゲート電極に所定の電圧を印加することによ
り、第2および第3絶縁膜近傍の第1不純物領域に形成
されていたチャネル領域が消滅する。このため、第1主
電極、第5不純物領域から第2不純物領域を経て半導体
基板の第1導電型の領域への電子の注入を止めることが
できる。したがって、素子の電流遮断能力が向上する。
【0058】請求項15、16または17の記載におい
て請求項18に記載のように、第4不純物領域の内縁が
多角形の領域を形成してもよい。
て請求項18に記載のように、第4不純物領域の内縁が
多角形の領域を形成してもよい。
【0059】そのような場合には、素子を最密配列する
ことができる。したがって、半導体装置の高集積化を容
易に図ることができる。
ことができる。したがって、半導体装置の高集積化を容
易に図ることができる。
【0060】請求項15、16または17の記載におい
て請求項19に記載のように、第4不純物領域の内縁が
円形の領域を形成してもよい。
て請求項19に記載のように、第4不純物領域の内縁が
円形の領域を形成してもよい。
【0061】そのような場合には、第1不純物領域内の
正孔電流がその周囲に同心円をなす第4不純物領域へ向
かって分流する際、全方向にわたって同じ電流分布が得
られる。このため、半導体装置の電流集中による誤動作
を防ぐことができる。
正孔電流がその周囲に同心円をなす第4不純物領域へ向
かって分流する際、全方向にわたって同じ電流分布が得
られる。このため、半導体装置の電流集中による誤動作
を防ぐことができる。
【0062】請求項15、16または17の記載におい
て請求項20に記載のように、素子が第1不純物領域と
距離を隔てられ、第4不純物領域を囲む第1導電型の第
6不純物領域と、第1不純物領域と距離を隔てられ、第
6不純物領域を囲む第2導電型の第7不純物領域とをさ
らに備えてもよい。
て請求項20に記載のように、素子が第1不純物領域と
距離を隔てられ、第4不純物領域を囲む第1導電型の第
6不純物領域と、第1不純物領域と距離を隔てられ、第
6不純物領域を囲む第2導電型の第7不純物領域とをさ
らに備えてもよい。
【0063】そのような場合には、第4不純物領域は半
導体基板の第1導電型の領域と直接接しない。このた
め、ターンオン時に正孔電流は第4不純物領域へは流れ
ず第1不純物領域へ流れる。したがって、素子の保持電
流が下がりターンオン損失を低減することができる。
導体基板の第1導電型の領域と直接接しない。このた
め、ターンオン時に正孔電流は第4不純物領域へは流れ
ず第1不純物領域へ流れる。したがって、素子の保持電
流が下がりターンオン損失を低減することができる。
【0064】請求項21に記載の半導体装置は、第1導
電型の半導体基板を挟んで両主面の間に主電流を流すた
めの素子を有する半導体装置であって、素子は、第2導
電型の第1不純物領域と、第1導電型の第2不純物領域
と、第2導電型の第3不純物領域と、第2導電型の第4
不純物領域と、第1導電型の第5不純物領域と、第2導
電型の第6不純物領域と、第1ゲート電極と、第1主電
極と、第2主電極とを含む。第2導電型の第1不純物領
域は、第1導電型の半導体基板の第1主面に形成されて
いる。第1導電型の第2不純物領域は、第1不純物領域
内の第1主面に形成されている。第2導電型の第3不純
物領域は、半導体基板の第2主面に形成されている。第
2導電型の第4不純物領域は、第1主面に形成され、第
1不純物領域と距離を隔てられている。第1導電型の第
5不純物領域は、第1主面に形成され、第1不純物領域
と距離を隔てられている。第2導電型の第6不純物領域
は、第1主面に形成され、第1不純物領域と距離を隔て
られている。第1ゲート電極は、第4不純物領域と第1
不純物領域とによって挟まれる第5不純物領域表面、第
6不純物領域表面および半導体基板の第1導電型の領域
表面上に、第1絶縁膜を介在させて形成されている。第
1主電極は、第1主面に形成され、第4不純物領域と電
気的に接続されている。第2主電極は、第2主面に形成
され、第3不純物領域と電気的に接続されている。
電型の半導体基板を挟んで両主面の間に主電流を流すた
めの素子を有する半導体装置であって、素子は、第2導
電型の第1不純物領域と、第1導電型の第2不純物領域
と、第2導電型の第3不純物領域と、第2導電型の第4
不純物領域と、第1導電型の第5不純物領域と、第2導
電型の第6不純物領域と、第1ゲート電極と、第1主電
極と、第2主電極とを含む。第2導電型の第1不純物領
域は、第1導電型の半導体基板の第1主面に形成されて
いる。第1導電型の第2不純物領域は、第1不純物領域
内の第1主面に形成されている。第2導電型の第3不純
物領域は、半導体基板の第2主面に形成されている。第
2導電型の第4不純物領域は、第1主面に形成され、第
1不純物領域と距離を隔てられている。第1導電型の第
5不純物領域は、第1主面に形成され、第1不純物領域
と距離を隔てられている。第2導電型の第6不純物領域
は、第1主面に形成され、第1不純物領域と距離を隔て
られている。第1ゲート電極は、第4不純物領域と第1
不純物領域とによって挟まれる第5不純物領域表面、第
6不純物領域表面および半導体基板の第1導電型の領域
表面上に、第1絶縁膜を介在させて形成されている。第
1主電極は、第1主面に形成され、第4不純物領域と電
気的に接続されている。第2主電極は、第2主面に形成
され、第3不純物領域と電気的に接続されている。
【0065】以上のような構成によれば、第4不純物領
域は半導体基板の第1導電型の領域と直接接しない。こ
のため、ターンオン時に正孔電流は第4不純物領域へ流
れず第1不純物領域へ流れる。したがって、素子の保持
電流が下がりターンオン損失を低減することができる。
域は半導体基板の第1導電型の領域と直接接しない。こ
のため、ターンオン時に正孔電流は第4不純物領域へ流
れず第1不純物領域へ流れる。したがって、素子の保持
電流が下がりターンオン損失を低減することができる。
【0066】請求項21の記載において請求項22に記
載のように、素子が、第1不純物領域内の第1主面に、
第2不純物領域と距離を隔てられた第1導電型の第7不
純物領域と、第2不純物領域と半導体基板の第1導電型
の領域とによって挟まれる第1不純物領域表面上に、第
2絶縁膜を介在させて形成された第2ゲート電極と、第
2不純物領域と第7不純物領域とによって挟まれる第1
不純物領域表面上に、第3絶縁膜を介在させて形成され
た第3ゲート電極とをさらに含み、第1主電極が、第7
不純物領域と電気的にさらに接続され、第2不純物領域
とは電気的に直接接続されていなくてもよい。
載のように、素子が、第1不純物領域内の第1主面に、
第2不純物領域と距離を隔てられた第1導電型の第7不
純物領域と、第2不純物領域と半導体基板の第1導電型
の領域とによって挟まれる第1不純物領域表面上に、第
2絶縁膜を介在させて形成された第2ゲート電極と、第
2不純物領域と第7不純物領域とによって挟まれる第1
不純物領域表面上に、第3絶縁膜を介在させて形成され
た第3ゲート電極とをさらに含み、第1主電極が、第7
不純物領域と電気的にさらに接続され、第2不純物領域
とは電気的に直接接続されていなくてもよい。
【0067】そのような場合には、ターンオフ時に第2
および第3ゲート電極に所定の電圧を印加することによ
り、第2絶縁膜近傍と第3絶縁膜近傍の第1不純物領域
に形成されていたチャネル領域が消滅する。このため、
第1主電極、第7不純物領域から第2不純物領域を経て
半導体基板の第1導電型の領域への電子の注入を止める
ことができる。したがって、素子の電流遮断能力が向上
する。
および第3ゲート電極に所定の電圧を印加することによ
り、第2絶縁膜近傍と第3絶縁膜近傍の第1不純物領域
に形成されていたチャネル領域が消滅する。このため、
第1主電極、第7不純物領域から第2不純物領域を経て
半導体基板の第1導電型の領域への電子の注入を止める
ことができる。したがって、素子の電流遮断能力が向上
する。
【0068】請求項23に記載の半導体装置は、第1導
電型の半導体基板の一方の主面上に形成されたカソード
電極と他方の主面上に形成されたアノード電極との間で
主電流を流すための半導体装置であり、オン状態におい
て、カソード電極に電気的に接続され、半導体基板の一
方の主面に形成された第1導電型のカソード領域と、半
導体基板の一方の主面に、このカソード領域を取囲むよ
うに形成された第2導電型のベース領域と、半導体基板
の他方の主面に形成され、アノード電極に接する第2導
電型のアノード側不純物領域とを備え、オン状態では、
アノード電極からアノード側不純物領域、半導体基板の
第1導電型の領域、ベース領域およびカソード領域を経
由してカソード電極に至る主電流経路が形成され、さら
に、半導体基板の一方の主面に形成された第2導電型の
ダイバータ領域と、このダイバータ領域表面上に形成さ
れたダイバータ電極とを備え、オフ時においては、ベー
ス領域からダイバータ領域へ向かって電流が流れ、この
電流をダイバータ電極から引抜くようにしたものであ
り、ダイバータ領域は、カソード領域によって取囲まれ
ており、さらに、ダイバータ領域とベース領域との間の
カソード領域表面上に絶縁膜を介在させて形成され、オ
フ時に、所定の電圧を印加することにより、ダイバータ
領域とベース領域との間を電気的に導通するためのゲー
ト電極を備えている。
電型の半導体基板の一方の主面上に形成されたカソード
電極と他方の主面上に形成されたアノード電極との間で
主電流を流すための半導体装置であり、オン状態におい
て、カソード電極に電気的に接続され、半導体基板の一
方の主面に形成された第1導電型のカソード領域と、半
導体基板の一方の主面に、このカソード領域を取囲むよ
うに形成された第2導電型のベース領域と、半導体基板
の他方の主面に形成され、アノード電極に接する第2導
電型のアノード側不純物領域とを備え、オン状態では、
アノード電極からアノード側不純物領域、半導体基板の
第1導電型の領域、ベース領域およびカソード領域を経
由してカソード電極に至る主電流経路が形成され、さら
に、半導体基板の一方の主面に形成された第2導電型の
ダイバータ領域と、このダイバータ領域表面上に形成さ
れたダイバータ電極とを備え、オフ時においては、ベー
ス領域からダイバータ領域へ向かって電流が流れ、この
電流をダイバータ電極から引抜くようにしたものであ
り、ダイバータ領域は、カソード領域によって取囲まれ
ており、さらに、ダイバータ領域とベース領域との間の
カソード領域表面上に絶縁膜を介在させて形成され、オ
フ時に、所定の電圧を印加することにより、ダイバータ
領域とベース領域との間を電気的に導通するためのゲー
ト電極を備えている。
【0069】以上のような機能を有する半導体装置によ
れば、ベース領域からダイバータ領域へ向かって正孔電
流が分流される。これにより、素子の実効的な保持電流
が増大するため電流遮断能力が向上する。
れば、ベース領域からダイバータ領域へ向かって正孔電
流が分流される。これにより、素子の実効的な保持電流
が増大するため電流遮断能力が向上する。
【0070】請求項24に記載の半導体装置は、第1導
電型の半導体基板の一方の主面上に形成されたカソード
電極と他方の主面上に形成されたアノード電極との間で
主電流を流すための半導体装置であり、オン状態に、カ
ソード電極に電気的に接続され、半導体基板の一方の主
面に形成された第1導電型のカソード領域と、半導体基
板の一方の主面に、このカソード領域を取囲むように形
成された第2導電型のベース領域と、半導体基板の他方
の主面に形成され、アノード電極に接する第2導電型の
アノード側不純物領域とを備え、オン状態では、アノー
ド電極からアノード側不純物領域、半導体基板の第1導
電型の領域、ベース領域およびカソード領域を経由して
カソード電極に至る主電流経路が形成され、さらに、半
導体基板の一方の主面に形成された第2導電型のダイバ
ータ領域と、このダイバータ領域表面上に形成されたダ
イバータ電極とを備え、オフ時においては、ベース領域
からダイバータ領域へ向かって電流が流れ、この電流を
ダイバータ電極から引抜くようにしたものであり、ダイ
バータ領域は、半導体基板の第1導電型の領域によって
取囲まれており、さらに、ダイバータ領域とベース領域
との間の半導体基板の第1導電型の領域表面上に、絶縁
膜を介在させて形成され、オフ時に、所定の電圧を印加
することによりダイバータ領域とベース領域との間を電
気的に導通するためのゲート電極を備えている。
電型の半導体基板の一方の主面上に形成されたカソード
電極と他方の主面上に形成されたアノード電極との間で
主電流を流すための半導体装置であり、オン状態に、カ
ソード電極に電気的に接続され、半導体基板の一方の主
面に形成された第1導電型のカソード領域と、半導体基
板の一方の主面に、このカソード領域を取囲むように形
成された第2導電型のベース領域と、半導体基板の他方
の主面に形成され、アノード電極に接する第2導電型の
アノード側不純物領域とを備え、オン状態では、アノー
ド電極からアノード側不純物領域、半導体基板の第1導
電型の領域、ベース領域およびカソード領域を経由して
カソード電極に至る主電流経路が形成され、さらに、半
導体基板の一方の主面に形成された第2導電型のダイバ
ータ領域と、このダイバータ領域表面上に形成されたダ
イバータ電極とを備え、オフ時においては、ベース領域
からダイバータ領域へ向かって電流が流れ、この電流を
ダイバータ電極から引抜くようにしたものであり、ダイ
バータ領域は、半導体基板の第1導電型の領域によって
取囲まれており、さらに、ダイバータ領域とベース領域
との間の半導体基板の第1導電型の領域表面上に、絶縁
膜を介在させて形成され、オフ時に、所定の電圧を印加
することによりダイバータ領域とベース領域との間を電
気的に導通するためのゲート電極を備えている。
【0071】以上のような機能を有する半導体装置によ
れば、ベース領域からダイバータ領域へ向かって正孔電
流が分流される。したがって、チャネル反転時の素子の
実効的な保持電流が増大するため電流遮断能力が向上す
る。
れば、ベース領域からダイバータ領域へ向かって正孔電
流が分流される。したがって、チャネル反転時の素子の
実効的な保持電流が増大するため電流遮断能力が向上す
る。
【0072】
(実施の形態1)実施の形態1に係るサイリスタを図を
用いて説明する。図1はサイリスタの平面構造を示し、
図2は図1において、I−Iにおける断面を示したもの
である。
用いて説明する。図1はサイリスタの平面構造を示し、
図2は図1において、I−Iにおける断面を示したもの
である。
【0073】図1または図2を参照して、サイリスタ
は、p+ アノード1、n- 層2、pベース3、p+ コン
タクト4、n+ カソード5、p+ ダイバータ6a,6
b、n+フローティング7a、ゲート酸化膜8a,8
b、ゲート電極12a,12b、アノード電極9、カソ
ード電極10、ダイバータ電極11a,11bを備え
る。
は、p+ アノード1、n- 層2、pベース3、p+ コン
タクト4、n+ カソード5、p+ ダイバータ6a,6
b、n+フローティング7a、ゲート酸化膜8a,8
b、ゲート電極12a,12b、アノード電極9、カソ
ード電極10、ダイバータ電極11a,11bを備え
る。
【0074】本実施の形態においては、サイリスタは、
p+ ダイバータ6aをpベース3の領域の外部に備え
る。p+ ダイバータ6aとpベース3とは、ゲート酸化
膜8b近傍のp+ ダイバータ6aとpベース3とによっ
て挟まれるn- 層2に、ゲート電極12bに所定のしき
い値電圧を印加することにより形成されるpチャネル領
域によって電気的に接続される。さらにサイリスタは、
pベース3の内部にn+フローティング7aを備え、こ
のn+ フローティング7aの内部にp+ ダイバータ6b
を備える。pベース3とp+ ダイバータ6bとは、ゲー
ト酸化膜8b近傍のpベース3とp+ ダイバータ6bと
によって挟まれるn+ フローティング7aに、ゲート電
極12bに所定のしきい値電圧を印加することにより形
成されるpチャネル領域と、ゲート酸化膜8a近傍のp
ベース3とp+ ダイバータ6bとによって挟まれるn+
フローティング7aに、同様に形成されるpチャネル領
域とによって電気的に接続される。したがって、n+ フ
ローティング7aの内部に形成されたp+ ダイバータ6
bは、オン状態において正孔がn+ フローティング7a
からn+ カソード5へ向かって流れる電流経路の直上に
位置する。
p+ ダイバータ6aをpベース3の領域の外部に備え
る。p+ ダイバータ6aとpベース3とは、ゲート酸化
膜8b近傍のp+ ダイバータ6aとpベース3とによっ
て挟まれるn- 層2に、ゲート電極12bに所定のしき
い値電圧を印加することにより形成されるpチャネル領
域によって電気的に接続される。さらにサイリスタは、
pベース3の内部にn+フローティング7aを備え、こ
のn+ フローティング7aの内部にp+ ダイバータ6b
を備える。pベース3とp+ ダイバータ6bとは、ゲー
ト酸化膜8b近傍のpベース3とp+ ダイバータ6bと
によって挟まれるn+ フローティング7aに、ゲート電
極12bに所定のしきい値電圧を印加することにより形
成されるpチャネル領域と、ゲート酸化膜8a近傍のp
ベース3とp+ ダイバータ6bとによって挟まれるn+
フローティング7aに、同様に形成されるpチャネル領
域とによって電気的に接続される。したがって、n+ フ
ローティング7aの内部に形成されたp+ ダイバータ6
bは、オン状態において正孔がn+ フローティング7a
からn+ カソード5へ向かって流れる電流経路の直上に
位置する。
【0075】次に、この動作について説明する。図2を
参照して、まずオン状態は、ゲート電極12a,12b
に正のしきい値電圧以上の電圧を印加することによって
実現できる。なお、詳しい動作は従来の技術において説
明したものと同様なので省略する。
参照して、まずオン状態は、ゲート電極12a,12b
に正のしきい値電圧以上の電圧を印加することによって
実現できる。なお、詳しい動作は従来の技術において説
明したものと同様なので省略する。
【0076】オフ状態は、ゲート電極12a,12bに
負のしきい値電圧以下の電圧を印加することによって実
現できる。ゲート電極12aに負のしきい値電圧を印加
することによって、ゲート酸化膜8a近傍のpベース3
とp+ ダイバータ6bとによって挟まれたn+ フローテ
ィング7a領域にチャネル反転が生じp型反転層が形成
される。また、ゲート電極12bに負のしきい値電圧を
印加することによって、ゲート酸化膜8b近傍のpベー
ス3とp+ ダイバータ6aとによって挟まれた半導体基
板のn- 層2と、pベース3とp+ ダイバータ6bとに
よって挟まれたn+ フローティング7aとにチャネル反
転が生じp型反転層が形成される。これらのp型反転層
を通って、pベース3内部を流れていた正孔電流は、p
+ ダイバータ6a,6bへも流れることによりカソード
電極10、p+ ダイバータ電極11a,11bへそれぞ
れ分流される。このようにして、p+ アノード1、n-
層2、pベース3、n+ カソード5からなるサイリスタ
の保持電流以下になるとサイリスタ動作が停止し、カソ
ード電極10−アノード電極9間の主電流が遮断され
る。
負のしきい値電圧以下の電圧を印加することによって実
現できる。ゲート電極12aに負のしきい値電圧を印加
することによって、ゲート酸化膜8a近傍のpベース3
とp+ ダイバータ6bとによって挟まれたn+ フローテ
ィング7a領域にチャネル反転が生じp型反転層が形成
される。また、ゲート電極12bに負のしきい値電圧を
印加することによって、ゲート酸化膜8b近傍のpベー
ス3とp+ ダイバータ6aとによって挟まれた半導体基
板のn- 層2と、pベース3とp+ ダイバータ6bとに
よって挟まれたn+ フローティング7aとにチャネル反
転が生じp型反転層が形成される。これらのp型反転層
を通って、pベース3内部を流れていた正孔電流は、p
+ ダイバータ6a,6bへも流れることによりカソード
電極10、p+ ダイバータ電極11a,11bへそれぞ
れ分流される。このようにして、p+ アノード1、n-
層2、pベース3、n+ カソード5からなるサイリスタ
の保持電流以下になるとサイリスタ動作が停止し、カソ
ード電極10−アノード電極9間の主電流が遮断され
る。
【0077】このオフ状態に至る過程において、正孔電
流の流れを従来のものと比較しながらさらに詳しく説明
する。
流の流れを従来のものと比較しながらさらに詳しく説明
する。
【0078】図3は、従来の技術において説明したES
TDの正孔電流の流れを示す模式図であり、図4は、本
実施の形態における正孔電流の流れを示す模式図であ
る。
TDの正孔電流の流れを示す模式図であり、図4は、本
実施の形態における正孔電流の流れを示す模式図であ
る。
【0079】図3を参照して、従来のESTDにおいて
は、ターンオフ時にはpベース3内を流れていた正孔電
流は、pベース3領域の長さの約半分を境としてカソー
ド電極10へ流れる分Ip1 と、ダイバータ電極11a
へ流れる分Ip2 とに分流される。このとき、それぞれ
領域内の抵抗Rp1 による電圧降下を伴う。
は、ターンオフ時にはpベース3内を流れていた正孔電
流は、pベース3領域の長さの約半分を境としてカソー
ド電極10へ流れる分Ip1 と、ダイバータ電極11a
へ流れる分Ip2 とに分流される。このとき、それぞれ
領域内の抵抗Rp1 による電圧降下を伴う。
【0080】一方、図4を参照して、本実施の形態で
は、pベース3内を流れていた正孔電流は、カソード電
極10へ流れる分Ip1 ′、ダイバータ電極6bへ流れ
る分Ip2 ′およびダイバータ電極6aへ流れる分Ip
3 ′とに分流される。このとき、それぞれ領域内の抵抗
2Rp1 ′、Rp2 ′、2Rp2 ′による電圧降下を伴
う。
は、pベース3内を流れていた正孔電流は、カソード電
極10へ流れる分Ip1 ′、ダイバータ電極6bへ流れ
る分Ip2 ′およびダイバータ電極6aへ流れる分Ip
3 ′とに分流される。このとき、それぞれ領域内の抵抗
2Rp1 ′、Rp2 ′、2Rp2 ′による電圧降下を伴
う。
【0081】すなわち、従来のESTDにおけるIp1
は、本実施の形態において、Ip1′とIp2 ′とに分
けられ、Ip2 は2つのIp3 ′に分けられることにな
る。したがって、従来のESTDと比較してn+ フロー
ティング7a直下に流れる正孔電流が減少する。
は、本実施の形態において、Ip1′とIp2 ′とに分
けられ、Ip2 は2つのIp3 ′に分けられることにな
る。したがって、従来のESTDと比較してn+ フロー
ティング7a直下に流れる正孔電流が減少する。
【0082】また、図4において、p+ ダイバータ6a
とp+ ダイバータ6bとの間隔あるいは、p+ ダイバー
タ6bとp+ コンタクト4との間隔は、図3において、
p+コンタクト4とp+ ダイバータ6aとの間隔よりも
短いため、その領域の電気抵抗も従来のものよりも小さ
くなる。このため、従来のESTDと比較して、pベー
ス3内の各部分における電圧降下を小さくすることがで
きる。したがって、チャネル反転時のサイリスタの実効
的な保持電流が増大し電流遮断能力が向上する。
とp+ ダイバータ6bとの間隔あるいは、p+ ダイバー
タ6bとp+ コンタクト4との間隔は、図3において、
p+コンタクト4とp+ ダイバータ6aとの間隔よりも
短いため、その領域の電気抵抗も従来のものよりも小さ
くなる。このため、従来のESTDと比較して、pベー
ス3内の各部分における電圧降下を小さくすることがで
きる。したがって、チャネル反転時のサイリスタの実効
的な保持電流が増大し電流遮断能力が向上する。
【0083】このようにして、p+ ダイバータ6bをn
+ フローティング7a領域内に新たに設けることによ
り、チャネル反転時におけるサイリスタの実効的な保持
電流を上げることができるので、サイリスタの電流遮断
能力を上げることができる。
+ フローティング7a領域内に新たに設けることによ
り、チャネル反転時におけるサイリスタの実効的な保持
電流を上げることができるので、サイリスタの電流遮断
能力を上げることができる。
【0084】また、サイリスタのオン状態においては、
ゲート酸化膜8b近傍のpベース3とp+ ダイバータ6
bとによって挟まれるn+ フローティング7aにはp型
反転層が形成されないので、pベース3からp+ ダイバ
ータ6bへは電流が流れない。したがって、オン状態で
の保持電流は従来のESTDと同じ電流に保つことがで
きる。
ゲート酸化膜8b近傍のpベース3とp+ ダイバータ6
bとによって挟まれるn+ フローティング7aにはp型
反転層が形成されないので、pベース3からp+ ダイバ
ータ6bへは電流が流れない。したがって、オン状態で
の保持電流は従来のESTDと同じ電流に保つことがで
きる。
【0085】(実施の形態2)実施の形態2に係るサイ
リスタを図を用いて説明する。図5は、サイリスタの平
面構造を示し、図6は図5においてI−Iにおける断面
を示したものである。
リスタを図を用いて説明する。図5は、サイリスタの平
面構造を示し、図6は図5においてI−Iにおける断面
を示したものである。
【0086】図5または図6を参照して、サイリスタ
は、図4で示した構造にさらにもう1つのp+ ダイバー
タを有しており、pベース3領域内にn+ フローティン
グ7b,7c、p+ ダイバータ6c,6d、ダイバータ
電極11b,11cおよびゲート電極12cを備える。
p+ ダイバータ6cとp+ ダイバータ6d、p+ ダイバ
ータ6dとpコンタクト4の間隔は一定になるように形
成されている。
は、図4で示した構造にさらにもう1つのp+ ダイバー
タを有しており、pベース3領域内にn+ フローティン
グ7b,7c、p+ ダイバータ6c,6d、ダイバータ
電極11b,11cおよびゲート電極12cを備える。
p+ ダイバータ6cとp+ ダイバータ6d、p+ ダイバ
ータ6dとpコンタクト4の間隔は一定になるように形
成されている。
【0087】なお、これ以外の構成については、実施の
形態1において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
形態1において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【0088】次に、動作について説明する。オン状態の
動作はゲート電極12a,12b,12cに正のしきい
値電圧以上の電圧を印加することによって実現でき、オ
フ状態は各ゲート電極に負のしきい値電圧以下の電圧を
印加することで実現できる。
動作はゲート電極12a,12b,12cに正のしきい
値電圧以上の電圧を印加することによって実現でき、オ
フ状態は各ゲート電極に負のしきい値電圧以下の電圧を
印加することで実現できる。
【0089】特に、オフ状態の動作においてゲート電極
12a,12b,12cに負のしきい値電圧以下の電圧
を印加することによって、ゲート酸化膜8a近傍のpベ
ース3とp+ ダイバータ6dとによって挟まれたn+ フ
ローティング7c領域にチャネル反転が生じp型反転層
が形成され、ゲート酸化膜8b近傍のpベース3とp +
ダイバータ6cとによって挟まれたn+ フローティング
7b領域にチャネル反転が生じp型反転層が形成され
る。さらに、ゲート酸化膜8c近傍のpベース3とp+
ダイバータ6cとに挟まれたn+ フローティング7b領
域と、pベース3とp+ ダイバータ6dとによって挟ま
れたn+ フローティング7c領域とにチャネル反転が生
じp型反転層が形成される。これらのp型反転層によっ
て、pベース3内部を流れていた正孔電流は、カソード
電極10、p+ ダイバータ電極11a,11b,11c
へそれぞれ分流される。このようにして、サイリスタの
保持電流以下になると、サイリスタ動作が停止し、カソ
ード電極10とアノード電極9間の主電流が遮断され
る。
12a,12b,12cに負のしきい値電圧以下の電圧
を印加することによって、ゲート酸化膜8a近傍のpベ
ース3とp+ ダイバータ6dとによって挟まれたn+ フ
ローティング7c領域にチャネル反転が生じp型反転層
が形成され、ゲート酸化膜8b近傍のpベース3とp +
ダイバータ6cとによって挟まれたn+ フローティング
7b領域にチャネル反転が生じp型反転層が形成され
る。さらに、ゲート酸化膜8c近傍のpベース3とp+
ダイバータ6cとに挟まれたn+ フローティング7b領
域と、pベース3とp+ ダイバータ6dとによって挟ま
れたn+ フローティング7c領域とにチャネル反転が生
じp型反転層が形成される。これらのp型反転層によっ
て、pベース3内部を流れていた正孔電流は、カソード
電極10、p+ ダイバータ電極11a,11b,11c
へそれぞれ分流される。このようにして、サイリスタの
保持電流以下になると、サイリスタ動作が停止し、カソ
ード電極10とアノード電極9間の主電流が遮断され
る。
【0090】この実施の形態においては、正孔電流はp
+ ダイバータ6a、6c、6dおよびp+ コンタクト4
へ流れる。すなわち、正孔電流は4つの電極から引抜か
れることになる。これを発展させ、p+ コンタクト4を
含むn個のp+ ダイバータを備える場合を考える。個々
のp+ ダイバータの間隔およびp+ コンタクト4とp +
コンタクト4に最も近いp+ ダイバータとの間隔が一定
になるようにpベース3内部に各p+ ダイバータが形成
されるものとする。電流はpベース3内で均一に流れる
ものとし、pベース3内部では深さ方向以外の濃度分布
はないものとする。
+ ダイバータ6a、6c、6dおよびp+ コンタクト4
へ流れる。すなわち、正孔電流は4つの電極から引抜か
れることになる。これを発展させ、p+ コンタクト4を
含むn個のp+ ダイバータを備える場合を考える。個々
のp+ ダイバータの間隔およびp+ コンタクト4とp +
コンタクト4に最も近いp+ ダイバータとの間隔が一定
になるようにpベース3内部に各p+ ダイバータが形成
されるものとする。電流はpベース3内で均一に流れる
ものとし、pベース3内部では深さ方向以外の濃度分布
はないものとする。
【0091】p+ ダイバータおよびp+ コンタクトに流
れる電流はほぼ同じとみなせるので、各p+ ダイバータ
電極に流れる電流は、ESTと比較するとその電流の1
/n倍になり、ESTDと比較するとその電流の1/2
n倍になる。
れる電流はほぼ同じとみなせるので、各p+ ダイバータ
電極に流れる電流は、ESTと比較するとその電流の1
/n倍になり、ESTDと比較するとその電流の1/2
n倍になる。
【0092】また、各p+ ダイバータ間の間隔は一定で
あり、ゲート酸化膜直下の電位はほぼカソードの電位と
等しいとみなせるので、電圧降下を起こす領域の距離
は、ESTの場合その距離の1/n倍となり、その領域
における抵抗は1/n倍となる。ESTDの場合、その
距離の1/2n倍となり、その領域における抵抗は1/
2n倍となる。
あり、ゲート酸化膜直下の電位はほぼカソードの電位と
等しいとみなせるので、電圧降下を起こす領域の距離
は、ESTの場合その距離の1/n倍となり、その領域
における抵抗は1/n倍となる。ESTDの場合、その
距離の1/2n倍となり、その領域における抵抗は1/
2n倍となる。
【0093】これにより、pベース内の電圧降下は、E
STの場合の1/n2 倍になり、ESTDの場合の1/
4n2 倍になる。
STの場合の1/n2 倍になり、ESTDの場合の1/
4n2 倍になる。
【0094】このようにして、素子内のp+ ダイバータ
の数が増えるにつれて、チャネル反転時の素子の実効的
な保持電流がより増大するため、電流遮断能力がさらに
向上する。
の数が増えるにつれて、チャネル反転時の素子の実効的
な保持電流がより増大するため、電流遮断能力がさらに
向上する。
【0095】素子の電流遮断能力を向上するための条件
は次の条件である。第1に必要な条件は、n番目のp+
ダイバータをオン状態での電流経路すなわち、pベース
領域内に設けることにより、pベース内での最高電位が
n番目のp + ダイバータを設けない場合に比べて低くな
ることである。
は次の条件である。第1に必要な条件は、n番目のp+
ダイバータをオン状態での電流経路すなわち、pベース
領域内に設けることにより、pベース内での最高電位が
n番目のp + ダイバータを設けない場合に比べて低くな
ることである。
【0096】第2に必要な条件は、最も接近する2つの
p+ ダイバータ間の最高電位の値が他のp+ ダイバータ
間の最高電位の値と等しくなるように、p+ ダイバータ
を配置することにより最も保持電流を上げることができ
ることである。この条件により、電流遮断能力を最大に
することができる。
p+ ダイバータ間の最高電位の値が他のp+ ダイバータ
間の最高電位の値と等しくなるように、p+ ダイバータ
を配置することにより最も保持電流を上げることができ
ることである。この条件により、電流遮断能力を最大に
することができる。
【0097】以上の観点から、本実施の形態では、p+
ダイバータ6a,6c,6dを等間隔で設けているが、
等間隔で配置しなくても第1の条件を満たすことによ
り、電流遮断能力を高めることができる。
ダイバータ6a,6c,6dを等間隔で設けているが、
等間隔で配置しなくても第1の条件を満たすことによ
り、電流遮断能力を高めることができる。
【0098】また、電流分布が均一でない場合は、高電
流密度部分のp+ ダイバータの間隔を狭くし、第1、第
2の条件を満たすことにより電流遮断能力を高めること
ができる。
流密度部分のp+ ダイバータの間隔を狭くし、第1、第
2の条件を満たすことにより電流遮断能力を高めること
ができる。
【0099】さらに、pベース3内に不純物濃度のばら
つきなどがある場合は、pベース3濃度が濃い部分のp
+ ダイバータの間隔を広くし、第1、第2の条件を満た
すことにより電流遮断能力を高めることができる。
つきなどがある場合は、pベース3濃度が濃い部分のp
+ ダイバータの間隔を広くし、第1、第2の条件を満た
すことにより電流遮断能力を高めることができる。
【0100】このように、本実施の形態においては、複
数のp+ ダイバータ6a,6c,6dをpベース3領域
内に設け、かつ、pベース3領域内の電圧降下を最も下
げるようにp+ ダイバータ間隔を設定することにより、
チャネル反転時の素子の実効的な保持電流が増大し、素
子の電流遮断能力が向上する。
数のp+ ダイバータ6a,6c,6dをpベース3領域
内に設け、かつ、pベース3領域内の電圧降下を最も下
げるようにp+ ダイバータ間隔を設定することにより、
チャネル反転時の素子の実効的な保持電流が増大し、素
子の電流遮断能力が向上する。
【0101】(実施の形態3)実施の形態3に係るサイ
リスタを図を用いて説明する。図7はサイリスタの平面
構造を示し、図8は図7においてI−Iにおける断面を
示し、図9は図7においてII−IIにおける断面を示
したものである。
リスタを図を用いて説明する。図7はサイリスタの平面
構造を示し、図8は図7においてI−Iにおける断面を
示し、図9は図7においてII−IIにおける断面を示
したものである。
【0102】図7、図8および図9を参照して、サイリ
スタは、pベース3領域内の電流経路に沿うように、p
ベース3領域の外部に設けたp+ ダイバータ6eを備え
る。図8および図9を参照して、p+ ダイバータ6a,
6eはすべて、半導体基板のn- 層2と接している。p
ベース3とp+ ダイバータ6aとは、ゲート酸化膜8b
近傍のp+ ダイバータ6aとpベース3とによって挟ま
れるn- 層2に、ゲート電極12bに所定のしきい値電
圧を印加することにより形成されるpチャネル領域によ
って電気的に接続される。また、pベース3とp+ ダイ
バータ6eとは、ゲート酸化膜8d近傍のp+ ダイバー
タ6eとpベース3とによって挟まれるn- 層2に、ゲ
ート電極12dに所定のしきい値電圧を印加することに
より形成されるpチャネル領域によって電気的に接続さ
れる。
スタは、pベース3領域内の電流経路に沿うように、p
ベース3領域の外部に設けたp+ ダイバータ6eを備え
る。図8および図9を参照して、p+ ダイバータ6a,
6eはすべて、半導体基板のn- 層2と接している。p
ベース3とp+ ダイバータ6aとは、ゲート酸化膜8b
近傍のp+ ダイバータ6aとpベース3とによって挟ま
れるn- 層2に、ゲート電極12bに所定のしきい値電
圧を印加することにより形成されるpチャネル領域によ
って電気的に接続される。また、pベース3とp+ ダイ
バータ6eとは、ゲート酸化膜8d近傍のp+ ダイバー
タ6eとpベース3とによって挟まれるn- 層2に、ゲ
ート電極12dに所定のしきい値電圧を印加することに
より形成されるpチャネル領域によって電気的に接続さ
れる。
【0103】なお、これ以外の構成については、実施の
形態1と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
形態1と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【0104】次に、動作について説明する。オン状態の
動作は、ゲート電極12a,12b,12dに正のしき
い値電圧以上の電圧を印加することにより実現できる。
オフ状態は、各ゲート電極に負のしきい値電圧以下の電
圧を印加することにより実現できる。なお、詳しい動作
の説明については、実施の形態1で説明した動作とほぼ
同じなので省略する。
動作は、ゲート電極12a,12b,12dに正のしき
い値電圧以上の電圧を印加することにより実現できる。
オフ状態は、各ゲート電極に負のしきい値電圧以下の電
圧を印加することにより実現できる。なお、詳しい動作
の説明については、実施の形態1で説明した動作とほぼ
同じなので省略する。
【0105】本実施の形態においては、電流経路すなわ
ちpベース3領域に沿って、p+ ダイバータ6eを備え
ており、ターンオフ時に、このp+ ダイバータ6eへも
正孔電流が分流される。したがって、チャネル反転時の
素子の実効的な保持電流が増大し、電流遮断能力が向上
する。
ちpベース3領域に沿って、p+ ダイバータ6eを備え
ており、ターンオフ時に、このp+ ダイバータ6eへも
正孔電流が分流される。したがって、チャネル反転時の
素子の実効的な保持電流が増大し、電流遮断能力が向上
する。
【0106】なお、I−I方向の断面構造として図8に
示す構造の他、実施の形態1および2において各々示し
た図2、図6のような構造であってもよい。このとき、
n個のp+ ダイバータ6eをその間隔を等間隔にして形
成した場合には、電圧降下がESTの場合の1/n2 倍
になり、ESTDの場合の4/n2 倍になる。したがっ
て、チャネル反転時の素子の実効的な保持電流がより増
大し、電流遮断能力がさらに向上する。
示す構造の他、実施の形態1および2において各々示し
た図2、図6のような構造であってもよい。このとき、
n個のp+ ダイバータ6eをその間隔を等間隔にして形
成した場合には、電圧降下がESTの場合の1/n2 倍
になり、ESTDの場合の4/n2 倍になる。したがっ
て、チャネル反転時の素子の実効的な保持電流がより増
大し、電流遮断能力がさらに向上する。
【0107】(実施の形態4)実施の形態4に係るサイ
リスタについて図を用いて説明する。図10は、このサ
イリスタの平面構造を示し、図11は図10においてI
−Iにおける断面を示し、図12は図10においてII
−IIにおける断面を示したものである。
リスタについて図を用いて説明する。図10は、このサ
イリスタの平面構造を示し、図11は図10においてI
−Iにおける断面を示し、図12は図10においてII
−IIにおける断面を示したものである。
【0108】図11を参照して、このサイリスタは従来
の技術において図65に示したBRTの断面構造を有す
る。図10、図11および図12を参照して、このサイ
リスタは電流経路すなわちpベース3領域に沿うよう
に、pベース3領域の外部にp + ダイバータ6eを備え
る。図11および図12を参照して、p+ ダイバータ6
eは半導体基板のn- 層2と接している。pベース3と
p+ ダイバータ6eとは、ゲート酸化膜8d近傍のp+
ダイバータ6eとpベース3とによって挟まれるn- 層
2に、ゲート電極12dに所定のしきい値電圧を印加す
ることにより形成されるpチャネル領域によって電気的
に接続される。
の技術において図65に示したBRTの断面構造を有す
る。図10、図11および図12を参照して、このサイ
リスタは電流経路すなわちpベース3領域に沿うよう
に、pベース3領域の外部にp + ダイバータ6eを備え
る。図11および図12を参照して、p+ ダイバータ6
eは半導体基板のn- 層2と接している。pベース3と
p+ ダイバータ6eとは、ゲート酸化膜8d近傍のp+
ダイバータ6eとpベース3とによって挟まれるn- 層
2に、ゲート電極12dに所定のしきい値電圧を印加す
ることにより形成されるpチャネル領域によって電気的
に接続される。
【0109】なお、これ以外の構成については、従来の
技術において説明したBRTと同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
技術において説明したBRTと同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【0110】次に、動作について説明する。オン状態の
動作は、ゲート電極12bに正のしきい値電圧以上の電
圧を印加することにより実現できる。すなわち、ゲート
電極12bにしきい値電圧以上の電圧を印加することに
より、ゲート酸化膜8b近傍のn+ カソード5とn- 層
2とによって挟まれるpベース3領域にnチャネル領域
が生成し、n+ カソード5からn- 層2へ向かって電子
電流が流れ始める。この電子電流が大きくなり、pベー
ス3内部の電位が増加し、n+ カソード5とpベース3
から形成されるpn接合の内蔵電位以上になると、正孔
電流はn+ カソード5へと流れ、n+ カソード5とpベ
ース3のpn接合が順バイアス状態になる。すなわち、
サイリスタ動作が始まりオン状態が実現できる。このよ
うにして、カソード電極10とアノード電極9との間に
主電流が流れる。
動作は、ゲート電極12bに正のしきい値電圧以上の電
圧を印加することにより実現できる。すなわち、ゲート
電極12bにしきい値電圧以上の電圧を印加することに
より、ゲート酸化膜8b近傍のn+ カソード5とn- 層
2とによって挟まれるpベース3領域にnチャネル領域
が生成し、n+ カソード5からn- 層2へ向かって電子
電流が流れ始める。この電子電流が大きくなり、pベー
ス3内部の電位が増加し、n+ カソード5とpベース3
から形成されるpn接合の内蔵電位以上になると、正孔
電流はn+ カソード5へと流れ、n+ カソード5とpベ
ース3のpn接合が順バイアス状態になる。すなわち、
サイリスタ動作が始まりオン状態が実現できる。このよ
うにして、カソード電極10とアノード電極9との間に
主電流が流れる。
【0111】オフ状態は、ゲート電極12b、12dに
負のしきい値電圧以下の電圧を印加することにより実現
できる。すなわち、ゲート酸化膜8b近傍のpベース3
とp + ダイバータ6aとによって挟まれたn- 層2と、
ゲート酸化膜8d近傍のpベース3とp+ ダイバータ6
eとによって挟まれたn- 層2とにチャネル反転が生じ
pチャネル領域が生成する。これにより、pベース3内
を流れていた正孔電流がこのpチャネル領域を通ってp
+ ダイバータ6a,6eへ分流される。このため、pベ
ース3を流れる電流が減少し、p+ アノード1、n- 層
2、pベース3、n+ カソード5からなるサイリスタの
保持電流以下になると、サイリスタ動作が停止し、カソ
ード電極10とアノード電極9との間の主電流が遮断さ
れる。
負のしきい値電圧以下の電圧を印加することにより実現
できる。すなわち、ゲート酸化膜8b近傍のpベース3
とp + ダイバータ6aとによって挟まれたn- 層2と、
ゲート酸化膜8d近傍のpベース3とp+ ダイバータ6
eとによって挟まれたn- 層2とにチャネル反転が生じ
pチャネル領域が生成する。これにより、pベース3内
を流れていた正孔電流がこのpチャネル領域を通ってp
+ ダイバータ6a,6eへ分流される。このため、pベ
ース3を流れる電流が減少し、p+ アノード1、n- 層
2、pベース3、n+ カソード5からなるサイリスタの
保持電流以下になると、サイリスタ動作が停止し、カソ
ード電極10とアノード電極9との間の主電流が遮断さ
れる。
【0112】本実施の形態においては、pベース3領域
に沿ってp+ ダイバータ6eを設けている。したがっ
て、実施の形態3で説明したのと同様に、正孔電流を分
流することができ、電流遮断能力を高めることができ
る。
に沿ってp+ ダイバータ6eを設けている。したがっ
て、実施の形態3で説明したのと同様に、正孔電流を分
流することができ、電流遮断能力を高めることができ
る。
【0113】また、n個のp+ ダイバータをその間隔を
等間隔にして形成した場合、実施の形態2で説明したの
と同様に、電圧降下は従来のEST型の場合の1/n2
倍に、ESTDの場合の4/n2 倍になり、チャネル反
転時の素子の実効的な保持電流が増大するため、電流遮
断能力が向上する。なお、このサイリスタでは、p+ダ
イバータ6a,6eをすべて半導体基板のn- 層2に接
するように形成しており、n+ フローティングがp+ ダ
イバータ6a,6eを囲むような構造を有していないた
め、n+ フローティングを形成する工程が不必要なので
製造工程を簡略化することができる。
等間隔にして形成した場合、実施の形態2で説明したの
と同様に、電圧降下は従来のEST型の場合の1/n2
倍に、ESTDの場合の4/n2 倍になり、チャネル反
転時の素子の実効的な保持電流が増大するため、電流遮
断能力が向上する。なお、このサイリスタでは、p+ダ
イバータ6a,6eをすべて半導体基板のn- 層2に接
するように形成しており、n+ フローティングがp+ ダ
イバータ6a,6eを囲むような構造を有していないた
め、n+ フローティングを形成する工程が不必要なので
製造工程を簡略化することができる。
【0114】(実施の形態5)実施の形態5に係るサイ
リスタについて図を用いて説明する。図13はそのサイ
リスタの平面構造を示し、図14は図13においてII
−IIにおける断面を示す。なお、図13においてI−
Iにおける断面は図8と同じである。
リスタについて図を用いて説明する。図13はそのサイ
リスタの平面構造を示し、図14は図13においてII
−IIにおける断面を示す。なお、図13においてI−
Iにおける断面は図8と同じである。
【0115】図13、図8および図14を参照して、こ
のサイリスタは、pベース3領域内の電流経路に沿って
pベース3の領域内部に形成され、n+ フローティング
7eによりpベース3と分離されたp+ ダイバータ6e
を備える。pベース3とp+ダイバータ6eとはゲート
酸化膜8d近傍のn+ フローティング7eに形成される
pチャネル領域によって電気的に接続される。
のサイリスタは、pベース3領域内の電流経路に沿って
pベース3の領域内部に形成され、n+ フローティング
7eによりpベース3と分離されたp+ ダイバータ6e
を備える。pベース3とp+ダイバータ6eとはゲート
酸化膜8d近傍のn+ フローティング7eに形成される
pチャネル領域によって電気的に接続される。
【0116】なお、これ以外の構成については、実施の
形態3で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
形態3で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【0117】次に動作については実施の形態3で説明し
た動作と同様である。特に、本実施の形態の場合、pベ
ース3とp+ ダイバータ6aとはゲート酸化膜8a近傍
のn - 層2に形成されるpチャネル領域によって電気的
に接続され、pベース3とp + ダイバータ6eとはゲー
ト酸化膜8d近傍のn+ フローティング7eに形成され
るpチャネル領域によって電気的に接続される。このた
め、正孔電流はpベース領域内を流れる電流経路に沿っ
てpベース3領域近傍に形成されたp+ ダイバータ6e
へ効率よく分流される。したがって、チャネル反転時の
素子の実効的な保持電流が増大するため電流遮断能力が
向上する。
た動作と同様である。特に、本実施の形態の場合、pベ
ース3とp+ ダイバータ6aとはゲート酸化膜8a近傍
のn - 層2に形成されるpチャネル領域によって電気的
に接続され、pベース3とp + ダイバータ6eとはゲー
ト酸化膜8d近傍のn+ フローティング7eに形成され
るpチャネル領域によって電気的に接続される。このた
め、正孔電流はpベース領域内を流れる電流経路に沿っ
てpベース3領域近傍に形成されたp+ ダイバータ6e
へ効率よく分流される。したがって、チャネル反転時の
素子の実効的な保持電流が増大するため電流遮断能力が
向上する。
【0118】また、実施の形態2において説明したよう
に、n個のp+ ダイバータを互いの間隔が等間隔になる
ように形成した場合、チャネル反転時の素子の実効的な
保持電流がより増大するため電流遮断能力がさらに向上
する。
に、n個のp+ ダイバータを互いの間隔が等間隔になる
ように形成した場合、チャネル反転時の素子の実効的な
保持電流がより増大するため電流遮断能力がさらに向上
する。
【0119】さらに、pベース3内部に形成されたp+
ダイバータ6eには、オン時には正孔電流が流れ込まな
いため、従来のESTDと同様なターンオン特性が得ら
れる。
ダイバータ6eには、オン時には正孔電流が流れ込まな
いため、従来のESTDと同様なターンオン特性が得ら
れる。
【0120】(実施の形態6)実施の形態6に係るサイ
リスタについて図を用いて説明する。図15はそのサイ
リスタの平面構造を示し、図16は図15においてII
−IIにおける断面を示す。なお、図15において、I
−Iにおける断面は図11と同じである。
リスタについて図を用いて説明する。図15はそのサイ
リスタの平面構造を示し、図16は図15においてII
−IIにおける断面を示す。なお、図15において、I
−Iにおける断面は図11と同じである。
【0121】図11、図15および図16を参照して、
このサイリスタはpベース3領域内の電流経路に沿って
pベース3内部に形成され、n+ フローティング7eに
よりpベース3と分離されたp+ ダイバータ6eを備え
る。pベース3とp+ ダイバータ6aとはゲート酸化膜
8b近傍のn- 層2に形成されるpチャネル領域によっ
て電気的に接続され、pベース3とp+ ダイバータ6e
とはゲート酸化膜8d近傍のn+ フローティング7eに
形成されるpチャネル領域によって電気的に接続され
る。
このサイリスタはpベース3領域内の電流経路に沿って
pベース3内部に形成され、n+ フローティング7eに
よりpベース3と分離されたp+ ダイバータ6eを備え
る。pベース3とp+ ダイバータ6aとはゲート酸化膜
8b近傍のn- 層2に形成されるpチャネル領域によっ
て電気的に接続され、pベース3とp+ ダイバータ6e
とはゲート酸化膜8d近傍のn+ フローティング7eに
形成されるpチャネル領域によって電気的に接続され
る。
【0122】なお、これ以外の構成については、実施の
形態4と同様であるため同一の部材については同一の符
号を付し、その説明を省略する。
形態4と同様であるため同一の部材については同一の符
号を付し、その説明を省略する。
【0123】次に、動作についても、実施の形態4で説
明した動作と同様である。本実施の形態においては、p
ベース3領域内の電流経路に沿ってp+ ダイバータ6e
を設けている。このため、正孔電流はpベース3領域近
傍に形成されたp + ダイバータ6eへ効率よく分流され
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
明した動作と同様である。本実施の形態においては、p
ベース3領域内の電流経路に沿ってp+ ダイバータ6e
を設けている。このため、正孔電流はpベース3領域近
傍に形成されたp + ダイバータ6eへ効率よく分流され
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
【0124】また、実施の形態2において説明したよう
に、n個のp+ ダイバータをその間隔を等間隔になるよ
うに形成した場合、チャネル反転時の素子の実効的な保
持電流がさらに増大するため、電流遮断能力がより向上
する。
に、n個のp+ ダイバータをその間隔を等間隔になるよ
うに形成した場合、チャネル反転時の素子の実効的な保
持電流がさらに増大するため、電流遮断能力がより向上
する。
【0125】さらに、pベース3内部に形成されたp+
ダイバータ6eには、オン時には正孔電流が流れ込まな
いため従来ESTDと同様なターンオン特性が得られ
る。
ダイバータ6eには、オン時には正孔電流が流れ込まな
いため従来ESTDと同様なターンオン特性が得られ
る。
【0126】(実施の形態7)実施の形態7に係るサイ
リスタについて図を用いて説明する。図17はこのサイ
リスタの平面構造を示す。図17においてI−Iにおけ
る断面は図8と同じである。
リスタについて図を用いて説明する。図17はこのサイ
リスタの平面構造を示す。図17においてI−Iにおけ
る断面は図8と同じである。
【0127】図17を参照して、このサイリスタは形成
領域が正方形の単位構造において、その4つの角部近傍
のそれぞれにp+ ダイバータ6aを備える。
領域が正方形の単位構造において、その4つの角部近傍
のそれぞれにp+ ダイバータ6aを備える。
【0128】なお、これ以外の構成については、実施の
形態3で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付しその説明を省略する。
形態3で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付しその説明を省略する。
【0129】次に動作については、実施の形態3におい
て説明した動作と同様である。特に、このサイリスタの
場合、オフ時に、p+ コンタクト4および4つのp+ ダ
イバータ6aを備えているため、正孔電流は平面的に分
流される。したがって、pベース3内の電圧降下を小さ
くすることができ、実質的な素子の電流遮断能力を高め
ることができる。
て説明した動作と同様である。特に、このサイリスタの
場合、オフ時に、p+ コンタクト4および4つのp+ ダ
イバータ6aを備えているため、正孔電流は平面的に分
流される。したがって、pベース3内の電圧降下を小さ
くすることができ、実質的な素子の電流遮断能力を高め
ることができる。
【0130】また、本実施の形態では素子の形成領域の
単位構造が正方形であることにより、電流の平面分布の
ばらつきが少なくなり、不均一動作が発生しにくくな
る。さらに、素子の単位構造が正方形であることは、素
子と素子を隙間なく配置することができるので、無駄な
領域をなくすことができる。
単位構造が正方形であることにより、電流の平面分布の
ばらつきが少なくなり、不均一動作が発生しにくくな
る。さらに、素子の単位構造が正方形であることは、素
子と素子を隙間なく配置することができるので、無駄な
領域をなくすことができる。
【0131】なお、単位構造が長方形の場合でも同様な
効果を得ることができる。 (実施の形態8)実施の形態8に係るサイリスタについ
て図を用いて説明する。図18はこのサイリスタの平面
構造を示す。図18においてI−Iにおける断面は図2
と同じである。
効果を得ることができる。 (実施の形態8)実施の形態8に係るサイリスタについ
て図を用いて説明する。図18はこのサイリスタの平面
構造を示す。図18においてI−Iにおける断面は図2
と同じである。
【0132】図18を参照してこのサイリスタは、形成
領域が正方形の単位構造において、その4つの角部近傍
のそれぞれにp+ ダイバータ6aを備える。
領域が正方形の単位構造において、その4つの角部近傍
のそれぞれにp+ ダイバータ6aを備える。
【0133】なお、これ以外の構成については、実施の
形態1で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
形態1で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0134】次に、動作については、実施の形態1で説
明した動作と同様である。特に、このサイリスタの場
合、オフ時には、p+ コンタクト4および4つのp+ ダ
イバータ6aを備えていることによって、平面的に電流
を分流することができる効果と、pベース3領域内にも
p+ ダイバータ6bを備えることによる電流遮断効果の
2つの効果によって、素子全体の電流遮断能力を高める
ことができる。
明した動作と同様である。特に、このサイリスタの場
合、オフ時には、p+ コンタクト4および4つのp+ ダ
イバータ6aを備えていることによって、平面的に電流
を分流することができる効果と、pベース3領域内にも
p+ ダイバータ6bを備えることによる電流遮断効果の
2つの効果によって、素子全体の電流遮断能力を高める
ことができる。
【0135】また、実施の形態2で説明したように、複
数のp+ ダイバータをpベース3領域内の電流経路に沿
って設けることにより電流遮断効果をより高めることが
できる。さらに、p+ ダイバータ間隔を等間隔にして、
各p+ ダイバータ間のpベース3領域における最高電位
を均一にすることにより電流遮断能力を最適化すること
ができる。
数のp+ ダイバータをpベース3領域内の電流経路に沿
って設けることにより電流遮断効果をより高めることが
できる。さらに、p+ ダイバータ間隔を等間隔にして、
各p+ ダイバータ間のpベース3領域における最高電位
を均一にすることにより電流遮断能力を最適化すること
ができる。
【0136】また、本実施の形態では素子の形成領域の
単位構造が正方形であることにより、電流の平面分布の
ばらつきが少なくなり、不均一動作が発生しにくくな
る。さらに、素子の単位構造が正方形であることは素子
と素子を隙間なく配置することができるので、無駄な領
域をなくすことができる。なお、単位構造が長方形の場
合でも同様な効果を得ることができる。
単位構造が正方形であることにより、電流の平面分布の
ばらつきが少なくなり、不均一動作が発生しにくくな
る。さらに、素子の単位構造が正方形であることは素子
と素子を隙間なく配置することができるので、無駄な領
域をなくすことができる。なお、単位構造が長方形の場
合でも同様な効果を得ることができる。
【0137】(実施の形態9)実施の形態9に係るサイ
リスタについて図を用いて説明する。図19はこのサイ
リスタの平面構造を示す。図19においてI−Iにおけ
る断面は図11と同じである。
リスタについて図を用いて説明する。図19はこのサイ
リスタの平面構造を示す。図19においてI−Iにおけ
る断面は図11と同じである。
【0138】図19を参照して、このサイリスタは形成
領域が正方形の単位構造において、その4つの角部近傍
のそれぞれにp+ ダイバータ6aを備える。
領域が正方形の単位構造において、その4つの角部近傍
のそれぞれにp+ ダイバータ6aを備える。
【0139】なお、これ以外の構成については、実施の
形態4で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
形態4で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【0140】次に、動作については実施の形態4で説明
した動作と同様である。特に、オフ時には、p+ コンタ
クト4および4つのp+ ダイバータ6aを備えているこ
とによって、p+ コンタクト4および4つのp+ ダイバ
ータ6aに電流が分流され、pベース3内の電圧降下が
小さくなる。この平面的に電流を分流する効果によっ
て、素子全体の電流遮断能力を高めることができる。
した動作と同様である。特に、オフ時には、p+ コンタ
クト4および4つのp+ ダイバータ6aを備えているこ
とによって、p+ コンタクト4および4つのp+ ダイバ
ータ6aに電流が分流され、pベース3内の電圧降下が
小さくなる。この平面的に電流を分流する効果によっ
て、素子全体の電流遮断能力を高めることができる。
【0141】また、素子の形成領域の単位構造が正方形
であることにより、電流の平面分布のばらつきが少なく
なり、不均一動作が発生しにくくなる。
であることにより、電流の平面分布のばらつきが少なく
なり、不均一動作が発生しにくくなる。
【0142】さらに、素子の単位構造が正方形であるこ
とは、素子と素子を隙間なく配置することができるので
無駄な領域をなくすことができる。なお、単位構造が長
方形の場合でも同様な効果を得ることができる。
とは、素子と素子を隙間なく配置することができるので
無駄な領域をなくすことができる。なお、単位構造が長
方形の場合でも同様な効果を得ることができる。
【0143】(実施の形態10)実施の形態10に係る
サイリスタについて図を用いて説明する。図20はこの
サイリスタの平面構造を示す。図20においてI−Iに
おける断面は図8と同じである。
サイリスタについて図を用いて説明する。図20はこの
サイリスタの平面構造を示す。図20においてI−Iに
おける断面は図8と同じである。
【0144】図20を参照して、このサイリスタは形成
領域が正三角形の単位構造において、その3つの角部近
傍にp+ ダイバータ6aを備える。
領域が正三角形の単位構造において、その3つの角部近
傍にp+ ダイバータ6aを備える。
【0145】なお、これ以外の構成については実施の形
態3で説明した構成と同様であるため同一の部材につい
ては同一の符号を付し、その説明を省略する。
態3で説明した構成と同様であるため同一の部材につい
ては同一の符号を付し、その説明を省略する。
【0146】次に、動作については実施の形態3で説明
した動作と同様である。特に、オフ時には、p+ コンタ
クト4および3つのp+ ダイバータ6aを備えているこ
とによって平面的に電流を分流することができる。この
ため、pベース3内の電圧降下が小さくなり、素子の電
流遮断能力を高めることができる。
した動作と同様である。特に、オフ時には、p+ コンタ
クト4および3つのp+ ダイバータ6aを備えているこ
とによって平面的に電流を分流することができる。この
ため、pベース3内の電圧降下が小さくなり、素子の電
流遮断能力を高めることができる。
【0147】また、素子の単位構造が正三角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様の効果を得ること
ができる。
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様の効果を得ること
ができる。
【0148】(実施の形態11)実施の形態11に係る
サイリスタについて図を用いて説明する。図21はこの
サイリスタの平面構造を示す。図21においてI−Iに
おける断面は図2と同じである。
サイリスタについて図を用いて説明する。図21はこの
サイリスタの平面構造を示す。図21においてI−Iに
おける断面は図2と同じである。
【0149】図21を参照して、このサイリスタは正三
角形の単位構造において、その角部近傍にp+ ダイバー
タ6aを備える。なお、これ以外の構成については、実
施の形態1で説明した構成と同様であるため同一の部材
については同一の符号を付し、その説明は省略する。
角形の単位構造において、その角部近傍にp+ ダイバー
タ6aを備える。なお、これ以外の構成については、実
施の形態1で説明した構成と同様であるため同一の部材
については同一の符号を付し、その説明は省略する。
【0150】次に、動作については、実施の形態1で説
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および3つのp+ ダイバータ6aを備えること
によって平面的に電流を分流することができる効果と、
pベース3領域内にもp+ ダイバータ6bを備えること
による電流遮断効果の2つの効果によって素子全体の電
流遮断能力を高めることができる。
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および3つのp+ ダイバータ6aを備えること
によって平面的に電流を分流することができる効果と、
pベース3領域内にもp+ ダイバータ6bを備えること
による電流遮断効果の2つの効果によって素子全体の電
流遮断能力を高めることができる。
【0151】また、p+ ダイバータ6bをpベース3領
域内の電流経路に沿って複数設けることにより電流遮断
効果をより高めることができる。さらに、p+ ダイバー
タ6bの間隔を等間隔にしてp+ ダイバータ6b間のp
ベース3内における最高電位を均一にすることにより電
流遮断能力を最適化することができる。
域内の電流経路に沿って複数設けることにより電流遮断
効果をより高めることができる。さらに、p+ ダイバー
タ6bの間隔を等間隔にしてp+ ダイバータ6b間のp
ベース3内における最高電位を均一にすることにより電
流遮断能力を最適化することができる。
【0152】また、素子の単位構造が正三角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様な効果を得ること
ができる。
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様な効果を得ること
ができる。
【0153】(実施の形態12)実施の形態12に係る
サイリスタについて図を用いて説明する。図22はこの
サイリスタの平面構造を示す。図22においてI−Iに
おける断面は図11と同じである。
サイリスタについて図を用いて説明する。図22はこの
サイリスタの平面構造を示す。図22においてI−Iに
おける断面は図11と同じである。
【0154】図22を参照して、このサイリスタは正三
角形の単位構造において、その角部近傍にp+ ダイバー
タ6aを備える。
角形の単位構造において、その角部近傍にp+ ダイバー
タ6aを備える。
【0155】なお、これ以外の構成については実施の形
態4で説明した構成と同様であるため同一の部材につい
ては同一の符号を付し、その説明を省略する。
態4で説明した構成と同様であるため同一の部材につい
ては同一の符号を付し、その説明を省略する。
【0156】次に、動作については、実施の形態4で説
明した動作と同様である。特に、オフ時には、p+ コン
タクトおよび3つのp+ ダイバータ6aを備えることに
よって平面的に電流を分流することができる。このた
め、pベース3内の電圧降下が小さくなり、実質的な素
子の電流遮断能力を高めることができる。
明した動作と同様である。特に、オフ時には、p+ コン
タクトおよび3つのp+ ダイバータ6aを備えることに
よって平面的に電流を分流することができる。このた
め、pベース3内の電圧降下が小さくなり、実質的な素
子の電流遮断能力を高めることができる。
【0157】また、素子の単位構造が正三角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様な効果を得ること
ができる。
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様な効果を得ること
ができる。
【0158】(実施の形態13)実施の形態13に係る
サイリスタについて図を用いて説明する。図23はこの
サイリスタの平面構造を示す。図23においてI−Iに
おける断面は図8と同じである。
サイリスタについて図を用いて説明する。図23はこの
サイリスタの平面構造を示す。図23においてI−Iに
おける断面は図8と同じである。
【0159】図23を参照してこのサイリスタは、正六
角形の単位構造において、6つの角部近傍にp+ ダイバ
ータ6aを備える。
角形の単位構造において、6つの角部近傍にp+ ダイバ
ータ6aを備える。
【0160】なお、これ以外の構成については、実施の
形態3で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明は省略する。
形態3で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明は省略する。
【0161】次に、動作については、実施の形態3で説
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および6つのp+ ダイバータ6aを備えること
により、平面的に電流を分流することができる。このた
め、pベース3内の電圧降下が小さくなり、実質的な素
子の電流遮断能力を高めることができる。
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および6つのp+ ダイバータ6aを備えること
により、平面的に電流を分流することができる。このた
め、pベース3内の電圧降下が小さくなり、実質的な素
子の電流遮断能力を高めることができる。
【0162】また、素子の単位構造が正六角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので、無駄な領域をなくすことができる。
とにより、素子と素子を隙間なく配置することができる
ので、無駄な領域をなくすことができる。
【0163】さらに、素子の単位構造が六角形であるこ
とは電流の平面分布のばらつきが少なくなり、不均一動
作が発生しにくくなる。
とは電流の平面分布のばらつきが少なくなり、不均一動
作が発生しにくくなる。
【0164】(実施の形態14)実施の形態14に係る
サイリスタについて図を用いて説明する。図24はこの
サイリスタの平面構造を示す。図24においてI−Iに
おける断面は図2と同じである。
サイリスタについて図を用いて説明する。図24はこの
サイリスタの平面構造を示す。図24においてI−Iに
おける断面は図2と同じである。
【0165】図24を参照してこのサイリスタは、正六
角形の単位構造において、6つの角部近傍にp+ ダイバ
ータ6aを備える。
角形の単位構造において、6つの角部近傍にp+ ダイバ
ータ6aを備える。
【0166】なお、これ以外の構成については、実施の
形態1で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明は省略する。
形態1で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明は省略する。
【0167】次に、動作については、実施の形態1で説
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および6つのp+ ダイバータ6aを備えること
によって平面的に電流を分流することができる効果と、
pベース3領域内にもp+ ダイバータ6bを備えること
による電流遮断効果の2つの効果によって素子全体の電
流遮断能力を高めることができる。
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および6つのp+ ダイバータ6aを備えること
によって平面的に電流を分流することができる効果と、
pベース3領域内にもp+ ダイバータ6bを備えること
による電流遮断効果の2つの効果によって素子全体の電
流遮断能力を高めることができる。
【0168】また、実施の形態2において説明したよう
に、p+ ダイバータ6bをpベース3領域内の電流経路
に沿って複数設けることで電流遮断能力をより高めるこ
とができる。さらに、p+ ダイバータの間隔を等間隔に
してp+ ダイバータ間のpベース3内における最高電位
を均一にすることにより電流遮断能力を最適化すること
ができる。
に、p+ ダイバータ6bをpベース3領域内の電流経路
に沿って複数設けることで電流遮断能力をより高めるこ
とができる。さらに、p+ ダイバータの間隔を等間隔に
してp+ ダイバータ間のpベース3内における最高電位
を均一にすることにより電流遮断能力を最適化すること
ができる。
【0169】また、素子の単位構造が正六角形であるこ
とにより素子と素子を隙間なく配置することができるの
で無駄な領域をなくすことができる。
とにより素子と素子を隙間なく配置することができるの
で無駄な領域をなくすことができる。
【0170】さらに、素子の単位構造が正六角形である
ことは電流の平面分布のばらつきが少なくなり、不均一
動作が発生しにくくなる。
ことは電流の平面分布のばらつきが少なくなり、不均一
動作が発生しにくくなる。
【0171】(実施の形態15)実施の形態15に係る
サイリスタについて図を用いて説明する。図25はこの
サイリスタの平面構造を示す。図25においてI−Iに
おける断面は図11と同じである。
サイリスタについて図を用いて説明する。図25はこの
サイリスタの平面構造を示す。図25においてI−Iに
おける断面は図11と同じである。
【0172】図25を参照して、このサイリスタは正六
角形の単位構造において、6つの角部近傍にp+ ダイバ
ータ6aを備える。
角形の単位構造において、6つの角部近傍にp+ ダイバ
ータ6aを備える。
【0173】なお、これ以外の構成については、実施の
形態4で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明は省略する。
形態4で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明は省略する。
【0174】次に、動作については、実施の形態4で説
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および6つのp+ ダイバータ6aを備えること
によって、平面的に電流を分流することができる。この
ため、pベース3内の電圧降下が小さくなり、実質的な
素子の電流遮断能力を高めることができる。
明した動作と同様である。特に、オフ時には、p+ コン
タクト4および6つのp+ ダイバータ6aを備えること
によって、平面的に電流を分流することができる。この
ため、pベース3内の電圧降下が小さくなり、実質的な
素子の電流遮断能力を高めることができる。
【0175】また、素子の単位構造が正六角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので、無駄な領域をなくすことができる。
とにより、素子と素子を隙間なく配置することができる
ので、無駄な領域をなくすことができる。
【0176】さらに、素子の単位構造が正六角形である
ことは電流の平面分布のばらつきが少なくなり、不均一
動作が発生しにくくなる。
ことは電流の平面分布のばらつきが少なくなり、不均一
動作が発生しにくくなる。
【0177】(実施の形態16)実施の形態16に係る
サイリスタについて図を用いて説明する。図26はこの
サイリスタの平面構造を示す。図26においてI−Iに
おける断面は図8と同じである。
サイリスタについて図を用いて説明する。図26はこの
サイリスタの平面構造を示す。図26においてI−Iに
おける断面は図8と同じである。
【0178】図26を参照して、このサイリスタは円形
の単位構造において、pベース3領域の周辺に互いに距
離を隔てられた6つのp+ ダイバータ6aを備える。
の単位構造において、pベース3領域の周辺に互いに距
離を隔てられた6つのp+ ダイバータ6aを備える。
【0179】なお、これ以外の構成については、実施の
形態8で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
形態8で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【0180】次に、動作については、実施の形態8で説
明した動作と同様である。特に、このサイリスタはp+
コンタクトおよび6つのp+ ダイバータ6aを備えるこ
とによって、オフ時に、平面的に電流を分流することが
できる。このため、pベース3内の電圧降下が小さくな
り、実質的な素子の電流遮断能力を高めることができ
る。
明した動作と同様である。特に、このサイリスタはp+
コンタクトおよび6つのp+ ダイバータ6aを備えるこ
とによって、オフ時に、平面的に電流を分流することが
できる。このため、pベース3内の電圧降下が小さくな
り、実質的な素子の電流遮断能力を高めることができ
る。
【0181】また、素子の単位構造が同心円構造である
ことにより、電流の平面分布のばらつきが少なく、不均
一動作が発生しにくくなる。
ことにより、電流の平面分布のばらつきが少なく、不均
一動作が発生しにくくなる。
【0182】(実施の形態17)実施の形態17に係る
サイリスタについて図を用いて説明する。図27はこの
サイリスタの平面構造を示す。図27においてI−Iに
おける断面は図2と同じである。
サイリスタについて図を用いて説明する。図27はこの
サイリスタの平面構造を示す。図27においてI−Iに
おける断面は図2と同じである。
【0183】図27を参照して、このサイリスタは円形
の単位構造において、nカソード5領域の周囲にn+ カ
ソード5を互いに距離を隔てて取囲む6つのp+ ダイバ
ータ6bとpベース3領域の周囲にpベース3を互いに
距離を隔てて取囲む6つのp + ダイバータ6aを備え
る。
の単位構造において、nカソード5領域の周囲にn+ カ
ソード5を互いに距離を隔てて取囲む6つのp+ ダイバ
ータ6bとpベース3領域の周囲にpベース3を互いに
距離を隔てて取囲む6つのp + ダイバータ6aを備え
る。
【0184】なお、これ以外の構成については、実施の
形態1で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
形態1で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【0185】次に、動作については実施の形態1で説明
した動作と同様である。特に、このサイリスタはp+ コ
ンピュータ4および6つのp+ ダイバータ6aを備える
ことにより、オフ時に、平面的に電流を分流することが
できる効果と、pベース3領域内に6つのp+ ダイバー
タ6bを備えていることによる電流遮断効果の2つの効
果によって素子全体の電流遮断能力を高めることができ
る。
した動作と同様である。特に、このサイリスタはp+ コ
ンピュータ4および6つのp+ ダイバータ6aを備える
ことにより、オフ時に、平面的に電流を分流することが
できる効果と、pベース3領域内に6つのp+ ダイバー
タ6bを備えていることによる電流遮断効果の2つの効
果によって素子全体の電流遮断能力を高めることができ
る。
【0186】また、実施の形態2において説明したよう
に、p+ ダイバータ6bをpベース3領域内の電流経路
にそって複数設けることにより電流遮断効果をより高め
ることができる。また、p+ ダイバータ6bの間隔を等
間隔にしてp+ ダイバータ6b間のpベース3内におけ
る最高電位を均一にすることにより電流遮断能力を最適
化することができる。
に、p+ ダイバータ6bをpベース3領域内の電流経路
にそって複数設けることにより電流遮断効果をより高め
ることができる。また、p+ ダイバータ6bの間隔を等
間隔にしてp+ ダイバータ6b間のpベース3内におけ
る最高電位を均一にすることにより電流遮断能力を最適
化することができる。
【0187】さらに、素子の単位構造が同心円構造であ
ることにより電流の平面分布のばらつきが少なく、不均
一動作が発生しにくくなる。
ることにより電流の平面分布のばらつきが少なく、不均
一動作が発生しにくくなる。
【0188】(実施の形態18)実施の形態18に係る
サイリスタについて図を用いて説明する。図28はこの
サイリスタの平面構造を示す。図28においてI−Iに
おける断面は図11と同じである。
サイリスタについて図を用いて説明する。図28はこの
サイリスタの平面構造を示す。図28においてI−Iに
おける断面は図11と同じである。
【0189】図28を参照して、このサイリスタは円形
の単位構造において、円形のカソード電極10を基準と
した同心円状の構造を有しており、pベース3領域の周
囲にpベース3を互いに距離を隔てて取囲むように、4
つのp+ ダイバータ6aを備える。
の単位構造において、円形のカソード電極10を基準と
した同心円状の構造を有しており、pベース3領域の周
囲にpベース3を互いに距離を隔てて取囲むように、4
つのp+ ダイバータ6aを備える。
【0190】なお、これ以外の構成については実施の形
態4で説明した構成と同様であるため、同一の部材につ
いては同一の符号を付し、その説明を省略する。
態4で説明した構成と同様であるため、同一の部材につ
いては同一の符号を付し、その説明を省略する。
【0191】次に、動作については、実施の形態4で説
明した動作と同様である。特に、このサイリスタはp+
コンタクト4および6つのp+ ダイバータ6aを備えて
いることにより平面的に電流を分流することができ、各
p+ ダイバータ6aに流れる電流が少なくなる。したが
って、pベース3内の電圧降下を小さくすることがで
き、実質的な素子の電流遮断能力を高めることができ
る。
明した動作と同様である。特に、このサイリスタはp+
コンタクト4および6つのp+ ダイバータ6aを備えて
いることにより平面的に電流を分流することができ、各
p+ ダイバータ6aに流れる電流が少なくなる。したが
って、pベース3内の電圧降下を小さくすることがで
き、実質的な素子の電流遮断能力を高めることができ
る。
【0192】さらに、素子の単位構造が同心円構造であ
ることにより電流の平面分布のばらつきが少なくなり、
不均一動作が発生しにくくなる。
ることにより電流の平面分布のばらつきが少なくなり、
不均一動作が発生しにくくなる。
【0193】(実施の形態19)実施の形態19に係る
サイリスタについて図を用いて説明する。図29はこの
サイリスタの平面構造を示す。図30は図29において
I−Iにおける断面を示し、図29においてII−II
における断面は図9と同じである。
サイリスタについて図を用いて説明する。図29はこの
サイリスタの平面構造を示す。図30は図29において
I−Iにおける断面を示し、図29においてII−II
における断面は図9と同じである。
【0194】図29、図30または図9を参照して、こ
のサイリスタは、オン時の電流経路すなわち、I−I方
向に直交する方向の辺の長さが電流経路と平行な辺の長
さよりも短くなるようなpベース3領域を備えている。
また、オン時の電流経路に平行になるようにpベース3
の領域の外に、p+ ダイバータ6eを備えている。この
ため、pベース3上の任意の点において、その点からp
+ ダイバータ6eまでの距離またはその点からp+ コン
タクト4までの距離は、その点からp+ コンタクト4ま
での距離より短いかまたは等しくなっている。
のサイリスタは、オン時の電流経路すなわち、I−I方
向に直交する方向の辺の長さが電流経路と平行な辺の長
さよりも短くなるようなpベース3領域を備えている。
また、オン時の電流経路に平行になるようにpベース3
の領域の外に、p+ ダイバータ6eを備えている。この
ため、pベース3上の任意の点において、その点からp
+ ダイバータ6eまでの距離またはその点からp+ コン
タクト4までの距離は、その点からp+ コンタクト4ま
での距離より短いかまたは等しくなっている。
【0195】次に、動作について、図31、図32およ
び図33を用いて説明する。オン状態はゲート電極12
a、12bに正のしきい値電圧以上の電圧を印加するこ
とにより実現できる。pベース3内における電圧降下
が、pベース3およびn+ フローティング7aで形成さ
れるpn接合の内蔵電位より高くなると正孔電流がn+
フローティング7aへ流れ込み、オン状態となる。オフ
状態は、ゲート電極12dに負のしきい値電圧以下の電
圧を印加することにより実現できる。
び図33を用いて説明する。オン状態はゲート電極12
a、12bに正のしきい値電圧以上の電圧を印加するこ
とにより実現できる。pベース3内における電圧降下
が、pベース3およびn+ フローティング7aで形成さ
れるpn接合の内蔵電位より高くなると正孔電流がn+
フローティング7aへ流れ込み、オン状態となる。オフ
状態は、ゲート電極12dに負のしきい値電圧以下の電
圧を印加することにより実現できる。
【0196】図31を参照して、pベース3上の任意の
点Aを考えたとき、p+ コンタクト4までの抵抗Rp1
はp+ コンタクト4までの距離L1に比例する。同様
に、A点からp+ ダイバータ6eまでの抵抗をRp2 と
するとRp2 は距離L2に比例する。ここで、Rp1 と
Rp2 は必ず以下の式を満たす。
点Aを考えたとき、p+ コンタクト4までの抵抗Rp1
はp+ コンタクト4までの距離L1に比例する。同様
に、A点からp+ ダイバータ6eまでの抵抗をRp2 と
するとRp2 は距離L2に比例する。ここで、Rp1 と
Rp2 は必ず以下の式を満たす。
【0197】Rp2 ≦Rp1 ゲート酸化膜8d近傍のn- 層2にp型チャネル領域が
形成されると、pベース3とp+ ダイバータ6eとが電
気的に接続され、電流はp+ ダイバータ6eへと分流さ
れる。オン時の電流がすべてp+ ダイバータ6eにだけ
流れるとすると、電流密度は辺L1、L2の比となる。
したがって、Rp2 に沿って流れる正孔電流は以下の式
を満たしている。
形成されると、pベース3とp+ ダイバータ6eとが電
気的に接続され、電流はp+ ダイバータ6eへと分流さ
れる。オン時の電流がすべてp+ ダイバータ6eにだけ
流れるとすると、電流密度は辺L1、L2の比となる。
したがって、Rp2 に沿って流れる正孔電流は以下の式
を満たしている。
【0198】 Ip2 =(Ip1 +Ip2 )×Rp2 /Rp1 上式を変形すると、 Ip2 ×Rp2 =(Ip1 +Ip2 )×Rp1 ×(Rp
2 /Rp1 )2 ここで、左辺Ip2 ×Rp2 はp+ ダイバータがある場
合の電圧降下で、(Ip1 +Ip2 )×Rp1 はp+ ダ
イバータがなく、正孔電流がすべてp+ コンタクトに流
れるとした場合の電圧降下である。
2 /Rp1 )2 ここで、左辺Ip2 ×Rp2 はp+ ダイバータがある場
合の電圧降下で、(Ip1 +Ip2 )×Rp1 はp+ ダ
イバータがなく、正孔電流がすべてp+ コンタクトに流
れるとした場合の電圧降下である。
【0199】したがって、(Rp2 /Rp1 )を十分小
さくとることにより、電圧降下を(Rp2 /Rp1 )2
に下げることができる。
さくとることにより、電圧降下を(Rp2 /Rp1 )2
に下げることができる。
【0200】実際は、p+ コンタクトに流れる成分があ
るため、p+ ダイバータを設けたことによる電圧降下は
さらに小さくすることができる。
るため、p+ ダイバータを設けたことによる電圧降下は
さらに小さくすることができる。
【0201】上の式から、オフ時におけるこの点での電
圧降下は(Rp2 /Rp1 )2 に減少する。したがっ
て、チャネル反転時の素子の実効的な保持電流が増大
し、電流遮断能力が向上する。
圧降下は(Rp2 /Rp1 )2 に減少する。したがっ
て、チャネル反転時の素子の実効的な保持電流が増大
し、電流遮断能力が向上する。
【0202】(実施の形態20)実施の形態20に係る
サイリスタについて図を用いて説明する。図34はこの
サイリスタの平面構造を示す。図34においてI−Iに
おける断面は図8と同じであり、II−IIにおける断
面は図9と同じである。
サイリスタについて図を用いて説明する。図34はこの
サイリスタの平面構造を示す。図34においてI−Iに
おける断面は図8と同じであり、II−IIにおける断
面は図9と同じである。
【0203】図34を参照して、pベース3とp+ ダイ
バータ6eの配置は実施の形態19で説明した構成と全
く同様である。
バータ6eの配置は実施の形態19で説明した構成と全
く同様である。
【0204】なお、これ以外の構成については、実施の
形態3で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
形態3で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【0205】次に、動作については、実施の形態3で説
明した動作と同様である。本実施の形態では実施の形態
19と同様に、pベース3上の任意の点において、その
点からp+ ダイバータ6eまでの距離またはその点から
p+ コンタクト4までの距離より短いかまたは等しくな
っている構造を有する。このため、任意の点における電
圧降下が(Rp2 /Rp1 )2 に減少する効果に加え
て、p+ ダイバータ6aによる分流効果が加わる。した
がって、チャネル反転時の素子の実効的な保持電流が増
大するため電流遮断能力が向上する。
明した動作と同様である。本実施の形態では実施の形態
19と同様に、pベース3上の任意の点において、その
点からp+ ダイバータ6eまでの距離またはその点から
p+ コンタクト4までの距離より短いかまたは等しくな
っている構造を有する。このため、任意の点における電
圧降下が(Rp2 /Rp1 )2 に減少する効果に加え
て、p+ ダイバータ6aによる分流効果が加わる。した
がって、チャネル反転時の素子の実効的な保持電流が増
大するため電流遮断能力が向上する。
【0206】(実施の形態21)実施の形態21に係る
サイリスタについて図を用いて説明する。図35はこの
サイリスタの平面構造を示す。図35においてI−Iに
おける断面は図36であり、II−IIにおける断面は
図12と同じである。
サイリスタについて図を用いて説明する。図35はこの
サイリスタの平面構造を示す。図35においてI−Iに
おける断面は図36であり、II−IIにおける断面は
図12と同じである。
【0207】図35を参照して、pベース3とp+ ダイ
バータ6eと配置は実施の形態19で説明した配置と全
く同様である。
バータ6eと配置は実施の形態19で説明した配置と全
く同様である。
【0208】なお、これ以外の構成については、従来の
BRTと一部同様の構造を有するため同一の部材につい
ては同一の符号を付し、その説明を省略する。
BRTと一部同様の構造を有するため同一の部材につい
ては同一の符号を付し、その説明を省略する。
【0209】次に、動作については実施の形態4におい
て説明した動作と同様である。本実施の形態でも実施の
形態19で説明したのと同様に、オフ時においてpベー
ス3上の任意の点での電圧降下は(Rp2 /Rp1 )2
に減少する。したがって、チャネル反転時の素子の実効
的な保持電流が増大するため電流遮断能力が向上する。
て説明した動作と同様である。本実施の形態でも実施の
形態19で説明したのと同様に、オフ時においてpベー
ス3上の任意の点での電圧降下は(Rp2 /Rp1 )2
に減少する。したがって、チャネル反転時の素子の実効
的な保持電流が増大するため電流遮断能力が向上する。
【0210】(実施の形態22)実施の形態22に係る
サイリスタについて図を用いて説明する。図37はこの
サイリスタの平面構造を示す。図37において、I−I
における断面は図11と同じで、II−IIにおける断
面は図12と同じである。
サイリスタについて図を用いて説明する。図37はこの
サイリスタの平面構造を示す。図37において、I−I
における断面は図11と同じで、II−IIにおける断
面は図12と同じである。
【0211】図37を参照して、pベース3とp+ ダイ
バータ6eの配置は実施の形態19で説明した配置と全
く同様である。
バータ6eの配置は実施の形態19で説明した配置と全
く同様である。
【0212】なお、これ以外の構成については、実施の
形態4において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
形態4において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【0213】次に、動作については、実施の形態4にお
いて説明した動作と同様である。本実施の形態では実施
の形態19と同様に、pベース3上の任意の点におい
て、その点からp+ ダイバータ6eまでの距離またはそ
の点からp+ コンタクト4までの距離が、その点からp
+ コンタクト4までの距離より短いかまたは等しい構造
を有する。このため、pベース3上の任意の点における
電圧降下が減少する。また、p+ ダイバータ6aによる
分流効果も加わる。したがって、チャネル反転時の素子
の実効的な保持電流が増大するため電流遮断能力が向上
する。
いて説明した動作と同様である。本実施の形態では実施
の形態19と同様に、pベース3上の任意の点におい
て、その点からp+ ダイバータ6eまでの距離またはそ
の点からp+ コンタクト4までの距離が、その点からp
+ コンタクト4までの距離より短いかまたは等しい構造
を有する。このため、pベース3上の任意の点における
電圧降下が減少する。また、p+ ダイバータ6aによる
分流効果も加わる。したがって、チャネル反転時の素子
の実効的な保持電流が増大するため電流遮断能力が向上
する。
【0214】(実施の形態23)実施の形態23に係る
サイリスタについて図を用いて説明する。図38はこの
サイリスタの平面構造を示す。図38において、I−I
における断面は図2と同じであり、II−IIにおける
断面は図9と同じである。
サイリスタについて図を用いて説明する。図38はこの
サイリスタの平面構造を示す。図38において、I−I
における断面は図2と同じであり、II−IIにおける
断面は図9と同じである。
【0215】図38を参照して、pベース3とp+ ダイ
バータ6eの配置は実施の形態19で説明した配置と全
く同様である。
バータ6eの配置は実施の形態19で説明した配置と全
く同様である。
【0216】なお、これ以外の構成については、実施の
形態1で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
形態1で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0217】次に、動作については、実施の形態1で説
明した動作と同様である。本実施の形態では実施の形態
19で説明したのと同様に、pベース3上の任意の点に
おいて、その点からp+ ダイバータ6eまでの距離また
はその点からp+コンタクト4までの距離が、その点か
らp+ コンタクト4までの距離よりも短いかまたは等し
い構造を有する。このため、pベース3上の任意の点で
の電圧降下が(Rp2 /Rp1 )2 に減少する。また、
実施の形態1で説明したように、p + ダイバータ6a,
6bによって電流が分流される。さらに、各p+ ダイバ
ータ6a,6b間の距離が短くなり抵抗が減少する。し
たがって、チャネル反転時の素子の実効的な保持電流が
増大するため電流遮断能力が向上する。
明した動作と同様である。本実施の形態では実施の形態
19で説明したのと同様に、pベース3上の任意の点に
おいて、その点からp+ ダイバータ6eまでの距離また
はその点からp+コンタクト4までの距離が、その点か
らp+ コンタクト4までの距離よりも短いかまたは等し
い構造を有する。このため、pベース3上の任意の点で
の電圧降下が(Rp2 /Rp1 )2 に減少する。また、
実施の形態1で説明したように、p + ダイバータ6a,
6bによって電流が分流される。さらに、各p+ ダイバ
ータ6a,6b間の距離が短くなり抵抗が減少する。し
たがって、チャネル反転時の素子の実効的な保持電流が
増大するため電流遮断能力が向上する。
【0218】(実施の形態24)実施の形態24に係る
サイリスタについて図を用いて説明する。図39はこの
サイリスタの平面構造を示す。図39においてI−Iに
おける断面は図8と同じである。
サイリスタについて図を用いて説明する。図39はこの
サイリスタの平面構造を示す。図39においてI−Iに
おける断面は図8と同じである。
【0219】図39および図8を参照して、このサイリ
スタはpベース3領域の周囲にpベース3を連続して取
囲むp+ ダイバータ6aを備えており、このp+ ダイバ
ータ6aの内縁は正方形である。
スタはpベース3領域の周囲にpベース3を連続して取
囲むp+ ダイバータ6aを備えており、このp+ ダイバ
ータ6aの内縁は正方形である。
【0220】なお、これ以外の構成については、実施の
形態3で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
形態3で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0221】次に、動作は、実施の形態3で説明した動
作と同様である。本実施の形態では、このサイリスタ
は、pベース3領域の周囲に連続して取囲むp+ ダイバ
ータ6aを備える。このため、電流遮断時において、電
流がp+ ダイバータ6aへ向かって流れていくに従い電
流密度が小さくなり電流分流の効果が大きくなり、電流
遮断時におけるpベース3領域内の電圧降下が減少す
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
作と同様である。本実施の形態では、このサイリスタ
は、pベース3領域の周囲に連続して取囲むp+ ダイバ
ータ6aを備える。このため、電流遮断時において、電
流がp+ ダイバータ6aへ向かって流れていくに従い電
流密度が小さくなり電流分流の効果が大きくなり、電流
遮断時におけるpベース3領域内の電圧降下が減少す
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
【0222】また、本実施の形態では、素子の単位構造
が正方形であるため電流の平面分布のばらつきが少なく
不均一動作が発生しにくい。さらに、素子の単位構造が
正方形であることは素子と素子を隙間なく配置すること
ができるので、無駄な領域をなくすことができる。
が正方形であるため電流の平面分布のばらつきが少なく
不均一動作が発生しにくい。さらに、素子の単位構造が
正方形であることは素子と素子を隙間なく配置すること
ができるので、無駄な領域をなくすことができる。
【0223】(実施の形態25)実施の形態25に係る
サイリスタについて図を用いて説明する。図40はこの
サイリスタの平面構造を示す。図40において、I−I
における断面は図11と同じである。
サイリスタについて図を用いて説明する。図40はこの
サイリスタの平面構造を示す。図40において、I−I
における断面は図11と同じである。
【0224】図40および図11を参照して、このサイ
リスタはpベース3領域の周囲にpベース3を連続して
取囲むp+ ダイバータ6aを備えている。しかも、この
p+ダイバータ6aの内縁は正方形である。
リスタはpベース3領域の周囲にpベース3を連続して
取囲むp+ ダイバータ6aを備えている。しかも、この
p+ダイバータ6aの内縁は正方形である。
【0225】なお、これ以外の構成については、実施の
形態4で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
形態4で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0226】次に、動作については、実施の形態4で説
明した動作と同様である。本実施の形態では、このサイ
リスタは、pベース3領域の周囲に連続して取囲むよう
にp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。また、本実施の形態では、素子の単位構造が正方形
であることにより電流の平面分布のばらつきが少なく不
均一動作が発生しにくい。
明した動作と同様である。本実施の形態では、このサイ
リスタは、pベース3領域の周囲に連続して取囲むよう
にp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。また、本実施の形態では、素子の単位構造が正方形
であることにより電流の平面分布のばらつきが少なく不
均一動作が発生しにくい。
【0227】さらに、素子の単位構造が正方形であるこ
とは素子と素子を隙間なく配置することができるので無
駄な領域をなくすことができる。
とは素子と素子を隙間なく配置することができるので無
駄な領域をなくすことができる。
【0228】(実施の形態26)実施の形態26に係る
サイリスタについて図を用いて説明する。図41はこの
サイリスタの平面構造を示す。図41においてI−Iに
おける断面は図8と同じである。
サイリスタについて図を用いて説明する。図41はこの
サイリスタの平面構造を示す。図41においてI−Iに
おける断面は図8と同じである。
【0229】図41および図8を参照して、このサイリ
スタはpベース3領域の周囲にpベース3領域を連続し
て取囲むp+ ダイバータ6aを備えており、このp+ ダ
イバータ6aの内縁は正三角形である。
スタはpベース3領域の周囲にpベース3領域を連続し
て取囲むp+ ダイバータ6aを備えており、このp+ ダ
イバータ6aの内縁は正三角形である。
【0230】なお、これ以外の構成については、実施の
形態3で説明した構成と同様であるため、同一の部材に
つていは同一の符号を付し、その説明を省略する。
形態3で説明した構成と同様であるため、同一の部材に
つていは同一の符号を付し、その説明を省略する。
【0231】次に、動作については、実施の形態3で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタはpベース3領域の周囲に連続して取囲む
p+ ダイバータ6aを備える。このため、電流遮断時に
おいて、電流がp + ダイバータ6aへ向かって流れてい
くに従い電流密度が小さくなり電流分流の効果が大きく
なり、電流遮断時におけるpベース3領域内の電圧降下
が減少する。このため、チャネル反転時の素子の実効的
な保持電流が増大し電流遮断能力が向上する。
明した動作と同様である。本実施の形態においても、こ
のサイリスタはpベース3領域の周囲に連続して取囲む
p+ ダイバータ6aを備える。このため、電流遮断時に
おいて、電流がp + ダイバータ6aへ向かって流れてい
くに従い電流密度が小さくなり電流分流の効果が大きく
なり、電流遮断時におけるpベース3領域内の電圧降下
が減少する。このため、チャネル反転時の素子の実効的
な保持電流が増大し電流遮断能力が向上する。
【0232】また、本実施の形態では素子の単位構造が
正三角形であることにより、素子と素子を隙間なく配置
でき、無駄な領域をなくすことができる。さらに、素子
の電流のばらつきをなくすことができるので、素子の均
一動作を実現することができる。なお、素子の単位構造
が二等辺三角形であっても素子と素子を隙間なく配置す
ることができる。
正三角形であることにより、素子と素子を隙間なく配置
でき、無駄な領域をなくすことができる。さらに、素子
の電流のばらつきをなくすことができるので、素子の均
一動作を実現することができる。なお、素子の単位構造
が二等辺三角形であっても素子と素子を隙間なく配置す
ることができる。
【0233】(実施の形態27)実施の形態27に係る
サイリスタについて図を用いて説明する。図42は、こ
のサイリスタの平面構造を示す。図42においてI−I
における断面は図11と同じである。
サイリスタについて図を用いて説明する。図42は、こ
のサイリスタの平面構造を示す。図42においてI−I
における断面は図11と同じである。
【0234】図42および図11を参照して、このサイ
リスタは、pベース3領域の周囲にpベース3を連続し
て取囲むp+ ダイバータ6aを備えており、実施の形態
26と同様に、p+ ダイバータ6aの内縁は正三角形で
ある。
リスタは、pベース3領域の周囲にpベース3を連続し
て取囲むp+ ダイバータ6aを備えており、実施の形態
26と同様に、p+ ダイバータ6aの内縁は正三角形で
ある。
【0235】なお、これ以外の構成については、実施の
形態4において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
形態4において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【0236】次に、動作については、実施の形態4で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【0237】また、本実施の形態においては、素子の単
位構造が正三角形であることにより、素子と素子を隙間
なく配置することができるので無駄な領域をなくすこと
ができる。また、素子の電流のばらつきをなくすことが
できるので素子の均一動作を実現することができる。な
お、素子の単位構造が二等辺三角形の場合でも素子と素
子を隙間なく配置することができる。
位構造が正三角形であることにより、素子と素子を隙間
なく配置することができるので無駄な領域をなくすこと
ができる。また、素子の電流のばらつきをなくすことが
できるので素子の均一動作を実現することができる。な
お、素子の単位構造が二等辺三角形の場合でも素子と素
子を隙間なく配置することができる。
【0238】(実施の形態28)実施の形態28に係る
サイリスタについて図を用いて説明する。図43は、こ
のサイリスタの平面構造を示す。図43において、I−
Iにおける断面は図8と同じである。
サイリスタについて図を用いて説明する。図43は、こ
のサイリスタの平面構造を示す。図43において、I−
Iにおける断面は図8と同じである。
【0239】図43および図8を参照して、このサイリ
スタは、pベース3領域の周囲にpベース3領域を連続
して取囲むp+ ダイバータ6aを備えており、p+ ダイ
バータ6aの内縁は正六角形である。
スタは、pベース3領域の周囲にpベース3領域を連続
して取囲むp+ ダイバータ6aを備えており、p+ ダイ
バータ6aの内縁は正六角形である。
【0240】次に、動作については、実施の形態3で説
明した動作と同様である。本実施の形態でも、このサイ
リスタは、pベース3領域の周囲に連続して取囲むp+
ダイバータ6aを備える。このため、電流遮断時におい
て、電流がp+ ダイバータ6aへ向かって流れていくに
従い電流密度が小さくなり電流分流の効果が大きくな
り、電流遮断時におけるpベース3領域内の電圧降下が
減少する。したがって、チャネル反転時の素子の実効的
な保持電流が増大するため電流遮断能力が向上する。
明した動作と同様である。本実施の形態でも、このサイ
リスタは、pベース3領域の周囲に連続して取囲むp+
ダイバータ6aを備える。このため、電流遮断時におい
て、電流がp+ ダイバータ6aへ向かって流れていくに
従い電流密度が小さくなり電流分流の効果が大きくな
り、電流遮断時におけるpベース3領域内の電圧降下が
減少する。したがって、チャネル反転時の素子の実効的
な保持電流が増大するため電流遮断能力が向上する。
【0241】また、本実施の形態では、素子の単位構造
が正六角形であることにより電流の平面分布のばらつき
が少なく、不均一動作が発生しにくい。
が正六角形であることにより電流の平面分布のばらつき
が少なく、不均一動作が発生しにくい。
【0242】さらに、素子の単位構造が正六角形である
ことは素子と素子を隙間なく配置することができるので
無駄な領域をなくすことができる。
ことは素子と素子を隙間なく配置することができるので
無駄な領域をなくすことができる。
【0243】(実施の形態29)実施の形態29に係る
サイリスタについて図を用いて説明する。図44は、こ
のサイリスタの平面構造を示す。図44において、I−
Iにおける断面は図11と同じである。
サイリスタについて図を用いて説明する。図44は、こ
のサイリスタの平面構造を示す。図44において、I−
Iにおける断面は図11と同じである。
【0244】図44および図11を参照して、このサイ
リスタは、pベース3領域の周囲にpベース3を連続し
て取囲むp+ ダイバータ6aを備えており、このp+ ダ
イバータ6aの内縁は正六角形である。
リスタは、pベース3領域の周囲にpベース3を連続し
て取囲むp+ ダイバータ6aを備えており、このp+ ダ
イバータ6aの内縁は正六角形である。
【0245】次に、動作については、実施の形態4で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【0246】また、本実施の形態においては、素子の単
位構造が正六角形であることにより電流の平面分布のば
らつきが少なく不均一動作が発生しにくい。
位構造が正六角形であることにより電流の平面分布のば
らつきが少なく不均一動作が発生しにくい。
【0247】さらに、素子の単位構造が正六角形である
ことは、素子と素子を隙間なく配置することができるの
で、無駄な領域をなくすことができる。
ことは、素子と素子を隙間なく配置することができるの
で、無駄な領域をなくすことができる。
【0248】(実施の形態30)実施の形態30に係る
サイリスタについて図を用いて説明する。図45は、こ
のサイリスタの平面構造を示す。図45において、I−
Iにおける断面は図8と同じである。
サイリスタについて図を用いて説明する。図45は、こ
のサイリスタの平面構造を示す。図45において、I−
Iにおける断面は図8と同じである。
【0249】図45および図8を参照して、このサイリ
スタは、pベース3領域の周囲にpベース3領域を連続
して取囲むp+ ダイバータ6aを備えており、このp+
ダイバータ6aの内縁はp+ コンタクト4を中心とした
円形である。
スタは、pベース3領域の周囲にpベース3領域を連続
して取囲むp+ ダイバータ6aを備えており、このp+
ダイバータ6aの内縁はp+ コンタクト4を中心とした
円形である。
【0250】なお、これ以外の構成については、実施の
形態3で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
形態3で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0251】次に、動作については、実施の形態3で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【0252】また、本実施の形態においては、素子の単
位構造が円であることにより円の中心部から全方向に対
して全く同じ電流分布が得られる。このため、素子の不
均一動作を防ぐことができる。
位構造が円であることにより円の中心部から全方向に対
して全く同じ電流分布が得られる。このため、素子の不
均一動作を防ぐことができる。
【0253】(実施の形態31)実施の形態31に係る
サイリスタについて図を用いて説明する。図46は、こ
のサイリスタの平面構造を示す。図46において、I−
Iにおける断面は図11と同じである。
サイリスタについて図を用いて説明する。図46は、こ
のサイリスタの平面構造を示す。図46において、I−
Iにおける断面は図11と同じである。
【0254】図46および図11を参照して、このサイ
リスタは、pベース3領域の周囲にpベース3領域を連
続して取囲むp+ ダイバータ6aを備えており、このp
+ ダイバータ6aの内縁はp+ コンタクト4を中心とし
た円形である。
リスタは、pベース3領域の周囲にpベース3領域を連
続して取囲むp+ ダイバータ6aを備えており、このp
+ ダイバータ6aの内縁はp+ コンタクト4を中心とし
た円形である。
【0255】なお、これ以外の構成については、実施の
形態4で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
形態4で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0256】次に、動作については、実施の形態4で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、pベース3領域の周囲に連続して取囲
むp+ ダイバータ6aを備える。このため、電流遮断時
において、電流がp+ ダイバータ6aへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるpベース3領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【0257】また、素子の単位構造が円であることによ
り、中心部から全方向に対して全く同じ電流分布が得ら
れる。このため、素子の不均一動作を防ぐことができ
る。
り、中心部から全方向に対して全く同じ電流分布が得ら
れる。このため、素子の不均一動作を防ぐことができ
る。
【0258】なお、実施の形態25〜31において、p
+ コンタクト4を中心としてpベース3領域、p+ ダイ
バータ6aなどがその周囲を連続的に取囲む構造につい
て説明したが、p+ ダイバータ6aを中心として、pベ
ース3領域などがその周囲を連続的に取囲み、さらに、
p+ コンタクト4がpベース3領域を連続して取囲むよ
うな構造であっても、電流を分流することができるの
で、電流遮断能力を向上することができる。
+ コンタクト4を中心としてpベース3領域、p+ ダイ
バータ6aなどがその周囲を連続的に取囲む構造につい
て説明したが、p+ ダイバータ6aを中心として、pベ
ース3領域などがその周囲を連続的に取囲み、さらに、
p+ コンタクト4がpベース3領域を連続して取囲むよ
うな構造であっても、電流を分流することができるの
で、電流遮断能力を向上することができる。
【0259】また、実施の形態25〜31においては、
実施の形態19で説明したように、pベース3上の任意
の点において、その点からp+ ダイバータ6aまでの距
離またはその点からp+ コンタクト4までの距離が、そ
の点からp+ コンタクト4までの距離よりも短いかまた
は等しい構造を有する。このため、pベース3上の任意
の点における電圧降下が(Rp2 /Rp1 )2 に減少す
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
実施の形態19で説明したように、pベース3上の任意
の点において、その点からp+ ダイバータ6aまでの距
離またはその点からp+ コンタクト4までの距離が、そ
の点からp+ コンタクト4までの距離よりも短いかまた
は等しい構造を有する。このため、pベース3上の任意
の点における電圧降下が(Rp2 /Rp1 )2 に減少す
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
【0260】なお、実施の形態24〜31においては、
p+ ダイバータはpベース3領域を連続して取囲む場合
について説明したが、そのp+ ダイバータの領域の一部
が不連続となるような構造であっても同様の効果を得る
ことができる。
p+ ダイバータはpベース3領域を連続して取囲む場合
について説明したが、そのp+ ダイバータの領域の一部
が不連続となるような構造であっても同様の効果を得る
ことができる。
【0261】(実施の形態32)実施の形態32に係る
サイリスタについて図を用いて説明する。図47はこの
サイリスタの断面を示すものである。
サイリスタについて図を用いて説明する。図47はこの
サイリスタの断面を示すものである。
【0262】図47を参照して、このサイリスタは、p
+ ダイバータ6aがn+ フローティング7dによって囲
まれ、このn+ フローティング7dがpウェル13aに
よって囲まれた構造を有し、しかも、n+ フローティン
グ7d、pウェル13aはpベース3と分離されてい
る。ゲート酸化膜8bは、p+ ダイバータ6a、n+ フ
ローティング7d、pウェル13a、n- 層2、pベー
ス3を覆うように形成されており、ある値以上の負電圧
をゲート電極12bに印加することにより、pチャネル
MOSFETと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、従来技術で説明したよ
うに、ESTと同様である。
+ ダイバータ6aがn+ フローティング7dによって囲
まれ、このn+ フローティング7dがpウェル13aに
よって囲まれた構造を有し、しかも、n+ フローティン
グ7d、pウェル13aはpベース3と分離されてい
る。ゲート酸化膜8bは、p+ ダイバータ6a、n+ フ
ローティング7d、pウェル13a、n- 層2、pベー
ス3を覆うように形成されており、ある値以上の負電圧
をゲート電極12bに印加することにより、pチャネル
MOSFETと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、従来技術で説明したよ
うに、ESTと同様である。
【0263】次に動作について簡単に説明する。オン状
態の動作は、ゲート電極12bにしきい値電圧以上の電
圧を印加することにより実現できる。オフ状態は、ゲー
ト電極12bに負のしきい値電圧以下の電圧を印加する
ことにより実現できる。ゲート電極12bに、負のしき
い値電圧以上の電圧を印加すると、n- 層2とn+ カソ
ード5とがゲート酸化膜8b近傍のpベース3領域に形
成されるnチャネル領域によって電気的に接続され電子
電流が流れ始める。これと同時にp+ アノード1から正
孔電流が発生する。
態の動作は、ゲート電極12bにしきい値電圧以上の電
圧を印加することにより実現できる。オフ状態は、ゲー
ト電極12bに負のしきい値電圧以下の電圧を印加する
ことにより実現できる。ゲート電極12bに、負のしき
い値電圧以上の電圧を印加すると、n- 層2とn+ カソ
ード5とがゲート酸化膜8b近傍のpベース3領域に形
成されるnチャネル領域によって電気的に接続され電子
電流が流れ始める。これと同時にp+ アノード1から正
孔電流が発生する。
【0264】たとえば、図11に示すような構造におい
ては、p+ ダイバータ6aがn- 層2に直接接している
ため、正孔電流はpベース3に流れるものとp+ ダイバ
ータ6aに流れるものとに分流される。このため、実質
的にpベース3に流れる電流が減少するため、p+ ダイ
バータ6aに分流された分をさらにpベース3に供給す
る必要があるため、ターンオン損失が増大していた。
ては、p+ ダイバータ6aがn- 層2に直接接している
ため、正孔電流はpベース3に流れるものとp+ ダイバ
ータ6aに流れるものとに分流される。このため、実質
的にpベース3に流れる電流が減少するため、p+ ダイ
バータ6aに分流された分をさらにpベース3に供給す
る必要があるため、ターンオン損失が増大していた。
【0265】本実施の形態においては、ゲート電極12
bに正のしきい値電圧以上の電圧を印加した状態では、
ゲート酸化膜8b近傍のn+ フローティング7dにはチ
ャネル領域が形成されないので正孔電流はp+ ダイバー
タ6aへは流れない。したがって、正孔電流がすべてp
ベース3からn+ カソード5へ流れるので、より少ない
損失でn+ カソード5、pベース3、n- 層2、p+ ア
ノード1で構成されるpnpn接合をサイリスタ動作さ
せることができる。
bに正のしきい値電圧以上の電圧を印加した状態では、
ゲート酸化膜8b近傍のn+ フローティング7dにはチ
ャネル領域が形成されないので正孔電流はp+ ダイバー
タ6aへは流れない。したがって、正孔電流がすべてp
ベース3からn+ カソード5へ流れるので、より少ない
損失でn+ カソード5、pベース3、n- 層2、p+ ア
ノード1で構成されるpnpn接合をサイリスタ動作さ
せることができる。
【0266】本実施の形態においては、p+ ダイバータ
6aはn+ フローティング7aおよびpウェル13aに
よりn- 層2と分離されており、ターンオン時にp+ ダ
イバータ6aに電流が流れず、pベース3に流れるた
め、素子の保持電流が下がりターンオン損失を低減する
ことができる。
6aはn+ フローティング7aおよびpウェル13aに
よりn- 層2と分離されており、ターンオン時にp+ ダ
イバータ6aに電流が流れず、pベース3に流れるた
め、素子の保持電流が下がりターンオン損失を低減する
ことができる。
【0267】さらに、本実施の形態では、pウェル13
aはn- 層2と分離されているため、p+ ダイバータ6
a、n+ フローティング7d、pウェル13aとゲート
酸化膜8bとで構成されるMOSFETをターンオンゲ
ートとして用いることができる。
aはn- 層2と分離されているため、p+ ダイバータ6
a、n+ フローティング7d、pウェル13aとゲート
酸化膜8bとで構成されるMOSFETをターンオンゲ
ートとして用いることができる。
【0268】(実施の形態33)実施の形態33に係る
サイリスタについて図を用いて説明する。図48はこの
サイリスタの断面を示すものである。
サイリスタについて図を用いて説明する。図48はこの
サイリスタの断面を示すものである。
【0269】図48を参照して、このサイリスタは、p
+ ダイバータ6aがn+ フローティング7dによって囲
まれ、さらに、このn+ フローティング7dがpウェル
13aによって囲まれた構造を有し、しかも、n+ フロ
ーティング7d、pウェル13aはpベース3と分離さ
れている。さらに、ゲート酸化膜8bはp+ ダイバータ
6a、n+ フローティング7d、pウェル13a、n-
層2、pベース3を覆うように形成されており、負の電
圧をゲート電極12bに印加することによりpチャネル
MOSFETと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、従来技術で説明したよ
うに、ESTDと同様である。
+ ダイバータ6aがn+ フローティング7dによって囲
まれ、さらに、このn+ フローティング7dがpウェル
13aによって囲まれた構造を有し、しかも、n+ フロ
ーティング7d、pウェル13aはpベース3と分離さ
れている。さらに、ゲート酸化膜8bはp+ ダイバータ
6a、n+ フローティング7d、pウェル13a、n-
層2、pベース3を覆うように形成されており、負の電
圧をゲート電極12bに印加することによりpチャネル
MOSFETと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、従来技術で説明したよ
うに、ESTDと同様である。
【0270】次に、動作について簡単に説明する。オン
状態の動作は、ゲート電極12a、12bに正のしきい
値電圧以上の電圧を印加することにより実現できる。オ
フ状態は、各ゲート電極に負のしきい値電圧以下の電圧
を印加することにより実現することができる。
状態の動作は、ゲート電極12a、12bに正のしきい
値電圧以上の電圧を印加することにより実現できる。オ
フ状態は、各ゲート電極に負のしきい値電圧以下の電圧
を印加することにより実現することができる。
【0271】本実施の形態においては、ゲート電極12
bに正のしきい値電圧以上の電圧を印加した状態では、
ゲート酸化膜8b近傍のn+ フローティング7d領域に
はチャネル領域は形成されないので正孔電流はp+ ダイ
バータ6aへは流れない。したがって、正孔電流はすべ
てpベース3からp+ コンタクト4へ流れるので、従来
のESTDに比べより少ない損失でn+ カソード5、p
ベース3、n- 層2、p+ アノード1で構成されるpn
pn接合をサイリスタ動作させることができる。
bに正のしきい値電圧以上の電圧を印加した状態では、
ゲート酸化膜8b近傍のn+ フローティング7d領域に
はチャネル領域は形成されないので正孔電流はp+ ダイ
バータ6aへは流れない。したがって、正孔電流はすべ
てpベース3からp+ コンタクト4へ流れるので、従来
のESTDに比べより少ない損失でn+ カソード5、p
ベース3、n- 層2、p+ アノード1で構成されるpn
pn接合をサイリスタ動作させることができる。
【0272】また、本実施の形態では、p+ ダイバータ
6aはn+ フローティング7aおよびpウェル13aに
よりn- 層2と分離されており、ターンオン時にp+ ダ
イバータ6aに正孔電流が流れない。したがって、正孔
電流はpベース3に流れるため素子の保持電流が下がり
ターンオン損失を低減することができる。
6aはn+ フローティング7aおよびpウェル13aに
よりn- 層2と分離されており、ターンオン時にp+ ダ
イバータ6aに正孔電流が流れない。したがって、正孔
電流はpベース3に流れるため素子の保持電流が下がり
ターンオン損失を低減することができる。
【0273】(実施の形態34)実施の形態34に係る
サイリスタについて図を用いて説明する。図49はこの
サイリスタの断面を示すものである。
サイリスタについて図を用いて説明する。図49はこの
サイリスタの断面を示すものである。
【0274】図49を参照して、このサイリスタは、p
+ ダイバータ6aがn+ フローティング7dによって囲
まれ、さらに、このn+ フローティング7dがpウェル
13aによって囲まれた構造を有し、しかも、n+ フロ
ーティング7d、pウェル13aはpベース3と分離さ
れている。さらに、ゲート酸化膜8bはp+ ダイバータ
6a、n+ フローティング7d、pウェル13a、n-
層2、pベース3を覆うように形成されており、負の電
圧をゲート電極12bに印加することによりpチャネル
MOSFETと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、実施の形態1で説明し
たものと同様である。
+ ダイバータ6aがn+ フローティング7dによって囲
まれ、さらに、このn+ フローティング7dがpウェル
13aによって囲まれた構造を有し、しかも、n+ フロ
ーティング7d、pウェル13aはpベース3と分離さ
れている。さらに、ゲート酸化膜8bはp+ ダイバータ
6a、n+ フローティング7d、pウェル13a、n-
層2、pベース3を覆うように形成されており、負の電
圧をゲート電極12bに印加することによりpチャネル
MOSFETと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、実施の形態1で説明し
たものと同様である。
【0275】次に、動作については、実施の形態1で説
明した動作と同様である。本実施の形態においては、ゲ
ート電極12bに正のしきい値電圧以上の電圧を印加し
た状態では、ゲート酸化膜8b近傍のn+ フローティン
グ7d領域にはチャネル領域は形成されないので正孔電
流はp+ ダイバータ6aへは流れない。したがって、正
孔電流はすべてpベース3からp+ コンタクト4へ流れ
るので、従来のESTDに比べより少ない損失でn+ カ
ソード5、pベース3、n- 層2、p+ アノード1で構
成されるpnpn接合をサイリスタ動作させることがで
きる。
明した動作と同様である。本実施の形態においては、ゲ
ート電極12bに正のしきい値電圧以上の電圧を印加し
た状態では、ゲート酸化膜8b近傍のn+ フローティン
グ7d領域にはチャネル領域は形成されないので正孔電
流はp+ ダイバータ6aへは流れない。したがって、正
孔電流はすべてpベース3からp+ コンタクト4へ流れ
るので、従来のESTDに比べより少ない損失でn+ カ
ソード5、pベース3、n- 層2、p+ アノード1で構
成されるpnpn接合をサイリスタ動作させることがで
きる。
【0276】また、本実施の形態では、p+ ダイバータ
6aはn+ フローティング7aおよびpウェル13aに
よりn- 層2と分離されており、ターンオン時にp+ ダ
イバータ6aに正孔電流が流れない。したがって、正孔
電流はpベース3に流れるため素子の保持電流が下がり
ターンオン損失を低減することができる。
6aはn+ フローティング7aおよびpウェル13aに
よりn- 層2と分離されており、ターンオン時にp+ ダ
イバータ6aに正孔電流が流れない。したがって、正孔
電流はpベース3に流れるため素子の保持電流が下がり
ターンオン損失を低減することができる。
【0277】また、本実施の形態では、複数のp+ ダイ
バータ6bをpベース3領域内に形成することにより、
チャネル反転時の素子の実効的な保持電流が増大するた
め電流遮断能力が向上する。
バータ6bをpベース3領域内に形成することにより、
チャネル反転時の素子の実効的な保持電流が増大するた
め電流遮断能力が向上する。
【0278】さらに、そのような複数のp+ ダイバータ
6bの間隔を均一にすることにより、素子の電流遮断能
力を最適化することもできる。
6bの間隔を均一にすることにより、素子の電流遮断能
力を最適化することもできる。
【0279】なお、実施の形態33、34および35に
おいては、p+ ダイバータ6aをn + フローティング7
dおよびpウェル13aで囲む構造を説明したが、これ
はp + ダイバータ6aがn- 層2と直接接する構造を持
つ素子に対してすべてに適用することができる。
おいては、p+ ダイバータ6aをn + フローティング7
dおよびpウェル13aで囲む構造を説明したが、これ
はp + ダイバータ6aがn- 層2と直接接する構造を持
つ素子に対してすべてに適用することができる。
【0280】次に、そのような構造を有するサイリスタ
について説明する。 (実施の形態35)図50は、サイリスタの平面構造を
示す。図50において、I−Iにおける断面は図48と
同じであり、II−IIにおける断面は図51である。
について説明する。 (実施の形態35)図50は、サイリスタの平面構造を
示す。図50において、I−Iにおける断面は図48と
同じであり、II−IIにおける断面は図51である。
【0281】図50、図48および図51を参照して、
このサイリスタは、p+ ダイバータ6aがn+ フローテ
ィング7dによって囲まれ、さらに、このn+ フローテ
ィング7dがpウェル13aによって囲まれている。ま
た、p+ ダイバータ6eがn + フローティング7eによ
って囲まれ、さらに、このn+ フローティング7eがp
ウェル13aによって囲まれている。n+ フローティン
グ7d、7e、pウェル13a、13bはpベース3と
分離されている。さらに、ゲート酸化膜8dがp+ ダイ
バータ6e、n+ フローティング7a、pウェル13
a、n- 層2、pベース3を覆うように形成されてお
り、負の電圧をゲート電極12dに印加することにより
pチャネルMOSFETと同様の働きをするようになっ
ている。
このサイリスタは、p+ ダイバータ6aがn+ フローテ
ィング7dによって囲まれ、さらに、このn+ フローテ
ィング7dがpウェル13aによって囲まれている。ま
た、p+ ダイバータ6eがn + フローティング7eによ
って囲まれ、さらに、このn+ フローティング7eがp
ウェル13aによって囲まれている。n+ フローティン
グ7d、7e、pウェル13a、13bはpベース3と
分離されている。さらに、ゲート酸化膜8dがp+ ダイ
バータ6e、n+ フローティング7a、pウェル13
a、n- 層2、pベース3を覆うように形成されてお
り、負の電圧をゲート電極12dに印加することにより
pチャネルMOSFETと同様の働きをするようになっ
ている。
【0282】なお、これ以外の構成については、実施の
形態33で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
形態33で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【0283】次に動作については、実施の形態1で説明
した動作と同様である。本実施の形態では、実施の形態
3で説明した効果に加えて、p+ ダイバータ6a、6d
がn+ フローティング7a、7dおよびpウェル13
a、13bにより囲まれ、n- 層2と分離されているの
で、ターンオン時にp+ ダイバータ6a、6dに正孔電
流が流れない。したがって、正孔電流はpベース3に流
れるため素子の保持電流が下がりターンオン損失を低減
することができる。
した動作と同様である。本実施の形態では、実施の形態
3で説明した効果に加えて、p+ ダイバータ6a、6d
がn+ フローティング7a、7dおよびpウェル13
a、13bにより囲まれ、n- 層2と分離されているの
で、ターンオン時にp+ ダイバータ6a、6dに正孔電
流が流れない。したがって、正孔電流はpベース3に流
れるため素子の保持電流が下がりターンオン損失を低減
することができる。
【0284】(実施の形態36)図52は、実施の形態
36に係るサイリスタの平面構造を示すものである。図
52において、I−Iにおける断面は図48と同じであ
り、II−IIにおける断面は図53である。
36に係るサイリスタの平面構造を示すものである。図
52において、I−Iにおける断面は図48と同じであ
り、II−IIにおける断面は図53である。
【0285】図52、図48および図53を参照して、
このサイリスタは、p+ ダイバータ6dがpベース3内
部のn+ フローティング7eによって囲まれる構造を有
する。
このサイリスタは、p+ ダイバータ6dがpベース3内
部のn+ フローティング7eによって囲まれる構造を有
する。
【0286】なお、これ以外の構成については、実施の
形態33で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
形態33で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【0287】次に、動作については、実施の形態3につ
いて説明した動作と同様である。本実施の形態では、実
施の形態3で説明した効果に加えて、p+ ダイバータ6
eがn+ フローティング7eおよびpベース3によって
囲まれており、n- 層2と分離されているため、ターン
オン時にp+ ダイバータ6eに正孔電流が流れない。し
たがって、正孔電流は、pベース3に流れるため素子の
保持電流が下がりターンオン損失を低減することができ
る。
いて説明した動作と同様である。本実施の形態では、実
施の形態3で説明した効果に加えて、p+ ダイバータ6
eがn+ フローティング7eおよびpベース3によって
囲まれており、n- 層2と分離されているため、ターン
オン時にp+ ダイバータ6eに正孔電流が流れない。し
たがって、正孔電流は、pベース3に流れるため素子の
保持電流が下がりターンオン損失を低減することができ
る。
【0288】(実施の形態37)図54は、実施の形態
37に係るサイリスタの平面構造を示す。図54におい
て、I−Iにおける断面は図48と同じである。
37に係るサイリスタの平面構造を示す。図54におい
て、I−Iにおける断面は図48と同じである。
【0289】図54および図48を参照して、このサイ
リスタは、p+ ダイバータ6aがn + フローティング7
dによって囲まれ、さらに、このn+ フローティング7
dがpウェル13aによって囲まれた構造を有し、p+
ダイバータ6a、n+ フローティング7d、pウェル1
3aはすべてpベース3と分離されている。
リスタは、p+ ダイバータ6aがn + フローティング7
dによって囲まれ、さらに、このn+ フローティング7
dがpウェル13aによって囲まれた構造を有し、p+
ダイバータ6a、n+ フローティング7d、pウェル1
3aはすべてpベース3と分離されている。
【0290】なお、これ以外の構成については、実施の
形態7で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
形態7で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0291】次に、動作については、実施の形態3で説
明した動作と同様である。本実施の形態においては、実
施の形態7で説明した効果に加えて、p+ ダイバータ6
aがn+ フローティング7dおよびpウェル13aによ
って囲まれ、n-層2と分離されているため、ターンオ
ン時にp+ ダイバータ6aに正孔電流が流れない。した
がって、正孔電流はpベース3に流れるため、素子の保
持電流が下がりターンオン損失を低減することができ
る。
明した動作と同様である。本実施の形態においては、実
施の形態7で説明した効果に加えて、p+ ダイバータ6
aがn+ フローティング7dおよびpウェル13aによ
って囲まれ、n-層2と分離されているため、ターンオ
ン時にp+ ダイバータ6aに正孔電流が流れない。した
がって、正孔電流はpベース3に流れるため、素子の保
持電流が下がりターンオン損失を低減することができ
る。
【0292】(実施の形態38)図55は実施の形態3
8に係るサイリスタの平面構造を示す。図55におい
て、I−Iにおける断面は図48と同じであり、II−
IIにおける断面は図51と同じである図55、図48
および図51を参照して、このサイリスタは実施の形態
20で説明した構造に加えて、p+ ダイバータ6a,6
eがそれぞれn+ フローティング7d,7eによって囲
まれ、さらに、このn+ フローティング7d、7eがそ
れぞれpウェル13a,13bによって囲まれた構造を
有し、p+ ダイバータ6a,6e、n+ フローティング
7d,7e、pウェル13a,13bがpベース3と分
離されている。
8に係るサイリスタの平面構造を示す。図55におい
て、I−Iにおける断面は図48と同じであり、II−
IIにおける断面は図51と同じである図55、図48
および図51を参照して、このサイリスタは実施の形態
20で説明した構造に加えて、p+ ダイバータ6a,6
eがそれぞれn+ フローティング7d,7eによって囲
まれ、さらに、このn+ フローティング7d、7eがそ
れぞれpウェル13a,13bによって囲まれた構造を
有し、p+ ダイバータ6a,6e、n+ フローティング
7d,7e、pウェル13a,13bがpベース3と分
離されている。
【0293】なお、これ以外の構成については実施の形
態20で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
態20で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【0294】次に、動作については、実施の形態3で説
明した動作と同様である。本実施の形態では、実施の形
態20で説明した効果に加えて、p+ ダイバータ6a,
6eがそれぞれn+ フローティング7d,7eとpウェ
ル13a,13bによって囲まれているのでターンオン
時にp+ ダイバータ6a,6eに正孔電流が流れない。
したがって、正孔電流はpベース3に流れるため素子の
保持電流が下がりターンオン損失を低減することができ
る。
明した動作と同様である。本実施の形態では、実施の形
態20で説明した効果に加えて、p+ ダイバータ6a,
6eがそれぞれn+ フローティング7d,7eとpウェ
ル13a,13bによって囲まれているのでターンオン
時にp+ ダイバータ6a,6eに正孔電流が流れない。
したがって、正孔電流はpベース3に流れるため素子の
保持電流が下がりターンオン損失を低減することができ
る。
【0295】(実施の形態39)図56は実施の形態3
9に係るサイリスタの平面構造を示す。図56において
I−Iにおける断面は図36と同じであり、II−II
における断面は図57である。
9に係るサイリスタの平面構造を示す。図56において
I−Iにおける断面は図36と同じであり、II−II
における断面は図57である。
【0296】図56、図36および図57を参照して、
このサイリスタは実施の形態21で説明した構造に加え
て、p+ ダイバータ6eがn+ フローティング7eによ
って囲まれ、さらにn+ フローティング7eがpベース
3によって囲まれる構造を有する。
このサイリスタは実施の形態21で説明した構造に加え
て、p+ ダイバータ6eがn+ フローティング7eによ
って囲まれ、さらにn+ フローティング7eがpベース
3によって囲まれる構造を有する。
【0297】なお、これ以外の構成については、実施の
形態21で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
形態21で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【0298】次に、動作については、実施の形態4で説
明した動作と同様である。本実施の形態においては、実
施の形態21で説明した効果に加えて、p+ ダイバータ
6eがn+ フローティング7eおよびpベース3によっ
て囲まれているため、ターンオン時にp+ ダイバータ6
eに正孔電流が流れない。したがって、正孔電流はpベ
ース3に流れるため素子の保持電流が下がりターンオン
損失を低減することができる。
明した動作と同様である。本実施の形態においては、実
施の形態21で説明した効果に加えて、p+ ダイバータ
6eがn+ フローティング7eおよびpベース3によっ
て囲まれているため、ターンオン時にp+ ダイバータ6
eに正孔電流が流れない。したがって、正孔電流はpベ
ース3に流れるため素子の保持電流が下がりターンオン
損失を低減することができる。
【0299】(実施の形態40)図58は実施の形態4
0に係るサイリスタの平面構造を示す。図58において
I−Iにおける断面は図48と同じである。
0に係るサイリスタの平面構造を示す。図58において
I−Iにおける断面は図48と同じである。
【0300】図58および図48を参照して、このサイ
リスタは実施の形態24で説明した構造に加えて、p+
ダイバータ6aがn+ フローティング7dによって囲ま
れ、さらにこのn+ フローティング7dがpウェル13
aによって囲まれた構造を有し、p+ ダイバータ6a、
n+ フローティング7d、pウェル13aはpベース3
と分離されている。
リスタは実施の形態24で説明した構造に加えて、p+
ダイバータ6aがn+ フローティング7dによって囲ま
れ、さらにこのn+ フローティング7dがpウェル13
aによって囲まれた構造を有し、p+ ダイバータ6a、
n+ フローティング7d、pウェル13aはpベース3
と分離されている。
【0301】なお、これ以外の構成については、実施の
形態24で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
形態24で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【0302】次に、動作は、実施の形態3で説明した動
作と同様である。本実施の形態では、実施の形態24に
おいて説明した効果に加えて、p+ ダイバータ6aがn
+ フローティング7dおよびpウェル13aによって囲
まれているため、ターンオン時にp+ ダイバータ6aへ
正孔電流が流れない。したがって、正孔電流はpベース
3に流れるため素子の保持電流が下がりターンオン損失
を低減することができる。
作と同様である。本実施の形態では、実施の形態24に
おいて説明した効果に加えて、p+ ダイバータ6aがn
+ フローティング7dおよびpウェル13aによって囲
まれているため、ターンオン時にp+ ダイバータ6aへ
正孔電流が流れない。したがって、正孔電流はpベース
3に流れるため素子の保持電流が下がりターンオン損失
を低減することができる。
【0303】なお、実施の形態37および実施の形態4
0においては、素子の単位構造が正方形の場合について
説明したが、他に実施の形態26〜31で説明したよう
な平面構造および断面構造を有する素子でも適用するこ
とができる。
0においては、素子の単位構造が正方形の場合について
説明したが、他に実施の形態26〜31で説明したよう
な平面構造および断面構造を有する素子でも適用するこ
とができる。
【0304】(実施の形態41)次に、製造方法の一例
について、実施の形態34で説明した構造を有する素子
の形成方法を図を参照しながら簡単に説明する。
について、実施の形態34で説明した構造を有する素子
の形成方法を図を参照しながら簡単に説明する。
【0305】まず図59を参照して、n型半導体基板の
一方の面の所定の領域にp型不純物をイオン注入して熱
拡散させることによりp+ コンタクト4を形成する。他
方の面に、p型不純物イオンを注入して熱拡散させるこ
とによりp+ アノード1を形成する。
一方の面の所定の領域にp型不純物をイオン注入して熱
拡散させることによりp+ コンタクト4を形成する。他
方の面に、p型不純物イオンを注入して熱拡散させるこ
とによりp+ アノード1を形成する。
【0306】次に、図60を参照して、写真製版および
イオン注入法を用いn型半導体基板の一方の面にp型不
純物を選択的に導入し熱拡散させることにより、pベー
ス3およびpウェル13aを形成する。
イオン注入法を用いn型半導体基板の一方の面にp型不
純物を選択的に導入し熱拡散させることにより、pベー
ス3およびpウェル13aを形成する。
【0307】次に、図61を参照して、写真製版および
イオン注入法を用い一方の面に、n型不純物を選択的に
導入し熱拡散させることにより、n+ フローティング7
aおよびn+ カソード5を形成する。
イオン注入法を用い一方の面に、n型不純物を選択的に
導入し熱拡散させることにより、n+ フローティング7
aおよびn+ カソード5を形成する。
【0308】次に、図62を参照して、写真製版および
イオン注入法を用い一方の面にn型不純物を導入し熱拡
散させることにより、p+ ダイバータ6a,6bを形成
する。この後、図49を参照して、一方の面に絶縁膜あ
るいは導電性膜を選択的に形成することによりp+ コン
タクト4およびn+ カソード5に電気的に接続されるカ
ソード電極10、ダイバータ電極11a,11b、ゲー
ト酸化膜8a,8bおよびゲート電極12a,12bを
形成する。他方の面には、全面に導電性膜を形成するこ
とによりアノード電極9を形成する。
イオン注入法を用い一方の面にn型不純物を導入し熱拡
散させることにより、p+ ダイバータ6a,6bを形成
する。この後、図49を参照して、一方の面に絶縁膜あ
るいは導電性膜を選択的に形成することによりp+ コン
タクト4およびn+ カソード5に電気的に接続されるカ
ソード電極10、ダイバータ電極11a,11b、ゲー
ト酸化膜8a,8bおよびゲート電極12a,12bを
形成する。他方の面には、全面に導電性膜を形成するこ
とによりアノード電極9を形成する。
【0309】このようにして、実施の形態34において
説明した図49に示すような断面構造を有するサイリス
タを形成することができる。
説明した図49に示すような断面構造を有するサイリス
タを形成することができる。
【0310】なお、この実施の形態では工程を簡略化さ
せるために、pベース3とpウェル13aを同時に形成
し、また、n+ フローティング7aとn+ カソード5を
同時に形成したが、不純物の濃度や拡散の深さを独立に
制御する必要がある場合には各工程に写真製版、イオン
注入、あるいは熱処理工程を適宜加えることができる。
他の実施の形態で説明した構造も、写真製版による不純
物形成領域を変更したり、一部の工程を削減することに
よって容易に形成することができる。
せるために、pベース3とpウェル13aを同時に形成
し、また、n+ フローティング7aとn+ カソード5を
同時に形成したが、不純物の濃度や拡散の深さを独立に
制御する必要がある場合には各工程に写真製版、イオン
注入、あるいは熱処理工程を適宜加えることができる。
他の実施の形態で説明した構造も、写真製版による不純
物形成領域を変更したり、一部の工程を削減することに
よって容易に形成することができる。
【0311】最後に、実施の形態1および2は請求項1
とその従属請求項に係る実施の形態であり、実施の形態
3〜23は請求項5とその従属請求項に係る実施の形態
であり、実施の形態24〜31は請求項15とその従属
請求項に係る実施の形態であり、実施の形態32〜40
は請求項21とその従属請求項に係る実施の形態であ
る。
とその従属請求項に係る実施の形態であり、実施の形態
3〜23は請求項5とその従属請求項に係る実施の形態
であり、実施の形態24〜31は請求項15とその従属
請求項に係る実施の形態であり、実施の形態32〜40
は請求項21とその従属請求項に係る実施の形態であ
る。
【0312】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲の
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲の
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【図1】 実施の形態1に係る半導体装置の平面図であ
る。
る。
【図2】 実施の形態1に係る半導体装置の図1におい
てI−Iにおける断面を示す図である。
てI−Iにおける断面を示す図である。
【図3】 実施の形態1に係る半導体装置の動作を説明
するための断面模式図の一例である。
するための断面模式図の一例である。
【図4】 実施の形態1に係る半導体装置の動作を説明
するための断面模式図の他の例である。
するための断面模式図の他の例である。
【図5】 実施の形態2に係る半導体装置の平面図であ
る。
る。
【図6】 実施の形態2に係る半導体装置の図5におい
てI−Iにおける断面を示す図である。
てI−Iにおける断面を示す図である。
【図7】 実施の形態3に係る半導体装置の平面図であ
る。
る。
【図8】 実施の形態3に係る半導体装置の図7におい
てI−Iにおける断面を示す図である。
てI−Iにおける断面を示す図である。
【図9】 実施の形態3に係る半導体装置の図7におい
てII−IIにおける断面を示す図である。
てII−IIにおける断面を示す図である。
【図10】 実施の形態4に係る半導体装置の平面を示
す図である。
す図である。
【図11】 実施の形態4に係る半導体装置の図10に
おいてI−Iにおける断面を示す図である。
おいてI−Iにおける断面を示す図である。
【図12】 実施の形態4に係る半導体装置の図10に
おいてII−IIにおける断面を示す図である。
おいてII−IIにおける断面を示す図である。
【図13】 実施の形態5に係る半導体装置の平面を示
す図である。
す図である。
【図14】 実施の形態5に係る半導体装置の図13に
おいてII−IIにおける断面を示す図である。
おいてII−IIにおける断面を示す図である。
【図15】 実施の形態6に係る半導体装置の平面を示
す図である。
す図である。
【図16】 実施の形態6に係る半導体装置の図15に
おいてII−IIにおける断面を示す図である。
おいてII−IIにおける断面を示す図である。
【図17】 実施の形態7に係る半導体装置の平面を示
す図である。
す図である。
【図18】 実施の形態8に係る半導体装置の平面を示
す図である。
す図である。
【図19】 実施の形態9に係る半導体装置の平面を示
す図である。
す図である。
【図20】 実施の形態10に係る半導体装置の平面を
示す図である。
示す図である。
【図21】 実施の形態11に係る半導体装置の平面を
示す図である。
示す図である。
【図22】 実施の形態12に係る半導体装置の平面を
示す図である。
示す図である。
【図23】 実施の形態13に係る半導体装置の平面を
示す図である。
示す図である。
【図24】 実施の形態14に係る半導体装置の平面を
示す図である。
示す図である。
【図25】 実施の形態15に係る半導体装置の平面を
示す図である。
示す図である。
【図26】 実施の形態16に係る半導体装置の平面を
示す図である。
示す図である。
【図27】 実施の形態17に係る半導体装置の平面を
示す図である。
示す図である。
【図28】 実施の形態18に係る半導体装置の平面を
示す図である。
示す図である。
【図29】 実施の形態19に係る半導体装置の平面を
示す図である。
示す図である。
【図30】 実施の形態19に係る半導体装置の図29
においてI−Iにおける断面を示す図である。
においてI−Iにおける断面を示す図である。
【図31】 実施の形態19に係る半導体装置の動作を
説明するための図である。
説明するための図である。
【図32】 実施の形態19に係る半導体装置の動作を
説明するための図である。
説明するための図である。
【図33】 実施の形態19に係る半導体装置の動作を
説明するための図である。
説明するための図である。
【図34】 実施の形態20に係る半導体装置の平面を
示す図である。
示す図である。
【図35】 実施の形態21に係る半導体装置の平面を
示す図である。
示す図である。
【図36】 実施の形態21に係る半導体装置の図35
においてI−Iにおける断面を示す図である。
においてI−Iにおける断面を示す図である。
【図37】 実施の形態22に係る半導体装置の平面を
示す図である。
示す図である。
【図38】 実施の形態23に係る半導体装置の平面を
示す図である。
示す図である。
【図39】 実施の形態24に係る半導体装置の平面を
示す図である。
示す図である。
【図40】 実施の形態25に係る半導体装置の平面を
示す図である。
示す図である。
【図41】 実施の形態26に係る半導体装置の平面を
示す図である。
示す図である。
【図42】 実施の形態27に係る半導体装置の平面を
示す図である。
示す図である。
【図43】 実施の形態28に係る半導体装置の平面を
示す図である。
示す図である。
【図44】 実施の形態29に係る半導体装置の平面を
示す図である。
示す図である。
【図45】 実施の形態30に係る半導体装置の平面を
示す図である。
示す図である。
【図46】 実施の形態31に係る半導体装置の平面を
示す図である。
示す図である。
【図47】 実施の形態32に係る半導体装置の断面を
示す図である。
示す図である。
【図48】 実施の形態33に係る半導体装置の断面を
示す図である。
示す図である。
【図49】 実施の形態34に係る半導体装置の断面を
示す図である。
示す図である。
【図50】 実施の形態35に係る半導体装置の平面を
示す図である。
示す図である。
【図51】 実施の形態35に係る半導体装置の図50
においてII−IIにおける断面を示す図である。
においてII−IIにおける断面を示す図である。
【図52】 実施の形態36に係る半導体装置の平面を
示す図である。
示す図である。
【図53】 実施の形態36に係る半導体装置の図52
においてII−IIにおける断面を示す図である。
においてII−IIにおける断面を示す図である。
【図54】 実施の形態37に係る半導体装置の平面を
示す図である。
示す図である。
【図55】 実施の形態38に係る半導体装置の平面を
示す図である。
示す図である。
【図56】 実施の形態39に係る半導体装置の平面を
示す図である。
示す図である。
【図57】 実施の形態39に係る半導体装置の図56
においてII−IIにおける断面を示す図である。
においてII−IIにおける断面を示す図である。
【図58】 実施の形態40に係る半導体装置の平面を
示す図である。
示す図である。
【図59】 実施の形態41に係る半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図60】 実施の形態41に係る半導体装置の製造方
法の図59に示す工程の後に行なわれる工程を示す断面
図である。
法の図59に示す工程の後に行なわれる工程を示す断面
図である。
【図61】 実施の形態41に係る半導体装置の製造方
法の図60に示す工程の後に行なわれる工程を示す断面
図である。
法の図60に示す工程の後に行なわれる工程を示す断面
図である。
【図62】 実施の形態41に係る半導体装置の製造方
法の図61に示す工程の後に行なわれる工程を示す断面
図である。
法の図61に示す工程の後に行なわれる工程を示す断面
図である。
【図63】 従来の半導体装置の断面を示す一例であ
る。
る。
【図64】 図63に示す半導体装置の平面を示す図で
ある。
ある。
【図65】 従来の半導体装置の断面を示す他の例であ
る。
る。
【図66】 従来の半導体装置の断面を示すさらに他の
例である。
例である。
【図67】 図66に示す半導体装置の平面を示す図で
ある。
ある。
1 p+ アノード、2 n- 層、3 pベース、4 p
+ コンタクト、5 n + カソード、6a,6b,6c,
6d,6e p+ ダイバータ、7a,7b,7c,7
d,7e n+ フローティング、9 アノード電極、1
0 カソード電極、11a,11b,11c,11d
ダイバータ電極、12a,12b,12c,12d ゲ
ート電極。
+ コンタクト、5 n + カソード、6a,6b,6c,
6d,6e p+ ダイバータ、7a,7b,7c,7
d,7e n+ フローティング、9 アノード電極、1
0 カソード電極、11a,11b,11c,11d
ダイバータ電極、12a,12b,12c,12d ゲ
ート電極。
Claims (24)
- 【請求項1】 第1導電型の半導体基板を挟んで両主面
の間に主電流を流すための素子を有する半導体装置であ
って、 前記素子は、 第1導電型の半導体基板の第1主面に形成された第2導
電型の第1不純物領域と、 前記第1不純物領域内の前記第1主面に形成された第1
導電型の第2不純物領域と、 前記半導体基板の第2主面に形成された第2導電型の第
3不純物領域と、 前記第2不純物領域内の前記第1主面に形成された第2
導電型の第4不純物領域と、 前記第1不純物領域と前記第4不純物領域とによって挟
まれる前記第2不純物領域表面上に、第1絶縁膜を介在
させて形成された第1ゲート電極と、 前記第1主面に形成され、前記第4不純物領域と電気的
に接続された第1主電極と、 前記第2主面に形成され、前記第3不純物領域と電気的
に接続された第2電極とを含む半導体装置。 - 【請求項2】 前記第2不純物領域は前記第1不純物領
域内の前記第1主面に複数形成されており、 前記第4不純物領域は複数の前記第2不純物領域のそれ
ぞれの前記第1主面に形成されており、 前記第1ゲート電極は、複数の前記第4不純物領域のそ
れぞれと前記第1不純物領域とによって挟まれる前記第
2不純物領域表面上に位置しており、 前記第1主電極は、複数の前記第4不純物領域のそれぞ
れと電気的に接続されており、 前記素子は、 複数の前記第2不純物領域のうち前記第1不純物領域の
外縁に最も近くに位置するものと前記半導体基板の第1
導電型の領域とによって挟まれる前記第1不純物領域表
面上に、絶縁膜を介在させて形成された第2ゲート電極
と、 隣り合う前記第2不純物領域によって挟まれる前記第1
不純物領域表面上に、絶縁膜を介在させて形成された第
3ゲート電極とをさらに含む、請求項1に記載の半導体
装置。 - 【請求項3】 互いに隣り合う前記第4不純物領域間の
電気抵抗はすべて等しい、請求項2に記載の半導体装
置。 - 【請求項4】 前記素子は、 前記第1不純物領域の前記第1主面に、複数の前記第2
不純物領域のうち前記第1不純物領域の外縁に最も遠く
に位置するものと距離を隔てられた第1導電型の第5不
純物領域と、 前記第5不純物領域と前記第1不純物領域の外縁に最も
遠くに位置する第2不純物領域とによって挟まれる前記
第1不純物領域表面上に、第4絶縁膜を介在させて形成
された第4ゲート電極とをさらに含み、 前記第1主電極が、前記第5不純物領域と電気的にさら
に接続され、前記複数の第2不純物領域とは電気的に直
接接続されない、請求項2または3に記載の半導体装
置。 - 【請求項5】 第1導電型の半導体基板を挟んで両主面
の間に主電流を流すための素子を有する半導体装置であ
って、 前記素子は、 第1導電型の半導体基板の第1主面に形成された第2導
電型の第1不純物領域と、 前記第1不純物領域内の前記第1主面に形成された第1
導電型の第2不純物領域と、 前記半導体基板の第2主面に形成された第2導電型の第
3不純物領域と、 前記第1主面に形成され、前記第1不純物領域と距離を
隔てられ、かつ、前記第1不純物領域の外縁に沿って互
いに距離を隔てられた複数の第2導電型の第4不純物領
域と、 前記第1不純物領域と各前記第4不純物領域とによって
挟まれる前記半導体基板の第1導電型の領域表面上に、
第1絶縁膜を介在させて形成された第1ゲート電極と、 前記第1主面に形成され、複数の前記第4不純物領域の
それぞれと電気的に接続された第1主電極と、 前記第2主面に形成され、前記第3不純物領域と電気的
に接続された第2主電極とを含む、半導体装置。 - 【請求項6】 前記素子は、 前記第1不純物領域内の前記第1主面に、前記第2不純
物領域と距離を隔てられた第1導電型の第5不純物領域
と、 前記第2不純物領域と前記半導体基板の第1導電型の領
域とによって挟まれる前記第1不純物領域表面上に、第
2絶縁膜を介在させて形成された第2ゲート電極と、 前記第2不純物領域と前記第5不純物領域とによって挟
まれる前記第1不純物領域表面上に、第3絶縁膜を介在
させて形成された第3ゲート電極と、をさらに含み、 前記第1主電極が、前記第5不純物領域と電気的にさら
に接続され、前記第2不純物領域とは電気的に直接接続
されない、請求項5に記載の半導体装置。 - 【請求項7】 前記第1不純物領域はX方向に延びる外
縁と、前記X方向に交差するY方向に延びる外縁とを含
み、 前記複数の第4不純物領域のうちの1つは前記X方向の
外縁に沿って位置し、他の1つはY方向の外縁に沿って
位置する、請求項5または6に記載の半導体装置。 - 【請求項8】 前記素子は、 前記第1不純物領域と距離を隔てられ、前記第4不純物
領域を囲む第1導電型の第6不純物領域と、 前記第1不純物領域と距離を隔てられ、前記第6不純物
領域を囲む第2導電型の第7不純物領域とをさらに備え
た、請求項5〜7のいずれか1項に記載の半導体装置。 - 【請求項9】 前記第1不純物領域はX方向に沿って略
直線に延びる外縁を含み、前記複数の第4不純物領域の
うちの1つは、前記X方向の外縁に沿うように、しか
も、前記X方向の外縁の全長にわたって連続して形成さ
れている、請求項5または6に記載の半導体装置。 - 【請求項10】 前記第1不純物領域は、前記X方向に
おける前記第1主面上の長さをL1、前記X方向と直交
する方向における前記第1主面上の長さをL2としたと
きに、L2≦L1を満たすように形成された、請求項9
に記載の半導体装置。 - 【請求項11】 前記第1不純物領域はX方向に延びる
第1の外縁と、前記第1の外縁と距離を隔てて前記X方
向に延びる第2の外縁とを含み、 前記複数の第4不純物領域のうちの1つは前記第1の外
縁に沿って位置し、他の1つは前記第2の外縁に沿って
位置する、請求項5または6に記載の半導体装置。 - 【請求項12】 前記第1不純物領域の外縁は閉じられ
た領域を形成し、複数の前記第4不純物領域は閉じられ
た前記外縁に沿って互いに等間隔に位置している、請求
項5または6に記載の半導体装置。 - 【請求項13】 前記第1不純物領域の外縁は、多角形
の領域を形成する、請求項12に記載の半導体装置。 - 【請求項14】 前記第1不純物領域の外縁は、円形の
領域を形成する、請求項12に記載の半導体装置。 - 【請求項15】 第1導電型の半導体基板を挟んで両主
面の間に主電流を流すための素子を有する半導体装置で
あって、 前記素子は、 第1導電型の半導体基板の第1主面に形成され、その外
縁が閉じられた領域を形成する第2導電型の第1不純物
領域と、 前記第1不純物領域内の前記第1主面に形成された第1
導電型の第2不純物領域と、 前記半導体基板の第2主面に形成された第2導電型の第
3不純物領域と、 前記第1主面に形成され、前記第1不純物領域と距離を
隔てられており、かつ、前記閉じられた外縁に沿って連
続的に形成された第2導電型の第4不純物領域と、 前記第1不純物領域と前記第4不純物領域とによって挟
まれる前記半導体基板の第1導電型の領域表面上全面
に、第1絶縁膜を介在させて形成された第1ゲート電極
と、 前記第1主面に形成され、前記第4不純物領域と電気的
に接続された第1主電極と、 前記第2主面に形成され、前記第3不純物領域と電気的
に接続された第2主電極とを含む、半導体装置。 - 【請求項16】 前記第4不純物領域は、前記第1不純
物領域を連続して取囲む、請求項15に記載の半導体装
置。 - 【請求項17】 前記素子は、 前記第1不純物領域内の前記第1主面に、前記第2不純
物領域と距離を隔てられた第1導電型の第5不純物領域
と、 前記第2不純物領域と前記半導体基板の第1導電型の領
域とによって挟まれる前記第1不純物領域表面上に、第
2絶縁膜を介在させて形成された第2ゲート電極と、 前記第2不純物領域と前記第5不純物領域とによって挟
まれる前記第1不純物領域表面上に、第3絶縁膜を介在
させて形成された第3ゲート電極と、をさらに含み、 前記第1主電極が、前記第5不純物領域と電気的にさら
に接続され、前記第2不純物領域とは電気的に直接接続
されない、請求項15または16に記載の半導体装置。 - 【請求項18】 前記第4不純物領域の内縁は、多角形
の領域を形成する、請求項15〜17のいずれか1項に
記載の半導体装置。 - 【請求項19】 前記第4不純物領域の内縁は、円形の
領域を形成する、請求項15〜17のいずれか1項に記
載の半導体装置。 - 【請求項20】 前記素子は、 前記第1不純物領域と距離を隔てられ、前記第4不純物
領域を囲む第1導電型の第6不純物領域と、 前記第1不純物領域と距離を隔てられ、前記第6不純物
領域を囲む第2導電型の第7不純物領域とをさらに備え
た、請求項15〜17のいずれか1項に記載の半導体装
置。 - 【請求項21】 第1導電型の半導体基板を挟んで両主
面の間に主電流を流すための素子を有する半導体装置で
あって、 前記素子は、 第1導電型の半導体基板の第1主面に形成された第2導
電型の第1不純物領域、 前記第1不純物領域内の前記第1主面に形成された第1
導電型の第2不純物領域と、 前記半導体基板の第2主面に形成された第2導電型の第
3不純物領域と、 前記第1主面に形成され、前記第1不純物領域と距離を
隔てられた第2導電型の第4不純物領域と、 前記第1主面に形成され、前記第1不純物領域と距離を
隔てられており、前記第4不純物領域を囲む第1導電型
の第5不純物領域と、 前記第1主面に形成され、前記第1不純物領域と距離を
隔てられており、前記第5不純物領域を囲む第2導電型
の第6不純物領域と、 前記第4不純物領域と前記第1不純物領域とによって挟
まれる前記第5不純物領域表面、前記第6不純物領域表
面および前記半導体基板の第1導電型の領域表面上に、
第1絶縁膜を介在させて形成された第1ゲート電極と、 前記第1主面に形成され、前記第4不純物領域と電気的
に接続された第1主電極と、 前記第2主面に形成され、前記第3不純物領域と電気的
に接続された第2主電極とを含む、半導体装置。 - 【請求項22】 前記素子は、 前記第1不純物領域内の前記第1主面に、前記第2不純
物領域と距離を隔てられた第1導電型の第7不純物領域
と、 前記第2不純物領域と前記半導体基板の第1導電型の領
域とによって挟まれる前記第1不純物領域表面上に、第
2絶縁膜を介在させて形成された第2ゲート電極と、 前記第2不純物領域と前記第7不純物領域とによって挟
まれる前記第1不純物領域表面上に、第3絶縁膜を介在
させて形成された第3ゲート電極とをさらに含み、 前記第1主電極が、前記第7不純物領域と電気的にさら
に接続され、前記第2不純物領域とは電気的に直接接続
されない、請求項21に記載の半導体装置。 - 【請求項23】 第1導電型の半導体基板の一方の主面
上に形成されたカソード電極と他方の主面上に形成され
たアノード電極との間で主電流を流すための半導体装置
であり、 オン状態に、前記カソード電極に電気的に接続され、前
記半導体基板の前記一方の主面に形成された第1導電型
のカソード領域と、 前記半導体基板の一方の主面に、前記カソード領域を取
囲むように形成された第2導電型のベース領域と、 前記半導体基板の前記他方の主面に形成され、アノード
電極に接する第2導電型のアノード側不純物領域とを備
え、 オン状態では、前記アノード電極から前記アノード側不
純物領域、前記半導体基板の第1導電型の領域、前記ベ
ース領域および前記カソード領域を経由して前記カソー
ド電極に至る主電流経路が形成され、 さらに、前記半導体基板の前記一方の主面に形成された
第2導電型のダイバータ領域と、 前記ダイバータ領域表面上に形成されたダイバータ電極
とを備え、 オフ時においては、前記ベース領域から前記ダイバータ
領域へ向かって電流が流れ、前記電流を前記ダイバータ
電極から引抜くようにした半導体装置において、 前記ダイバータ領域は、前記カソード領域によって取囲
まれており、さらに、前記ダイバータ領域と前記ベース
領域との間の前記カソード領域表面上に絶縁膜を介在さ
せて形成され、 オフ時に、所定の電圧を印加することにより前記ダイバ
ータ領域と前記ベース領域との間を電気的に導通するた
めのゲート電極を備えたことを特徴とする、半導体装
置。 - 【請求項24】 第1導電型の半導体基板の一方の主面
上に形成されたカソード電極と他方の主面上に形成され
たアノード電極との間で主電流を流すための半導体装置
であり、 オン状態に、前記カソード電極に電気的に接続され、前
記半導体基板の前記一方の主面に形成された第1導電型
のカソード領域と、前記半導体基板の一方の主面に、前
記カソード領域を取囲むように形成された第2導電型の
ベース領域と、 前記半導体基板の前記他方の主面に形成され、前記アノ
ード電極に接する第2導電型のアノード側不純物領域と
を備え、 オン状態では、前記アノード電極から前記アノード側不
純物領域、前記半導体基板の第1導電型の領域、前記ベ
ース領域および前記カソード領域を経由して前記カソー
ド電極に至る主電流経路が形成され、 さらに、前記半導体基板の前記一方の主面に形成された
第2導電型のダイバータ領域と、 前記ダイバータ領域表面上に形成されたダイバータ電極
とを備え、 オフ時においては、前記ベース領域から前記ダイバータ
領域へ向かって電流が流れ、前記電流を前記ダイバータ
電極から引抜くようにした半導体装置において、 前記ダイバータ領域は、前記半導体基板の第1導電型の
領域によって取囲まれており、さらに、前記ダイバータ
領域と前記ベース領域との間の前記半導体基板の第1導
電型の領域表面上に絶縁膜を介在させて形成され、 オフ時に、所定の電圧を印加することにより前記ダイバ
ータ領域と前記ベース領域との間を電気的に導通するた
めのゲート電極を備えたことを特徴とする、半導体装
置。
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