JPH09246523A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH09246523A
JPH09246523A JP8056107A JP5610796A JPH09246523A JP H09246523 A JPH09246523 A JP H09246523A JP 8056107 A JP8056107 A JP 8056107A JP 5610796 A JP5610796 A JP 5610796A JP H09246523 A JPH09246523 A JP H09246523A
Authority
JP
Japan
Prior art keywords
impurity region
region
conductivity type
impurity
diverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8056107A
Other languages
English (en)
Inventor
Tetsuo Takahashi
徹雄 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8056107A priority Critical patent/JPH09246523A/ja
Priority to DE19640799A priority patent/DE19640799A1/de
Priority to KR1019960044052A priority patent/KR970067930A/ko
Priority to US08/779,514 priority patent/US5939736A/en
Publication of JPH09246523A publication Critical patent/JPH09246523A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012—Base regions of thyristors
    • H01L29/102—Cathode base regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)

Abstract

(57)【要約】 【課題】 電流遮断能力に優れターンオフ損失の低い半
導体装置を提供する。 【解決手段】 ｐベース３とｐ+ アノード１とｎ- 層２
とｎ+ カソード５とによりサイリスタが構成されてい
る。ｐベース３領域の内と外にそれぞれｐ+ ダイバータ
６ｂとｐ+ ダイバータ６ａを備える。ｐベース３とｐ+
ダイバータ６ａ，６ｂとの間と、ｎ+ フローティング７
ａとｎ+ カソード５およびｎ- 層２との間とにチャネル
領域を形成するためのゲート酸化膜８ａ，８ｂとゲート
電極１２ａ，１２ｂとを備える。ｎ+ カソード５とｐ+
アノード１にそれぞれ電気的に接続されるカソード電極
１０とアノード電極９を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に絶縁ゲート型サイリスタの構造
とその製造方法に関するものである。
【０００２】
【従来の技術】一般に、電流の導通遮断を制御できるス
イッチング素子には、低いスイッチング損失および定常
損失、高速度の電流遮断、さらに高い電流遮断能力が要
求される。
【０００３】スイッチング損失とは、スイッチング素子
を導通状態にする（以下「ターンオン」と記す）とき、
またはスイッチング素子を遮断状態にする（以下「ター
ンオフ」と記す）ときに発生する電力損失をいい、定常
損失とは、ターンオン完了後の定常状態（以下「オン状
態」と記す）でのオン抵抗によって発生する順方向電圧
降下と通電電流との積で表わされる電力損失をいい、電
流遮断能力とは、ターンオフ可能な最大の主電流として
定義される。
【０００４】このような要求を満たすスイッチング素子
として、絶縁ゲート型サイリスタがある。一般に絶縁ゲ
ート型サイリスタは定常損失が低いという利点がある
が、ターンオフ能力がないか、または、ターンオフ可能
で高速度の電流遮断が可能であるが電流遮断能力が低い
などの問題がある。
【０００５】従来、ターンオフ能力を持ち電流遮断能力
を高めた絶縁ゲート型サイリスタの一例として、Electr
on Device Letter, No16（1995）に示されたEmitter Sw
itched Thyristor With Diverter（以下「ＥＳＴＤ」と
記す）がある。図６３はＥＳＴＤの断面の一例を示し、
図６４はその平面の一例を示す。なお、図６３は図６４
において、Ｉ−Ｉにおける断面を示す。
【０００６】図６３および図６４を参照して、ＥＳＴＤ
は、ｐ+ アノード１、ｎ- 層２、ｐベース３、ｐ+ コン
タクト４、ｎ+ カソード５、ｐ+ ダイバータ６ａ、ｎ+
フローティング７ａ、ゲート酸化膜８ａ，８ｂ、ゲート
電極１２ａ，１２ｂ、アノード電極９、カソード電極１
０、ダイバータ電極１１ａを備える。ｐ+ アノード１、
ｎ- 層２、ｐベース３、ｎ+ フローティング７ａにより
サイリスタを構成する。
【０００７】ｐベース３とｐ+ ダイバータ６ａはゲート
酸化膜８ｂによって、ｐチャネルＭＯＳＦＥＴを形成し
ており、カソード電極１０とダイバータ電極１１ａとは
電気的に接続されている。
【０００８】次に、ＥＳＴＤの動作について説明する。
オン状態は、カソード電極１０−アノード電極９間に順
バイアス、すなわち、カソード電極１０を接地し、アノ
ード電極９に正（＋）電圧を印加した状態において、ゲ
ート電極１２ａ，１２ｂに正のしきい値電圧以上の電圧
を印加することにより実現される。
【０００９】この動作についてさらに詳しく説明する。
ゲート電極１２ａ，１２ｂに正のしきい値電圧以上の電
圧を印加すると、ゲート酸化膜８ａ近傍のｎ+ カソード
５とｎ+ フローティング７ａとによって挟まれるｐベー
ス３領域にｎ型反転した電子密度の高いｎチャネル領域
が生成する。また、ゲート酸化膜８ｂ近傍のｎ+ フロー
ティング７ａと半導体基板のｎ- 層２とによって挟まれ
るｐベース３領域にもｎ型反転した電子密度の高いｎチ
ャネル領域が生成する。電子がｎチャネル領域を流れ、
カソード電極１０からｎ+ カソード５、ｎ+ フローティ
ング７ａを経て、半導体基板のｎ- 層２に注入される。
そして電子が正（＋）電圧が印加されているｐ+ アノー
ド１へ向かって流れる。電子がｐ+ アノード１に到達す
ると、ｐ + アノード１から正孔がｎ- 層２へ注入され
る。ｎ- 層２へ注入された正孔のうちのいくつかは、ｐ
ベース３へ流れ込み、ｎ+ フローティング７ａおよびｎ
+ カソード５下方を流れて、ｐ+ コンタクト４へ流れ
る。そして、正孔は、ｐ+ コンタクト４からカソード電
極１０へ流れる。
【００１０】このとき、ｐベース３内部において正孔が
蓄積され、ｎ+ フローティング７ａとｐベース３から形
成されるｐｎ接合の内蔵電位以上になると、正孔はｐベ
ース３からｎ+ フローティング７ａへ流れるようにな
り、サイリスタ動作が始まりオン状態となる。これによ
り、カソード電極１０とアノード電極９との間に主電流
が流れる状態となる。ここで、オン状態となったサイリ
スタがその状態を維持するのに必要な最小の電流を保持
電流という。
【００１１】反対に、オフ状態はゲート電極１２ａ，１
２ｂに負のしきい値を印加することにより実現される。
この動作について詳しく説明する。
【００１２】ゲート電極１２ａ，１２ｂに負のしきい値
電圧を印加すると、ゲート酸化膜８ａ近傍のｎ+ カソー
ド５とｎ+ フローティング７ａとによって挟まれるｐベ
ース３領域に形成されていたｎチャネル領域と、ゲート
酸化膜８ｂ近傍のｎ+ フローティング７ａと半導体基板
のｎ- 層２とによって挟まれるｐベース３領域に形成さ
れていたｎチャネル領域とが消滅し、カソード電極１０
からの電子の注入が止まる。
【００１３】一方、ゲート酸化膜８ｂ近傍のｐベース３
とｐ+ ダイバータ６ａとによって挟まれる半導体基板の
ｎ- 層２の領域にチャネル反転が生じ、ｐ型反転した正
孔密度の高いｐチャネル領域が生成する。新たな電子の
注入は行なわれないため、正孔の新たな発生もなくな
る。ｐベース３領域内に蓄積された正孔は、ｐ+ コンタ
クト４からカソード電極１０へと流れ出る。さらに、ゲ
ート酸化膜８ｂ近傍のｐチャネル領域を通って、ｐ+ ダ
イバータ６ａへも流れ出る。すなわち、ｐベース領域３
内に蓄積された正孔がｐ+ ダイバータ６ａへ分流される
ことになる。
【００１４】そして、正孔電流がカソード電極１０、ダ
イバータ電極１１ａへ流れることにより、保持電流以下
になるとサイリスタはオン状態を維持することができな
くなり、サイリスタ動作が停止する。このようにして、
カソード電極１０をアノード電極９との間で主電流が遮
断される。
【００１５】サイリスタの電流遮断能力を説明するため
に、次に、ｐ+ ダイバータを備えないサイリスタとして
Emitter Switched Thyristor（以下「ＥＳＴ」と記す）
について説明する。
【００１６】図６５はＥＳＴの断面を示す。なお、ＥＳ
Ｔの平面は、図６４と同様にストライプ構造を有する。
図６５を参照して、ＥＳＴの構造は、ＥＳＴＤの構造か
らｐ + ダイバータおよびダイバータ電極を除いたものと
同じ構造である。
【００１７】ＥＳＴの動作についても、ＥＳＴＤと同じ
動作である。しかし、オフ状態に至る過程において、ｐ
ベース３領域内に蓄積された正孔はカソード電極１０へ
のみ流れる。このため、ｐベース３内の電位がＥＳＴＤ
に比べて高くなりターンオフしにくくなる。したがっ
て、ＥＳＴＤと比較するとターンオフできる最大の主電
流の値は小さくなる。また、同じ主電流をターンオフす
る場合、ＥＳＴＤと比べるとｐ+ ダイバータへの分流が
ないためターンオフ時間が長くなる。サイリスタの特性
として、ターンオフ可能な最大の主電流の値が大きいほ
ど素子の特性は優れており、電流遮断能力が高いと言わ
れる。また、ターンオフ時間が短いほどターンオフ損失
が低減できるため特性が向上する。したがって、サイリ
スタの特性の向上にはｐベース３の電位を低くするとと
もに、正孔を早く引抜くことが重要であり、そのために
ｐ+ ダイバータは重要な働きを持つ。
【００１８】次に、そのようなｐ+ ダイバータを有する
他のサイリスタとして、Electron Device Letter, No.1
2 （1991）に示されたBase Resistance Thyristor （以
下「ＢＲＴ」と記す）について説明する。
【００１９】図６６は、ＢＲＴの断面の一例を示し、図
６７はその平面の一例を示す。なお、図６６は図６７に
おいて、Ｉ−Ｉにおける断面を示す。
【００２０】図６６および図６７を参照して、ＢＲＴ
は、ｐ+ アノード１、ｎ- 層２、ｐベース３、ｎ+ カソ
ード５、ｐ+ ダイバータ６ａ、ゲート酸化膜８ｂ、アノ
ード電極９、カソード電極１０、ダイバータ電極１１ａ
を備える。ｐ+ アノード１、ｎ - 層２、ｐベース３、ｎ
+ カソード５によりサイリスタを構成する。
【００２１】次に、動作について説明する。オン状態は
ゲート電極１２ｂに正のしきい値電圧を印加することに
よって実現される。つまり、ゲート電極１２ｂに正のし
きい値電圧を印加すると、ゲート酸化膜８ｂの近傍のｎ
+ カソード５と半導体基板のｎ- 層２とによって挟まれ
るｐベース３領域にｎチャネル領域が形成される。電子
がカソード電極１０からｎ+ カソード５、ｎチャネル領
域を通って半導体基板のｎ- 層２へ注入され、ｐ+ アノ
ード１へ向かって流れる。一方、ｐ+ アノードから正孔
がｎ- 層２へ注入される。このとき、ｐベース３内部に
おいて正孔が蓄積され、ｎ+ カソード５とｐベース３か
ら形成されるｐｎ接合の内蔵電位以上になると、正孔は
ｐベース３からｎ+ カソード５へ流れるようになり、サ
イリスタ動作が始まりオン状態となる。これにより、カ
ソード電極１０とアノード電極９との間に主電流が流れ
る状態となる。
【００２２】反対にオフ状態は、ゲート電極１２ｂに負
のしきい値電圧を印加することによって実現される。
【００２３】つまり、ゲート電極１２ｂに負のしきい値
電圧を印加すると、ゲート酸化膜８ｂ近傍のｎ+ カソー
ド５と半導体基板のｎ- 層２とによって挟まれるｐベー
ス３領域に形成されていたｎチャネル領域が消滅し、カ
ソード電極１０からの電子の注入が止まる。ゲート酸化
膜８ｂ近傍のｐベース３とｐ+ ダイバータ６ａとによっ
て挟まれる半導体基板のｎ- 層２の領域にチャネル反転
が生じ、ｐ型反転した正孔密度の高いｐチャネル領域が
生成する。ｐベース３を流れていた正孔は、ｐチャネル
領域を通りｐ+ ダイバータ６ａへ流れる。このようにし
て、サイリスタの保持電流以下になるとサイリスタ動作
が停止し主電流が遮断される。
【００２４】このＢＲＴでは、オフ状態に至る過程で正
孔はｐ+ ダイバータ６ａを通じて流れるので、ｐ+ アノ
ード１、ｎ- 層２、ｐベース３、ｎ+ カソード５からな
るサイリスタのｐベース３の抵抗が減少したのと同様の
効果がある。このため、サイリスタのターンオフ時、す
なわち、チャネル反転時の実効的な保持電流が増大する
ため電流遮断能力が向上する。
【００２５】以上説明したように、ｐ+ ダイバータを備
えた絶縁ゲート型サイリスタは、ｐ + ダイバータを備え
ないサイリスタと比較すれば、ターンオフ時にｐベース
に蓄積された正孔がｐ+ ダイバータへも分流されるた
め、電流遮断能力は高くなる。
【００２６】しかし、ｐ+ ダイバータは図６４あるいは
図６７に示すように、ストライプ状の平面構造を有す
る。このため、さらに高い電流を高速度で遮断する場
合、ｐ+ダイバータ領域が１つしかないために正孔電流
の分流効率が悪くなり、高い電流に対して電流遮断能力
を向上することが困難であった。また、分流の際に、正
孔電流が１つのｐ+ ダイバータへ向かって流れが集中す
るため、サイリスタが誤動作を起こすことがあった。
【００２７】
【発明が解決しようとする課題】ｐ+ ダイバータを有す
る従来のＥＳＴＤ、ＢＲＴでは、その平面構造がストラ
イプ状であった。このため、ターンオフ時に正孔電流が
１つのｐ+ ダイバータへのみしか分流されず、正孔電流
の分流効率が悪く、より高い電流遮断能力を向上させる
ことが困難であった。
【００２８】また、このような構造では、分流の際に正
孔電流が１つのダイバータへ向かって流れることにより
電流の集中が起こりサイリスタが誤動作することがあっ
た。
【００２９】さらに、ＥＳＴＤ、ＢＲＴのｐ+ ダイバー
タ領域は図６３または図６６に示すように、ｎ- 層２と
直接接している。このため、オン状態において電流がｐ
+ アノード１からｐ+ ダイバータ６ａへも一部流れる。
したがって、ｐ+ ダイバータ６ａへ流れる電流分を補う
ため、サイリスタがターンオンするときに発生する電力
損失であるターンオン損失や、ターンオン完了後の定常
状態においてオン抵抗によって発生する定常損失、すな
わち、オン電圧と主電流との積で表わされる電力損失が
増大するという問題があった。
【００３０】本発明は、このような問題を解決するため
になされたものであり、電流遮断能力を向上し、ターン
オン損失、定常損失を低減した絶縁ゲート型サイリスタ
の構造として、特に、ｐ+ ダイバータの平面構造あるい
は断面構造を提供することである。
【００３１】
【課題を解決するための手段】請求項１に記載の半導体
装置は、第１導電型の半導体基板を挟んで両主面の間に
主電流を流すための素子を有する半導体装置であって、
素子は、第２導電型の第１不純物領域と、第１導電型の
第２不純物領域と、第２導電型の第３不純物領域と、第
２導電型の第４不純物領域と、第１ゲート電極と、第１
主電極と、第２主電極とを含む。第２導電型の第１不純
物領域は、第１導電型の半導体基板の第１主面に形成さ
れている。第１導電型の第２不純物領域は、第１不純物
領域内の第１主面に形成されている。第２導電型の第３
不純物領域は、半導体基板の第２主面に形成されてい
る。第２導電型の第４不純物領域は、第２不純物領域内
の第１主面に形成されている。第１ゲート電極は、第１
不純物領域と第４不純物領域とによって挟まれる第２不
純物領域表面上に、第１絶縁膜を介在させて形成されて
いる。第１主電極は、第１主面に形成され、第４不純物
領域と電気的に接続されている。第２主電極は、第２主
面に形成され、第３不純物領域と電気的に接続されてい
る。
【００３２】以上のような構成によれば、第１主電極と
第２主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第１ゲート電極に所定の電圧を印加
することにより、第１絶縁膜近傍の第１不純物領域と第
４不純物領域とによって挟まれる第１導電型の第２不純
物領域に第２導電型のチャネル反転層が生成し、第１不
純物領域と第４不純物領域とが電気的に接続される。こ
のため、第１不純物領域内の正孔電流が第４不純物領域
へ分流される。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【００３３】請求項１の記載において請求項２に記載の
ように、第１不純物領域内の第１主面に複数の第２不純
物領域が形成され、個々の第２不純物領域の第１主面に
第４不純物領域が形成され、第１ゲート電極が、第４不
純物領域のそれぞれと第１不純物領域とによって挟まれ
る第２不純物領域表面上に位置し、第１主電極が第４不
純物領域のそれぞれと電気的に接続されており、素子
が、第２不純物領域と半導体基板の第１導電型の領域と
によって挟まれる第１不純物領域表面上に、第２絶縁膜
を介在させて形成された第２ゲート電極と、隣り合う第
２不純物領域によって挟まれる第１不純物領域表面上
に、第３絶縁膜を介在させて形成された第３ゲート電極
とをさらに含んでもよい。
【００３４】そのような場合には、ターンオフ時に第１
〜第３ゲート電極に所定の電圧を印加することにより、
第１絶縁膜近傍の第１不純物領域と第４不純物領域とに
よって挟まれる第１導電型の第２不純物領域には第２導
電型のチャネル反転層が生成し、第１不純物領域と第４
不純物領域とが電気的に接続される。第２絶縁膜近傍の
第２不純物領域と半導体基板の第１導電型の領域とによ
って挟まれる第２導電型の第１不純物領域にはチャネル
反転層が形成されず、第２不純物領域と半導体基板の第
１導電型の領域とが電気的に絶縁される。第３絶縁膜近
傍の隣り合う第２不純物領域によって挟まれる第２導電
型の第１不純物領域にもチャネル反転層は生成されな
い。このため、第１不純物領域内の正孔電流を各第４不
純物領域へ分流させることができる。したがって、チャ
ネル反転時の素子の実効的な保持電流がより増大するた
め電流遮断能力がさらに向上する。
【００３５】請求項２の記載において請求項３に記載の
ように、互いに隣り合う第４不純物領域間における電気
抵抗がすべて等しくてもよい。
【００３６】そのような場合、各第４不純物領域間にお
ける電圧降下はすべて等しくなり、各第４不純物領域へ
流れる正孔電流が最も少なくなる。したがって、素子の
実効的な保持電流が増大するため電流遮断能力が向上す
る。
【００３７】請求項２または３の記載において請求項４
に記載のように、素子が、第１不純物領域の第１主面
に、複数の第２不純物領域のうち第１不純物領域の外縁
に最も遠くに位置するものと距離を隔てられた第１導電
型の第５不純物領域と、第５不純物領域と第２不純物領
域とによって挟まれる第１不純物領域表面上に、第４絶
縁膜を介在させて形成された第４ゲート電極とをさらに
含み、第１主電極が、第５不純物領域と電気的にさらに
接続され、複数の第２不純物領域とは電気的に直接接続
されていなくてもよい。
【００３８】そのような場合には、ターンオフ時に第４
ゲート電極に所定の電圧を印加することにより第４絶縁
膜近傍の第１不純物領域に形成されていたチャネル領域
が消滅する。このため、第５不純物領域から第２不純物
領域への電子の注入を止めることができる。したがっ
て、素子の電流遮断能力が向上する。
【００３９】請求項５に記載の半導体装置は、第１導電
型の半導体基板を挟んで両主面の間に主電流を流すため
の素子を有する半導体装置であって、素子は、第２導電
型の第１不純物領域と、第１導電型の第２不純物領域
と、第２導電型の第３不純物領域と、複数の第２導電型
の第４不純物領域と、第１ゲート電極と、第１主電極
と、第２主電極とを含む。第２導電型の第１不純物領域
は、第１導電型の半導体基板の第１主面に形成されてい
る。第１導電型の第２不純物領域は、第１不純物領域内
の第１主面に形成されている。第２導電型の第３不純物
領域は、半導体基板の第２主面に形成されている。複数
の第２導電型の第４不純物領域は、第１主面に形成さ
れ、第１不純物領域と距離を隔てられ、かつ、第１不純
物領域の外縁に沿って互いに距離を隔てられている。第
１ゲート電極は、第１不純物領域と各第４不純物領域と
によって挟まれる半導体基板の第１導電型の領域表面上
に、第１絶縁膜を介在させて形成されている。第１主電
極は、第１主面に形成され、第４不純物領域のそれぞれ
と電気的に接続されている。第２主電極は、第２主面に
形成され、第３不純物領域と電気的に接続されている。
【００４０】以上のような構成によれば、第１主電極と
第２主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第１ゲート電極に所定の電圧を印加
することにより、第１絶縁膜近傍の第１不純物領域と各
第４不純物領域とによって挟まれる半導体基板の第１導
電型の領域に第２導電型のチャネル反転層が生成し、第
１不純物領域と各第４不純物領域とが電気的に接続され
る。このため、第１不純物領域内の正孔電流が複数の第
４不純物領域へ分流される。したがって、チャネル反転
時の素子の実効的な保持電流が増大するため電流遮断能
力が向上する。
【００４１】また、第４不純物領域の配置としては、請
求項７に記載のように、第１不純物領域が、Ｘ方向に延
びる外縁とＸ方向に交差するＹ方向に延びる外縁とを含
み、複数の第４不純物領域のうちの１つはＸ方向の外縁
に沿って位置し、他の１つはＹ方向の外縁に沿って位置
してもよい。また、請求項９に記載のように、第１不純
物領域が、Ｘ方向に沿って略直線に延びる外縁を含み、
複数の第４不純物領域のうちの１つが、Ｘ方向の外縁に
沿うように、しかも、そのＸ方向の外縁の全長にわたっ
て連続して形成されていてもよい。さらに、請求項１１
に記載のように、第１不純物領域が、Ｘ方向に延びる第
１の外縁と、第１の外縁と距離を隔ててＸ方向に延びる
第２の外縁とを含み、複数の第４不純物領域のうちの１
つが第１の外縁に沿って配置され、他の１つが第２の外
縁に沿って配置されていてもよい。また、請求項１２に
記載のように、第１の不純物領域の外縁が閉じられた領
域を形成し、複数の第４不純物領域が閉じられた外縁に
沿って互いに等間隔に配置されていてもよい。この場合
には、第１不純物領域内の正孔電流が複数の第４不純物
領域へ均等に分流される。このため、正孔電流が一方向
にだけ流れるようなことはなく正孔電流の集中を緩和さ
せることができる。したがって、電流集中による半導体
装置の誤動作を防ぐことができる。
【００４２】なお、Ｘ方向は単にある特定の方向を規定
するために用いた便宜的なものである。したがって、座
標を示すものではなく、Ｘとしては直線の他に曲線的な
ものも含む。また、Ｙ方向はＸ方向と直交している必要
はなく、単に交差していてもよい。
【００４３】請求項５の記載において、請求項６に記載
のように、素子が、第１不純物領域内の第１主面に、第
２不純物領域と距離を隔てられた第１導電型の第５不純
物領域と、第２不純物領域と半導体基板の第１導電型の
領域とによって挟まれる第１不純物領域表面上に、第２
絶縁膜を介在させて形成された第２ゲート電極と、第２
不純物領域と第５不純物領域とによって挟まれる第１不
純物領域表面上に、第３絶縁膜を介在させて形成された
第３ゲート電極とをさらに含み、第１主電極が、第５不
純物領域と電気的にさらに接続され、第２不純物領域と
は電気的に直接接続されていなくてもよい。
【００４４】そのような場合には、ターンオフ時に第２
および第３ゲート電極に所定の電圧を印加することによ
り、第２および第３絶縁膜近傍の第１不純物領域に形成
されていたチャネル領域が消滅する。このため、第１主
電極、第５不純物領域から第２不純物領域を経て半導体
基板の第１導電型の領域への電子の注入を止めることが
できる。したがって、素子の電流遮断能力が向上する。
【００４５】請求項５、６または７の記載において請求
項８に記載のように、素子が、第１不純物領域と距離を
隔てられ、第４不純物領域を囲む第１導電型の第６不純
物領域と、第１不純物領域と距離を隔てられ、第６不純
物領域を囲む第２導電型の第７不純物領域とをさらに含
んでもよい。
【００４６】そのような場合には、第４不純物領域は半
導体基板の第１導電型の領域と直接接しない。このた
め、ターンオン時に正孔電流は第４不純物領域へは流れ
ず第１不純物領域へ流れる。したがって、素子の保持電
流が下がりターンオン損失を低減することができる。
【００４７】請求項９の記載において請求項１０に記載
のように、第１不純物領域が、第１不純物領域のＸ方向
における第１主面上の長さをＬ１、Ｘ方向と直交する方
向における第１主面上の長さをＬ２としたときに、Ｌ２
≦Ｌ１を満たすように形成されていてもよい。
【００４８】そのような場合には、第１不純物領域内の
正孔電流は第４不純物領域へ分流されるまでにその距離
に比例した電気抵抗を受ける。このとき、第４不純物領
域は第１不純物領域の長辺に沿って形成されているの
で、正孔電流が受ける電気抵抗は第１不純物領域の短辺
に比例する部分である。このため、第１不純物領域の長
辺に比例する電気抵抗と比べるとその電気抵抗が小さく
なる。また、第４不純物領域の長辺の全長にわたって正
孔電流が効率よく分流される。したがって、チャネル反
転時の素子の実効的な保持電流が増大するため電流遮断
能力が向上する。
【００４９】請求項１２の記載において請求項１３に記
載のように、第１不純物領域の外縁は、多角形の領域を
形成してもよい。
【００５０】そのような場合には、素子を最密配列する
ことができる。したがって、半導体装置の高集積化を容
易に図ることができる。
【００５１】また、請求項１２の記載において請求項１
４に記載のように、第１不純物領域の外縁が円形の領域
を形成してもよい。
【００５２】そのような場合には、第１不純物領域内の
正孔電流が各第４不純物領域へ向かって分流する際、そ
れぞれ同じ電流分布が得られる。このため、半導体装置
の電流集中による誤動作を防ぐことができる。請求項１
５に記載の半導体装置は、第１導電型の半導体基板を挟
んで両主面の間に主電流を流すための素子を有する半導
体装置であって、素子は、第２導電型の第１不純物領域
と、第１導電型の第２不純物領域と、第２導電型の第３
不純物領域と、第２導電型の第４不純物領域と、第１ゲ
ート電極と、第１主電極と、第２主電極とを含む。第２
導電型の第１不純物領域は、第１導電型の半導体基板の
第１主面に形成され、その外縁が閉じられた領域を形成
する。第１導電型の第２不純物領域は、第１不純物領域
内の第１主面に形成されている。第２導電型の第３不純
物領域は、半導体基板の第２主面に形成されている。第
２導電型の第４不純物領域は、第１不純物領域と距離を
隔てられており、かつ、閉じられた外縁に沿って連続的
に形成されている。第１ゲート電極は、第１不純物領域
と第４不純物領域とによって挟まれる半導体基板の第１
導電型の領域表面上全面に、第１絶縁膜を介在させて形
成されている。第１主電極は、第１主面に形成され、第
４不純物領域と電気的に接続されている。第２主電極
は、第２主面に形成され、第３不純物領域と電気的に接
続されている。
【００５３】以上のような構成によれば、第１主電極と
第２主電極とがオン状態からオフ状態に至る過程におい
て、ターンオフ時に第１ゲート電極に所定の電圧を印加
することにより、第１絶縁膜近傍の第１不純物領域と第
４不純物領域とによって挟まれる半導体基板の第１導電
型の領域に第２導電型のチャネル反転層が生成し、第１
不純物領域と第４不純物領域とが電気的に接続される。
このため、第１不純物領域内の正孔電流が第１不純物領
域をその外縁に沿って、連続的に形成された第４不純物
領域へ分流される。したがって、チャネル反転時の素子
の実効的な保持電流がより増大するため電流遮断能力が
向上する。
【００５４】請求項１５の記載において請求項１６に記
載のように、第４不純物領域が第１不純物領域を連続し
て取囲むように形成されていてもよい。
【００５５】そのような場合には、第１不純物領域内の
正孔電流が第１不純物領域を連続して取囲む第４不純物
領域へ向かってさらに効率よく分流される。したがっ
て、チャネル反転時の素子の実効的な保持電流が増大
し、電流遮断能力がさらに向上する。
【００５６】請求項１６の記載において請求項１７に記
載のように、素子が、第１不純物領域内の第１主面に、
第２不純物領域と距離を隔てられた第１導電型の第５不
純物領域と、第２不純物領域と半導体基板の第１導電型
の領域とによって挟まれる第１不純物領域表面上に、第
２絶縁膜を介在させて形成された第２ゲート電極と、第
２不純物領域と第５不純物領域とによって挟まれる第１
不純物領域表面上に、第３絶縁膜を介在させて形成され
た第３ゲート電極とをさらに含み、第１主電極が、第５
不純物領域と電気的にさらに接続され、第２不純物領域
とは電気的に直接接続されていなくてもよい。
【００５７】そのような場合には、ターンオフ時に第２
および第３ゲート電極に所定の電圧を印加することによ
り、第２および第３絶縁膜近傍の第１不純物領域に形成
されていたチャネル領域が消滅する。このため、第１主
電極、第５不純物領域から第２不純物領域を経て半導体
基板の第１導電型の領域への電子の注入を止めることが
できる。したがって、素子の電流遮断能力が向上する。
【００５８】請求項１５、１６または１７の記載におい
て請求項１８に記載のように、第４不純物領域の内縁が
多角形の領域を形成してもよい。
【００５９】そのような場合には、素子を最密配列する
ことができる。したがって、半導体装置の高集積化を容
易に図ることができる。
【００６０】請求項１５、１６または１７の記載におい
て請求項１９に記載のように、第４不純物領域の内縁が
円形の領域を形成してもよい。
【００６１】そのような場合には、第１不純物領域内の
正孔電流がその周囲に同心円をなす第４不純物領域へ向
かって分流する際、全方向にわたって同じ電流分布が得
られる。このため、半導体装置の電流集中による誤動作
を防ぐことができる。
【００６２】請求項１５、１６または１７の記載におい
て請求項２０に記載のように、素子が第１不純物領域と
距離を隔てられ、第４不純物領域を囲む第１導電型の第
６不純物領域と、第１不純物領域と距離を隔てられ、第
６不純物領域を囲む第２導電型の第７不純物領域とをさ
らに備えてもよい。
【００６３】そのような場合には、第４不純物領域は半
導体基板の第１導電型の領域と直接接しない。このた
め、ターンオン時に正孔電流は第４不純物領域へは流れ
ず第１不純物領域へ流れる。したがって、素子の保持電
流が下がりターンオン損失を低減することができる。
【００６４】請求項２１に記載の半導体装置は、第１導
電型の半導体基板を挟んで両主面の間に主電流を流すた
めの素子を有する半導体装置であって、素子は、第２導
電型の第１不純物領域と、第１導電型の第２不純物領域
と、第２導電型の第３不純物領域と、第２導電型の第４
不純物領域と、第１導電型の第５不純物領域と、第２導
電型の第６不純物領域と、第１ゲート電極と、第１主電
極と、第２主電極とを含む。第２導電型の第１不純物領
域は、第１導電型の半導体基板の第１主面に形成されて
いる。第１導電型の第２不純物領域は、第１不純物領域
内の第１主面に形成されている。第２導電型の第３不純
物領域は、半導体基板の第２主面に形成されている。第
２導電型の第４不純物領域は、第１主面に形成され、第
１不純物領域と距離を隔てられている。第１導電型の第
５不純物領域は、第１主面に形成され、第１不純物領域
と距離を隔てられている。第２導電型の第６不純物領域
は、第１主面に形成され、第１不純物領域と距離を隔て
られている。第１ゲート電極は、第４不純物領域と第１
不純物領域とによって挟まれる第５不純物領域表面、第
６不純物領域表面および半導体基板の第１導電型の領域
表面上に、第１絶縁膜を介在させて形成されている。第
１主電極は、第１主面に形成され、第４不純物領域と電
気的に接続されている。第２主電極は、第２主面に形成
され、第３不純物領域と電気的に接続されている。
【００６５】以上のような構成によれば、第４不純物領
域は半導体基板の第１導電型の領域と直接接しない。こ
のため、ターンオン時に正孔電流は第４不純物領域へ流
れず第１不純物領域へ流れる。したがって、素子の保持
電流が下がりターンオン損失を低減することができる。
【００６６】請求項２１の記載において請求項２２に記
載のように、素子が、第１不純物領域内の第１主面に、
第２不純物領域と距離を隔てられた第１導電型の第７不
純物領域と、第２不純物領域と半導体基板の第１導電型
の領域とによって挟まれる第１不純物領域表面上に、第
２絶縁膜を介在させて形成された第２ゲート電極と、第
２不純物領域と第７不純物領域とによって挟まれる第１
不純物領域表面上に、第３絶縁膜を介在させて形成され
た第３ゲート電極とをさらに含み、第１主電極が、第７
不純物領域と電気的にさらに接続され、第２不純物領域
とは電気的に直接接続されていなくてもよい。
【００６７】そのような場合には、ターンオフ時に第２
および第３ゲート電極に所定の電圧を印加することによ
り、第２絶縁膜近傍と第３絶縁膜近傍の第１不純物領域
に形成されていたチャネル領域が消滅する。このため、
第１主電極、第７不純物領域から第２不純物領域を経て
半導体基板の第１導電型の領域への電子の注入を止める
ことができる。したがって、素子の電流遮断能力が向上
する。
【００６８】請求項２３に記載の半導体装置は、第１導
電型の半導体基板の一方の主面上に形成されたカソード
電極と他方の主面上に形成されたアノード電極との間で
主電流を流すための半導体装置であり、オン状態におい
て、カソード電極に電気的に接続され、半導体基板の一
方の主面に形成された第１導電型のカソード領域と、半
導体基板の一方の主面に、このカソード領域を取囲むよ
うに形成された第２導電型のベース領域と、半導体基板
の他方の主面に形成され、アノード電極に接する第２導
電型のアノード側不純物領域とを備え、オン状態では、
アノード電極からアノード側不純物領域、半導体基板の
第１導電型の領域、ベース領域およびカソード領域を経
由してカソード電極に至る主電流経路が形成され、さら
に、半導体基板の一方の主面に形成された第２導電型の
ダイバータ領域と、このダイバータ領域表面上に形成さ
れたダイバータ電極とを備え、オフ時においては、ベー
ス領域からダイバータ領域へ向かって電流が流れ、この
電流をダイバータ電極から引抜くようにしたものであ
り、ダイバータ領域は、カソード領域によって取囲まれ
ており、さらに、ダイバータ領域とベース領域との間の
カソード領域表面上に絶縁膜を介在させて形成され、オ
フ時に、所定の電圧を印加することにより、ダイバータ
領域とベース領域との間を電気的に導通するためのゲー
ト電極を備えている。
【００６９】以上のような機能を有する半導体装置によ
れば、ベース領域からダイバータ領域へ向かって正孔電
流が分流される。これにより、素子の実効的な保持電流
が増大するため電流遮断能力が向上する。
【００７０】請求項２４に記載の半導体装置は、第１導
電型の半導体基板の一方の主面上に形成されたカソード
電極と他方の主面上に形成されたアノード電極との間で
主電流を流すための半導体装置であり、オン状態に、カ
ソード電極に電気的に接続され、半導体基板の一方の主
面に形成された第１導電型のカソード領域と、半導体基
板の一方の主面に、このカソード領域を取囲むように形
成された第２導電型のベース領域と、半導体基板の他方
の主面に形成され、アノード電極に接する第２導電型の
アノード側不純物領域とを備え、オン状態では、アノー
ド電極からアノード側不純物領域、半導体基板の第１導
電型の領域、ベース領域およびカソード領域を経由して
カソード電極に至る主電流経路が形成され、さらに、半
導体基板の一方の主面に形成された第２導電型のダイバ
ータ領域と、このダイバータ領域表面上に形成されたダ
イバータ電極とを備え、オフ時においては、ベース領域
からダイバータ領域へ向かって電流が流れ、この電流を
ダイバータ電極から引抜くようにしたものであり、ダイ
バータ領域は、半導体基板の第１導電型の領域によって
取囲まれており、さらに、ダイバータ領域とベース領域
との間の半導体基板の第１導電型の領域表面上に、絶縁
膜を介在させて形成され、オフ時に、所定の電圧を印加
することによりダイバータ領域とベース領域との間を電
気的に導通するためのゲート電極を備えている。
【００７１】以上のような機能を有する半導体装置によ
れば、ベース領域からダイバータ領域へ向かって正孔電
流が分流される。したがって、チャネル反転時の素子の
実効的な保持電流が増大するため電流遮断能力が向上す
る。
【００７２】
【発明の実施の形態】
（実施の形態１）実施の形態１に係るサイリスタを図を
用いて説明する。図１はサイリスタの平面構造を示し、
図２は図１において、Ｉ−Ｉにおける断面を示したもの
である。
【００７３】図１または図２を参照して、サイリスタ
は、ｐ+ アノード１、ｎ- 層２、ｐベース３、ｐ+ コン
タクト４、ｎ+ カソード５、ｐ+ ダイバータ６ａ，６
ｂ、ｎ+フローティング７ａ、ゲート酸化膜８ａ，８
ｂ、ゲート電極１２ａ，１２ｂ、アノード電極９、カソ
ード電極１０、ダイバータ電極１１ａ，１１ｂを備え
る。
【００７４】本実施の形態においては、サイリスタは、
ｐ+ ダイバータ６ａをｐベース３の領域の外部に備え
る。ｐ+ ダイバータ６ａとｐベース３とは、ゲート酸化
膜８ｂ近傍のｐ+ ダイバータ６ａとｐベース３とによっ
て挟まれるｎ- 層２に、ゲート電極１２ｂに所定のしき
い値電圧を印加することにより形成されるｐチャネル領
域によって電気的に接続される。さらにサイリスタは、
ｐベース３の内部にｎ+フローティング７ａを備え、こ
のｎ+ フローティング７ａの内部にｐ+ ダイバータ６ｂ
を備える。ｐベース３とｐ+ ダイバータ６ｂとは、ゲー
ト酸化膜８ｂ近傍のｐベース３とｐ+ ダイバータ６ｂと
によって挟まれるｎ+ フローティング７ａに、ゲート電
極１２ｂに所定のしきい値電圧を印加することにより形
成されるｐチャネル領域と、ゲート酸化膜８ａ近傍のｐ
ベース３とｐ+ ダイバータ６ｂとによって挟まれるｎ+
フローティング７ａに、同様に形成されるｐチャネル領
域とによって電気的に接続される。したがって、ｎ+ フ
ローティング７ａの内部に形成されたｐ+ ダイバータ６
ｂは、オン状態において正孔がｎ+ フローティング７ａ
からｎ+ カソード５へ向かって流れる電流経路の直上に
位置する。
【００７５】次に、この動作について説明する。図２を
参照して、まずオン状態は、ゲート電極１２ａ，１２ｂ
に正のしきい値電圧以上の電圧を印加することによって
実現できる。なお、詳しい動作は従来の技術において説
明したものと同様なので省略する。
【００７６】オフ状態は、ゲート電極１２ａ，１２ｂに
負のしきい値電圧以下の電圧を印加することによって実
現できる。ゲート電極１２ａに負のしきい値電圧を印加
することによって、ゲート酸化膜８ａ近傍のｐベース３
とｐ+ ダイバータ６ｂとによって挟まれたｎ+ フローテ
ィング７ａ領域にチャネル反転が生じｐ型反転層が形成
される。また、ゲート電極１２ｂに負のしきい値電圧を
印加することによって、ゲート酸化膜８ｂ近傍のｐベー
ス３とｐ+ ダイバータ６ａとによって挟まれた半導体基
板のｎ- 層２と、ｐベース３とｐ+ ダイバータ６ｂとに
よって挟まれたｎ+ フローティング７ａとにチャネル反
転が生じｐ型反転層が形成される。これらのｐ型反転層
を通って、ｐベース３内部を流れていた正孔電流は、ｐ
+ ダイバータ６ａ，６ｂへも流れることによりカソード
電極１０、ｐ+ ダイバータ電極１１ａ，１１ｂへそれぞ
れ分流される。このようにして、ｐ+ アノード１、ｎ-
層２、ｐベース３、ｎ+ カソード５からなるサイリスタ
の保持電流以下になるとサイリスタ動作が停止し、カソ
ード電極１０−アノード電極９間の主電流が遮断され
る。
【００７７】このオフ状態に至る過程において、正孔電
流の流れを従来のものと比較しながらさらに詳しく説明
する。
【００７８】図３は、従来の技術において説明したＥＳ
ＴＤの正孔電流の流れを示す模式図であり、図４は、本
実施の形態における正孔電流の流れを示す模式図であ
る。
【００７９】図３を参照して、従来のＥＳＴＤにおいて
は、ターンオフ時にはｐベース３内を流れていた正孔電
流は、ｐベース３領域の長さの約半分を境としてカソー
ド電極１０へ流れる分Ｉｐ1 と、ダイバータ電極１１ａ
へ流れる分Ｉｐ2 とに分流される。このとき、それぞれ
領域内の抵抗Ｒｐ1 による電圧降下を伴う。
【００８０】一方、図４を参照して、本実施の形態で
は、ｐベース３内を流れていた正孔電流は、カソード電
極１０へ流れる分Ｉｐ1 ′、ダイバータ電極６ｂへ流れ
る分Ｉｐ2 ′およびダイバータ電極６ａへ流れる分Ｉｐ
3 ′とに分流される。このとき、それぞれ領域内の抵抗
２Ｒｐ1 ′、Ｒｐ2 ′、２Ｒｐ2 ′による電圧降下を伴
う。
【００８１】すなわち、従来のＥＳＴＤにおけるＩｐ1
は、本実施の形態において、Ｉｐ1′とＩｐ2 ′とに分
けられ、Ｉｐ2 は２つのＩｐ3 ′に分けられることにな
る。したがって、従来のＥＳＴＤと比較してｎ+ フロー
ティング７ａ直下に流れる正孔電流が減少する。
【００８２】また、図４において、ｐ+ ダイバータ６ａ
とｐ+ ダイバータ６ｂとの間隔あるいは、ｐ+ ダイバー
タ６ｂとｐ+ コンタクト４との間隔は、図３において、
ｐ+コンタクト４とｐ+ ダイバータ６ａとの間隔よりも
短いため、その領域の電気抵抗も従来のものよりも小さ
くなる。このため、従来のＥＳＴＤと比較して、ｐベー
ス３内の各部分における電圧降下を小さくすることがで
きる。したがって、チャネル反転時のサイリスタの実効
的な保持電流が増大し電流遮断能力が向上する。
【００８３】このようにして、ｐ+ ダイバータ６ｂをｎ
+ フローティング７ａ領域内に新たに設けることによ
り、チャネル反転時におけるサイリスタの実効的な保持
電流を上げることができるので、サイリスタの電流遮断
能力を上げることができる。
【００８４】また、サイリスタのオン状態においては、
ゲート酸化膜８ｂ近傍のｐベース３とｐ+ ダイバータ６
ｂとによって挟まれるｎ+ フローティング７ａにはｐ型
反転層が形成されないので、ｐベース３からｐ+ ダイバ
ータ６ｂへは電流が流れない。したがって、オン状態で
の保持電流は従来のＥＳＴＤと同じ電流に保つことがで
きる。
【００８５】（実施の形態２）実施の形態２に係るサイ
リスタを図を用いて説明する。図５は、サイリスタの平
面構造を示し、図６は図５においてＩ−Ｉにおける断面
を示したものである。
【００８６】図５または図６を参照して、サイリスタ
は、図４で示した構造にさらにもう１つのｐ+ ダイバー
タを有しており、ｐベース３領域内にｎ+ フローティン
グ７ｂ，７ｃ、ｐ+ ダイバータ６ｃ，６ｄ、ダイバータ
電極１１ｂ，１１ｃおよびゲート電極１２ｃを備える。
ｐ+ ダイバータ６ｃとｐ+ ダイバータ６ｄ、ｐ+ ダイバ
ータ６ｄとｐコンタクト４の間隔は一定になるように形
成されている。
【００８７】なお、これ以外の構成については、実施の
形態１において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【００８８】次に、動作について説明する。オン状態の
動作はゲート電極１２ａ，１２ｂ，１２ｃに正のしきい
値電圧以上の電圧を印加することによって実現でき、オ
フ状態は各ゲート電極に負のしきい値電圧以下の電圧を
印加することで実現できる。
【００８９】特に、オフ状態の動作においてゲート電極
１２ａ，１２ｂ，１２ｃに負のしきい値電圧以下の電圧
を印加することによって、ゲート酸化膜８ａ近傍のｐベ
ース３とｐ+ ダイバータ６ｄとによって挟まれたｎ+ フ
ローティング７ｃ領域にチャネル反転が生じｐ型反転層
が形成され、ゲート酸化膜８ｂ近傍のｐベース３とｐ +
ダイバータ６ｃとによって挟まれたｎ+ フローティング
７ｂ領域にチャネル反転が生じｐ型反転層が形成され
る。さらに、ゲート酸化膜８ｃ近傍のｐベース３とｐ+
ダイバータ６ｃとに挟まれたｎ+ フローティング７ｂ領
域と、ｐベース３とｐ+ ダイバータ６ｄとによって挟ま
れたｎ+ フローティング７ｃ領域とにチャネル反転が生
じｐ型反転層が形成される。これらのｐ型反転層によっ
て、ｐベース３内部を流れていた正孔電流は、カソード
電極１０、ｐ+ ダイバータ電極１１ａ，１１ｂ，１１ｃ
へそれぞれ分流される。このようにして、サイリスタの
保持電流以下になると、サイリスタ動作が停止し、カソ
ード電極１０とアノード電極９間の主電流が遮断され
る。
【００９０】この実施の形態においては、正孔電流はｐ
+ ダイバータ６ａ、６ｃ、６ｄおよびｐ+ コンタクト４
へ流れる。すなわち、正孔電流は４つの電極から引抜か
れることになる。これを発展させ、ｐ+ コンタクト４を
含むｎ個のｐ+ ダイバータを備える場合を考える。個々
のｐ+ ダイバータの間隔およびｐ+ コンタクト４とｐ +
コンタクト４に最も近いｐ+ ダイバータとの間隔が一定
になるようにｐベース３内部に各ｐ+ ダイバータが形成
されるものとする。電流はｐベース３内で均一に流れる
ものとし、ｐベース３内部では深さ方向以外の濃度分布
はないものとする。
【００９１】ｐ+ ダイバータおよびｐ+ コンタクトに流
れる電流はほぼ同じとみなせるので、各ｐ+ ダイバータ
電極に流れる電流は、ＥＳＴと比較するとその電流の１
／ｎ倍になり、ＥＳＴＤと比較するとその電流の１／２
ｎ倍になる。
【００９２】また、各ｐ+ ダイバータ間の間隔は一定で
あり、ゲート酸化膜直下の電位はほぼカソードの電位と
等しいとみなせるので、電圧降下を起こす領域の距離
は、ＥＳＴの場合その距離の１／ｎ倍となり、その領域
における抵抗は１／ｎ倍となる。ＥＳＴＤの場合、その
距離の１／２ｎ倍となり、その領域における抵抗は１／
２ｎ倍となる。
【００９３】これにより、ｐベース内の電圧降下は、Ｅ
ＳＴの場合の１／ｎ2 倍になり、ＥＳＴＤの場合の１／
４ｎ2 倍になる。
【００９４】このようにして、素子内のｐ+ ダイバータ
の数が増えるにつれて、チャネル反転時の素子の実効的
な保持電流がより増大するため、電流遮断能力がさらに
向上する。
【００９５】素子の電流遮断能力を向上するための条件
は次の条件である。第１に必要な条件は、ｎ番目のｐ+
ダイバータをオン状態での電流経路すなわち、ｐベース
領域内に設けることにより、ｐベース内での最高電位が
ｎ番目のｐ + ダイバータを設けない場合に比べて低くな
ることである。
【００９６】第２に必要な条件は、最も接近する２つの
ｐ+ ダイバータ間の最高電位の値が他のｐ+ ダイバータ
間の最高電位の値と等しくなるように、ｐ+ ダイバータ
を配置することにより最も保持電流を上げることができ
ることである。この条件により、電流遮断能力を最大に
することができる。
【００９７】以上の観点から、本実施の形態では、ｐ+
ダイバータ６ａ，６ｃ，６ｄを等間隔で設けているが、
等間隔で配置しなくても第１の条件を満たすことによ
り、電流遮断能力を高めることができる。
【００９８】また、電流分布が均一でない場合は、高電
流密度部分のｐ+ ダイバータの間隔を狭くし、第１、第
２の条件を満たすことにより電流遮断能力を高めること
ができる。
【００９９】さらに、ｐベース３内に不純物濃度のばら
つきなどがある場合は、ｐベース３濃度が濃い部分のｐ
+ ダイバータの間隔を広くし、第１、第２の条件を満た
すことにより電流遮断能力を高めることができる。
【０１００】このように、本実施の形態においては、複
数のｐ+ ダイバータ６ａ，６ｃ，６ｄをｐベース３領域
内に設け、かつ、ｐベース３領域内の電圧降下を最も下
げるようにｐ+ ダイバータ間隔を設定することにより、
チャネル反転時の素子の実効的な保持電流が増大し、素
子の電流遮断能力が向上する。
【０１０１】（実施の形態３）実施の形態３に係るサイ
リスタを図を用いて説明する。図７はサイリスタの平面
構造を示し、図８は図７においてＩ−Ｉにおける断面を
示し、図９は図７においてＩＩ−ＩＩにおける断面を示
したものである。
【０１０２】図７、図８および図９を参照して、サイリ
スタは、ｐベース３領域内の電流経路に沿うように、ｐ
ベース３領域の外部に設けたｐ+ ダイバータ６ｅを備え
る。図８および図９を参照して、ｐ+ ダイバータ６ａ，
６ｅはすべて、半導体基板のｎ- 層２と接している。ｐ
ベース３とｐ+ ダイバータ６ａとは、ゲート酸化膜８ｂ
近傍のｐ+ ダイバータ６ａとｐベース３とによって挟ま
れるｎ- 層２に、ゲート電極１２ｂに所定のしきい値電
圧を印加することにより形成されるｐチャネル領域によ
って電気的に接続される。また、ｐベース３とｐ+ ダイ
バータ６ｅとは、ゲート酸化膜８ｄ近傍のｐ+ ダイバー
タ６ｅとｐベース３とによって挟まれるｎ- 層２に、ゲ
ート電極１２ｄに所定のしきい値電圧を印加することに
より形成されるｐチャネル領域によって電気的に接続さ
れる。
【０１０３】なお、これ以外の構成については、実施の
形態１と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【０１０４】次に、動作について説明する。オン状態の
動作は、ゲート電極１２ａ，１２ｂ，１２ｄに正のしき
い値電圧以上の電圧を印加することにより実現できる。
オフ状態は、各ゲート電極に負のしきい値電圧以下の電
圧を印加することにより実現できる。なお、詳しい動作
の説明については、実施の形態１で説明した動作とほぼ
同じなので省略する。
【０１０５】本実施の形態においては、電流経路すなわ
ちｐベース３領域に沿って、ｐ+ ダイバータ６ｅを備え
ており、ターンオフ時に、このｐ+ ダイバータ６ｅへも
正孔電流が分流される。したがって、チャネル反転時の
素子の実効的な保持電流が増大し、電流遮断能力が向上
する。
【０１０６】なお、Ｉ−Ｉ方向の断面構造として図８に
示す構造の他、実施の形態１および２において各々示し
た図２、図６のような構造であってもよい。このとき、
ｎ個のｐ+ ダイバータ６ｅをその間隔を等間隔にして形
成した場合には、電圧降下がＥＳＴの場合の１／ｎ2 倍
になり、ＥＳＴＤの場合の４／ｎ2 倍になる。したがっ
て、チャネル反転時の素子の実効的な保持電流がより増
大し、電流遮断能力がさらに向上する。
【０１０７】（実施の形態４）実施の形態４に係るサイ
リスタについて図を用いて説明する。図１０は、このサ
イリスタの平面構造を示し、図１１は図１０においてＩ
−Ｉにおける断面を示し、図１２は図１０においてＩＩ
−ＩＩにおける断面を示したものである。
【０１０８】図１１を参照して、このサイリスタは従来
の技術において図６５に示したＢＲＴの断面構造を有す
る。図１０、図１１および図１２を参照して、このサイ
リスタは電流経路すなわちｐベース３領域に沿うよう
に、ｐベース３領域の外部にｐ + ダイバータ６ｅを備え
る。図１１および図１２を参照して、ｐ+ ダイバータ６
ｅは半導体基板のｎ- 層２と接している。ｐベース３と
ｐ+ ダイバータ６ｅとは、ゲート酸化膜８ｄ近傍のｐ+
ダイバータ６ｅとｐベース３とによって挟まれるｎ- 層
２に、ゲート電極１２ｄに所定のしきい値電圧を印加す
ることにより形成されるｐチャネル領域によって電気的
に接続される。
【０１０９】なお、これ以外の構成については、従来の
技術において説明したＢＲＴと同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【０１１０】次に、動作について説明する。オン状態の
動作は、ゲート電極１２ｂに正のしきい値電圧以上の電
圧を印加することにより実現できる。すなわち、ゲート
電極１２ｂにしきい値電圧以上の電圧を印加することに
より、ゲート酸化膜８ｂ近傍のｎ+ カソード５とｎ- 層
２とによって挟まれるｐベース３領域にｎチャネル領域
が生成し、ｎ+ カソード５からｎ- 層２へ向かって電子
電流が流れ始める。この電子電流が大きくなり、ｐベー
ス３内部の電位が増加し、ｎ+ カソード５とｐベース３
から形成されるｐｎ接合の内蔵電位以上になると、正孔
電流はｎ+ カソード５へと流れ、ｎ+ カソード５とｐベ
ース３のｐｎ接合が順バイアス状態になる。すなわち、
サイリスタ動作が始まりオン状態が実現できる。このよ
うにして、カソード電極１０とアノード電極９との間に
主電流が流れる。
【０１１１】オフ状態は、ゲート電極１２ｂ、１２ｄに
負のしきい値電圧以下の電圧を印加することにより実現
できる。すなわち、ゲート酸化膜８ｂ近傍のｐベース３
とｐ + ダイバータ６ａとによって挟まれたｎ- 層２と、
ゲート酸化膜８ｄ近傍のｐベース３とｐ+ ダイバータ６
ｅとによって挟まれたｎ- 層２とにチャネル反転が生じ
ｐチャネル領域が生成する。これにより、ｐベース３内
を流れていた正孔電流がこのｐチャネル領域を通ってｐ
+ ダイバータ６ａ，６ｅへ分流される。このため、ｐベ
ース３を流れる電流が減少し、ｐ+ アノード１、ｎ- 層
２、ｐベース３、ｎ+ カソード５からなるサイリスタの
保持電流以下になると、サイリスタ動作が停止し、カソ
ード電極１０とアノード電極９との間の主電流が遮断さ
れる。
【０１１２】本実施の形態においては、ｐベース３領域
に沿ってｐ+ ダイバータ６ｅを設けている。したがっ
て、実施の形態３で説明したのと同様に、正孔電流を分
流することができ、電流遮断能力を高めることができ
る。
【０１１３】また、ｎ個のｐ+ ダイバータをその間隔を
等間隔にして形成した場合、実施の形態２で説明したの
と同様に、電圧降下は従来のＥＳＴ型の場合の１／ｎ2
倍に、ＥＳＴＤの場合の４／ｎ2 倍になり、チャネル反
転時の素子の実効的な保持電流が増大するため、電流遮
断能力が向上する。なお、このサイリスタでは、ｐ+ダ
イバータ６ａ，６ｅをすべて半導体基板のｎ- 層２に接
するように形成しており、ｎ+ フローティングがｐ+ ダ
イバータ６ａ，６ｅを囲むような構造を有していないた
め、ｎ+ フローティングを形成する工程が不必要なので
製造工程を簡略化することができる。
【０１１４】（実施の形態５）実施の形態５に係るサイ
リスタについて図を用いて説明する。図１３はそのサイ
リスタの平面構造を示し、図１４は図１３においてＩＩ
−ＩＩにおける断面を示す。なお、図１３においてＩ−
Ｉにおける断面は図８と同じである。
【０１１５】図１３、図８および図１４を参照して、こ
のサイリスタは、ｐベース３領域内の電流経路に沿って
ｐベース３の領域内部に形成され、ｎ+ フローティング
７ｅによりｐベース３と分離されたｐ+ ダイバータ６ｅ
を備える。ｐベース３とｐ+ダイバータ６ｅとはゲート
酸化膜８ｄ近傍のｎ+ フローティング７ｅに形成される
ｐチャネル領域によって電気的に接続される。
【０１１６】なお、これ以外の構成については、実施の
形態３で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【０１１７】次に動作については実施の形態３で説明し
た動作と同様である。特に、本実施の形態の場合、ｐベ
ース３とｐ+ ダイバータ６ａとはゲート酸化膜８ａ近傍
のｎ - 層２に形成されるｐチャネル領域によって電気的
に接続され、ｐベース３とｐ + ダイバータ６ｅとはゲー
ト酸化膜８ｄ近傍のｎ+ フローティング７ｅに形成され
るｐチャネル領域によって電気的に接続される。このた
め、正孔電流はｐベース領域内を流れる電流経路に沿っ
てｐベース３領域近傍に形成されたｐ+ ダイバータ６ｅ
へ効率よく分流される。したがって、チャネル反転時の
素子の実効的な保持電流が増大するため電流遮断能力が
向上する。
【０１１８】また、実施の形態２において説明したよう
に、ｎ個のｐ+ ダイバータを互いの間隔が等間隔になる
ように形成した場合、チャネル反転時の素子の実効的な
保持電流がより増大するため電流遮断能力がさらに向上
する。
【０１１９】さらに、ｐベース３内部に形成されたｐ+
ダイバータ６ｅには、オン時には正孔電流が流れ込まな
いため、従来のＥＳＴＤと同様なターンオン特性が得ら
れる。
【０１２０】（実施の形態６）実施の形態６に係るサイ
リスタについて図を用いて説明する。図１５はそのサイ
リスタの平面構造を示し、図１６は図１５においてＩＩ
−ＩＩにおける断面を示す。なお、図１５において、Ｉ
−Ｉにおける断面は図１１と同じである。
【０１２１】図１１、図１５および図１６を参照して、
このサイリスタはｐベース３領域内の電流経路に沿って
ｐベース３内部に形成され、ｎ+ フローティング７ｅに
よりｐベース３と分離されたｐ+ ダイバータ６ｅを備え
る。ｐベース３とｐ+ ダイバータ６ａとはゲート酸化膜
８ｂ近傍のｎ- 層２に形成されるｐチャネル領域によっ
て電気的に接続され、ｐベース３とｐ+ ダイバータ６ｅ
とはゲート酸化膜８ｄ近傍のｎ+ フローティング７ｅに
形成されるｐチャネル領域によって電気的に接続され
る。
【０１２２】なお、これ以外の構成については、実施の
形態４と同様であるため同一の部材については同一の符
号を付し、その説明を省略する。
【０１２３】次に、動作についても、実施の形態４で説
明した動作と同様である。本実施の形態においては、ｐ
ベース３領域内の電流経路に沿ってｐ+ ダイバータ６ｅ
を設けている。このため、正孔電流はｐベース３領域近
傍に形成されたｐ + ダイバータ６ｅへ効率よく分流され
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
【０１２４】また、実施の形態２において説明したよう
に、ｎ個のｐ+ ダイバータをその間隔を等間隔になるよ
うに形成した場合、チャネル反転時の素子の実効的な保
持電流がさらに増大するため、電流遮断能力がより向上
する。
【０１２５】さらに、ｐベース３内部に形成されたｐ+
ダイバータ６ｅには、オン時には正孔電流が流れ込まな
いため従来ＥＳＴＤと同様なターンオン特性が得られ
る。
【０１２６】（実施の形態７）実施の形態７に係るサイ
リスタについて図を用いて説明する。図１７はこのサイ
リスタの平面構造を示す。図１７においてＩ−Ｉにおけ
る断面は図８と同じである。
【０１２７】図１７を参照して、このサイリスタは形成
領域が正方形の単位構造において、その４つの角部近傍
のそれぞれにｐ+ ダイバータ６ａを備える。
【０１２８】なお、これ以外の構成については、実施の
形態３で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付しその説明を省略する。
【０１２９】次に動作については、実施の形態３におい
て説明した動作と同様である。特に、このサイリスタの
場合、オフ時に、ｐ+ コンタクト４および４つのｐ+ ダ
イバータ６ａを備えているため、正孔電流は平面的に分
流される。したがって、ｐベース３内の電圧降下を小さ
くすることができ、実質的な素子の電流遮断能力を高め
ることができる。
【０１３０】また、本実施の形態では素子の形成領域の
単位構造が正方形であることにより、電流の平面分布の
ばらつきが少なくなり、不均一動作が発生しにくくな
る。さらに、素子の単位構造が正方形であることは、素
子と素子を隙間なく配置することができるので、無駄な
領域をなくすことができる。
【０１３１】なお、単位構造が長方形の場合でも同様な
効果を得ることができる。 （実施の形態８）実施の形態８に係るサイリスタについ
て図を用いて説明する。図１８はこのサイリスタの平面
構造を示す。図１８においてＩ−Ｉにおける断面は図２
と同じである。
【０１３２】図１８を参照してこのサイリスタは、形成
領域が正方形の単位構造において、その４つの角部近傍
のそれぞれにｐ+ ダイバータ６ａを備える。
【０１３３】なお、これ以外の構成については、実施の
形態１で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０１３４】次に、動作については、実施の形態１で説
明した動作と同様である。特に、このサイリスタの場
合、オフ時には、ｐ+ コンタクト４および４つのｐ+ ダ
イバータ６ａを備えていることによって、平面的に電流
を分流することができる効果と、ｐベース３領域内にも
ｐ+ ダイバータ６ｂを備えることによる電流遮断効果の
２つの効果によって、素子全体の電流遮断能力を高める
ことができる。
【０１３５】また、実施の形態２で説明したように、複
数のｐ+ ダイバータをｐベース３領域内の電流経路に沿
って設けることにより電流遮断効果をより高めることが
できる。さらに、ｐ+ ダイバータ間隔を等間隔にして、
各ｐ+ ダイバータ間のｐベース３領域における最高電位
を均一にすることにより電流遮断能力を最適化すること
ができる。
【０１３６】また、本実施の形態では素子の形成領域の
単位構造が正方形であることにより、電流の平面分布の
ばらつきが少なくなり、不均一動作が発生しにくくな
る。さらに、素子の単位構造が正方形であることは素子
と素子を隙間なく配置することができるので、無駄な領
域をなくすことができる。なお、単位構造が長方形の場
合でも同様な効果を得ることができる。
【０１３７】（実施の形態９）実施の形態９に係るサイ
リスタについて図を用いて説明する。図１９はこのサイ
リスタの平面構造を示す。図１９においてＩ−Ｉにおけ
る断面は図１１と同じである。
【０１３８】図１９を参照して、このサイリスタは形成
領域が正方形の単位構造において、その４つの角部近傍
のそれぞれにｐ+ ダイバータ６ａを備える。
【０１３９】なお、これ以外の構成については、実施の
形態４で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【０１４０】次に、動作については実施の形態４で説明
した動作と同様である。特に、オフ時には、ｐ+ コンタ
クト４および４つのｐ+ ダイバータ６ａを備えているこ
とによって、ｐ+ コンタクト４および４つのｐ+ ダイバ
ータ６ａに電流が分流され、ｐベース３内の電圧降下が
小さくなる。この平面的に電流を分流する効果によっ
て、素子全体の電流遮断能力を高めることができる。
【０１４１】また、素子の形成領域の単位構造が正方形
であることにより、電流の平面分布のばらつきが少なく
なり、不均一動作が発生しにくくなる。
【０１４２】さらに、素子の単位構造が正方形であるこ
とは、素子と素子を隙間なく配置することができるので
無駄な領域をなくすことができる。なお、単位構造が長
方形の場合でも同様な効果を得ることができる。
【０１４３】（実施の形態１０）実施の形態１０に係る
サイリスタについて図を用いて説明する。図２０はこの
サイリスタの平面構造を示す。図２０においてＩ−Ｉに
おける断面は図８と同じである。
【０１４４】図２０を参照して、このサイリスタは形成
領域が正三角形の単位構造において、その３つの角部近
傍にｐ+ ダイバータ６ａを備える。
【０１４５】なお、これ以外の構成については実施の形
態３で説明した構成と同様であるため同一の部材につい
ては同一の符号を付し、その説明を省略する。
【０１４６】次に、動作については実施の形態３で説明
した動作と同様である。特に、オフ時には、ｐ+ コンタ
クト４および３つのｐ+ ダイバータ６ａを備えているこ
とによって平面的に電流を分流することができる。この
ため、ｐベース３内の電圧降下が小さくなり、素子の電
流遮断能力を高めることができる。
【０１４７】また、素子の単位構造が正三角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様の効果を得ること
ができる。
【０１４８】（実施の形態１１）実施の形態１１に係る
サイリスタについて図を用いて説明する。図２１はこの
サイリスタの平面構造を示す。図２１においてＩ−Ｉに
おける断面は図２と同じである。
【０１４９】図２１を参照して、このサイリスタは正三
角形の単位構造において、その角部近傍にｐ+ ダイバー
タ６ａを備える。なお、これ以外の構成については、実
施の形態１で説明した構成と同様であるため同一の部材
については同一の符号を付し、その説明は省略する。
【０１５０】次に、動作については、実施の形態１で説
明した動作と同様である。特に、オフ時には、ｐ+ コン
タクト４および３つのｐ+ ダイバータ６ａを備えること
によって平面的に電流を分流することができる効果と、
ｐベース３領域内にもｐ+ ダイバータ６ｂを備えること
による電流遮断効果の２つの効果によって素子全体の電
流遮断能力を高めることができる。
【０１５１】また、ｐ+ ダイバータ６ｂをｐベース３領
域内の電流経路に沿って複数設けることにより電流遮断
効果をより高めることができる。さらに、ｐ+ ダイバー
タ６ｂの間隔を等間隔にしてｐ+ ダイバータ６ｂ間のｐ
ベース３内における最高電位を均一にすることにより電
流遮断能力を最適化することができる。
【０１５２】また、素子の単位構造が正三角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様な効果を得ること
ができる。
【０１５３】（実施の形態１２）実施の形態１２に係る
サイリスタについて図を用いて説明する。図２２はこの
サイリスタの平面構造を示す。図２２においてＩ−Ｉに
おける断面は図１１と同じである。
【０１５４】図２２を参照して、このサイリスタは正三
角形の単位構造において、その角部近傍にｐ+ ダイバー
タ６ａを備える。
【０１５５】なお、これ以外の構成については実施の形
態４で説明した構成と同様であるため同一の部材につい
ては同一の符号を付し、その説明を省略する。
【０１５６】次に、動作については、実施の形態４で説
明した動作と同様である。特に、オフ時には、ｐ+ コン
タクトおよび３つのｐ+ ダイバータ６ａを備えることに
よって平面的に電流を分流することができる。このた
め、ｐベース３内の電圧降下が小さくなり、実質的な素
子の電流遮断能力を高めることができる。
【０１５７】また、素子の単位構造が正三角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので無駄な領域をなくすことができる。なお、素子の単
位構造が二等辺三角形の場合でも同様な効果を得ること
ができる。
【０１５８】（実施の形態１３）実施の形態１３に係る
サイリスタについて図を用いて説明する。図２３はこの
サイリスタの平面構造を示す。図２３においてＩ−Ｉに
おける断面は図８と同じである。
【０１５９】図２３を参照してこのサイリスタは、正六
角形の単位構造において、６つの角部近傍にｐ+ ダイバ
ータ６ａを備える。
【０１６０】なお、これ以外の構成については、実施の
形態３で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明は省略する。
【０１６１】次に、動作については、実施の形態３で説
明した動作と同様である。特に、オフ時には、ｐ+ コン
タクト４および６つのｐ+ ダイバータ６ａを備えること
により、平面的に電流を分流することができる。このた
め、ｐベース３内の電圧降下が小さくなり、実質的な素
子の電流遮断能力を高めることができる。
【０１６２】また、素子の単位構造が正六角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので、無駄な領域をなくすことができる。
【０１６３】さらに、素子の単位構造が六角形であるこ
とは電流の平面分布のばらつきが少なくなり、不均一動
作が発生しにくくなる。
【０１６４】（実施の形態１４）実施の形態１４に係る
サイリスタについて図を用いて説明する。図２４はこの
サイリスタの平面構造を示す。図２４においてＩ−Ｉに
おける断面は図２と同じである。
【０１６５】図２４を参照してこのサイリスタは、正六
角形の単位構造において、６つの角部近傍にｐ+ ダイバ
ータ６ａを備える。
【０１６６】なお、これ以外の構成については、実施の
形態１で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明は省略する。
【０１６７】次に、動作については、実施の形態１で説
明した動作と同様である。特に、オフ時には、ｐ+ コン
タクト４および６つのｐ+ ダイバータ６ａを備えること
によって平面的に電流を分流することができる効果と、
ｐベース３領域内にもｐ+ ダイバータ６ｂを備えること
による電流遮断効果の２つの効果によって素子全体の電
流遮断能力を高めることができる。
【０１６８】また、実施の形態２において説明したよう
に、ｐ+ ダイバータ６ｂをｐベース３領域内の電流経路
に沿って複数設けることで電流遮断能力をより高めるこ
とができる。さらに、ｐ+ ダイバータの間隔を等間隔に
してｐ+ ダイバータ間のｐベース３内における最高電位
を均一にすることにより電流遮断能力を最適化すること
ができる。
【０１６９】また、素子の単位構造が正六角形であるこ
とにより素子と素子を隙間なく配置することができるの
で無駄な領域をなくすことができる。
【０１７０】さらに、素子の単位構造が正六角形である
ことは電流の平面分布のばらつきが少なくなり、不均一
動作が発生しにくくなる。
【０１７１】（実施の形態１５）実施の形態１５に係る
サイリスタについて図を用いて説明する。図２５はこの
サイリスタの平面構造を示す。図２５においてＩ−Ｉに
おける断面は図１１と同じである。
【０１７２】図２５を参照して、このサイリスタは正六
角形の単位構造において、６つの角部近傍にｐ+ ダイバ
ータ６ａを備える。
【０１７３】なお、これ以外の構成については、実施の
形態４で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明は省略する。
【０１７４】次に、動作については、実施の形態４で説
明した動作と同様である。特に、オフ時には、ｐ+ コン
タクト４および６つのｐ+ ダイバータ６ａを備えること
によって、平面的に電流を分流することができる。この
ため、ｐベース３内の電圧降下が小さくなり、実質的な
素子の電流遮断能力を高めることができる。
【０１７５】また、素子の単位構造が正六角形であるこ
とにより、素子と素子を隙間なく配置することができる
ので、無駄な領域をなくすことができる。
【０１７６】さらに、素子の単位構造が正六角形である
ことは電流の平面分布のばらつきが少なくなり、不均一
動作が発生しにくくなる。
【０１７７】（実施の形態１６）実施の形態１６に係る
サイリスタについて図を用いて説明する。図２６はこの
サイリスタの平面構造を示す。図２６においてＩ−Ｉに
おける断面は図８と同じである。
【０１７８】図２６を参照して、このサイリスタは円形
の単位構造において、ｐベース３領域の周辺に互いに距
離を隔てられた６つのｐ+ ダイバータ６ａを備える。
【０１７９】なお、これ以外の構成については、実施の
形態８で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【０１８０】次に、動作については、実施の形態８で説
明した動作と同様である。特に、このサイリスタはｐ+
コンタクトおよび６つのｐ+ ダイバータ６ａを備えるこ
とによって、オフ時に、平面的に電流を分流することが
できる。このため、ｐベース３内の電圧降下が小さくな
り、実質的な素子の電流遮断能力を高めることができ
る。
【０１８１】また、素子の単位構造が同心円構造である
ことにより、電流の平面分布のばらつきが少なく、不均
一動作が発生しにくくなる。
【０１８２】（実施の形態１７）実施の形態１７に係る
サイリスタについて図を用いて説明する。図２７はこの
サイリスタの平面構造を示す。図２７においてＩ−Ｉに
おける断面は図２と同じである。
【０１８３】図２７を参照して、このサイリスタは円形
の単位構造において、ｎカソード５領域の周囲にｎ+ カ
ソード５を互いに距離を隔てて取囲む６つのｐ+ ダイバ
ータ６ｂとｐベース３領域の周囲にｐベース３を互いに
距離を隔てて取囲む６つのｐ + ダイバータ６ａを備え
る。
【０１８４】なお、これ以外の構成については、実施の
形態１で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【０１８５】次に、動作については実施の形態１で説明
した動作と同様である。特に、このサイリスタはｐ+ コ
ンピュータ４および６つのｐ+ ダイバータ６ａを備える
ことにより、オフ時に、平面的に電流を分流することが
できる効果と、ｐベース３領域内に６つのｐ+ ダイバー
タ６ｂを備えていることによる電流遮断効果の２つの効
果によって素子全体の電流遮断能力を高めることができ
る。
【０１８６】また、実施の形態２において説明したよう
に、ｐ+ ダイバータ６ｂをｐベース３領域内の電流経路
にそって複数設けることにより電流遮断効果をより高め
ることができる。また、ｐ+ ダイバータ６ｂの間隔を等
間隔にしてｐ+ ダイバータ６ｂ間のｐベース３内におけ
る最高電位を均一にすることにより電流遮断能力を最適
化することができる。
【０１８７】さらに、素子の単位構造が同心円構造であ
ることにより電流の平面分布のばらつきが少なく、不均
一動作が発生しにくくなる。
【０１８８】（実施の形態１８）実施の形態１８に係る
サイリスタについて図を用いて説明する。図２８はこの
サイリスタの平面構造を示す。図２８においてＩ−Ｉに
おける断面は図１１と同じである。
【０１８９】図２８を参照して、このサイリスタは円形
の単位構造において、円形のカソード電極１０を基準と
した同心円状の構造を有しており、ｐベース３領域の周
囲にｐベース３を互いに距離を隔てて取囲むように、４
つのｐ+ ダイバータ６ａを備える。
【０１９０】なお、これ以外の構成については実施の形
態４で説明した構成と同様であるため、同一の部材につ
いては同一の符号を付し、その説明を省略する。
【０１９１】次に、動作については、実施の形態４で説
明した動作と同様である。特に、このサイリスタはｐ+
コンタクト４および６つのｐ+ ダイバータ６ａを備えて
いることにより平面的に電流を分流することができ、各
ｐ+ ダイバータ６ａに流れる電流が少なくなる。したが
って、ｐベース３内の電圧降下を小さくすることがで
き、実質的な素子の電流遮断能力を高めることができ
る。
【０１９２】さらに、素子の単位構造が同心円構造であ
ることにより電流の平面分布のばらつきが少なくなり、
不均一動作が発生しにくくなる。
【０１９３】（実施の形態１９）実施の形態１９に係る
サイリスタについて図を用いて説明する。図２９はこの
サイリスタの平面構造を示す。図３０は図２９において
Ｉ−Ｉにおける断面を示し、図２９においてＩＩ−ＩＩ
における断面は図９と同じである。
【０１９４】図２９、図３０または図９を参照して、こ
のサイリスタは、オン時の電流経路すなわち、Ｉ−Ｉ方
向に直交する方向の辺の長さが電流経路と平行な辺の長
さよりも短くなるようなｐベース３領域を備えている。
また、オン時の電流経路に平行になるようにｐベース３
の領域の外に、ｐ+ ダイバータ６ｅを備えている。この
ため、ｐベース３上の任意の点において、その点からｐ
+ ダイバータ６ｅまでの距離またはその点からｐ+ コン
タクト４までの距離は、その点からｐ+ コンタクト４ま
での距離より短いかまたは等しくなっている。
【０１９５】次に、動作について、図３１、図３２およ
び図３３を用いて説明する。オン状態はゲート電極１２
ａ、１２ｂに正のしきい値電圧以上の電圧を印加するこ
とにより実現できる。ｐベース３内における電圧降下
が、ｐベース３およびｎ+ フローティング７ａで形成さ
れるｐｎ接合の内蔵電位より高くなると正孔電流がｎ+
フローティング７ａへ流れ込み、オン状態となる。オフ
状態は、ゲート電極１２ｄに負のしきい値電圧以下の電
圧を印加することにより実現できる。
【０１９６】図３１を参照して、ｐベース３上の任意の
点Ａを考えたとき、ｐ+ コンタクト４までの抵抗Ｒｐ1
はｐ+ コンタクト４までの距離Ｌ１に比例する。同様
に、Ａ点からｐ+ ダイバータ６ｅまでの抵抗をＲｐ2 と
するとＲｐ2 は距離Ｌ２に比例する。ここで、Ｒｐ1 と
Ｒｐ2 は必ず以下の式を満たす。
【０１９７】Ｒｐ2 ≦Ｒｐ1 ゲート酸化膜８ｄ近傍のｎ- 層２にｐ型チャネル領域が
形成されると、ｐベース３とｐ+ ダイバータ６ｅとが電
気的に接続され、電流はｐ+ ダイバータ６ｅへと分流さ
れる。オン時の電流がすべてｐ+ ダイバータ６ｅにだけ
流れるとすると、電流密度は辺Ｌ１、Ｌ２の比となる。
したがって、Ｒｐ2 に沿って流れる正孔電流は以下の式
を満たしている。
【０１９８】 Ｉｐ2 ＝（Ｉｐ1 ＋Ｉｐ2 ）×Ｒｐ2 ／Ｒｐ1 上式を変形すると、 Ｉｐ2 ×Ｒｐ2 ＝（Ｉｐ1 ＋Ｉｐ2 ）×Ｒｐ1 ×（Ｒｐ
2 ／Ｒｐ1 ）2 ここで、左辺Ｉｐ2 ×Ｒｐ2 はｐ+ ダイバータがある場
合の電圧降下で、（Ｉｐ1 ＋Ｉｐ2 ）×Ｒｐ1 はｐ+ ダ
イバータがなく、正孔電流がすべてｐ+ コンタクトに流
れるとした場合の電圧降下である。
【０１９９】したがって、（Ｒｐ2 ／Ｒｐ1 ）を十分小
さくとることにより、電圧降下を（Ｒｐ2 ／Ｒｐ1 ）2
に下げることができる。
【０２００】実際は、ｐ+ コンタクトに流れる成分があ
るため、ｐ+ ダイバータを設けたことによる電圧降下は
さらに小さくすることができる。
【０２０１】上の式から、オフ時におけるこの点での電
圧降下は（Ｒｐ2 ／Ｒｐ1 ）2 に減少する。したがっ
て、チャネル反転時の素子の実効的な保持電流が増大
し、電流遮断能力が向上する。
【０２０２】（実施の形態２０）実施の形態２０に係る
サイリスタについて図を用いて説明する。図３４はこの
サイリスタの平面構造を示す。図３４においてＩ−Ｉに
おける断面は図８と同じであり、ＩＩ−ＩＩにおける断
面は図９と同じである。
【０２０３】図３４を参照して、ｐベース３とｐ+ ダイ
バータ６ｅの配置は実施の形態１９で説明した構成と全
く同様である。
【０２０４】なお、これ以外の構成については、実施の
形態３で説明した構成と同様であるため同一の部材につ
いては同一の符号を付し、その説明を省略する。
【０２０５】次に、動作については、実施の形態３で説
明した動作と同様である。本実施の形態では実施の形態
１９と同様に、ｐベース３上の任意の点において、その
点からｐ+ ダイバータ６ｅまでの距離またはその点から
ｐ+ コンタクト４までの距離より短いかまたは等しくな
っている構造を有する。このため、任意の点における電
圧降下が（Ｒｐ2 ／Ｒｐ1 ）2 に減少する効果に加え
て、ｐ+ ダイバータ６ａによる分流効果が加わる。した
がって、チャネル反転時の素子の実効的な保持電流が増
大するため電流遮断能力が向上する。
【０２０６】（実施の形態２１）実施の形態２１に係る
サイリスタについて図を用いて説明する。図３５はこの
サイリスタの平面構造を示す。図３５においてＩ−Ｉに
おける断面は図３６であり、ＩＩ−ＩＩにおける断面は
図１２と同じである。
【０２０７】図３５を参照して、ｐベース３とｐ+ ダイ
バータ６ｅと配置は実施の形態１９で説明した配置と全
く同様である。
【０２０８】なお、これ以外の構成については、従来の
ＢＲＴと一部同様の構造を有するため同一の部材につい
ては同一の符号を付し、その説明を省略する。
【０２０９】次に、動作については実施の形態４におい
て説明した動作と同様である。本実施の形態でも実施の
形態１９で説明したのと同様に、オフ時においてｐベー
ス３上の任意の点での電圧降下は（Ｒｐ2 ／Ｒｐ1 ）2
に減少する。したがって、チャネル反転時の素子の実効
的な保持電流が増大するため電流遮断能力が向上する。
【０２１０】（実施の形態２２）実施の形態２２に係る
サイリスタについて図を用いて説明する。図３７はこの
サイリスタの平面構造を示す。図３７において、Ｉ−Ｉ
における断面は図１１と同じで、ＩＩ−ＩＩにおける断
面は図１２と同じである。
【０２１１】図３７を参照して、ｐベース３とｐ+ ダイ
バータ６ｅの配置は実施の形態１９で説明した配置と全
く同様である。
【０２１２】なお、これ以外の構成については、実施の
形態４において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【０２１３】次に、動作については、実施の形態４にお
いて説明した動作と同様である。本実施の形態では実施
の形態１９と同様に、ｐベース３上の任意の点におい
て、その点からｐ+ ダイバータ６ｅまでの距離またはそ
の点からｐ+ コンタクト４までの距離が、その点からｐ
+ コンタクト４までの距離より短いかまたは等しい構造
を有する。このため、ｐベース３上の任意の点における
電圧降下が減少する。また、ｐ+ ダイバータ６ａによる
分流効果も加わる。したがって、チャネル反転時の素子
の実効的な保持電流が増大するため電流遮断能力が向上
する。
【０２１４】（実施の形態２３）実施の形態２３に係る
サイリスタについて図を用いて説明する。図３８はこの
サイリスタの平面構造を示す。図３８において、Ｉ−Ｉ
における断面は図２と同じであり、ＩＩ−ＩＩにおける
断面は図９と同じである。
【０２１５】図３８を参照して、ｐベース３とｐ+ ダイ
バータ６ｅの配置は実施の形態１９で説明した配置と全
く同様である。
【０２１６】なお、これ以外の構成については、実施の
形態１で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２１７】次に、動作については、実施の形態１で説
明した動作と同様である。本実施の形態では実施の形態
１９で説明したのと同様に、ｐベース３上の任意の点に
おいて、その点からｐ+ ダイバータ６ｅまでの距離また
はその点からｐ+コンタクト４までの距離が、その点か
らｐ+ コンタクト４までの距離よりも短いかまたは等し
い構造を有する。このため、ｐベース３上の任意の点で
の電圧降下が（Ｒｐ2 ／Ｒｐ1 ）2 に減少する。また、
実施の形態１で説明したように、ｐ + ダイバータ６ａ，
６ｂによって電流が分流される。さらに、各ｐ+ ダイバ
ータ６ａ，６ｂ間の距離が短くなり抵抗が減少する。し
たがって、チャネル反転時の素子の実効的な保持電流が
増大するため電流遮断能力が向上する。
【０２１８】（実施の形態２４）実施の形態２４に係る
サイリスタについて図を用いて説明する。図３９はこの
サイリスタの平面構造を示す。図３９においてＩ−Ｉに
おける断面は図８と同じである。
【０２１９】図３９および図８を参照して、このサイリ
スタはｐベース３領域の周囲にｐベース３を連続して取
囲むｐ+ ダイバータ６ａを備えており、このｐ+ ダイバ
ータ６ａの内縁は正方形である。
【０２２０】なお、これ以外の構成については、実施の
形態３で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２２１】次に、動作は、実施の形態３で説明した動
作と同様である。本実施の形態では、このサイリスタ
は、ｐベース３領域の周囲に連続して取囲むｐ+ ダイバ
ータ６ａを備える。このため、電流遮断時において、電
流がｐ+ ダイバータ６ａへ向かって流れていくに従い電
流密度が小さくなり電流分流の効果が大きくなり、電流
遮断時におけるｐベース３領域内の電圧降下が減少す
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
【０２２２】また、本実施の形態では、素子の単位構造
が正方形であるため電流の平面分布のばらつきが少なく
不均一動作が発生しにくい。さらに、素子の単位構造が
正方形であることは素子と素子を隙間なく配置すること
ができるので、無駄な領域をなくすことができる。
【０２２３】（実施の形態２５）実施の形態２５に係る
サイリスタについて図を用いて説明する。図４０はこの
サイリスタの平面構造を示す。図４０において、Ｉ−Ｉ
における断面は図１１と同じである。
【０２２４】図４０および図１１を参照して、このサイ
リスタはｐベース３領域の周囲にｐベース３を連続して
取囲むｐ+ ダイバータ６ａを備えている。しかも、この
ｐ+ダイバータ６ａの内縁は正方形である。
【０２２５】なお、これ以外の構成については、実施の
形態４で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２２６】次に、動作については、実施の形態４で説
明した動作と同様である。本実施の形態では、このサイ
リスタは、ｐベース３領域の周囲に連続して取囲むよう
にｐ+ ダイバータ６ａを備える。このため、電流遮断時
において、電流がｐ+ ダイバータ６ａへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるｐベース３領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。また、本実施の形態では、素子の単位構造が正方形
であることにより電流の平面分布のばらつきが少なく不
均一動作が発生しにくい。
【０２２７】さらに、素子の単位構造が正方形であるこ
とは素子と素子を隙間なく配置することができるので無
駄な領域をなくすことができる。
【０２２８】（実施の形態２６）実施の形態２６に係る
サイリスタについて図を用いて説明する。図４１はこの
サイリスタの平面構造を示す。図４１においてＩ−Ｉに
おける断面は図８と同じである。
【０２２９】図４１および図８を参照して、このサイリ
スタはｐベース３領域の周囲にｐベース３領域を連続し
て取囲むｐ+ ダイバータ６ａを備えており、このｐ+ ダ
イバータ６ａの内縁は正三角形である。
【０２３０】なお、これ以外の構成については、実施の
形態３で説明した構成と同様であるため、同一の部材に
つていは同一の符号を付し、その説明を省略する。
【０２３１】次に、動作については、実施の形態３で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタはｐベース３領域の周囲に連続して取囲む
ｐ+ ダイバータ６ａを備える。このため、電流遮断時に
おいて、電流がｐ + ダイバータ６ａへ向かって流れてい
くに従い電流密度が小さくなり電流分流の効果が大きく
なり、電流遮断時におけるｐベース３領域内の電圧降下
が減少する。このため、チャネル反転時の素子の実効的
な保持電流が増大し電流遮断能力が向上する。
【０２３２】また、本実施の形態では素子の単位構造が
正三角形であることにより、素子と素子を隙間なく配置
でき、無駄な領域をなくすことができる。さらに、素子
の電流のばらつきをなくすことができるので、素子の均
一動作を実現することができる。なお、素子の単位構造
が二等辺三角形であっても素子と素子を隙間なく配置す
ることができる。
【０２３３】（実施の形態２７）実施の形態２７に係る
サイリスタについて図を用いて説明する。図４２は、こ
のサイリスタの平面構造を示す。図４２においてＩ−Ｉ
における断面は図１１と同じである。
【０２３４】図４２および図１１を参照して、このサイ
リスタは、ｐベース３領域の周囲にｐベース３を連続し
て取囲むｐ+ ダイバータ６ａを備えており、実施の形態
２６と同様に、ｐ+ ダイバータ６ａの内縁は正三角形で
ある。
【０２３５】なお、これ以外の構成については、実施の
形態４において説明した構成と同様であるため、同一の
部材については同一の符号を付し、その説明を省略す
る。
【０２３６】次に、動作については、実施の形態４で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、ｐベース３領域の周囲に連続して取囲
むｐ+ ダイバータ６ａを備える。このため、電流遮断時
において、電流がｐ+ ダイバータ６ａへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるｐベース３領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【０２３７】また、本実施の形態においては、素子の単
位構造が正三角形であることにより、素子と素子を隙間
なく配置することができるので無駄な領域をなくすこと
ができる。また、素子の電流のばらつきをなくすことが
できるので素子の均一動作を実現することができる。な
お、素子の単位構造が二等辺三角形の場合でも素子と素
子を隙間なく配置することができる。
【０２３８】（実施の形態２８）実施の形態２８に係る
サイリスタについて図を用いて説明する。図４３は、こ
のサイリスタの平面構造を示す。図４３において、Ｉ−
Ｉにおける断面は図８と同じである。
【０２３９】図４３および図８を参照して、このサイリ
スタは、ｐベース３領域の周囲にｐベース３領域を連続
して取囲むｐ+ ダイバータ６ａを備えており、ｐ+ ダイ
バータ６ａの内縁は正六角形である。
【０２４０】次に、動作については、実施の形態３で説
明した動作と同様である。本実施の形態でも、このサイ
リスタは、ｐベース３領域の周囲に連続して取囲むｐ+
ダイバータ６ａを備える。このため、電流遮断時におい
て、電流がｐ+ ダイバータ６ａへ向かって流れていくに
従い電流密度が小さくなり電流分流の効果が大きくな
り、電流遮断時におけるｐベース３領域内の電圧降下が
減少する。したがって、チャネル反転時の素子の実効的
な保持電流が増大するため電流遮断能力が向上する。
【０２４１】また、本実施の形態では、素子の単位構造
が正六角形であることにより電流の平面分布のばらつき
が少なく、不均一動作が発生しにくい。
【０２４２】さらに、素子の単位構造が正六角形である
ことは素子と素子を隙間なく配置することができるので
無駄な領域をなくすことができる。
【０２４３】（実施の形態２９）実施の形態２９に係る
サイリスタについて図を用いて説明する。図４４は、こ
のサイリスタの平面構造を示す。図４４において、Ｉ−
Ｉにおける断面は図１１と同じである。
【０２４４】図４４および図１１を参照して、このサイ
リスタは、ｐベース３領域の周囲にｐベース３を連続し
て取囲むｐ+ ダイバータ６ａを備えており、このｐ+ ダ
イバータ６ａの内縁は正六角形である。
【０２４５】次に、動作については、実施の形態４で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、ｐベース３領域の周囲に連続して取囲
むｐ+ ダイバータ６ａを備える。このため、電流遮断時
において、電流がｐ+ ダイバータ６ａへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるｐベース３領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【０２４６】また、本実施の形態においては、素子の単
位構造が正六角形であることにより電流の平面分布のば
らつきが少なく不均一動作が発生しにくい。
【０２４７】さらに、素子の単位構造が正六角形である
ことは、素子と素子を隙間なく配置することができるの
で、無駄な領域をなくすことができる。
【０２４８】（実施の形態３０）実施の形態３０に係る
サイリスタについて図を用いて説明する。図４５は、こ
のサイリスタの平面構造を示す。図４５において、Ｉ−
Ｉにおける断面は図８と同じである。
【０２４９】図４５および図８を参照して、このサイリ
スタは、ｐベース３領域の周囲にｐベース３領域を連続
して取囲むｐ+ ダイバータ６ａを備えており、このｐ+
ダイバータ６ａの内縁はｐ+ コンタクト４を中心とした
円形である。
【０２５０】なお、これ以外の構成については、実施の
形態３で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２５１】次に、動作については、実施の形態３で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、ｐベース３領域の周囲に連続して取囲
むｐ+ ダイバータ６ａを備える。このため、電流遮断時
において、電流がｐ+ ダイバータ６ａへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるｐベース３領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【０２５２】また、本実施の形態においては、素子の単
位構造が円であることにより円の中心部から全方向に対
して全く同じ電流分布が得られる。このため、素子の不
均一動作を防ぐことができる。
【０２５３】（実施の形態３１）実施の形態３１に係る
サイリスタについて図を用いて説明する。図４６は、こ
のサイリスタの平面構造を示す。図４６において、Ｉ−
Ｉにおける断面は図１１と同じである。
【０２５４】図４６および図１１を参照して、このサイ
リスタは、ｐベース３領域の周囲にｐベース３領域を連
続して取囲むｐ+ ダイバータ６ａを備えており、このｐ
+ ダイバータ６ａの内縁はｐ+ コンタクト４を中心とし
た円形である。
【０２５５】なお、これ以外の構成については、実施の
形態４で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２５６】次に、動作については、実施の形態４で説
明した動作と同様である。本実施の形態においても、こ
のサイリスタは、ｐベース３領域の周囲に連続して取囲
むｐ+ ダイバータ６ａを備える。このため、電流遮断時
において、電流がｐ+ ダイバータ６ａへ向かって流れて
いくに従い電流密度が小さくなり電流分流の効果が大き
くなり、電流遮断時におけるｐベース３領域内の電圧降
下が減少する。したがって、チャネル反転時の素子の実
効的な保持電流が増大するため電流遮断能力が向上す
る。
【０２５７】また、素子の単位構造が円であることによ
り、中心部から全方向に対して全く同じ電流分布が得ら
れる。このため、素子の不均一動作を防ぐことができ
る。
【０２５８】なお、実施の形態２５〜３１において、ｐ
+ コンタクト４を中心としてｐベース３領域、ｐ+ ダイ
バータ６ａなどがその周囲を連続的に取囲む構造につい
て説明したが、ｐ+ ダイバータ６ａを中心として、ｐベ
ース３領域などがその周囲を連続的に取囲み、さらに、
ｐ+ コンタクト４がｐベース３領域を連続して取囲むよ
うな構造であっても、電流を分流することができるの
で、電流遮断能力を向上することができる。
【０２５９】また、実施の形態２５〜３１においては、
実施の形態１９で説明したように、ｐベース３上の任意
の点において、その点からｐ+ ダイバータ６ａまでの距
離またはその点からｐ+ コンタクト４までの距離が、そ
の点からｐ+ コンタクト４までの距離よりも短いかまた
は等しい構造を有する。このため、ｐベース３上の任意
の点における電圧降下が（Ｒｐ2 ／Ｒｐ1 ）2 に減少す
る。したがって、チャネル反転時の素子の実効的な保持
電流が増大するため電流遮断能力が向上する。
【０２６０】なお、実施の形態２４〜３１においては、
ｐ+ ダイバータはｐベース３領域を連続して取囲む場合
について説明したが、そのｐ+ ダイバータの領域の一部
が不連続となるような構造であっても同様の効果を得る
ことができる。
【０２６１】（実施の形態３２）実施の形態３２に係る
サイリスタについて図を用いて説明する。図４７はこの
サイリスタの断面を示すものである。
【０２６２】図４７を参照して、このサイリスタは、ｐ
+ ダイバータ６ａがｎ+ フローティング７ｄによって囲
まれ、このｎ+ フローティング７ｄがｐウェル１３ａに
よって囲まれた構造を有し、しかも、ｎ+ フローティン
グ７ｄ、ｐウェル１３ａはｐベース３と分離されてい
る。ゲート酸化膜８ｂは、ｐ+ ダイバータ６ａ、ｎ+ フ
ローティング７ｄ、ｐウェル１３ａ、ｎ- 層２、ｐベー
ス３を覆うように形成されており、ある値以上の負電圧
をゲート電極１２ｂに印加することにより、ｐチャネル
ＭＯＳＦＥＴと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、従来技術で説明したよ
うに、ＥＳＴと同様である。
【０２６３】次に動作について簡単に説明する。オン状
態の動作は、ゲート電極１２ｂにしきい値電圧以上の電
圧を印加することにより実現できる。オフ状態は、ゲー
ト電極１２ｂに負のしきい値電圧以下の電圧を印加する
ことにより実現できる。ゲート電極１２ｂに、負のしき
い値電圧以上の電圧を印加すると、ｎ- 層２とｎ+ カソ
ード５とがゲート酸化膜８ｂ近傍のｐベース３領域に形
成されるｎチャネル領域によって電気的に接続され電子
電流が流れ始める。これと同時にｐ+ アノード１から正
孔電流が発生する。
【０２６４】たとえば、図１１に示すような構造におい
ては、ｐ+ ダイバータ６ａがｎ- 層２に直接接している
ため、正孔電流はｐベース３に流れるものとｐ+ ダイバ
ータ６ａに流れるものとに分流される。このため、実質
的にｐベース３に流れる電流が減少するため、ｐ+ ダイ
バータ６ａに分流された分をさらにｐベース３に供給す
る必要があるため、ターンオン損失が増大していた。
【０２６５】本実施の形態においては、ゲート電極１２
ｂに正のしきい値電圧以上の電圧を印加した状態では、
ゲート酸化膜８ｂ近傍のｎ+ フローティング７ｄにはチ
ャネル領域が形成されないので正孔電流はｐ+ ダイバー
タ６ａへは流れない。したがって、正孔電流がすべてｐ
ベース３からｎ+ カソード５へ流れるので、より少ない
損失でｎ+ カソード５、ｐベース３、ｎ- 層２、ｐ+ ア
ノード１で構成されるｐｎｐｎ接合をサイリスタ動作さ
せることができる。
【０２６６】本実施の形態においては、ｐ+ ダイバータ
６ａはｎ+ フローティング７ａおよびｐウェル１３ａに
よりｎ- 層２と分離されており、ターンオン時にｐ+ ダ
イバータ６ａに電流が流れず、ｐベース３に流れるた
め、素子の保持電流が下がりターンオン損失を低減する
ことができる。
【０２６７】さらに、本実施の形態では、ｐウェル１３
ａはｎ- 層２と分離されているため、ｐ+ ダイバータ６
ａ、ｎ+ フローティング７ｄ、ｐウェル１３ａとゲート
酸化膜８ｂとで構成されるＭＯＳＦＥＴをターンオンゲ
ートとして用いることができる。
【０２６８】（実施の形態３３）実施の形態３３に係る
サイリスタについて図を用いて説明する。図４８はこの
サイリスタの断面を示すものである。
【０２６９】図４８を参照して、このサイリスタは、ｐ
+ ダイバータ６ａがｎ+ フローティング７ｄによって囲
まれ、さらに、このｎ+ フローティング７ｄがｐウェル
１３ａによって囲まれた構造を有し、しかも、ｎ+ フロ
ーティング７ｄ、ｐウェル１３ａはｐベース３と分離さ
れている。さらに、ゲート酸化膜８ｂはｐ+ ダイバータ
６ａ、ｎ+ フローティング７ｄ、ｐウェル１３ａ、ｎ-
層２、ｐベース３を覆うように形成されており、負の電
圧をゲート電極１２ｂに印加することによりｐチャネル
ＭＯＳＦＥＴと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、従来技術で説明したよ
うに、ＥＳＴＤと同様である。
【０２７０】次に、動作について簡単に説明する。オン
状態の動作は、ゲート電極１２ａ、１２ｂに正のしきい
値電圧以上の電圧を印加することにより実現できる。オ
フ状態は、各ゲート電極に負のしきい値電圧以下の電圧
を印加することにより実現することができる。
【０２７１】本実施の形態においては、ゲート電極１２
ｂに正のしきい値電圧以上の電圧を印加した状態では、
ゲート酸化膜８ｂ近傍のｎ+ フローティング７ｄ領域に
はチャネル領域は形成されないので正孔電流はｐ+ ダイ
バータ６ａへは流れない。したがって、正孔電流はすべ
てｐベース３からｐ+ コンタクト４へ流れるので、従来
のＥＳＴＤに比べより少ない損失でｎ+ カソード５、ｐ
ベース３、ｎ- 層２、ｐ+ アノード１で構成されるｐｎ
ｐｎ接合をサイリスタ動作させることができる。
【０２７２】また、本実施の形態では、ｐ+ ダイバータ
６ａはｎ+ フローティング７ａおよびｐウェル１３ａに
よりｎ- 層２と分離されており、ターンオン時にｐ+ ダ
イバータ６ａに正孔電流が流れない。したがって、正孔
電流はｐベース３に流れるため素子の保持電流が下がり
ターンオン損失を低減することができる。
【０２７３】（実施の形態３４）実施の形態３４に係る
サイリスタについて図を用いて説明する。図４９はこの
サイリスタの断面を示すものである。
【０２７４】図４９を参照して、このサイリスタは、ｐ
+ ダイバータ６ａがｎ+ フローティング７ｄによって囲
まれ、さらに、このｎ+ フローティング７ｄがｐウェル
１３ａによって囲まれた構造を有し、しかも、ｎ+ フロ
ーティング７ｄ、ｐウェル１３ａはｐベース３と分離さ
れている。さらに、ゲート酸化膜８ｂはｐ+ ダイバータ
６ａ、ｎ+ フローティング７ｄ、ｐウェル１３ａ、ｎ-
層２、ｐベース３を覆うように形成されており、負の電
圧をゲート電極１２ｂに印加することによりｐチャネル
ＭＯＳＦＥＴと同様の働きをするようになっている。ま
た、サイリスタ動作する部分は、実施の形態１で説明し
たものと同様である。
【０２７５】次に、動作については、実施の形態１で説
明した動作と同様である。本実施の形態においては、ゲ
ート電極１２ｂに正のしきい値電圧以上の電圧を印加し
た状態では、ゲート酸化膜８ｂ近傍のｎ+ フローティン
グ７ｄ領域にはチャネル領域は形成されないので正孔電
流はｐ+ ダイバータ６ａへは流れない。したがって、正
孔電流はすべてｐベース３からｐ+ コンタクト４へ流れ
るので、従来のＥＳＴＤに比べより少ない損失でｎ+ カ
ソード５、ｐベース３、ｎ- 層２、ｐ+ アノード１で構
成されるｐｎｐｎ接合をサイリスタ動作させることがで
きる。
【０２７６】また、本実施の形態では、ｐ+ ダイバータ
６ａはｎ+ フローティング７ａおよびｐウェル１３ａに
よりｎ- 層２と分離されており、ターンオン時にｐ+ ダ
イバータ６ａに正孔電流が流れない。したがって、正孔
電流はｐベース３に流れるため素子の保持電流が下がり
ターンオン損失を低減することができる。
【０２７７】また、本実施の形態では、複数のｐ+ ダイ
バータ６ｂをｐベース３領域内に形成することにより、
チャネル反転時の素子の実効的な保持電流が増大するた
め電流遮断能力が向上する。
【０２７８】さらに、そのような複数のｐ+ ダイバータ
６ｂの間隔を均一にすることにより、素子の電流遮断能
力を最適化することもできる。
【０２７９】なお、実施の形態３３、３４および３５に
おいては、ｐ+ ダイバータ６ａをｎ + フローティング７
ｄおよびｐウェル１３ａで囲む構造を説明したが、これ
はｐ + ダイバータ６ａがｎ- 層２と直接接する構造を持
つ素子に対してすべてに適用することができる。
【０２８０】次に、そのような構造を有するサイリスタ
について説明する。 （実施の形態３５）図５０は、サイリスタの平面構造を
示す。図５０において、Ｉ−Ｉにおける断面は図４８と
同じであり、ＩＩ−ＩＩにおける断面は図５１である。
【０２８１】図５０、図４８および図５１を参照して、
このサイリスタは、ｐ+ ダイバータ６ａがｎ+ フローテ
ィング７ｄによって囲まれ、さらに、このｎ+ フローテ
ィング７ｄがｐウェル１３ａによって囲まれている。ま
た、ｐ+ ダイバータ６ｅがｎ + フローティング７ｅによ
って囲まれ、さらに、このｎ+ フローティング７ｅがｐ
ウェル１３ａによって囲まれている。ｎ+ フローティン
グ７ｄ、７ｅ、ｐウェル１３ａ、１３ｂはｐベース３と
分離されている。さらに、ゲート酸化膜８ｄがｐ+ ダイ
バータ６ｅ、ｎ+ フローティング７ａ、ｐウェル１３
ａ、ｎ- 層２、ｐベース３を覆うように形成されてお
り、負の電圧をゲート電極１２ｄに印加することにより
ｐチャネルＭＯＳＦＥＴと同様の働きをするようになっ
ている。
【０２８２】なお、これ以外の構成については、実施の
形態３３で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０２８３】次に動作については、実施の形態１で説明
した動作と同様である。本実施の形態では、実施の形態
３で説明した効果に加えて、ｐ+ ダイバータ６ａ、６ｄ
がｎ+ フローティング７ａ、７ｄおよびｐウェル１３
ａ、１３ｂにより囲まれ、ｎ- 層２と分離されているの
で、ターンオン時にｐ+ ダイバータ６ａ、６ｄに正孔電
流が流れない。したがって、正孔電流はｐベース３に流
れるため素子の保持電流が下がりターンオン損失を低減
することができる。
【０２８４】（実施の形態３６）図５２は、実施の形態
３６に係るサイリスタの平面構造を示すものである。図
５２において、Ｉ−Ｉにおける断面は図４８と同じであ
り、ＩＩ−ＩＩにおける断面は図５３である。
【０２８５】図５２、図４８および図５３を参照して、
このサイリスタは、ｐ+ ダイバータ６ｄがｐベース３内
部のｎ+ フローティング７ｅによって囲まれる構造を有
する。
【０２８６】なお、これ以外の構成については、実施の
形態３３で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０２８７】次に、動作については、実施の形態３につ
いて説明した動作と同様である。本実施の形態では、実
施の形態３で説明した効果に加えて、ｐ+ ダイバータ６
ｅがｎ+ フローティング７ｅおよびｐベース３によって
囲まれており、ｎ- 層２と分離されているため、ターン
オン時にｐ+ ダイバータ６ｅに正孔電流が流れない。し
たがって、正孔電流は、ｐベース３に流れるため素子の
保持電流が下がりターンオン損失を低減することができ
る。
【０２８８】（実施の形態３７）図５４は、実施の形態
３７に係るサイリスタの平面構造を示す。図５４におい
て、Ｉ−Ｉにおける断面は図４８と同じである。
【０２８９】図５４および図４８を参照して、このサイ
リスタは、ｐ+ ダイバータ６ａがｎ + フローティング７
ｄによって囲まれ、さらに、このｎ+ フローティング７
ｄがｐウェル１３ａによって囲まれた構造を有し、ｐ+
ダイバータ６ａ、ｎ+ フローティング７ｄ、ｐウェル１
３ａはすべてｐベース３と分離されている。
【０２９０】なお、これ以外の構成については、実施の
形態７で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２９１】次に、動作については、実施の形態３で説
明した動作と同様である。本実施の形態においては、実
施の形態７で説明した効果に加えて、ｐ+ ダイバータ６
ａがｎ+ フローティング７ｄおよびｐウェル１３ａによ
って囲まれ、ｎ-層２と分離されているため、ターンオ
ン時にｐ+ ダイバータ６ａに正孔電流が流れない。した
がって、正孔電流はｐベース３に流れるため、素子の保
持電流が下がりターンオン損失を低減することができ
る。
【０２９２】（実施の形態３８）図５５は実施の形態３
８に係るサイリスタの平面構造を示す。図５５におい
て、Ｉ−Ｉにおける断面は図４８と同じであり、ＩＩ−
ＩＩにおける断面は図５１と同じである図５５、図４８
および図５１を参照して、このサイリスタは実施の形態
２０で説明した構造に加えて、ｐ+ ダイバータ６ａ，６
ｅがそれぞれｎ+ フローティング７ｄ，７ｅによって囲
まれ、さらに、このｎ+ フローティング７ｄ、７ｅがそ
れぞれｐウェル１３ａ，１３ｂによって囲まれた構造を
有し、ｐ+ ダイバータ６ａ，６ｅ、ｎ+ フローティング
７ｄ，７ｅ、ｐウェル１３ａ，１３ｂがｐベース３と分
離されている。
【０２９３】なお、これ以外の構成については実施の形
態２０で説明した構成と同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２９４】次に、動作については、実施の形態３で説
明した動作と同様である。本実施の形態では、実施の形
態２０で説明した効果に加えて、ｐ+ ダイバータ６ａ，
６ｅがそれぞれｎ+ フローティング７ｄ，７ｅとｐウェ
ル１３ａ，１３ｂによって囲まれているのでターンオン
時にｐ+ ダイバータ６ａ，６ｅに正孔電流が流れない。
したがって、正孔電流はｐベース３に流れるため素子の
保持電流が下がりターンオン損失を低減することができ
る。
【０２９５】（実施の形態３９）図５６は実施の形態３
９に係るサイリスタの平面構造を示す。図５６において
Ｉ−Ｉにおける断面は図３６と同じであり、ＩＩ−ＩＩ
における断面は図５７である。
【０２９６】図５６、図３６および図５７を参照して、
このサイリスタは実施の形態２１で説明した構造に加え
て、ｐ+ ダイバータ６ｅがｎ+ フローティング７ｅによ
って囲まれ、さらにｎ+ フローティング７ｅがｐベース
３によって囲まれる構造を有する。
【０２９７】なお、これ以外の構成については、実施の
形態２１で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０２９８】次に、動作については、実施の形態４で説
明した動作と同様である。本実施の形態においては、実
施の形態２１で説明した効果に加えて、ｐ+ ダイバータ
６ｅがｎ+ フローティング７ｅおよびｐベース３によっ
て囲まれているため、ターンオン時にｐ+ ダイバータ６
ｅに正孔電流が流れない。したがって、正孔電流はｐベ
ース３に流れるため素子の保持電流が下がりターンオン
損失を低減することができる。
【０２９９】（実施の形態４０）図５８は実施の形態４
０に係るサイリスタの平面構造を示す。図５８において
Ｉ−Ｉにおける断面は図４８と同じである。
【０３００】図５８および図４８を参照して、このサイ
リスタは実施の形態２４で説明した構造に加えて、ｐ+
ダイバータ６ａがｎ+ フローティング７ｄによって囲ま
れ、さらにこのｎ+ フローティング７ｄがｐウェル１３
ａによって囲まれた構造を有し、ｐ+ ダイバータ６ａ、
ｎ+ フローティング７ｄ、ｐウェル１３ａはｐベース３
と分離されている。
【０３０１】なお、これ以外の構成については、実施の
形態２４で説明した構成と同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０３０２】次に、動作は、実施の形態３で説明した動
作と同様である。本実施の形態では、実施の形態２４に
おいて説明した効果に加えて、ｐ+ ダイバータ６ａがｎ
+ フローティング７ｄおよびｐウェル１３ａによって囲
まれているため、ターンオン時にｐ+ ダイバータ６ａへ
正孔電流が流れない。したがって、正孔電流はｐベース
３に流れるため素子の保持電流が下がりターンオン損失
を低減することができる。
【０３０３】なお、実施の形態３７および実施の形態４
０においては、素子の単位構造が正方形の場合について
説明したが、他に実施の形態２６〜３１で説明したよう
な平面構造および断面構造を有する素子でも適用するこ
とができる。
【０３０４】（実施の形態４１）次に、製造方法の一例
について、実施の形態３４で説明した構造を有する素子
の形成方法を図を参照しながら簡単に説明する。
【０３０５】まず図５９を参照して、ｎ型半導体基板の
一方の面の所定の領域にｐ型不純物をイオン注入して熱
拡散させることによりｐ+ コンタクト４を形成する。他
方の面に、ｐ型不純物イオンを注入して熱拡散させるこ
とによりｐ+ アノード１を形成する。
【０３０６】次に、図６０を参照して、写真製版および
イオン注入法を用いｎ型半導体基板の一方の面にｐ型不
純物を選択的に導入し熱拡散させることにより、ｐベー
ス３およびｐウェル１３ａを形成する。
【０３０７】次に、図６１を参照して、写真製版および
イオン注入法を用い一方の面に、ｎ型不純物を選択的に
導入し熱拡散させることにより、ｎ+ フローティング７
ａおよびｎ+ カソード５を形成する。
【０３０８】次に、図６２を参照して、写真製版および
イオン注入法を用い一方の面にｎ型不純物を導入し熱拡
散させることにより、ｐ+ ダイバータ６ａ，６ｂを形成
する。この後、図４９を参照して、一方の面に絶縁膜あ
るいは導電性膜を選択的に形成することによりｐ+ コン
タクト４およびｎ+ カソード５に電気的に接続されるカ
ソード電極１０、ダイバータ電極１１ａ，１１ｂ、ゲー
ト酸化膜８ａ，８ｂおよびゲート電極１２ａ，１２ｂを
形成する。他方の面には、全面に導電性膜を形成するこ
とによりアノード電極９を形成する。
【０３０９】このようにして、実施の形態３４において
説明した図４９に示すような断面構造を有するサイリス
タを形成することができる。
【０３１０】なお、この実施の形態では工程を簡略化さ
せるために、ｐベース３とｐウェル１３ａを同時に形成
し、また、ｎ+ フローティング７ａとｎ+ カソード５を
同時に形成したが、不純物の濃度や拡散の深さを独立に
制御する必要がある場合には各工程に写真製版、イオン
注入、あるいは熱処理工程を適宜加えることができる。
他の実施の形態で説明した構造も、写真製版による不純
物形成領域を変更したり、一部の工程を削減することに
よって容易に形成することができる。
【０３１１】最後に、実施の形態１および２は請求項１
とその従属請求項に係る実施の形態であり、実施の形態
３〜２３は請求項５とその従属請求項に係る実施の形態
であり、実施の形態２４〜３１は請求項１５とその従属
請求項に係る実施の形態であり、実施の形態３２〜４０
は請求項２１とその従属請求項に係る実施の形態であ
る。
【０３１２】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲の
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置の平面図であ
る。
【図２】 実施の形態１に係る半導体装置の図１におい
てＩ−Ｉにおける断面を示す図である。
【図３】 実施の形態１に係る半導体装置の動作を説明
するための断面模式図の一例である。
【図４】 実施の形態１に係る半導体装置の動作を説明
するための断面模式図の他の例である。
【図５】 実施の形態２に係る半導体装置の平面図であ
る。
【図６】 実施の形態２に係る半導体装置の図５におい
てＩ−Ｉにおける断面を示す図である。
【図７】 実施の形態３に係る半導体装置の平面図であ
る。
【図８】 実施の形態３に係る半導体装置の図７におい
てＩ−Ｉにおける断面を示す図である。
【図９】 実施の形態３に係る半導体装置の図７におい
てＩＩ−ＩＩにおける断面を示す図である。
【図１０】 実施の形態４に係る半導体装置の平面を示
す図である。
【図１１】 実施の形態４に係る半導体装置の図１０に
おいてＩ−Ｉにおける断面を示す図である。
【図１２】 実施の形態４に係る半導体装置の図１０に
おいてＩＩ−ＩＩにおける断面を示す図である。
【図１３】 実施の形態５に係る半導体装置の平面を示
す図である。
【図１４】 実施の形態５に係る半導体装置の図１３に
おいてＩＩ−ＩＩにおける断面を示す図である。
【図１５】 実施の形態６に係る半導体装置の平面を示
す図である。
【図１６】 実施の形態６に係る半導体装置の図１５に
おいてＩＩ−ＩＩにおける断面を示す図である。
【図１７】 実施の形態７に係る半導体装置の平面を示
す図である。
【図１８】 実施の形態８に係る半導体装置の平面を示
す図である。
【図１９】 実施の形態９に係る半導体装置の平面を示
す図である。
【図２０】 実施の形態１０に係る半導体装置の平面を
示す図である。
【図２１】 実施の形態１１に係る半導体装置の平面を
示す図である。
【図２２】 実施の形態１２に係る半導体装置の平面を
示す図である。
【図２３】 実施の形態１３に係る半導体装置の平面を
示す図である。
【図２４】 実施の形態１４に係る半導体装置の平面を
示す図である。
【図２５】 実施の形態１５に係る半導体装置の平面を
示す図である。
【図２６】 実施の形態１６に係る半導体装置の平面を
示す図である。
【図２７】 実施の形態１７に係る半導体装置の平面を
示す図である。
【図２８】 実施の形態１８に係る半導体装置の平面を
示す図である。
【図２９】 実施の形態１９に係る半導体装置の平面を
示す図である。
【図３０】 実施の形態１９に係る半導体装置の図２９
においてＩ−Ｉにおける断面を示す図である。
【図３１】 実施の形態１９に係る半導体装置の動作を
説明するための図である。
【図３２】 実施の形態１９に係る半導体装置の動作を
説明するための図である。
【図３３】 実施の形態１９に係る半導体装置の動作を
説明するための図である。
【図３４】 実施の形態２０に係る半導体装置の平面を
示す図である。
【図３５】 実施の形態２１に係る半導体装置の平面を
示す図である。
【図３６】 実施の形態２１に係る半導体装置の図３５
においてＩ−Ｉにおける断面を示す図である。
【図３７】 実施の形態２２に係る半導体装置の平面を
示す図である。
【図３８】 実施の形態２３に係る半導体装置の平面を
示す図である。
【図３９】 実施の形態２４に係る半導体装置の平面を
示す図である。
【図４０】 実施の形態２５に係る半導体装置の平面を
示す図である。
【図４１】 実施の形態２６に係る半導体装置の平面を
示す図である。
【図４２】 実施の形態２７に係る半導体装置の平面を
示す図である。
【図４３】 実施の形態２８に係る半導体装置の平面を
示す図である。
【図４４】 実施の形態２９に係る半導体装置の平面を
示す図である。
【図４５】 実施の形態３０に係る半導体装置の平面を
示す図である。
【図４６】 実施の形態３１に係る半導体装置の平面を
示す図である。
【図４７】 実施の形態３２に係る半導体装置の断面を
示す図である。
【図４８】 実施の形態３３に係る半導体装置の断面を
示す図である。
【図４９】 実施の形態３４に係る半導体装置の断面を
示す図である。
【図５０】 実施の形態３５に係る半導体装置の平面を
示す図である。
【図５１】 実施の形態３５に係る半導体装置の図５０
においてＩＩ−ＩＩにおける断面を示す図である。
【図５２】 実施の形態３６に係る半導体装置の平面を
示す図である。
【図５３】 実施の形態３６に係る半導体装置の図５２
においてＩＩ−ＩＩにおける断面を示す図である。
【図５４】 実施の形態３７に係る半導体装置の平面を
示す図である。
【図５５】 実施の形態３８に係る半導体装置の平面を
示す図である。
【図５６】 実施の形態３９に係る半導体装置の平面を
示す図である。
【図５７】 実施の形態３９に係る半導体装置の図５６
においてＩＩ−ＩＩにおける断面を示す図である。
【図５８】 実施の形態４０に係る半導体装置の平面を
示す図である。
【図５９】 実施の形態４１に係る半導体装置の製造方
法の一工程を示す断面図である。
【図６０】 実施の形態４１に係る半導体装置の製造方
法の図５９に示す工程の後に行なわれる工程を示す断面
図である。
【図６１】 実施の形態４１に係る半導体装置の製造方
法の図６０に示す工程の後に行なわれる工程を示す断面
図である。
【図６２】 実施の形態４１に係る半導体装置の製造方
法の図６１に示す工程の後に行なわれる工程を示す断面
図である。
【図６３】 従来の半導体装置の断面を示す一例であ
る。
【図６４】 図６３に示す半導体装置の平面を示す図で
ある。
【図６５】 従来の半導体装置の断面を示す他の例であ
る。
【図６６】 従来の半導体装置の断面を示すさらに他の
例である。
【図６７】 図６６に示す半導体装置の平面を示す図で
ある。
【符号の説明】
１ ｐ+ アノード、２ ｎ- 層、３ ｐベース、４ ｐ
+ コンタクト、５ ｎ + カソード、６ａ，６ｂ，６ｃ，
６ｄ，６ｅ ｐ+ ダイバータ、７ａ，７ｂ，７ｃ，７
ｄ，７ｅ ｎ+ フローティング、９ アノード電極、１
０ カソード電極、１１ａ，１１ｂ，１１ｃ，１１ｄ
ダイバータ電極、１２ａ，１２ｂ，１２ｃ，１２ｄ ゲ
ート電極。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板を挟んで両主面
    の間に主電流を流すための素子を有する半導体装置であ
    って、 前記素子は、 第１導電型の半導体基板の第１主面に形成された第２導
    電型の第１不純物領域と、 前記第１不純物領域内の前記第１主面に形成された第１
    導電型の第２不純物領域と、 前記半導体基板の第２主面に形成された第２導電型の第
    ３不純物領域と、 前記第２不純物領域内の前記第１主面に形成された第２
    導電型の第４不純物領域と、 前記第１不純物領域と前記第４不純物領域とによって挟
    まれる前記第２不純物領域表面上に、第１絶縁膜を介在
    させて形成された第１ゲート電極と、 前記第１主面に形成され、前記第４不純物領域と電気的
    に接続された第１主電極と、 前記第２主面に形成され、前記第３不純物領域と電気的
    に接続された第２電極とを含む半導体装置。
  2. 【請求項２】 前記第２不純物領域は前記第１不純物領
    域内の前記第１主面に複数形成されており、 前記第４不純物領域は複数の前記第２不純物領域のそれ
    ぞれの前記第１主面に形成されており、 前記第１ゲート電極は、複数の前記第４不純物領域のそ
    れぞれと前記第１不純物領域とによって挟まれる前記第
    ２不純物領域表面上に位置しており、 前記第１主電極は、複数の前記第４不純物領域のそれぞ
    れと電気的に接続されており、 前記素子は、 複数の前記第２不純物領域のうち前記第１不純物領域の
    外縁に最も近くに位置するものと前記半導体基板の第１
    導電型の領域とによって挟まれる前記第１不純物領域表
    面上に、絶縁膜を介在させて形成された第２ゲート電極
    と、 隣り合う前記第２不純物領域によって挟まれる前記第１
    不純物領域表面上に、絶縁膜を介在させて形成された第
    ３ゲート電極とをさらに含む、請求項１に記載の半導体
    装置。
  3. 【請求項３】 互いに隣り合う前記第４不純物領域間の
    電気抵抗はすべて等しい、請求項２に記載の半導体装
    置。
  4. 【請求項４】 前記素子は、 前記第１不純物領域の前記第１主面に、複数の前記第２
    不純物領域のうち前記第１不純物領域の外縁に最も遠く
    に位置するものと距離を隔てられた第１導電型の第５不
    純物領域と、 前記第５不純物領域と前記第１不純物領域の外縁に最も
    遠くに位置する第２不純物領域とによって挟まれる前記
    第１不純物領域表面上に、第４絶縁膜を介在させて形成
    された第４ゲート電極とをさらに含み、 前記第１主電極が、前記第５不純物領域と電気的にさら
    に接続され、前記複数の第２不純物領域とは電気的に直
    接接続されない、請求項２または３に記載の半導体装
    置。
  5. 【請求項５】 第１導電型の半導体基板を挟んで両主面
    の間に主電流を流すための素子を有する半導体装置であ
    って、 前記素子は、 第１導電型の半導体基板の第１主面に形成された第２導
    電型の第１不純物領域と、 前記第１不純物領域内の前記第１主面に形成された第１
    導電型の第２不純物領域と、 前記半導体基板の第２主面に形成された第２導電型の第
    ３不純物領域と、 前記第１主面に形成され、前記第１不純物領域と距離を
    隔てられ、かつ、前記第１不純物領域の外縁に沿って互
    いに距離を隔てられた複数の第２導電型の第４不純物領
    域と、 前記第１不純物領域と各前記第４不純物領域とによって
    挟まれる前記半導体基板の第１導電型の領域表面上に、
    第１絶縁膜を介在させて形成された第１ゲート電極と、 前記第１主面に形成され、複数の前記第４不純物領域の
    それぞれと電気的に接続された第１主電極と、 前記第２主面に形成され、前記第３不純物領域と電気的
    に接続された第２主電極とを含む、半導体装置。
  6. 【請求項６】 前記素子は、 前記第１不純物領域内の前記第１主面に、前記第２不純
    物領域と距離を隔てられた第１導電型の第５不純物領域
    と、 前記第２不純物領域と前記半導体基板の第１導電型の領
    域とによって挟まれる前記第１不純物領域表面上に、第
    ２絶縁膜を介在させて形成された第２ゲート電極と、 前記第２不純物領域と前記第５不純物領域とによって挟
    まれる前記第１不純物領域表面上に、第３絶縁膜を介在
    させて形成された第３ゲート電極と、をさらに含み、 前記第１主電極が、前記第５不純物領域と電気的にさら
    に接続され、前記第２不純物領域とは電気的に直接接続
    されない、請求項５に記載の半導体装置。
  7. 【請求項７】 前記第１不純物領域はＸ方向に延びる外
    縁と、前記Ｘ方向に交差するＹ方向に延びる外縁とを含
    み、 前記複数の第４不純物領域のうちの１つは前記Ｘ方向の
    外縁に沿って位置し、他の１つはＹ方向の外縁に沿って
    位置する、請求項５または６に記載の半導体装置。
  8. 【請求項８】 前記素子は、 前記第１不純物領域と距離を隔てられ、前記第４不純物
    領域を囲む第１導電型の第６不純物領域と、 前記第１不純物領域と距離を隔てられ、前記第６不純物
    領域を囲む第２導電型の第７不純物領域とをさらに備え
    た、請求項５〜７のいずれか１項に記載の半導体装置。
  9. 【請求項９】 前記第１不純物領域はＸ方向に沿って略
    直線に延びる外縁を含み、前記複数の第４不純物領域の
    うちの１つは、前記Ｘ方向の外縁に沿うように、しか
    も、前記Ｘ方向の外縁の全長にわたって連続して形成さ
    れている、請求項５または６に記載の半導体装置。
  10. 【請求項１０】 前記第１不純物領域は、前記Ｘ方向に
    おける前記第１主面上の長さをＬ１、前記Ｘ方向と直交
    する方向における前記第１主面上の長さをＬ２としたと
    きに、Ｌ２≦Ｌ１を満たすように形成された、請求項９
    に記載の半導体装置。
  11. 【請求項１１】 前記第１不純物領域はＸ方向に延びる
    第１の外縁と、前記第１の外縁と距離を隔てて前記Ｘ方
    向に延びる第２の外縁とを含み、 前記複数の第４不純物領域のうちの１つは前記第１の外
    縁に沿って位置し、他の１つは前記第２の外縁に沿って
    位置する、請求項５または６に記載の半導体装置。
  12. 【請求項１２】 前記第１不純物領域の外縁は閉じられ
    た領域を形成し、複数の前記第４不純物領域は閉じられ
    た前記外縁に沿って互いに等間隔に位置している、請求
    項５または６に記載の半導体装置。
  13. 【請求項１３】 前記第１不純物領域の外縁は、多角形
    の領域を形成する、請求項１２に記載の半導体装置。
  14. 【請求項１４】 前記第１不純物領域の外縁は、円形の
    領域を形成する、請求項１２に記載の半導体装置。
  15. 【請求項１５】 第１導電型の半導体基板を挟んで両主
    面の間に主電流を流すための素子を有する半導体装置で
    あって、 前記素子は、 第１導電型の半導体基板の第１主面に形成され、その外
    縁が閉じられた領域を形成する第２導電型の第１不純物
    領域と、 前記第１不純物領域内の前記第１主面に形成された第１
    導電型の第２不純物領域と、 前記半導体基板の第２主面に形成された第２導電型の第
    ３不純物領域と、 前記第１主面に形成され、前記第１不純物領域と距離を
    隔てられており、かつ、前記閉じられた外縁に沿って連
    続的に形成された第２導電型の第４不純物領域と、 前記第１不純物領域と前記第４不純物領域とによって挟
    まれる前記半導体基板の第１導電型の領域表面上全面
    に、第１絶縁膜を介在させて形成された第１ゲート電極
    と、 前記第１主面に形成され、前記第４不純物領域と電気的
    に接続された第１主電極と、 前記第２主面に形成され、前記第３不純物領域と電気的
    に接続された第２主電極とを含む、半導体装置。
  16. 【請求項１６】 前記第４不純物領域は、前記第１不純
    物領域を連続して取囲む、請求項１５に記載の半導体装
    置。
  17. 【請求項１７】 前記素子は、 前記第１不純物領域内の前記第１主面に、前記第２不純
    物領域と距離を隔てられた第１導電型の第５不純物領域
    と、 前記第２不純物領域と前記半導体基板の第１導電型の領
    域とによって挟まれる前記第１不純物領域表面上に、第
    ２絶縁膜を介在させて形成された第２ゲート電極と、 前記第２不純物領域と前記第５不純物領域とによって挟
    まれる前記第１不純物領域表面上に、第３絶縁膜を介在
    させて形成された第３ゲート電極と、をさらに含み、 前記第１主電極が、前記第５不純物領域と電気的にさら
    に接続され、前記第２不純物領域とは電気的に直接接続
    されない、請求項１５または１６に記載の半導体装置。
  18. 【請求項１８】 前記第４不純物領域の内縁は、多角形
    の領域を形成する、請求項１５〜１７のいずれか１項に
    記載の半導体装置。
  19. 【請求項１９】 前記第４不純物領域の内縁は、円形の
    領域を形成する、請求項１５〜１７のいずれか１項に記
    載の半導体装置。
  20. 【請求項２０】 前記素子は、 前記第１不純物領域と距離を隔てられ、前記第４不純物
    領域を囲む第１導電型の第６不純物領域と、 前記第１不純物領域と距離を隔てられ、前記第６不純物
    領域を囲む第２導電型の第７不純物領域とをさらに備え
    た、請求項１５〜１７のいずれか１項に記載の半導体装
    置。
  21. 【請求項２１】 第１導電型の半導体基板を挟んで両主
    面の間に主電流を流すための素子を有する半導体装置で
    あって、 前記素子は、 第１導電型の半導体基板の第１主面に形成された第２導
    電型の第１不純物領域、 前記第１不純物領域内の前記第１主面に形成された第１
    導電型の第２不純物領域と、 前記半導体基板の第２主面に形成された第２導電型の第
    ３不純物領域と、 前記第１主面に形成され、前記第１不純物領域と距離を
    隔てられた第２導電型の第４不純物領域と、 前記第１主面に形成され、前記第１不純物領域と距離を
    隔てられており、前記第４不純物領域を囲む第１導電型
    の第５不純物領域と、 前記第１主面に形成され、前記第１不純物領域と距離を
    隔てられており、前記第５不純物領域を囲む第２導電型
    の第６不純物領域と、 前記第４不純物領域と前記第１不純物領域とによって挟
    まれる前記第５不純物領域表面、前記第６不純物領域表
    面および前記半導体基板の第１導電型の領域表面上に、
    第１絶縁膜を介在させて形成された第１ゲート電極と、 前記第１主面に形成され、前記第４不純物領域と電気的
    に接続された第１主電極と、 前記第２主面に形成され、前記第３不純物領域と電気的
    に接続された第２主電極とを含む、半導体装置。
  22. 【請求項２２】 前記素子は、 前記第１不純物領域内の前記第１主面に、前記第２不純
    物領域と距離を隔てられた第１導電型の第７不純物領域
    と、 前記第２不純物領域と前記半導体基板の第１導電型の領
    域とによって挟まれる前記第１不純物領域表面上に、第
    ２絶縁膜を介在させて形成された第２ゲート電極と、 前記第２不純物領域と前記第７不純物領域とによって挟
    まれる前記第１不純物領域表面上に、第３絶縁膜を介在
    させて形成された第３ゲート電極とをさらに含み、 前記第１主電極が、前記第７不純物領域と電気的にさら
    に接続され、前記第２不純物領域とは電気的に直接接続
    されない、請求項２１に記載の半導体装置。
  23. 【請求項２３】 第１導電型の半導体基板の一方の主面
    上に形成されたカソード電極と他方の主面上に形成され
    たアノード電極との間で主電流を流すための半導体装置
    であり、 オン状態に、前記カソード電極に電気的に接続され、前
    記半導体基板の前記一方の主面に形成された第１導電型
    のカソード領域と、 前記半導体基板の一方の主面に、前記カソード領域を取
    囲むように形成された第２導電型のベース領域と、 前記半導体基板の前記他方の主面に形成され、アノード
    電極に接する第２導電型のアノード側不純物領域とを備
    え、 オン状態では、前記アノード電極から前記アノード側不
    純物領域、前記半導体基板の第１導電型の領域、前記ベ
    ース領域および前記カソード領域を経由して前記カソー
    ド電極に至る主電流経路が形成され、 さらに、前記半導体基板の前記一方の主面に形成された
    第２導電型のダイバータ領域と、 前記ダイバータ領域表面上に形成されたダイバータ電極
    とを備え、 オフ時においては、前記ベース領域から前記ダイバータ
    領域へ向かって電流が流れ、前記電流を前記ダイバータ
    電極から引抜くようにした半導体装置において、 前記ダイバータ領域は、前記カソード領域によって取囲
    まれており、さらに、前記ダイバータ領域と前記ベース
    領域との間の前記カソード領域表面上に絶縁膜を介在さ
    せて形成され、 オフ時に、所定の電圧を印加することにより前記ダイバ
    ータ領域と前記ベース領域との間を電気的に導通するた
    めのゲート電極を備えたことを特徴とする、半導体装
    置。
  24. 【請求項２４】 第１導電型の半導体基板の一方の主面
    上に形成されたカソード電極と他方の主面上に形成され
    たアノード電極との間で主電流を流すための半導体装置
    であり、 オン状態に、前記カソード電極に電気的に接続され、前
    記半導体基板の前記一方の主面に形成された第１導電型
    のカソード領域と、前記半導体基板の一方の主面に、前
    記カソード領域を取囲むように形成された第２導電型の
    ベース領域と、 前記半導体基板の前記他方の主面に形成され、前記アノ
    ード電極に接する第２導電型のアノード側不純物領域と
    を備え、 オン状態では、前記アノード電極から前記アノード側不
    純物領域、前記半導体基板の第１導電型の領域、前記ベ
    ース領域および前記カソード領域を経由して前記カソー
    ド電極に至る主電流経路が形成され、 さらに、前記半導体基板の前記一方の主面に形成された
    第２導電型のダイバータ領域と、 前記ダイバータ領域表面上に形成されたダイバータ電極
    とを備え、 オフ時においては、前記ベース領域から前記ダイバータ
    領域へ向かって電流が流れ、前記電流を前記ダイバータ
    電極から引抜くようにした半導体装置において、 前記ダイバータ領域は、前記半導体基板の第１導電型の
    領域によって取囲まれており、さらに、前記ダイバータ
    領域と前記ベース領域との間の前記半導体基板の第１導
    電型の領域表面上に絶縁膜を介在させて形成され、 オフ時に、所定の電圧を印加することにより前記ダイバ
    ータ領域と前記ベース領域との間を電気的に導通するた
    めのゲート電極を備えたことを特徴とする、半導体装
    置。
JP8056107A 1996-03-13 1996-03-13 半導体装置 Withdrawn JPH09246523A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8056107A JPH09246523A (ja) 1996-03-13 1996-03-13 半導体装置
DE19640799A DE19640799A1 (de) 1996-03-13 1996-10-02 Halbleitereinrichtung
KR1019960044052A KR970067930A (ko) 1996-03-13 1996-10-05 반도체 장치
US08/779,514 US5939736A (en) 1996-03-13 1997-01-08 Insulated gate thyristor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8056107A JPH09246523A (ja) 1996-03-13 1996-03-13 半導体装置

Publications (1)

Publication Number Publication Date
JPH09246523A true JPH09246523A (ja) 1997-09-19

Family

ID=13017883

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8056107A Withdrawn JPH09246523A (ja) 1996-03-13 1996-03-13 半導体装置

Country Status (4)

Country Link
US (1) US5939736A (ja)
JP (1) JPH09246523A (ja)
KR (1) KR970067930A (ja)
DE (1) DE19640799A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6690038B1 (en) 1999-06-05 2004-02-10 T-Ram, Inc. Thyristor-based device over substrate surface
US6727528B1 (en) 2001-03-22 2004-04-27 T-Ram, Inc. Thyristor-based device including trench dielectric isolation for thyristor-body regions
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6804162B1 (en) 2001-04-05 2004-10-12 T-Ram, Inc. Read-modify-write memory using read-or-write banks
US6583452B1 (en) 2001-12-17 2003-06-24 T-Ram, Inc. Thyristor-based device having extended capacitive coupling
US6832300B2 (en) 2002-03-20 2004-12-14 Hewlett-Packard Development Company, L.P. Methods and apparatus for control of asynchronous cache
US6965129B1 (en) 2002-11-06 2005-11-15 T-Ram, Inc. Thyristor-based device having dual control ports
DE10330571B8 (de) * 2003-07-07 2007-03-08 Infineon Technologies Ag Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür
US10367085B2 (en) 2015-08-31 2019-07-30 Littelfuse, Inc. IGBT with waved floating P-Well electron injection
US9780202B2 (en) 2015-08-31 2017-10-03 Ixys Corporation Trench IGBT with waved floating P-well electron injection
US9780168B2 (en) * 2015-08-31 2017-10-03 Ixys Corporation IGBT with waved floating P-well electron injection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381025A (en) * 1989-08-17 1995-01-10 Ixys Corporation Insulated gate thyristor with gate turn on and turn off
JPH0795597B2 (ja) * 1990-08-18 1995-10-11 三菱電機株式会社 サイリスタおよびその製造方法
JPH04284669A (ja) * 1991-03-14 1992-10-09 Fuji Electric Co Ltd 絶縁ゲート制御サイリスタ
DE4121375A1 (de) * 1991-06-28 1993-01-14 Asea Brown Boveri Abschaltbares leistungshalbleiter-bauelement sowie verfahren zu dessen herstellung
DE4126491A1 (de) * 1991-08-10 1993-02-11 Asea Brown Boveri Abschaltbares leistungshalbleiter-bauelement
JP3260944B2 (ja) * 1993-12-15 2002-02-25 三菱電機株式会社 電圧駆動型サイリスタおよびその製造方法

Also Published As

Publication number Publication date
US5939736A (en) 1999-08-17
KR970067930A (ko) 1997-10-13
DE19640799A1 (de) 1997-09-18

Similar Documents

Publication Publication Date Title
JP5357370B2 (ja) 半導体デバイス
JP3321185B2 (ja) 高耐圧半導体装置
JP4357753B2 (ja) 高耐圧半導体装置
EP0581246B1 (en) MIS-type semiconductor device
EP2622639B1 (en) Reverse-conducting power semiconductor device
EP0854518A1 (en) Trench insulated gate bipolar transistor
JPH08316480A (ja) 高耐圧半導体素子
CN105706241B (zh) Mos双极器件
JPH09246523A (ja) 半導体装置
US5874751A (en) Insulated gate thyristor
JP3405649B2 (ja) 半導体装置
KR20080111943A (ko) 반도체 소자 및 그의 제조 방법
JPH098301A (ja) 電力用半導体装置
EP0565350A2 (en) Semiconductor device with a buffer structure
JPS6373670A (ja) 導電変調型ｍｏｓｆｅｔ
JP3180879B2 (ja) 絶縁ゲート型サイリスタ
JP2003078139A (ja) 電力用半導体装置
JP2003224282A (ja) 高耐圧半導体素子
JP2000200791A (ja) 電圧駆動型バイポ―ラ半導体装置
JPH06291320A (ja) 絶縁ゲート型バイポーラトランジスタ
KR100486350B1 (ko) 에미터스위치사이리스터및이의제조방법
JP3300544B2 (ja) 電力用半導体装置
JP2000077657A (ja) 絶縁ゲートバイポーラトランジスタ及びそれを使った電力変換装置
JPH04338678A (ja) 半導体装置
JP2797890B2 (ja) 複合半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030603