JPH05216624A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH05216624A JPH05216624A JP4047517A JP4751792A JPH05216624A JP H05216624 A JPH05216624 A JP H05216624A JP 4047517 A JP4047517 A JP 4047517A JP 4751792 A JP4751792 A JP 4751792A JP H05216624 A JPH05216624 A JP H05216624A
- Authority
- JP
- Japan
- Prior art keywords
- storage means
- adder
- input
- output
- incrementer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
- G06F7/5095—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators word-serial, i.e. with an accumulator-register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/544—Indexing scheme relating to group G06F7/544
- G06F2207/5442—Absolute difference
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 回路規模を増大させることなく、演算動作の
高速化を図る。 【構成】 加算器1の下位所定ビットの累算結果を記憶
する第1の記憶手段2aと、上記加算器1の上位所定ビ
ットの累算結果を記憶する第2の記憶手段2bと、この
第2の記憶手段に記憶されている値をインクリメントし
て出力するインクリメンタ3と、上記加算器1からのキ
ャリー信号がなければ第2の記憶手段に記憶されている
前回の累算結果をこの第2の記憶手段にそのまま入力
し、キャリー信号が有れば上記インクリメント値を第2
記憶手段2bに入力する選択手段9を具備する。
高速化を図る。 【構成】 加算器1の下位所定ビットの累算結果を記憶
する第1の記憶手段2aと、上記加算器1の上位所定ビ
ットの累算結果を記憶する第2の記憶手段2bと、この
第2の記憶手段に記憶されている値をインクリメントし
て出力するインクリメンタ3と、上記加算器1からのキ
ャリー信号がなければ第2の記憶手段に記憶されている
前回の累算結果をこの第2の記憶手段にそのまま入力
し、キャリー信号が有れば上記インクリメント値を第2
記憶手段2bに入力する選択手段9を具備する。
Description
【0001】
【産業上の利用分野】本発明は演算装置、特に累算を行
うための演算装置に関するものである。
うための演算装置に関するものである。
【0002】
【従来の技術】従来の演算装置としての累算器の一例を
図4に示す。図において、31は累算を行うための加算
器、32はクロック入力端子5より入力されるクロック
信号に呼応して蓄えているデータの更新を行う記憶手段
である。4は入力端子、6は出力端子で、各々のビット
数はN及びMである。通常の場合、累算結果は入力より
もダイナミックレンジが大きいため、N<Mとしても一
般性を失わない。Nビットの入力データは上記入力端子
4を介して加算器31の第1の入力31aに供給され
る。一方、記憶手段32の出力はMビットの出力データ
として上記出力端子6を介して出力され、同時に加算器
31の第2の入力31bに供給される。又、この加算器
31の出力は記憶手段32の入力に供給される。
図4に示す。図において、31は累算を行うための加算
器、32はクロック入力端子5より入力されるクロック
信号に呼応して蓄えているデータの更新を行う記憶手段
である。4は入力端子、6は出力端子で、各々のビット
数はN及びMである。通常の場合、累算結果は入力より
もダイナミックレンジが大きいため、N<Mとしても一
般性を失わない。Nビットの入力データは上記入力端子
4を介して加算器31の第1の入力31aに供給され
る。一方、記憶手段32の出力はMビットの出力データ
として上記出力端子6を介して出力され、同時に加算器
31の第2の入力31bに供給される。又、この加算器
31の出力は記憶手段32の入力に供給される。
【0003】動作は次のとおりである。入力データは上
記クロック入力端子5より入力されるクロック信号に同
期して加算器31に供給される。この入力データと、記
憶手段32の出力とを加算器31で加算した結果が記憶
手段32の入力に供給され、記憶手段32の内容が更新
されることにより、クロック信号に同期して新しい入力
データが入力される都度、加算器31で累算が行われ、
記憶手段32にこの累算結果が蓄えられる。
記クロック入力端子5より入力されるクロック信号に同
期して加算器31に供給される。この入力データと、記
憶手段32の出力とを加算器31で加算した結果が記憶
手段32の入力に供給され、記憶手段32の内容が更新
されることにより、クロック信号に同期して新しい入力
データが入力される都度、加算器31で累算が行われ、
記憶手段32にこの累算結果が蓄えられる。
【0004】図4に示したような累算器のうち、大きな
部分を占めるのは加算器31である。記憶手段32の出
力はMビットであるため、加算器31もMビットの2進
数の加算が行える構成でなければならない。図5に従来
のMビットの加算器の回路構成の一例を示す。33aな
いし33eは各々下位から1ビット目,2ビット目,3
ビット目,(m−1)ビット目,mビット目(最上位ビ
ット)に対応する全加算器である。全加算器の回路につ
いては、例えば、K.Murakamiらによる“A
Digital Processor for Dec
oclingComposite TV Signal
s Using AdoptineFiHering”
(IEEE Journal of Solid−St
ate Circuits,vol.sc−21,N
o.5,Oct.1986)に記載されている。入力デ
ータX(ビット列Xm,Xm−1,・・・X1で表され
る)と入力データY(ビット列Ym,Ym−1,・・・
Y1で表される)は、各々対応する全加算器33aない
し33eの第1及び第2の入力331,332に供給さ
れる。又、全加算器33bないし33eの第3の入力
(キャリー入力)333には1つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
33aの第3の入力333は接地点34に接続されてい
る。更に全加算器33aないし33eの出力は出力デー
タO(ビット列Om,Om−1,・・・O1)となる。
したがって図4に示した累算器の加算器としてこれを用
いる場合、第1の入力331には入力データ(Nビッ
ト)を符号拡張して入力することになる。
部分を占めるのは加算器31である。記憶手段32の出
力はMビットであるため、加算器31もMビットの2進
数の加算が行える構成でなければならない。図5に従来
のMビットの加算器の回路構成の一例を示す。33aな
いし33eは各々下位から1ビット目,2ビット目,3
ビット目,(m−1)ビット目,mビット目(最上位ビ
ット)に対応する全加算器である。全加算器の回路につ
いては、例えば、K.Murakamiらによる“A
Digital Processor for Dec
oclingComposite TV Signal
s Using AdoptineFiHering”
(IEEE Journal of Solid−St
ate Circuits,vol.sc−21,N
o.5,Oct.1986)に記載されている。入力デ
ータX(ビット列Xm,Xm−1,・・・X1で表され
る)と入力データY(ビット列Ym,Ym−1,・・・
Y1で表される)は、各々対応する全加算器33aない
し33eの第1及び第2の入力331,332に供給さ
れる。又、全加算器33bないし33eの第3の入力
(キャリー入力)333には1つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
33aの第3の入力333は接地点34に接続されてい
る。更に全加算器33aないし33eの出力は出力デー
タO(ビット列Om,Om−1,・・・O1)となる。
したがって図4に示した累算器の加算器としてこれを用
いる場合、第1の入力331には入力データ(Nビッ
ト)を符号拡張して入力することになる。
【0005】ところが、従来の演算装置としての累算器
は以上のように構成されていたので、Mビットすなわち
累積結果のもつビット数の加算器を必要とするため、回
路規模が大きくなる。又、加算器31が図5に示した如
く構成されている場合を例にとれば、最悪遅延経路は通
常図5における全加算器33aより全加算器33eに至
るキャリー伝搬の経路となるため、高速化が容易でな
い。
は以上のように構成されていたので、Mビットすなわち
累積結果のもつビット数の加算器を必要とするため、回
路規模が大きくなる。又、加算器31が図5に示した如
く構成されている場合を例にとれば、最悪遅延経路は通
常図5における全加算器33aより全加算器33eに至
るキャリー伝搬の経路となるため、高速化が容易でな
い。
【0006】このような問題点を改善するため、図6に
示す従来の演算装置としての累算器が提案されている。
この一例では、累算の一部を加算器よりも回路規模の小
さなインクリメンタで行うよう構成したものである。図
において、1は加算器、2aは第1の記憶手段、2bは
第2の記憶手段、3はインクリメンタ、4は入力端子、
5はクロック入力端子、6a,6bは第1,第2の出力
端子である。図4の一例と同様に累算器の入力データは
Nビット、累算結果はMビット(N<M)である。入力
データは入力端子4を介して加算器1の第1の入力1a
に供給される。加算器1はNビットの加算を行うもの
で、第2の入力1bにはNビット(下位所定ビット)の
データを保持する第1の記憶手段2aの出力が供給され
る。加算器1のキャリー出力はインクリメンタ3の第1
の入力(キャリー入力)3aに供給され、第2の出力は
第1の記憶手段2aの入力に供給される。又、インクリ
メンタ3の出力は(M−N)ビット(上位所定ビット)
のデータを保持する第2の記憶手段2bに供給され、イ
ンクリメンタ3の第2の入力3bは第2の記憶手段2b
の出力が供給され、これらの入,出力はいずれも(M−
N)ビットから成る。クロック信号はクロック入力端子
5より入力され、第1及び第2の記憶手段2a,2bに
供給される。このクロック信号に同期して各記憶手段中
に蓄えられたデータの更新が行われる。更に第1,第2
の記憶手段2a,2bの出力が累算結果として第1,第
2の出力端子6a,6bを介して出力される。それぞれ
の出力のデータ長はNビット(下位所定ビット)及び
(M−N)ビット(上位所定ビット)であり、合計Mビ
ットの累算結果が出力されることとなる。
示す従来の演算装置としての累算器が提案されている。
この一例では、累算の一部を加算器よりも回路規模の小
さなインクリメンタで行うよう構成したものである。図
において、1は加算器、2aは第1の記憶手段、2bは
第2の記憶手段、3はインクリメンタ、4は入力端子、
5はクロック入力端子、6a,6bは第1,第2の出力
端子である。図4の一例と同様に累算器の入力データは
Nビット、累算結果はMビット(N<M)である。入力
データは入力端子4を介して加算器1の第1の入力1a
に供給される。加算器1はNビットの加算を行うもの
で、第2の入力1bにはNビット(下位所定ビット)の
データを保持する第1の記憶手段2aの出力が供給され
る。加算器1のキャリー出力はインクリメンタ3の第1
の入力(キャリー入力)3aに供給され、第2の出力は
第1の記憶手段2aの入力に供給される。又、インクリ
メンタ3の出力は(M−N)ビット(上位所定ビット)
のデータを保持する第2の記憶手段2bに供給され、イ
ンクリメンタ3の第2の入力3bは第2の記憶手段2b
の出力が供給され、これらの入,出力はいずれも(M−
N)ビットから成る。クロック信号はクロック入力端子
5より入力され、第1及び第2の記憶手段2a,2bに
供給される。このクロック信号に同期して各記憶手段中
に蓄えられたデータの更新が行われる。更に第1,第2
の記憶手段2a,2bの出力が累算結果として第1,第
2の出力端子6a,6bを介して出力される。それぞれ
の出力のデータ長はNビット(下位所定ビット)及び
(M−N)ビット(上位所定ビット)であり、合計Mビ
ットの累算結果が出力されることとなる。
【0007】ここで図6に示したインクリメンタ3につ
いて説明する。図7は(M−N)ビットのインクリメン
タの構成例を示す図である。図中、I(ビット列I(m-
n) ,I(m-n-1) ,・・・I1 で示される。),O(ビ
ット列O(m-n) ,O(m-n-1)・・・Ioで示される。)
は各々入力データ,出力データを示しており、いずれも
(M−N)ビットである。7a〜7eは半加算器を示し
ており、それぞれ最下位ビットから1ビット目,2ビッ
ト目,3ビット目,(M−N−1)ビット目,(M−
N)ビット目(最上位)に対応する。入力データは半加
算器7aないし7eの第1の入力71に供給され、出力
データは半加算器7aないし7eの第1の出力(和出
力)から得られる。又、半加算器7bないし7eの第2
の入力72は各々1つ下位のビットに対応する半加算器
の第2の出力(キャリー出力)を供給され、最下位の半
加算器7aの第2の入力72にはキャリー入力端子8か
らキャリー信号が供給される。以上の構成より、図7の
インクリメンタ回路は以下の動作を行う。 (1)キャリー信号=“1”の場合 O=I+1(出力は入力に1を加えたものである) (2)キャリー信号=“O”の場合 O=I(出力は入力に等しい) (1)の場合がインクリメント動作であり、上記キャリ
ー信号によりインクリメンタの動作が制御されている。
慣用上図6に示した第2の記憶手段2bをも含めてイン
クリメンタと称することもあるが、ここでは図7に示し
た機能(1加算)部分のみをインクリメンタと称するこ
ととする。
いて説明する。図7は(M−N)ビットのインクリメン
タの構成例を示す図である。図中、I(ビット列I(m-
n) ,I(m-n-1) ,・・・I1 で示される。),O(ビ
ット列O(m-n) ,O(m-n-1)・・・Ioで示される。)
は各々入力データ,出力データを示しており、いずれも
(M−N)ビットである。7a〜7eは半加算器を示し
ており、それぞれ最下位ビットから1ビット目,2ビッ
ト目,3ビット目,(M−N−1)ビット目,(M−
N)ビット目(最上位)に対応する。入力データは半加
算器7aないし7eの第1の入力71に供給され、出力
データは半加算器7aないし7eの第1の出力(和出
力)から得られる。又、半加算器7bないし7eの第2
の入力72は各々1つ下位のビットに対応する半加算器
の第2の出力(キャリー出力)を供給され、最下位の半
加算器7aの第2の入力72にはキャリー入力端子8か
らキャリー信号が供給される。以上の構成より、図7の
インクリメンタ回路は以下の動作を行う。 (1)キャリー信号=“1”の場合 O=I+1(出力は入力に1を加えたものである) (2)キャリー信号=“O”の場合 O=I(出力は入力に等しい) (1)の場合がインクリメント動作であり、上記キャリ
ー信号によりインクリメンタの動作が制御されている。
慣用上図6に示した第2の記憶手段2bをも含めてイン
クリメンタと称することもあるが、ここでは図7に示し
た機能(1加算)部分のみをインクリメンタと称するこ
ととする。
【0008】尚、半加算器の具体的な回路としては種々
の回路が考えられるが、全加算器の回路と比較した場
合、約3分の2の回路規模で実現することができる。一
例を挙げれば、全加算器が2つの排他的論理和回路と1
つのキャリー信号生成回路から成るのに対し、半加算器
は1つの排他的論理和回路と1つのキャリー信号生成回
路から構成できるからである。
の回路が考えられるが、全加算器の回路と比較した場
合、約3分の2の回路規模で実現することができる。一
例を挙げれば、全加算器が2つの排他的論理和回路と1
つのキャリー信号生成回路から成るのに対し、半加算器
は1つの排他的論理和回路と1つのキャリー信号生成回
路から構成できるからである。
【0009】以下に図6に示した累算器の動作を説明す
る。入力データはクロック入力端子5より入力されるク
ロック信号に同期して入力される。Nビットの入力デー
タは加算器1において第1の記憶手段2aの出力(下位
所定ビットの前回の累算結果)と加算される。その累算
結果としてNビットから成る加算器1の第2の出力が第
1の記憶手段2aの入力に供給され、かつ1ビットから
成る最上位ビットのキャリー出力である加算器1の出力
がインクリメンタ3のキャリー入力に取込まれる。
る。入力データはクロック入力端子5より入力されるク
ロック信号に同期して入力される。Nビットの入力デー
タは加算器1において第1の記憶手段2aの出力(下位
所定ビットの前回の累算結果)と加算される。その累算
結果としてNビットから成る加算器1の第2の出力が第
1の記憶手段2aの入力に供給され、かつ1ビットから
成る最上位ビットのキャリー出力である加算器1の出力
がインクリメンタ3のキャリー入力に取込まれる。
【0010】インクリメンタ3はこの累算結果にもとづ
くキャリー入力にもとづいて下位所定ビットの加算結果
からのキャリー信号が“1”即ち桁上げがある場合に限
ってインクリメント動作を行い、(M−N)ビット(上
位所定ビット)からなる第2の記憶手段2bの内容に1
を加え、キャリー信号が“O”即ち桁上げのない場合に
は第2の記憶手段2bの内容をインクリメントせずにそ
のまま第2の記憶手段2bに再び入力する。
くキャリー入力にもとづいて下位所定ビットの加算結果
からのキャリー信号が“1”即ち桁上げがある場合に限
ってインクリメント動作を行い、(M−N)ビット(上
位所定ビット)からなる第2の記憶手段2bの内容に1
を加え、キャリー信号が“O”即ち桁上げのない場合に
は第2の記憶手段2bの内容をインクリメントせずにそ
のまま第2の記憶手段2bに再び入力する。
【0011】以上の動作によって、新しい入力データが
入力される都度、累算が実行され、この累算結果にもと
づきクロック信号に同期して第1,第2の記憶手段2
a,2bの内容が更新されてNビット(下位所定ビッ
ト)の累算結果及び(M−N)ビット(上位所定ビッ
ト)の累算結果が各々蓄えられる。
入力される都度、累算が実行され、この累算結果にもと
づきクロック信号に同期して第1,第2の記憶手段2
a,2bの内容が更新されてNビット(下位所定ビッ
ト)の累算結果及び(M−N)ビット(上位所定ビッ
ト)の累算結果が各々蓄えられる。
【0012】すなわち、図6に示した累算器は、Nビッ
ト(N<M)の入力データと、Nビット(下位所定ビッ
ト)の前回の累算結果との累算結果から生じた桁上げに
応じ、(M−N)ビット(上位所定ビット)の前回の累
算結果をインクリメントすることにより、Mビットの累
算を実行する。これにより、図4及び図5に示したよう
なMビットに対応する全加算器から成る加算器31が、
Nビット(N<M)に対応する全加算器から成る加算器
1と、(M−N)ビットに対応する半加算器から構成さ
れるインクリメンタ3とに置き換わったことで、回路規
模が減少する。又、最悪遅延経路も加算器1の最下位の
全加算器よりインクリメンタ3の最上位の半加算器に至
るキャリー伝搬の経路となり、回路規模の減少分だけ高
速化する。
ト(N<M)の入力データと、Nビット(下位所定ビッ
ト)の前回の累算結果との累算結果から生じた桁上げに
応じ、(M−N)ビット(上位所定ビット)の前回の累
算結果をインクリメントすることにより、Mビットの累
算を実行する。これにより、図4及び図5に示したよう
なMビットに対応する全加算器から成る加算器31が、
Nビット(N<M)に対応する全加算器から成る加算器
1と、(M−N)ビットに対応する半加算器から構成さ
れるインクリメンタ3とに置き換わったことで、回路規
模が減少する。又、最悪遅延経路も加算器1の最下位の
全加算器よりインクリメンタ3の最上位の半加算器に至
るキャリー伝搬の経路となり、回路規模の減少分だけ高
速化する。
【0013】
【発明が解決しようとする課題】しかしながら、従来の
演算装置としての累算器は以上のように構成されていた
ので、加算器1の最下位の全加算器よりインクリメンタ
3の最上位の半加算器に至るキャリー伝搬の経路が最悪
遅延経路となり、より高速化することは容易でなく、高
速化を図ろうとすれば更に付加的な回路が必要となり、
回路規模が増大するという問題点があった。
演算装置としての累算器は以上のように構成されていた
ので、加算器1の最下位の全加算器よりインクリメンタ
3の最上位の半加算器に至るキャリー伝搬の経路が最悪
遅延経路となり、より高速化することは容易でなく、高
速化を図ろうとすれば更に付加的な回路が必要となり、
回路規模が増大するという問題点があった。
【0014】本発明は上記のような問題点を解決するた
めになされたもので、回路規模の増大をまねくことな
く、さらに高速化を実現できる演算装置を得ることを目
的とする。
めになされたもので、回路規模の増大をまねくことな
く、さらに高速化を実現できる演算装置を得ることを目
的とする。
【0015】
【課題を解決するための手段】第1の発明に係る演算装
置は、加算器1から出力される桁上げ信号等のキャリー
信号にもとづき、第2の記憶手段2bに記憶された上位
所定ビットの前回の累算結果とインクリメンタ3の出力
値のいずれかを出力することにより、第2の記憶手段2
bの内容を更新する選択手段9を設けた。
置は、加算器1から出力される桁上げ信号等のキャリー
信号にもとづき、第2の記憶手段2bに記憶された上位
所定ビットの前回の累算結果とインクリメンタ3の出力
値のいずれかを出力することにより、第2の記憶手段2
bの内容を更新する選択手段9を設けた。
【0016】第2の発明に係る演算装置は、第2の記憶
手段2bの内容が更新されたと判定した場合に桁上げ信
号等のキャリー信号とクロック信号とにもとづき第2の
記憶手段2bにクロック信号を供給することにより内容
を更新するクロック制御手段11を設けた。
手段2bの内容が更新されたと判定した場合に桁上げ信
号等のキャリー信号とクロック信号とにもとづき第2の
記憶手段2bにクロック信号を供給することにより内容
を更新するクロック制御手段11を設けた。
【0017】
【作用】第1の発明に係る演算装置において、選択手段
9は加算器1よりキャリー信号が有れば、上位所定ビッ
トの前回の累算結果を示す第2の記憶手段2bの出力
に、1を加えたインクリメンタ3の出力値を第2の記憶
手段2bに供給し、第2の記憶手段2bの内容が更新さ
れる。
9は加算器1よりキャリー信号が有れば、上位所定ビッ
トの前回の累算結果を示す第2の記憶手段2bの出力
に、1を加えたインクリメンタ3の出力値を第2の記憶
手段2bに供給し、第2の記憶手段2bの内容が更新さ
れる。
【0018】第2の発明に係る演算装置において、クロ
ック制御手段11はキャリー信号が供給されてきたとき
だけ第2の記憶手段2bにクロックを供給することによ
り、第2の記憶手段2bにインクリメンタ3の出力値が
取込まれ内容が更新される。
ック制御手段11はキャリー信号が供給されてきたとき
だけ第2の記憶手段2bにクロックを供給することによ
り、第2の記憶手段2bにインクリメンタ3の出力値が
取込まれ内容が更新される。
【0019】
【実施例】本発明に係る演算装置としての累算器の一実
施例を図1に示す。図中、図6と同じものは同一の符号
を付して説明を省略する。図において、9はマルチプレ
クサ等から成る選択手段で、第1の入力9aに第2の記
憶手段2bの出力Xが、第2の入力9bにインクリメン
タ3の出力値X+1が供給されるとともに、制御入力9
cには加算器1のキャリー信号が供給されて、このキャ
リー信号にもとづき第2の記憶手段2bの出力Xと、イ
ンクリメンタ3の出力値X+1のいずれかを選択して出
力する。インクリメンタ3のキャリー入力には電源点1
0が接続され、常時インクリメント動作を行う。又、イ
ンクリメンタ3は回路規模を小さく実現するため、(M
−N)ビット(上位所定ビット)に対応した半加算器に
より構成され、第1,第2の記憶手段2a,2bは各々
Nビット(下位所定ビット),(M−N)ビット(上位
所定ビット)のレジスタにより構成される。尚、従来例
同様、入力データはNビット、累算結果はMビット(N
<M)である。
施例を図1に示す。図中、図6と同じものは同一の符号
を付して説明を省略する。図において、9はマルチプレ
クサ等から成る選択手段で、第1の入力9aに第2の記
憶手段2bの出力Xが、第2の入力9bにインクリメン
タ3の出力値X+1が供給されるとともに、制御入力9
cには加算器1のキャリー信号が供給されて、このキャ
リー信号にもとづき第2の記憶手段2bの出力Xと、イ
ンクリメンタ3の出力値X+1のいずれかを選択して出
力する。インクリメンタ3のキャリー入力には電源点1
0が接続され、常時インクリメント動作を行う。又、イ
ンクリメンタ3は回路規模を小さく実現するため、(M
−N)ビット(上位所定ビット)に対応した半加算器に
より構成され、第1,第2の記憶手段2a,2bは各々
Nビット(下位所定ビット),(M−N)ビット(上位
所定ビット)のレジスタにより構成される。尚、従来例
同様、入力データはNビット、累算結果はMビット(N
<M)である。
【0020】動作は次のとおりである。図1に示した累
算器の動作は従来の図6に示した累算器の動作と若干異
なるため、以下その相違点について説明する。尚、以下
の説明において上記選択手段9は上記キャリー信号が
“O”のときに第2の記憶手段2bの出力Xを、キャリ
ー信号が“1”のときにインクリメンタ3の出力値X+
1を取り込んで出力する。
算器の動作は従来の図6に示した累算器の動作と若干異
なるため、以下その相違点について説明する。尚、以下
の説明において上記選択手段9は上記キャリー信号が
“O”のときに第2の記憶手段2bの出力Xを、キャリ
ー信号が“1”のときにインクリメンタ3の出力値X+
1を取り込んで出力する。
【0021】加算器1及び第1の記憶手段2aは図6の
累算器と同様の動作を行う。従って加算の都度Nビット
の入力に対して、加算器1のキャリー出力からキャリー
信号が桁上げのある場合に“1”となり、桁上げのない
場合に“O”となって出力される。このキャリー信号は
選択手段9の制御入力に供給されるため、桁上げのある
場合にインクリメンタ3の出力X+1が桁上げのない場
合に第2の記憶手段2bの出力Xが選択手段9の出力と
して記憶手段2bの入力に供給される。図6の累算器と
異なり、インクリメンタ3のキャリー入力は電源点10
に接続され常に“1”が供給されるので、インクリメン
タ3は常時インクリメント動作を行なう。従って、この
図1に示した累算器の場合にも、結果的には図6に示し
た従来例同様、下位所定ビットとしてのNビットの加算
結果からの桁上げの有無にもとづいて、上位所定ビット
としての(M−N)ビットの前回の累算結果Xをインク
リメントした値X+1あるいはインクリメントしないま
まの値Xのいずれかが第2の記憶手段2b内に蓄えられ
ることとなる。
累算器と同様の動作を行う。従って加算の都度Nビット
の入力に対して、加算器1のキャリー出力からキャリー
信号が桁上げのある場合に“1”となり、桁上げのない
場合に“O”となって出力される。このキャリー信号は
選択手段9の制御入力に供給されるため、桁上げのある
場合にインクリメンタ3の出力X+1が桁上げのない場
合に第2の記憶手段2bの出力Xが選択手段9の出力と
して記憶手段2bの入力に供給される。図6の累算器と
異なり、インクリメンタ3のキャリー入力は電源点10
に接続され常に“1”が供給されるので、インクリメン
タ3は常時インクリメント動作を行なう。従って、この
図1に示した累算器の場合にも、結果的には図6に示し
た従来例同様、下位所定ビットとしてのNビットの加算
結果からの桁上げの有無にもとづいて、上位所定ビット
としての(M−N)ビットの前回の累算結果Xをインク
リメントした値X+1あるいはインクリメントしないま
まの値Xのいずれかが第2の記憶手段2b内に蓄えられ
ることとなる。
【0022】図6に示した従来例の累算器における最悪
遅延経路が加算器1の最下位の全加算器よりインクリメ
ンタ3の最上位の半加算器に至るMビット分のキャリー
伝搬の経路となるのに対し、図1に示した本願における
累算器おける最悪遅延経路はNビット(N<M)の全加
算器を通過するキャリー伝搬の経路及び(M−N)ビッ
トの半加算器を通過するキャリー伝搬の経路のいずれか
遅い方に帰結できる。すなわち、インクリメンタ3が常
時加算器1と同時に並列に動作を開始するように構成し
たため、両者を経由する最悪遅延経路が生じることがな
く、動作の高速化が図れる。又、少ない回路追加により
この効果が得られる。
遅延経路が加算器1の最下位の全加算器よりインクリメ
ンタ3の最上位の半加算器に至るMビット分のキャリー
伝搬の経路となるのに対し、図1に示した本願における
累算器おける最悪遅延経路はNビット(N<M)の全加
算器を通過するキャリー伝搬の経路及び(M−N)ビッ
トの半加算器を通過するキャリー伝搬の経路のいずれか
遅い方に帰結できる。すなわち、インクリメンタ3が常
時加算器1と同時に並列に動作を開始するように構成し
たため、両者を経由する最悪遅延経路が生じることがな
く、動作の高速化が図れる。又、少ない回路追加により
この効果が得られる。
【0023】本発明に係る演算装置としての累算器の他
の実施例を図2に示す。図中、図1と同じものは同一の
符号を付して説明を省略する。図において、11は2入
力ANDゲート等により構成されるクロック制御回路
で、第1の入力(クロック信号入力)11aにはクロッ
ク入力端子5を介してクロック信号が供給され、第2の
入力(制御入力)11bには加算器1からのキャリー信
号が供給され、かつその出力は第2の記憶手段2bのク
ロック入力に接続される(第2の発明)。このクロック
制御回路11は、クロック入力端子5から入力されるク
ロックを、キャリー信号にもとづき出力する。なお、イ
ンクリメンタ3のキャリー入力は、図1の場合と同様電
源点に接続されるので、常時インクリメント動作を行
う。
の実施例を図2に示す。図中、図1と同じものは同一の
符号を付して説明を省略する。図において、11は2入
力ANDゲート等により構成されるクロック制御回路
で、第1の入力(クロック信号入力)11aにはクロッ
ク入力端子5を介してクロック信号が供給され、第2の
入力(制御入力)11bには加算器1からのキャリー信
号が供給され、かつその出力は第2の記憶手段2bのク
ロック入力に接続される(第2の発明)。このクロック
制御回路11は、クロック入力端子5から入力されるク
ロックを、キャリー信号にもとづき出力する。なお、イ
ンクリメンタ3のキャリー入力は、図1の場合と同様電
源点に接続されるので、常時インクリメント動作を行
う。
【0024】本実施例における累算器の基本動作は図1
に示した累算器の動作とほぼ同様なので、相違点につい
て説明する。図1の累算器同様、図2に示した累算器で
は、インクリメンタ3は常にインクリメント動作をして
いる。従って下位のビットに対応する加算器1から出力
される桁上げ信号に従って、第2の記憶手段2bの内容
をインクリメントするか否かを、図1に示した様に選択
手段9を用いて行うのではなく、第2の記憶手段2bの
内容を更新するか否か、即ち第2の記憶手段2bにクロ
ック信号を与えるか否かにより制御するようにしたのが
本実施例にもとづく累算器である。従って1回の累算毎
にクロック信号はクロック入力端子5より与えられてお
り、毎回、第1の記憶手段2aのデータを更新するが、
第2の記憶手段2bに対しては、加算器1の第1の出力
から桁上げ信号が“1”となった場合に限ってクロック
信号が与えられ、第2の記憶手段2bに蓄えられている
データをインクリメントして更新する。
に示した累算器の動作とほぼ同様なので、相違点につい
て説明する。図1の累算器同様、図2に示した累算器で
は、インクリメンタ3は常にインクリメント動作をして
いる。従って下位のビットに対応する加算器1から出力
される桁上げ信号に従って、第2の記憶手段2bの内容
をインクリメントするか否かを、図1に示した様に選択
手段9を用いて行うのではなく、第2の記憶手段2bの
内容を更新するか否か、即ち第2の記憶手段2bにクロ
ック信号を与えるか否かにより制御するようにしたのが
本実施例にもとづく累算器である。従って1回の累算毎
にクロック信号はクロック入力端子5より与えられてお
り、毎回、第1の記憶手段2aのデータを更新するが、
第2の記憶手段2bに対しては、加算器1の第1の出力
から桁上げ信号が“1”となった場合に限ってクロック
信号が与えられ、第2の記憶手段2bに蓄えられている
データをインクリメントして更新する。
【0025】本実施例のように構成すれば、図1の実施
例と同様の効果が得られるとともに、クロック制御回路
11はANDゲート等で構成でき、回路追加もわずか数
素子でよく、回路規模も小さく実現できる。
例と同様の効果が得られるとともに、クロック制御回路
11はANDゲート等で構成でき、回路追加もわずか数
素子でよく、回路規模も小さく実現できる。
【0026】上記各実施例の説明においては、第1,第
2の記憶手段2a,2bの初期化の手段については触れ
なかったが実際のハードウェアにおいては必要である。
しかし、累算動作の説明及び回路規模,動作速度等に関
して影響を与えるものではないため説明を省略した。
2の記憶手段2a,2bの初期化の手段については触れ
なかったが実際のハードウェアにおいては必要である。
しかし、累算動作の説明及び回路規模,動作速度等に関
して影響を与えるものではないため説明を省略した。
【0027】又、上記各実施例においては、下位所定ビ
ット(加算器1)及び上位所定ビット(インクリメンタ
3)の区分を各々Nビット,(M−N)ビットに設定し
たが、これを例えば、(N+1)ビット及び(M−N−
1)ビットなどと設定することも可能である。ただし下
位所定ビットをNビット(入力データのビット数)未満
にすることはオーバフローをまねくため、不可能であ
る。
ット(加算器1)及び上位所定ビット(インクリメンタ
3)の区分を各々Nビット,(M−N)ビットに設定し
たが、これを例えば、(N+1)ビット及び(M−N−
1)ビットなどと設定することも可能である。ただし下
位所定ビットをNビット(入力データのビット数)未満
にすることはオーバフローをまねくため、不可能であ
る。
【0028】図3は本発明に係る演算装置としての累算
器の一実施例を差分絶対値和演算装置に適用した場合の
一例を示す構成図である。図中、図2と同じものは同一
符号を付し説明を省略する。図において、12は累算
器、13は減算器、14は排他的論理和回路、15,1
6は各々被減数,減数入力端子、17は減算結果の符号
を示す減算器符号出力である。減算器13の被減数入力
及び減数入力には被減数データ及び減数データが各々被
減数,減数入力端子15,16を介して入力され、減算
器符号出力17を排他的論理和回路14の第1の入力
(制御入力)及び累算器12のキャリー入力18に供給
し、かつ差分データを排他的論理和回路14の第2の入
力(データ入力)に供給する。累算器12の入力から排
他的論理和回路14の出力が取込まれて累算が行なわ
れ、第1及び第2の出力端子6a,6bを介して差分絶
対値和演算結果が出力される。
器の一実施例を差分絶対値和演算装置に適用した場合の
一例を示す構成図である。図中、図2と同じものは同一
符号を付し説明を省略する。図において、12は累算
器、13は減算器、14は排他的論理和回路、15,1
6は各々被減数,減数入力端子、17は減算結果の符号
を示す減算器符号出力である。減算器13の被減数入力
及び減数入力には被減数データ及び減数データが各々被
減数,減数入力端子15,16を介して入力され、減算
器符号出力17を排他的論理和回路14の第1の入力
(制御入力)及び累算器12のキャリー入力18に供給
し、かつ差分データを排他的論理和回路14の第2の入
力(データ入力)に供給する。累算器12の入力から排
他的論理和回路14の出力が取込まれて累算が行なわ
れ、第1及び第2の出力端子6a,6bを介して差分絶
対値和演算結果が出力される。
【0029】動作は次のとおりである。尚、この一例で
はデータは全て2の補数表示の2進数であるとする。ま
ず減算器13において被減数から減数を減算し、その差
分データを排他的論理和回路14に入力する。このとき
減算器符号出力17には差分データの符号が出力されて
いるため、この出力信号を用いて差分データの絶対値を
累算器12に与えることができる。即ち、以下の一例の
ような動作を行う。 (1)差分データが正のとき(符号出力=“O”)。排
他的論理和回路14において、入力をそのまま出力す
る。かつ累算器12のキャリー入力18には“O”を与
える。 (2)差分データが負のとき(符号出力=“1”)。排
他的論理和回路14において入力をビット反転して出力
する。かつ累算器12のキャリー入力18に“1”を与
える。 上記一例のような動作により与えられた差分データの絶
対値を累算器12において累算することにより処理を終
了する。
はデータは全て2の補数表示の2進数であるとする。ま
ず減算器13において被減数から減数を減算し、その差
分データを排他的論理和回路14に入力する。このとき
減算器符号出力17には差分データの符号が出力されて
いるため、この出力信号を用いて差分データの絶対値を
累算器12に与えることができる。即ち、以下の一例の
ような動作を行う。 (1)差分データが正のとき(符号出力=“O”)。排
他的論理和回路14において、入力をそのまま出力す
る。かつ累算器12のキャリー入力18には“O”を与
える。 (2)差分データが負のとき(符号出力=“1”)。排
他的論理和回路14において入力をビット反転して出力
する。かつ累算器12のキャリー入力18に“1”を与
える。 上記一例のような動作により与えられた差分データの絶
対値を累算器12において累算することにより処理を終
了する。
【0030】図3の一例では図2の実施例に示した累算
器を適用した場合を例示したが、図1の実施例に示した
累算器を適用してもよく、いずれにしても動作が高速
で、かつ回路規模が増大せずに実現できる差分絶対値和
演算装置が得られる。又、図1及び図2に示した加算器
のキャリー入力は接地したものを例にとったが、累算器
12の第1の入力端子として用いることは容易に可能で
ある。
器を適用した場合を例示したが、図1の実施例に示した
累算器を適用してもよく、いずれにしても動作が高速
で、かつ回路規模が増大せずに実現できる差分絶対値和
演算装置が得られる。又、図1及び図2に示した加算器
のキャリー入力は接地したものを例にとったが、累算器
12の第1の入力端子として用いることは容易に可能で
ある。
【0031】
【発明の効果】第1の発明によれば、加算器から出力さ
れる桁上げ信号等のキャリー信号にもとづき、第2の記
憶手段に記憶された上位所定ビットの前回の累算結果と
インクリメンタの出力値とのいずれかを第2の記憶手段
に供給することにより、第2の記憶手段の内容を更新す
る選択手段を設けたので、インクリメンタ3が常時加算
器1と同時に並列に動作を開始するように構成でき、従
来例のように両者を経由する最悪遅延経路が生じること
がなく、加算器又はインクリメンタのキャリー伝搬経路
のいずれか遅い方が最悪遅延経路となり、動作の高速化
が少数の回路追加によって回路規模の増大を伴わずに実
現できる。
れる桁上げ信号等のキャリー信号にもとづき、第2の記
憶手段に記憶された上位所定ビットの前回の累算結果と
インクリメンタの出力値とのいずれかを第2の記憶手段
に供給することにより、第2の記憶手段の内容を更新す
る選択手段を設けたので、インクリメンタ3が常時加算
器1と同時に並列に動作を開始するように構成でき、従
来例のように両者を経由する最悪遅延経路が生じること
がなく、加算器又はインクリメンタのキャリー伝搬経路
のいずれか遅い方が最悪遅延経路となり、動作の高速化
が少数の回路追加によって回路規模の増大を伴わずに実
現できる。
【0032】第2の発明によれば、桁上げ信号等のキャ
リー信号にもとづきクロック信号を第2の記憶手段に供
給することにより内容を更新するクロック制御手段を設
けたので、動作の高速化が少数の回路追加によって回路
規模の増大を伴わずに実現できる等第2の発明と同様の
効果が得られる。
リー信号にもとづきクロック信号を第2の記憶手段に供
給することにより内容を更新するクロック制御手段を設
けたので、動作の高速化が少数の回路追加によって回路
規模の増大を伴わずに実現できる等第2の発明と同様の
効果が得られる。
【図1】本発明に係る演算装置としての累算器の一実施
例を示す構成図である。
例を示す構成図である。
【図2】本発明に係る演算装置としての累算器の他の実
施例を示す構成図である。
施例を示す構成図である。
【図3】本発明に係る演算装置としての累算器を差分絶
対値和演算装置に適用した一例を示す構成図である。
対値和演算装置に適用した一例を示す構成図である。
【図4】従来の演算装置としての累算器の一例を示す構
成図である。
成図である。
【図5】従来の加算器を全加算器で構成した一例を示す
構成図である。
構成図である。
【図6】従来の演算装置としての累算器の一例を示す構
成図である。
成図である。
【図7】従来のインクリメンタを半加算器で構成した一
例を示す構成図である。
例を示す構成図である。
1 加算器 2a 第1の記憶手段 2b 第2の記憶手段 3 インクリメンタ 4 データ入力端子 5 クロック入力端子 9 選択手段 10 電源点
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年7月8日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0004
【補正方法】変更
【補正内容】
【0004】図4に示したような累算器のうち、大きな
部分を占めるのは加算器31である。記憶手段32の出
力はMビットであるため、加算器31もMビットの2進
数の加算が行える構成でなければならない。図5に従来
のMビットの加算器の回路構成の一例を示す。33aな
いし33eは各々下位から1ビット目,2ビット目,3
ビット目,(m−1)ビット目,mビット目(最上位ビ
ット)に対応する全加算器である。全加算器の回路につ
いては、例えば、K.Murakamiらによる“A
Digital Processor for Dec
oding Composite TV Signal
s Using Adoptive Filterin
g”(IEEE Journal of Solid−
State Circuits,vol.sc−21,
No.5,Oct.1986)に記載されている。入力
データX(ビット列Xm,Xm−1,・・・X1で表さ
れる)と入力データY(ビット列Ym,Ym−1,・・
・Y1で表される)は、各々対応する全加算器33aな
いし33eの第1及び第2の入力331,332に供給
される。又、全加算器33bないし33eの第3の入力
(キャリー入力)333には1つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
33aの第3の入力333は接地点34に接続されてい
る。更に全加算器33aないし33eの出力は出力デー
タO(ビット列Om,Om−1,・・・O1)となる。
したがって図4に示した累算器の加算器としてこれを用
いる場合、第1の入力331には入力データ(Nビッ
ト)を符号拡張して入力することになる。
部分を占めるのは加算器31である。記憶手段32の出
力はMビットであるため、加算器31もMビットの2進
数の加算が行える構成でなければならない。図5に従来
のMビットの加算器の回路構成の一例を示す。33aな
いし33eは各々下位から1ビット目,2ビット目,3
ビット目,(m−1)ビット目,mビット目(最上位ビ
ット)に対応する全加算器である。全加算器の回路につ
いては、例えば、K.Murakamiらによる“A
Digital Processor for Dec
oding Composite TV Signal
s Using Adoptive Filterin
g”(IEEE Journal of Solid−
State Circuits,vol.sc−21,
No.5,Oct.1986)に記載されている。入力
データX(ビット列Xm,Xm−1,・・・X1で表さ
れる)と入力データY(ビット列Ym,Ym−1,・・
・Y1で表される)は、各々対応する全加算器33aな
いし33eの第1及び第2の入力331,332に供給
される。又、全加算器33bないし33eの第3の入力
(キャリー入力)333には1つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
33aの第3の入力333は接地点34に接続されてい
る。更に全加算器33aないし33eの出力は出力デー
タO(ビット列Om,Om−1,・・・O1)となる。
したがって図4に示した累算器の加算器としてこれを用
いる場合、第1の入力331には入力データ(Nビッ
ト)を符号拡張して入力することになる。
Claims (2)
- 【請求項1】 下位所定ビットの累算結果を記憶する第
1の記憶手段と、上位所定ビットの累算結果を記憶する
第2の記憶手段と、入力データに対応したビット数を有
し、この入力データと,上記第1の記憶手段における下
位所定ビットの前回の累算結果とを累算して累算結果を
上記第1の記憶手段に入力し、かつ桁上げ信号を出力す
る加算器と、上記第2の記憶手段における上位所定ビッ
トの前回の累算結果をインクリメントした値を出力する
インクリメンタとを有し、上記加算器,インクリメンタ
の出力によりクロック信号に同期して上記第1,第2の
記憶手段の内容を更新するようにした演算装置におい
て、 上記加算器から出力される桁上げ信号等のキャリー信号
がなければ、上記第2の記憶手段に記憶されている前回
の累算結果をこの第2の記憶手段にそのまま入力し、こ
のキャリー信号が有れば、上記インクリメンタの出力を
第2の記憶手段に入力する選択手段を備えたことを特徴
とする演算装置。 - 【請求項2】 下位所定ビットの累算結果を記憶する第
1の記憶手段と、上位所定ビットの累算結果を記憶する
第2の記憶手段と、入力データに対応したビット数を有
し、この入力データと,上記第1の記憶手段における下
位所定ビットの前回の累算結果とを累算して累算結果を
上記第1の記憶手段に入力し、かつ桁上げ信号を出力す
る加算器と、上記第2の記憶手段における上位所定ビッ
トの前回の累算結果をインクリメントした値を出力する
インクリメンタとを有し、上記加算器,インクリメンタ
の出力によりクロック信号に同期して上記第1,第2の
記憶手段の内容を更新するようにした演算装置におい
て、 上記桁上げ信号等のキャリー信号にもとづき、上記クロ
ック信号を第2の記憶手段にクロック信号を供給するこ
とにより内容を更新するクロック制御手段を設けたこと
を特徴とする演算装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4047517A JPH05216624A (ja) | 1992-02-03 | 1992-02-03 | 演算装置 |
US08/009,529 US5375079A (en) | 1992-02-03 | 1993-01-27 | Arithmetical unit including accumulating operation |
FR9300968A FR2686990A1 (fr) | 1992-02-03 | 1993-01-29 | Unite arithmetique ayant une operation d'accumulation. |
DE4302898A DE4302898C2 (de) | 1992-02-03 | 1993-02-02 | Arithmetische Recheneinheit mit Akkumulierfunktion |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4047517A JPH05216624A (ja) | 1992-02-03 | 1992-02-03 | 演算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05216624A true JPH05216624A (ja) | 1993-08-27 |
Family
ID=12777305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4047517A Pending JPH05216624A (ja) | 1992-02-03 | 1992-02-03 | 演算装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5375079A (ja) |
JP (1) | JPH05216624A (ja) |
DE (1) | DE4302898C2 (ja) |
FR (1) | FR2686990A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0816364A (ja) * | 1994-04-26 | 1996-01-19 | Nec Corp | カウンタ回路とそれを用いたマイクロプロセッサ |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2513139B2 (ja) * | 1993-07-27 | 1996-07-03 | 日本電気株式会社 | 信号処理プロセッサ |
US5519872A (en) * | 1993-12-30 | 1996-05-21 | Intel Corporation | Fast address latch with automatic address incrementing |
US5958001A (en) * | 1994-03-31 | 1999-09-28 | Motorola, Inc. | Output-processing circuit for a neural network and method of using same |
JP3620887B2 (ja) * | 1995-03-24 | 2005-02-16 | 株式会社ルネサステクノロジ | データ処理装置 |
US5691931A (en) * | 1995-06-07 | 1997-11-25 | Hitachi America, Ltd. | Low power adder for accumulation |
US5867413A (en) * | 1995-10-17 | 1999-02-02 | Hitachi Micro Systems, Inc. | Fast method of floating-point multiplication and accumulation |
US5928316A (en) * | 1996-11-18 | 1999-07-27 | Samsung Electronics Co., Ltd. | Fused floating-point multiply-and-accumulate unit with carry correction |
US6074725A (en) * | 1997-12-10 | 2000-06-13 | Caliper Technologies Corp. | Fabrication of microfluidic circuits by printing techniques |
JP3595449B2 (ja) * | 1998-06-04 | 2004-12-02 | Necエレクトロニクス株式会社 | 累積加算回路 |
US6591286B1 (en) * | 2002-01-18 | 2003-07-08 | Neomagic Corp. | Pipelined carry-lookahead generation for a fast incrementer |
JP2005011272A (ja) * | 2003-06-23 | 2005-01-13 | Oki Electric Ind Co Ltd | 演算回路 |
US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
US8266198B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US8266199B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US8301681B1 (en) | 2006-02-09 | 2012-10-30 | Altera Corporation | Specialized processing block for programmable logic device |
US8041759B1 (en) | 2006-02-09 | 2011-10-18 | Altera Corporation | Specialized processing block for programmable logic device |
US8386550B1 (en) | 2006-09-20 | 2013-02-26 | Altera Corporation | Method for configuring a finite impulse response filter in a programmable logic device |
US7930336B2 (en) | 2006-12-05 | 2011-04-19 | Altera Corporation | Large multiplier for programmable logic device |
US8386553B1 (en) | 2006-12-05 | 2013-02-26 | Altera Corporation | Large multiplier for programmable logic device |
US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
US8645450B1 (en) * | 2007-03-02 | 2014-02-04 | Altera Corporation | Multiplier-accumulator circuitry and methods |
US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
US8307023B1 (en) | 2008-10-10 | 2012-11-06 | Altera Corporation | DSP block for implementing large multiplier on a programmable integrated circuit device |
US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
US8468192B1 (en) | 2009-03-03 | 2013-06-18 | Altera Corporation | Implementing multipliers in a programmable integrated circuit device |
US8645449B1 (en) | 2009-03-03 | 2014-02-04 | Altera Corporation | Combined floating point adder and subtractor |
US8650236B1 (en) | 2009-08-04 | 2014-02-11 | Altera Corporation | High-rate interpolation or decimation filter in integrated circuit device |
US8396914B1 (en) | 2009-09-11 | 2013-03-12 | Altera Corporation | Matrix decomposition in an integrated circuit device |
US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
US8539016B1 (en) | 2010-02-09 | 2013-09-17 | Altera Corporation | QR decomposition in an integrated circuit device |
US8601044B2 (en) | 2010-03-02 | 2013-12-03 | Altera Corporation | Discrete Fourier Transform in an integrated circuit device |
US8484265B1 (en) | 2010-03-04 | 2013-07-09 | Altera Corporation | Angular range reduction in an integrated circuit device |
US8510354B1 (en) | 2010-03-12 | 2013-08-13 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8539014B2 (en) | 2010-03-25 | 2013-09-17 | Altera Corporation | Solving linear matrices in an integrated circuit device |
US8589463B2 (en) | 2010-06-25 | 2013-11-19 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8577951B1 (en) | 2010-08-19 | 2013-11-05 | Altera Corporation | Matrix operations in an integrated circuit device |
US8645451B2 (en) | 2011-03-10 | 2014-02-04 | Altera Corporation | Double-clocked specialized processing block in an integrated circuit device |
US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
US8812576B1 (en) | 2011-09-12 | 2014-08-19 | Altera Corporation | QR decomposition in an integrated circuit device |
US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US8762443B1 (en) | 2011-11-15 | 2014-06-24 | Altera Corporation | Matrix operations in an integrated circuit device |
US8543634B1 (en) | 2012-03-30 | 2013-09-24 | Altera Corporation | Specialized processing block for programmable integrated circuit device |
US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
JPS62118436A (ja) * | 1985-11-19 | 1987-05-29 | Nec Corp | 加算器 |
JPS6319933A (ja) * | 1986-07-14 | 1988-01-27 | Nec Corp | 折り返し試験制御回路 |
JPH02178833A (ja) * | 1988-12-29 | 1990-07-11 | Fujitsu Ltd | 異なるビット長のデータを加算する加算器 |
JPH0362125A (ja) * | 1989-07-29 | 1991-03-18 | Sharp Corp | 加算回路 |
JPH0380324A (ja) * | 1989-08-23 | 1991-04-05 | Ricoh Co Ltd | 中央演算処理装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR716765A (fr) * | 1931-05-08 | 1931-12-28 | Porte-filières pour machines à tréfiler | |
FR2166483A5 (ja) * | 1971-12-27 | 1973-08-17 | Burroughs Corp | |
JPS5351936A (en) * | 1976-10-22 | 1978-05-11 | Hitachi Ltd | High speed addition circuit |
US4215416A (en) * | 1978-03-22 | 1980-07-29 | Trw Inc. | Integrated multiplier-accumulator circuit with preloadable accumulator register |
JPS58132861A (ja) * | 1982-02-03 | 1983-08-08 | Toshiba Corp | 演算回路 |
JPS60140422A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | 演算処理装置 |
DE3880409T2 (de) * | 1987-09-23 | 1993-11-25 | France Telecom | Binäre Additions- und Multiplikationsvorrichtung. |
US5208770A (en) * | 1989-05-30 | 1993-05-04 | Fujitsu Limited | Accumulation circuit having a round-off function |
JPH03136166A (ja) * | 1989-10-23 | 1991-06-10 | Nec Corp | 演算回路 |
-
1992
- 1992-02-03 JP JP4047517A patent/JPH05216624A/ja active Pending
-
1993
- 1993-01-27 US US08/009,529 patent/US5375079A/en not_active Expired - Fee Related
- 1993-01-29 FR FR9300968A patent/FR2686990A1/fr active Granted
- 1993-02-02 DE DE4302898A patent/DE4302898C2/de not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
JPS62118436A (ja) * | 1985-11-19 | 1987-05-29 | Nec Corp | 加算器 |
JPS6319933A (ja) * | 1986-07-14 | 1988-01-27 | Nec Corp | 折り返し試験制御回路 |
JPH02178833A (ja) * | 1988-12-29 | 1990-07-11 | Fujitsu Ltd | 異なるビット長のデータを加算する加算器 |
JPH0362125A (ja) * | 1989-07-29 | 1991-03-18 | Sharp Corp | 加算回路 |
JPH0380324A (ja) * | 1989-08-23 | 1991-04-05 | Ricoh Co Ltd | 中央演算処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0816364A (ja) * | 1994-04-26 | 1996-01-19 | Nec Corp | カウンタ回路とそれを用いたマイクロプロセッサ |
Also Published As
Publication number | Publication date |
---|---|
FR2686990A1 (fr) | 1993-08-06 |
DE4302898A1 (en) | 1993-08-05 |
US5375079A (en) | 1994-12-20 |
DE4302898C2 (de) | 1995-03-16 |
FR2686990B1 (ja) | 1995-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05216624A (ja) | 演算装置 | |
US5696959A (en) | Memory store from a selected one of a register pair conditional upon the state of a selected status bit | |
US5644522A (en) | Method, apparatus and system for multiply rounding using redundant coded multiply result | |
US5509129A (en) | Long instruction word controlling plural independent processor operations | |
US5600847A (en) | Three input arithmetic logic unit with mask generator | |
US5995747A (en) | Three input arithmetic logic unit capable of performing all possible three operand boolean operations with shifter and/or mask generator | |
US5465224A (en) | Three input arithmetic logic unit forming the sum of a first Boolean combination of first, second and third inputs plus a second Boolean combination of first, second and third inputs | |
US5596763A (en) | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations | |
US5640578A (en) | Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section | |
US5606677A (en) | Packed word pair multiply operation forming output including most significant bits of product and other bits of one input | |
US5634065A (en) | Three input arithmetic logic unit with controllable shifter and mask generator | |
US6098163A (en) | Three input arithmetic logic unit with shifter | |
US6016538A (en) | Method, apparatus and system forming the sum of data in plural equal sections of a single data word | |
US5420809A (en) | Method of operating a data processing apparatus to compute correlation | |
EP0754998A1 (en) | An arithmetic unit | |
US5493524A (en) | Three input arithmetic logic unit employing carry propagate logic | |
US6067613A (en) | Rotation register for orthogonal data transformation | |
US5644524A (en) | Iterative division apparatus, system and method employing left most one's detection and left most one's detection with exclusive or | |
JPH07210369A (ja) | 並列加算および平均演算を行うための回路およびその方法 | |
US6026484A (en) | Data processing apparatus, system and method for if, then, else operation using write priority | |
US5712999A (en) | Address generator employing selective merge of two independent addresses | |
US5442581A (en) | Iterative division apparatus, system and method forming plural quotient bits per iteration | |
US5479166A (en) | Huffman decoding method, circuit and system employing conditional subtraction for conversion of negative numbers | |
US5512896A (en) | Huffman encoding method, circuit and system employing most significant bit change for size detection | |
US5877973A (en) | Logic operation circuit and carry look ahead adder |