JP2002328659A - 表示装置 - Google Patents
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- JP2002328659A JP2002328659A JP2001133019A JP2001133019A JP2002328659A JP 2002328659 A JP2002328659 A JP 2002328659A JP 2001133019 A JP2001133019 A JP 2001133019A JP 2001133019 A JP2001133019 A JP 2001133019A JP 2002328659 A JP2002328659 A JP 2002328659A
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Abstract
(57)【要約】
【課題】 表示品質を低下させずに信号線の書き込み時
間を短縮可能な表示装置を提供する。 【解決手段】 本発明の信号線駆動回路5は、サンプリ
ングラッチ13、ロードラッチ14、電圧選択回路1
5、DAC16、AMP17および信号線選択回路19
を備える。信号線の書き込みを行う前に、デジタル画素
データの上位3ビットのビット列に応じて選択された基
準電圧に基づいて信号線のプリチャージを行うため、信
号線の書き込み時間を短縮することができる。したがっ
て、サンプリングラッチ13、ロードラッチ14、DA
C16およびAMP17などを複数の信号線で共有化す
ることができる。また、DAC16に入力する基準電圧
Vr1,Vr2をプリチャージ電圧として利用するため、プ
リチャージ専用の電圧をたくさん設けなくて済み、回路
構成を簡略化できる。
間を短縮可能な表示装置を提供する。 【解決手段】 本発明の信号線駆動回路5は、サンプリ
ングラッチ13、ロードラッチ14、電圧選択回路1
5、DAC16、AMP17および信号線選択回路19
を備える。信号線の書き込みを行う前に、デジタル画素
データの上位3ビットのビット列に応じて選択された基
準電圧に基づいて信号線のプリチャージを行うため、信
号線の書き込み時間を短縮することができる。したがっ
て、サンプリングラッチ13、ロードラッチ14、DA
C16およびAMP17などを複数の信号線で共有化す
ることができる。また、DAC16に入力する基準電圧
Vr1,Vr2をプリチャージ電圧として利用するため、プ
リチャージ専用の電圧をたくさん設けなくて済み、回路
構成を簡略化できる。
Description
【0001】
【発明の属する技術分野】本発明は、デジタル画素デー
タをアナログ映像信号に変換するD/A変換器と信号線
選択回路とを、画素アレイ部と一体に絶縁基板上に形成
する表示装置に関する。
タをアナログ映像信号に変換するD/A変換器と信号線
選択回路とを、画素アレイ部と一体に絶縁基板上に形成
する表示装置に関する。
【0002】
【従来の技術】従来の液晶表示装置は、画素アレイ部が
形成されるガラス基板とは別個に駆動回路を備えてお
り、駆動回路とガラス基板とはフレキシブル・プリント
基板等で接続されていた。
形成されるガラス基板とは別個に駆動回路を備えてお
り、駆動回路とガラス基板とはフレキシブル・プリント
基板等で接続されていた。
【0003】最近のプロセス技術の進歩発展により、同
一のガラス基板上に、画素アレイ部と駆動回路を一体に
形成することが可能になってきた。ところが、画素アレ
イ部と駆動回路を一体に形成すると、その分、液晶パネ
ルの額縁が大きくなるという問題がある。
一のガラス基板上に、画素アレイ部と駆動回路を一体に
形成することが可能になってきた。ところが、画素アレ
イ部と駆動回路を一体に形成すると、その分、液晶パネ
ルの額縁が大きくなるという問題がある。
【0004】このため、駆動回路内のシフトレジスタ、
ラッチ、D/A変換器および増幅器などの各回路を共有
して、駆動回路の小型化を図る研究開発が盛んに行われ
ている。例えば、D/A変換器と増幅器を共有する場
合、増幅器の出力をどの信号線に供給するかを信号線選
択回路で切り替える。
ラッチ、D/A変換器および増幅器などの各回路を共有
して、駆動回路の小型化を図る研究開発が盛んに行われ
ている。例えば、D/A変換器と増幅器を共有する場
合、増幅器の出力をどの信号線に供給するかを信号線選
択回路で切り替える。
【0005】
【発明が解決しようとする課題】しかしながら、信号線
選択回路で信号線を選択するようにすると、各信号線を
駆動する時間が短くなるため、信号線の書き込みが不十
分になり、表示むら等が起きるおそれがある。
選択回路で信号線を選択するようにすると、各信号線を
駆動する時間が短くなるため、信号線の書き込みが不十
分になり、表示むら等が起きるおそれがある。
【0006】本発明は、このような点に鑑みてなされた
ものであり、その目的は、表示品質を低下させずに信号
線の書き込み時間を短縮可能な表示装置を提供すること
にある。
ものであり、その目的は、表示品質を低下させずに信号
線の書き込み時間を短縮可能な表示装置を提供すること
にある。
【0007】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、絶縁基板上に縦横に列設される信号
線および走査線と、前記信号線および走査線の各交点付
近に形成される表示素子と、前記走査線を駆動する走査
線駆動回路と、前記絶縁基板上に形成され前記信号線を
駆動する信号線駆動回路と、を備えた表示装置におい
て、前記信号線駆動回路は、デジタル画素データをラッ
チするラッチ回路と、前記ラッチ回路のラッチ出力をア
ナログ映像信号に変換するD/A変換器と、前記D/A
変換器で変換されたアナログ映像信号を増幅する増幅器
と、前記増幅器で増幅されたアナログ映像信号の供給先
である信号線を選択する信号線選択回路と、前記信号線
のプリチャージを行うか否かを切替可能なプリチャージ
制御回路と、を有し、前記プリチャージ制御回路は、前
記信号線選択回路で選択された信号線にアナログ映像信
号を供給する前に、この信号線のプリチャージを少なく
とも一回行う。
ために、本発明は、絶縁基板上に縦横に列設される信号
線および走査線と、前記信号線および走査線の各交点付
近に形成される表示素子と、前記走査線を駆動する走査
線駆動回路と、前記絶縁基板上に形成され前記信号線を
駆動する信号線駆動回路と、を備えた表示装置におい
て、前記信号線駆動回路は、デジタル画素データをラッ
チするラッチ回路と、前記ラッチ回路のラッチ出力をア
ナログ映像信号に変換するD/A変換器と、前記D/A
変換器で変換されたアナログ映像信号を増幅する増幅器
と、前記増幅器で増幅されたアナログ映像信号の供給先
である信号線を選択する信号線選択回路と、前記信号線
のプリチャージを行うか否かを切替可能なプリチャージ
制御回路と、を有し、前記プリチャージ制御回路は、前
記信号線選択回路で選択された信号線にアナログ映像信
号を供給する前に、この信号線のプリチャージを少なく
とも一回行う。
【0008】本発明では、信号線の書き込みを行う前に
信号線のプリチャージを行うため、信号線の書き込みに
要する時間を短縮でき、ラッチ回路やD/A変換器を複
数の信号線で共有することも容易になり、駆動回路の構
成を簡略化できる。
信号線のプリチャージを行うため、信号線の書き込みに
要する時間を短縮でき、ラッチ回路やD/A変換器を複
数の信号線で共有することも容易になり、駆動回路の構
成を簡略化できる。
【0009】
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として液晶表示装置について説明す
る。
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として液晶表示装置について説明す
る。
【0010】(第1の実施形態)図1は液晶表示装置の
第1の実施形態の概略構成を示すブロック図である。図
1の液晶表示装置は、画素アレイ部1と駆動回路とが一
体に形成されたガラス基板2を備えている。このガラス
基板2は、不図示の対向基板と対向配置され、間に液晶
層を挟んで封止される。
第1の実施形態の概略構成を示すブロック図である。図
1の液晶表示装置は、画素アレイ部1と駆動回路とが一
体に形成されたガラス基板2を備えている。このガラス
基板2は、不図示の対向基板と対向配置され、間に液晶
層を挟んで封止される。
【0011】図1のガラス基板2とは別個に、駆動回路
を制御するコントローラIC3と電源電圧を供給する電
源IC4とを実装した基板が設けられ、これら基板間は
フレキシブル・プリント基板等で接続される。
を制御するコントローラIC3と電源電圧を供給する電
源IC4とを実装した基板が設けられ、これら基板間は
フレキシブル・プリント基板等で接続される。
【0012】図1のガラス基板2上には、信号線と走査
線が列設され信号線と走査線の各交点付近に画素TFT
が形成された画素アレイ部1と、信号線を駆動する信号
線駆動回路5と、走査線を駆動する走査線駆動回路6と
が設けられている。
線が列設され信号線と走査線の各交点付近に画素TFT
が形成された画素アレイ部1と、信号線を駆動する信号
線駆動回路5と、走査線を駆動する走査線駆動回路6と
が設けられている。
【0013】信号線駆動回路5は、スタートパルスを順
にシフトさせたシフトパルスを生成するシフトレジスタ
11と、デジタル画素データを供給するデータバス12
と、シフトパルスに同期させてデジタル画素データを順
次ラッチするサンプリングラッチ13と、サンプリング
ラッチ13のラッチ出力をまとめて同タイミングでラッ
チするロードラッチ14と、デジタル画素データの上位
側ビット列に基づいて基準電圧を選択する電圧選択回路
15と、選択された基準電圧に基づいてデジタル画素デ
ータをD/A変換するD/A変換器(以下、DAC)1
6と、D/A変換されたアナログ映像信号を増幅するア
ンプ(以下、AMP)17と、AMP17の出力をどの
信号線に供給するかを切り替える信号線選択回路18
と、タイミング制御回路19と、分圧抵抗ラダー20と
を有する。
にシフトさせたシフトパルスを生成するシフトレジスタ
11と、デジタル画素データを供給するデータバス12
と、シフトパルスに同期させてデジタル画素データを順
次ラッチするサンプリングラッチ13と、サンプリング
ラッチ13のラッチ出力をまとめて同タイミングでラッ
チするロードラッチ14と、デジタル画素データの上位
側ビット列に基づいて基準電圧を選択する電圧選択回路
15と、選択された基準電圧に基づいてデジタル画素デ
ータをD/A変換するD/A変換器(以下、DAC)1
6と、D/A変換されたアナログ映像信号を増幅するア
ンプ(以下、AMP)17と、AMP17の出力をどの
信号線に供給するかを切り替える信号線選択回路18
と、タイミング制御回路19と、分圧抵抗ラダー20と
を有する。
【0014】図2は信号線駆動回路5の内部構成を示す
ブロック図である。図2のデータ分配回路21は、図1
のシフトレジスタ11とデータバス12に対応する。ま
た、図2では、DAC16とAMP17をまとめて一つ
のブロックで表している。
ブロック図である。図2のデータ分配回路21は、図1
のシフトレジスタ11とデータバス12に対応する。ま
た、図2では、DAC16とAMP17をまとめて一つ
のブロックで表している。
【0015】電圧選択回路15には、電源IC4から9
種類の基準電圧V1〜V9が供給される。電圧選択回路
15は、デジタル画素データの上位3ビットに基づい
て、基準電圧V1〜V9の中から2種類の基準電圧Vr
1,Vr2を選択して出力する。
種類の基準電圧V1〜V9が供給される。電圧選択回路
15は、デジタル画素データの上位3ビットに基づい
て、基準電圧V1〜V9の中から2種類の基準電圧Vr
1,Vr2を選択して出力する。
【0016】DAC16は、電圧選択回路15から出力
された基準電圧Vr1,Vr2を用いて、デジタル画素デー
タの下位3ビットに応じた電圧を生成する。DAC16
で生成された電圧はAMP17で増幅された後、信号線
選択回路18に供給される。
された基準電圧Vr1,Vr2を用いて、デジタル画素デー
タの下位3ビットに応じた電圧を生成する。DAC16
で生成された電圧はAMP17で増幅された後、信号線
選択回路18に供給される。
【0017】信号線選択回路18は、AMP17からの
電圧を対応する信号線に供給する前に、信号線のプリチ
ャージを行う。プリチャージ電圧として、電圧選択回路
15から出力された基準電圧Vr1,Vr2が用いられる。
より具体的には、隣接する信号線ブロックの一方は基準
電圧Vr1を用いてプリチャージを行い、他方は基準電圧
Vr2を用いてプリチャージを行う。その後、以下に詳述
するように、基準電圧Vr1にプリチャージされた信号線
は基準電圧Vr2に向かう方向のAMP17の書き込みを
受け、基準電圧Vr2にプリチャージされた信号線は基準
電圧Vr1に向かう方向のAMP17の書き込みを受け
る。
電圧を対応する信号線に供給する前に、信号線のプリチ
ャージを行う。プリチャージ電圧として、電圧選択回路
15から出力された基準電圧Vr1,Vr2が用いられる。
より具体的には、隣接する信号線ブロックの一方は基準
電圧Vr1を用いてプリチャージを行い、他方は基準電圧
Vr2を用いてプリチャージを行う。その後、以下に詳述
するように、基準電圧Vr1にプリチャージされた信号線
は基準電圧Vr2に向かう方向のAMP17の書き込みを
受け、基準電圧Vr2にプリチャージされた信号線は基準
電圧Vr1に向かう方向のAMP17の書き込みを受け
る。
【0018】図3はDAC16とAMP17の詳細構成
を示す回路図である。図示のように、DAC16は、電
圧選択回路15から供給された基準電圧Vr1,Vr2を等
分割して得られるVr1以上Vr2以下の電圧を出力するよ
うなD/A変換を行う。DAC16は、図4に拡大して
示したように、キャパシタ素子C1,C2,C3と、デ
ジタル画素データの下位3ビットの論理に応じてオン・
オフ制御されるアナログスイッチS1a,S1b,S1cと、
キャパシタ素子C1〜C3の電荷再配分を行うアナログ
スイッチS2,S3a,S3b,S4,/S4,S5,/S
5,S6,/S6,S7,/S7とを有する。
を示す回路図である。図示のように、DAC16は、電
圧選択回路15から供給された基準電圧Vr1,Vr2を等
分割して得られるVr1以上Vr2以下の電圧を出力するよ
うなD/A変換を行う。DAC16は、図4に拡大して
示したように、キャパシタ素子C1,C2,C3と、デ
ジタル画素データの下位3ビットの論理に応じてオン・
オフ制御されるアナログスイッチS1a,S1b,S1cと、
キャパシタ素子C1〜C3の電荷再配分を行うアナログ
スイッチS2,S3a,S3b,S4,/S4,S5,/S
5,S6,/S6,S7,/S7とを有する。
【0019】以下、図5に示したタイミングチャートに
基づいてDAC16の動作を説明する。まず、時刻T1
のときに、デジタル画素データの下位3ビットに応じて
アナログスイッチS4,/S4,S5,/S5,S6,
/S6,S7,/S7がオン・オフし、かつアナログス
イッチS1a,S1b,S1cがオンする。これにより、デジ
タル画素データの下位3ビットに応じて、キャパシタ素
子C1〜C3に電荷が蓄積される。例えば、アナログス
イッチS6がオンの場合には、電圧Vr2に応じた電荷が
キャパシタ素子C1に蓄積され、アナログスイッチ/S
6がオンの場合には、電圧Vr1に応じた電荷がキャパシ
タ素子C1に蓄積される。また、アナログスイッチS7
がオンの場合には、電圧Vr2に応じた電荷がキャパシタ
素子C3に蓄積され、アナログスイッチ/S7がオンの
場合には、電圧Vr1に応じた電荷がキャパシタ素子C3
に蓄積される。一方、キャパシタ素子C2には、デジタ
ル画素データに関係なく電圧Vr1に応じた電荷が蓄積さ
れる。
基づいてDAC16の動作を説明する。まず、時刻T1
のときに、デジタル画素データの下位3ビットに応じて
アナログスイッチS4,/S4,S5,/S5,S6,
/S6,S7,/S7がオン・オフし、かつアナログス
イッチS1a,S1b,S1cがオンする。これにより、デジ
タル画素データの下位3ビットに応じて、キャパシタ素
子C1〜C3に電荷が蓄積される。例えば、アナログス
イッチS6がオンの場合には、電圧Vr2に応じた電荷が
キャパシタ素子C1に蓄積され、アナログスイッチ/S
6がオンの場合には、電圧Vr1に応じた電荷がキャパシ
タ素子C1に蓄積される。また、アナログスイッチS7
がオンの場合には、電圧Vr2に応じた電荷がキャパシタ
素子C3に蓄積され、アナログスイッチ/S7がオンの
場合には、電圧Vr1に応じた電荷がキャパシタ素子C3
に蓄積される。一方、キャパシタ素子C2には、デジタ
ル画素データに関係なく電圧Vr1に応じた電荷が蓄積さ
れる。
【0020】その後、時刻T2になると、アナログスイ
ッチS2がオンし、キャパシタ素子C1,C2の間で電
荷の再配分が行われる。その後、時刻T3になると、キ
ャパシタ素子C2,C3の間で電荷の再配分が行われ
る。同時に,キャパシタ素子C6には、アナログスイッ
チS5または/S5を経由して、基準電圧Vr1またはV
r2に応じた電荷が蓄積される。
ッチS2がオンし、キャパシタ素子C1,C2の間で電
荷の再配分が行われる。その後、時刻T3になると、キ
ャパシタ素子C2,C3の間で電荷の再配分が行われ
る。同時に,キャパシタ素子C6には、アナログスイッ
チS5または/S5を経由して、基準電圧Vr1またはV
r2に応じた電荷が蓄積される。
【0021】その後、時刻T4になると、アナログスイ
ッチS4がオンし、キャパシタ素子C2,C6の間で電
荷の再配分が行われる。このとき、D/A変換されたア
ナログ電圧がキャパシタ素子C2,C6間に生成され、
同時にAMP17が電圧サンプリングを完了する。この
とき、キャパシタ素子C6の両端電圧は2つの基準電圧
Vr1とVr2の間を等分割してできる電圧のいずれか一つ
である。
ッチS4がオンし、キャパシタ素子C2,C6の間で電
荷の再配分が行われる。このとき、D/A変換されたア
ナログ電圧がキャパシタ素子C2,C6間に生成され、
同時にAMP17が電圧サンプリングを完了する。この
とき、キャパシタ素子C6の両端電圧は2つの基準電圧
Vr1とVr2の間を等分割してできる電圧のいずれか一つ
である。
【0022】その後、時刻T5になると、AMP17は
キャパシタ素子C6のアナログスイッチS4側の端にサ
ンプリングした電圧を信号線に書き込むように動作す
る。
キャパシタ素子C6のアナログスイッチS4側の端にサ
ンプリングした電圧を信号線に書き込むように動作す
る。
【0023】その後、時刻T5以降は、時刻T1〜T4
の同様の動作が繰り返される。
の同様の動作が繰り返される。
【0024】AMP17は、図4に示すように、縦続接
続された3つのインバータIV1〜IV3と、インバータIV
1〜IV3の段間に挿入されたキャパシタ素子C4,C5
と、最終段のインバータIV3と初段のインバータIV1と
の間に直列接続されたアナログスイッチS8およびキャ
パシタ素子C6と、各インバータIV1〜IV3の入出力端
子間に挿入されたアナログスイッチS9〜S11とを有す
る。
続された3つのインバータIV1〜IV3と、インバータIV
1〜IV3の段間に挿入されたキャパシタ素子C4,C5
と、最終段のインバータIV3と初段のインバータIV1と
の間に直列接続されたアナログスイッチS8およびキャ
パシタ素子C6と、各インバータIV1〜IV3の入出力端
子間に挿入されたアナログスイッチS9〜S11とを有す
る。
【0025】AMP17の出力と基準電圧Vr1,Vr2と
のいずれかが信号線選択回路18に供給される。
のいずれかが信号線選択回路18に供給される。
【0026】図6は本実施形態の信号線駆動回路5の動
作タイミング図である。時刻t1のときにスタートパル
スXSTが供給されると、サンプリングラッチ13は、
赤色奇数画素を順にラッチし、1水平ライン分の赤色奇
数画素のラッチが終了した時点t2で、ロードラッチ1
4は1水平ライン分の赤色奇数画素をまとめて同時にラ
ッチする。
作タイミング図である。時刻t1のときにスタートパル
スXSTが供給されると、サンプリングラッチ13は、
赤色奇数画素を順にラッチし、1水平ライン分の赤色奇
数画素のラッチが終了した時点t2で、ロードラッチ1
4は1水平ライン分の赤色奇数画素をまとめて同時にラ
ッチする。
【0027】ロードラッチ14の出力は、DAC16に
入力されてD/A変換が行われる。具体的には、まず、
図4のアナログスイッチS1a,S1b,S1cをオンして、
デジタル画素データの下位3ビットに応じた電荷をキャ
パシタ素子C1〜C3に蓄積した後(時刻t21〜t2
2)、キャパシタ素子C1,C2同士で電荷の再配分を
行う(時刻t22〜t23)。次に、キャパシタ素子C2,
C3同士で電荷の再配分を行った後(時刻t23〜t2
4)、キャパシタ素子C2,C6同士で電荷の再配分を
行う(時刻t24〜t25)。時刻t23〜t25の間、DAC
16の出力はAMP17に供給される。
入力されてD/A変換が行われる。具体的には、まず、
図4のアナログスイッチS1a,S1b,S1cをオンして、
デジタル画素データの下位3ビットに応じた電荷をキャ
パシタ素子C1〜C3に蓄積した後(時刻t21〜t2
2)、キャパシタ素子C1,C2同士で電荷の再配分を
行う(時刻t22〜t23)。次に、キャパシタ素子C2,
C3同士で電荷の再配分を行った後(時刻t23〜t2
4)、キャパシタ素子C2,C6同士で電荷の再配分を
行う(時刻t24〜t25)。時刻t23〜t25の間、DAC
16の出力はAMP17に供給される。
【0028】一方、DAC16が電荷の再配分を行って
いる間に、赤色奇数画素に対応する信号線のプリチャー
ジが行われる(時刻t31〜t32)。プリチャージが終わ
った後、AMP17の出力は対応する信号線に供給され
て信号線の書き込みが行われる(時刻t32〜t33)。
いる間に、赤色奇数画素に対応する信号線のプリチャー
ジが行われる(時刻t31〜t32)。プリチャージが終わ
った後、AMP17の出力は対応する信号線に供給され
て信号線の書き込みが行われる(時刻t32〜t33)。
【0029】また、1水平ラインに1回、赤色奇数画素
の信号線書き込みを行う前に、すべての信号線を中間電
圧にプリチャージする(時刻t41〜t42)。
の信号線書き込みを行う前に、すべての信号線を中間電
圧にプリチャージする(時刻t41〜t42)。
【0030】図6に示すように、赤色奇数画素について
のDAC16でのD/A変換、信号線のプリチャージ、
および信号線の書き込みに並行して、サンプリングラッ
チ13は1水平ライン分の赤色偶数画素のラッチを行う
(時刻t3〜t4)。その後、サンプリングラッチ13
は、1水平ライン分の緑色奇数画素、緑色偶数画素、青
色奇数画素および青色偶数画素のラッチを順に行う。
のDAC16でのD/A変換、信号線のプリチャージ、
および信号線の書き込みに並行して、サンプリングラッ
チ13は1水平ライン分の赤色偶数画素のラッチを行う
(時刻t3〜t4)。その後、サンプリングラッチ13
は、1水平ライン分の緑色奇数画素、緑色偶数画素、青
色奇数画素および青色偶数画素のラッチを順に行う。
【0031】本実施形態では、例えば1水平ラインごと
に、コモン電圧を基準として信号線電圧の極性を反転さ
せる、いわゆるコモン反転駆動を行う。図7はコモン反
転を行う信号線駆動回路5の詳細構成を示す回路図であ
る。図示のように、信号線駆動回路5内には、回路5b
が所定間隔で繰り返し設けられている。
に、コモン電圧を基準として信号線電圧の極性を反転さ
せる、いわゆるコモン反転駆動を行う。図7はコモン反
転を行う信号線駆動回路5の詳細構成を示す回路図であ
る。図示のように、信号線駆動回路5内には、回路5b
が所定間隔で繰り返し設けられている。
【0032】回路5bでは、サンプリングラッチ13
は、シフトレジスタ11からのシフトクロックに同期さ
せてデジタル画素データをラッチする。
は、シフトレジスタ11からのシフトクロックに同期さ
せてデジタル画素データをラッチする。
【0033】続いて、ロードラッチ14は、ラッチデー
タを再ラッチする。DAC16内の上位3bitD/A
は、ロードラッチ14のラッチデータの上位3ビットに
基づいて基準電圧を選択し、選択された基準電圧を用い
て、下位3bitD/Aはロードラッチ14のラッチデー
タの下位3ビットをD/A変換する。
タを再ラッチする。DAC16内の上位3bitD/A
は、ロードラッチ14のラッチデータの上位3ビットに
基づいて基準電圧を選択し、選択された基準電圧を用い
て、下位3bitD/Aはロードラッチ14のラッチデー
タの下位3ビットをD/A変換する。
【0034】D/A変換されたアナログ映像信号は、A
MP17で増幅された後、信号線選択回路18を介し
て、対応する信号線に供給される。
MP17で増幅された後、信号線選択回路18を介し
て、対応する信号線に供給される。
【0035】このように、本実施形態では、信号線の書
き込みを行う前に、デジタル画素データの上位3ビット
のビット列に応じて選択された基準電圧に基づいて信号
線のプリチャージを行うため、信号線の書き込み時間を
短縮することができる。したがって、サンプリングラッ
チ13、ロードラッチ14、DAC16およびAMP1
7などを複数の信号線で共有化することができる。
き込みを行う前に、デジタル画素データの上位3ビット
のビット列に応じて選択された基準電圧に基づいて信号
線のプリチャージを行うため、信号線の書き込み時間を
短縮することができる。したがって、サンプリングラッ
チ13、ロードラッチ14、DAC16およびAMP1
7などを複数の信号線で共有化することができる。
【0036】また、DAC16に入力する基準電圧Vr
1,Vr2をプリチャージ電圧として利用するため、プリ
チャージ専用の電圧を多数設けなくて済み、回路構成を
簡略化できる。
1,Vr2をプリチャージ電圧として利用するため、プリ
チャージ専用の電圧を多数設けなくて済み、回路構成を
簡略化できる。
【0037】また、隣接する信号線ブロックの一方は基
準電圧Vr1を用いてプリチャージを行い、他方は基準電
圧Vr2を用いてプリチャージすることは次に説明する利
点を有する。
準電圧Vr1を用いてプリチャージを行い、他方は基準電
圧Vr2を用いてプリチャージすることは次に説明する利
点を有する。
【0038】すなわち、対向基板のコモン電極や画素の
蓄積容量線が信号線と容量結合しているため、AMP1
7により信号線が電圧書き込みされるにつれ、コモン電
極や蓄積容量線が所定電位から徐々にずれるという問題
があり、いくらAMP17による電圧書き込みを高速化
しても、コモン電極や蓄積容量線が所定電位に復帰する
まで、書き込みを完了できず、表示ムラを招く問題があ
る。
蓄積容量線が信号線と容量結合しているため、AMP1
7により信号線が電圧書き込みされるにつれ、コモン電
極や蓄積容量線が所定電位から徐々にずれるという問題
があり、いくらAMP17による電圧書き込みを高速化
しても、コモン電極や蓄積容量線が所定電位に復帰する
まで、書き込みを完了できず、表示ムラを招く問題があ
る。
【0039】そこで、プリチャージを隣接する信号線ブ
ロックごとに交互にVr1、Vr2としておくと、プリチャ
ージに続くAMP17による信号線書き込みの方向が交
互に逆向きとなるため、上述の、コモン電極や蓄積容量
線へ及ぼす影響が交互に打ち消され、実質的に無視でき
るようになり、所定期間内にAMP17による書き込み
を完了できる。
ロックごとに交互にVr1、Vr2としておくと、プリチャ
ージに続くAMP17による信号線書き込みの方向が交
互に逆向きとなるため、上述の、コモン電極や蓄積容量
線へ及ぼす影響が交互に打ち消され、実質的に無視でき
るようになり、所定期間内にAMP17による書き込み
を完了できる。
【0040】なお、ここでは、隣接する信号線ブロック
ごとにVr1とVr2を取り出す例を示したが、上記概念を
逸脱しなければ、隣接する複数の信号線からなる信号線
ブロックごとに、Vr1、Vr1、Vr2、Vr2、Vr1、Vr
1、…などのように、プリチャージ電圧を切り替えても
よい。
ごとにVr1とVr2を取り出す例を示したが、上記概念を
逸脱しなければ、隣接する複数の信号線からなる信号線
ブロックごとに、Vr1、Vr1、Vr2、Vr2、Vr1、Vr
1、…などのように、プリチャージ電圧を切り替えても
よい。
【0041】(第2の実施形態)第2の実施形態は、プ
リチャージ電圧の種類が第1の実施形態と異なってい
る。図8は信号線駆動回路5の第2の実施形態の内部構
成を示すブロック図である。図8では、図2と異なる構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
リチャージ電圧の種類が第1の実施形態と異なってい
る。図8は信号線駆動回路5の第2の実施形態の内部構
成を示すブロック図である。図8では、図2と異なる構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
【0042】電源IC4から供給される9種類の基準電
圧V1〜V9のうち、最大基準電圧V1と最小基準電圧
V9がプリチャージ電圧として信号線選択回路18に供
給される。信号線選択回路18は、AMP17の出力に
基づいて信号線書き込みを行う前に、基準電圧V1,V
9を用いて信号線のプリチャージを行う。より具体的に
は、デジタル画素電圧の上位3ビットの値に応じて、基
準電圧V1,V9のいずれか一方を選択して信号線に供
給する。
圧V1〜V9のうち、最大基準電圧V1と最小基準電圧
V9がプリチャージ電圧として信号線選択回路18に供
給される。信号線選択回路18は、AMP17の出力に
基づいて信号線書き込みを行う前に、基準電圧V1,V
9を用いて信号線のプリチャージを行う。より具体的に
は、デジタル画素電圧の上位3ビットの値に応じて、基
準電圧V1,V9のいずれか一方を選択して信号線に供
給する。
【0043】信号線のプリチャージが終わった後は、第
1の実施形態と同様の手順で信号線の書き込みを行う。
1の実施形態と同様の手順で信号線の書き込みを行う。
【0044】このように、第2の実施形態においても、
信号線書き込みを行う前に信号線のプリチャージを行う
ため、信号線書き込みの時間を短縮できる。
信号線書き込みを行う前に信号線のプリチャージを行う
ため、信号線書き込みの時間を短縮できる。
【0045】(第3の実施形態)第1および第2の実施
形態は、電源IC4から9種類の基準電圧V1〜V9の
供給を受けるため、その分、電源ラインの本数が増える
という問題がある。これに対して、以下に説明する第3
の実施形態は、電源IC4から供給を受ける電源ライン
の本数を少なくしたことを特徴とする。
形態は、電源IC4から9種類の基準電圧V1〜V9の
供給を受けるため、その分、電源ラインの本数が増える
という問題がある。これに対して、以下に説明する第3
の実施形態は、電源IC4から供給を受ける電源ライン
の本数を少なくしたことを特徴とする。
【0046】図9は信号線駆動回路5の第3の実施形態
の内部構成を示すブロック図である。図9では、図2と
異なる構成部分には同一符号を付しており、以下では相
違点を中心に説明する。
の内部構成を示すブロック図である。図9では、図2と
異なる構成部分には同一符号を付しており、以下では相
違点を中心に説明する。
【0047】信号線駆動回路5には、電源IC4から3
種類の基準電圧V1,Vm,V9が供給される。基準電
圧Vmは、最大基準電圧V1と最小基準電圧V9の間の
電圧である。
種類の基準電圧V1,Vm,V9が供給される。基準電
圧Vmは、最大基準電圧V1と最小基準電圧V9の間の
電圧である。
【0048】信号線駆動回路5内の分圧抵抗ラダー20
は、基準電圧V1,Vm,V9に基づいて9種類の基準
電圧V1〜V9を生成して電圧選択回路15に供給す
る。電圧選択回路15の内部には、不図示の抵抗素子が
直列に複数接続されており、これら抵抗素子の段間から
9種類の基準電圧V1〜V9が取り出される。望ましく
は、Vmが(V1+V9)/2に近い方が良い。抵抗ラダ
−の消費電力は(V1−Vm)の自乗/(V1とVmの
間の抵抗)+(Vm−V9)の自乗/(VmとV9の間
の抵抗)で表すことができ、この値を最小化できるから
である。
は、基準電圧V1,Vm,V9に基づいて9種類の基準
電圧V1〜V9を生成して電圧選択回路15に供給す
る。電圧選択回路15の内部には、不図示の抵抗素子が
直列に複数接続されており、これら抵抗素子の段間から
9種類の基準電圧V1〜V9が取り出される。望ましく
は、Vmが(V1+V9)/2に近い方が良い。抵抗ラダ
−の消費電力は(V1−Vm)の自乗/(V1とVmの
間の抵抗)+(Vm−V9)の自乗/(VmとV9の間
の抵抗)で表すことができ、この値を最小化できるから
である。
【0049】分圧抵抗ラダー20が設けられている他
は、図9の信号線駆動回路5は図2と同様に構成されて
いる。
は、図9の信号線駆動回路5は図2と同様に構成されて
いる。
【0050】図10は電源IC4から供給される基準電
圧の電圧レベルを示す図である。本実施形態の信号線駆
動回路5は、各信号線の書き込み電圧をコモン電圧VCO
Mを基準として1水平ラインごとに反転する、いわゆる
コモン反転を行う。基準電圧V1,Vm,V9は0〜5
V範囲の電圧であり、使用する液晶材料の電圧−透過率
特性などに応じて定める。
圧の電圧レベルを示す図である。本実施形態の信号線駆
動回路5は、各信号線の書き込み電圧をコモン電圧VCO
Mを基準として1水平ラインごとに反転する、いわゆる
コモン反転を行う。基準電圧V1,Vm,V9は0〜5
V範囲の電圧であり、使用する液晶材料の電圧−透過率
特性などに応じて定める。
【0051】このように、第3の実施形態では、信号線
駆動回路5内に分圧抵抗ラダー20を設けるため、電源
IC4から供給される電源電圧線の数を削減でき、電源
IC4の構成を簡略化できる。
駆動回路5内に分圧抵抗ラダー20を設けるため、電源
IC4から供給される電源電圧線の数を削減でき、電源
IC4の構成を簡略化できる。
【0052】なお、上述した図8の信号線駆動回路5に
分圧抵抗ラダー20を設けてもよい。この場合のブロッ
ク構成は図11のようになる。この場合も、電源IC4
から供給される基準電圧の数を削減できる。
分圧抵抗ラダー20を設けてもよい。この場合のブロッ
ク構成は図11のようになる。この場合も、電源IC4
から供給される基準電圧の数を削減できる。
【0053】(第4の実施形態)図12は信号線駆動回
路5の第4の実施形態の内部構成を示すブロック図であ
り、DAC16から信号線までの構成を示している。図
12のDAC16は、デジタル画素データの上位3ビッ
トのD/A変換を行う上位3bitD/A16aと、下位
3ビットのD/A変換を行う下位3bitD/A16bと
で構成されている。
路5の第4の実施形態の内部構成を示すブロック図であ
り、DAC16から信号線までの構成を示している。図
12のDAC16は、デジタル画素データの上位3ビッ
トのD/A変換を行う上位3bitD/A16aと、下位
3ビットのD/A変換を行う下位3bitD/A16bと
で構成されている。
【0054】また、図12の信号線駆動回路5は、プリ
チャージ電圧を選択するプリチャージ電圧選択回路23
と、プリチャージを行う信号線を選択するプリチャージ
制御回路24とを有する。
チャージ電圧を選択するプリチャージ電圧選択回路23
と、プリチャージを行う信号線を選択するプリチャージ
制御回路24とを有する。
【0055】プリチャージ電圧選択回路23は、上位3
bitD/A16aからの信号により、プリチャージ電圧
を選択する。より具体的には、デジタル画素データの上
位3ビットのビット列に応じてプリチャージ電圧を選択
する。プリチャージ制御回路24は、外部からの制御信
号によりプリチャージを行う信号線を選択し、選択され
た信号線にプリチャージ電圧選択回路23からのプリチ
ャージ電圧を供給する。
bitD/A16aからの信号により、プリチャージ電圧
を選択する。より具体的には、デジタル画素データの上
位3ビットのビット列に応じてプリチャージ電圧を選択
する。プリチャージ制御回路24は、外部からの制御信
号によりプリチャージを行う信号線を選択し、選択され
た信号線にプリチャージ電圧選択回路23からのプリチ
ャージ電圧を供給する。
【0056】一方、上位3bitD/A16aは、デジタ
ル画素データの上位3ビットに基づいて、電源IC4か
らの9種類の基準電圧V1〜V9の中から2つの基準電
圧を選択して下位3bitD/A16bに供給する。下位
3bitD/A16bは、これら2つの基準電圧を用い
て、デジタル画素データの下位3ビットをD/A変換す
る。下位3bitD/A16bでD/A変換されたアナロ
グ映像信号は、増幅器で増幅された後、信号線選択回路
18に供給される。信号線選択回路18は、プリチャー
ジ終了後に、増幅器の出力を対応する信号線に供給す
る。
ル画素データの上位3ビットに基づいて、電源IC4か
らの9種類の基準電圧V1〜V9の中から2つの基準電
圧を選択して下位3bitD/A16bに供給する。下位
3bitD/A16bは、これら2つの基準電圧を用い
て、デジタル画素データの下位3ビットをD/A変換す
る。下位3bitD/A16bでD/A変換されたアナロ
グ映像信号は、増幅器で増幅された後、信号線選択回路
18に供給される。信号線選択回路18は、プリチャー
ジ終了後に、増幅器の出力を対応する信号線に供給す
る。
【0057】図13はプリチャージ電圧と最終書き込み
電圧との関係を示す図である。図示のように、最終書き
込み電圧が電源電圧VDDと接地電圧VSSとの中間電圧
(VDD−VSS)/2以上のときは、最終書き込み電圧よ
りも電圧値の低いプリチャージ電圧がプリチャージ電圧
選択回路23により選択される。一方、最終書き込み電
圧が中間電圧よりも低いときは、最終書き込み電圧より
も電圧値の高いプリチャージ電圧がプリチャージ電圧選
択回路23により選択される。
電圧との関係を示す図である。図示のように、最終書き
込み電圧が電源電圧VDDと接地電圧VSSとの中間電圧
(VDD−VSS)/2以上のときは、最終書き込み電圧よ
りも電圧値の低いプリチャージ電圧がプリチャージ電圧
選択回路23により選択される。一方、最終書き込み電
圧が中間電圧よりも低いときは、最終書き込み電圧より
も電圧値の高いプリチャージ電圧がプリチャージ電圧選
択回路23により選択される。
【0058】図13のように、最終書き込み電圧に応じ
てプリチャージ電圧の電圧レベルを変えることにより、
より短時間で信号線書き込みを行えるようになる。
てプリチャージ電圧の電圧レベルを変えることにより、
より短時間で信号線書き込みを行えるようになる。
【0059】(第5の実施形態)第5の実施形態は、D
AC16がD/A変換に利用する基準電圧と、プリチャ
ージ用の基準電圧とを別個に設けるものである。
AC16がD/A変換に利用する基準電圧と、プリチャ
ージ用の基準電圧とを別個に設けるものである。
【0060】図14は信号線駆動回路5の第4の実施形
態の内部構成を示すブロック図である。図14では、図
12と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
態の内部構成を示すブロック図である。図14では、図
12と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
【0061】図14のプリチャージ電圧選択回路23に
は、ガラス基板2の外部からプリチャージ専用の基準電
圧V1a〜V6aが供給される。これら基準電圧の中から、
デジタル画素データの上位3ビットに応じた基準電圧が
選択されてプリチャージ制御回路24に供給される。
は、ガラス基板2の外部からプリチャージ専用の基準電
圧V1a〜V6aが供給される。これら基準電圧の中から、
デジタル画素データの上位3ビットに応じた基準電圧が
選択されてプリチャージ制御回路24に供給される。
【0062】このように、DAC16用の基準電圧とプ
リチャージ用の基準電圧とを分けることにより、電源ラ
インの負荷を軽減でき、電圧変動を抑制できる。
リチャージ用の基準電圧とを分けることにより、電源ラ
インの負荷を軽減でき、電圧変動を抑制できる。
【0063】(第6の実施形態)第4および第5の実施
形態では、ガラス基板2の外部から9種類の基準電圧の
供給を受ける例を説明したが、ガラス基板2の内部に抵
抗素子が直列接続されたラダー抵抗を設けることによ
り、9種類の基準電圧をガラス基板2の内部で生成する
ことができる。
形態では、ガラス基板2の外部から9種類の基準電圧の
供給を受ける例を説明したが、ガラス基板2の内部に抵
抗素子が直列接続されたラダー抵抗を設けることによ
り、9種類の基準電圧をガラス基板2の内部で生成する
ことができる。
【0064】図15は図12の信号線駆動回路5の変形
例であり、ガラス基板2内に9種類の基準電圧を生成す
る分圧抵抗ラダー20を設けた例を示している。同様
に、図16は図14の信号線駆動回路5に分圧抵抗ラダ
ー20を設けた例を示している。
例であり、ガラス基板2内に9種類の基準電圧を生成す
る分圧抵抗ラダー20を設けた例を示している。同様
に、図16は図14の信号線駆動回路5に分圧抵抗ラダ
ー20を設けた例を示している。
【0065】このように、ガラス基板2の内部で9種類
の基準電圧を生成することにより、ガラス基板2と電源
IC4との間に配置される電源ラインの数を削減でき
る。
の基準電圧を生成することにより、ガラス基板2と電源
IC4との間に配置される電源ラインの数を削減でき
る。
【0066】(第7の実施形態)上述した図7では、1
水平ラインごとにコモン電極の電圧を反転するHコモン
反転の例を説明したが、所定本数の信号線ごとにコモン
電極の電圧を反転するVコモン反転駆動を行ってもよ
い。
水平ラインごとにコモン電極の電圧を反転するHコモン
反転の例を説明したが、所定本数の信号線ごとにコモン
電極の電圧を反転するVコモン反転駆動を行ってもよ
い。
【0067】図17はVコモン反転駆動の一例を示す信
号線駆動回路の回路図である。図示のように、信号線駆
動回路5内には、正極用回路5aと負極用回路5bとが
所定間隔で繰り返し設けられている。
号線駆動回路の回路図である。図示のように、信号線駆
動回路5内には、正極用回路5aと負極用回路5bとが
所定間隔で繰り返し設けられている。
【0068】正極用回路5aでは、サンプリングラッチ
13は、シフトレジスタ11からのシフトクロックに同
期させてデジタル画素データをラッチした後、レベルシ
フタ21によりラッチデータのレベルシフトを行う。よ
り具体的には、0−5Vの電圧振幅を5−10Vの電圧
振幅に変換する。
13は、シフトレジスタ11からのシフトクロックに同
期させてデジタル画素データをラッチした後、レベルシ
フタ21によりラッチデータのレベルシフトを行う。よ
り具体的には、0−5Vの電圧振幅を5−10Vの電圧
振幅に変換する。
【0069】続いて、サンプリングラッチ13は、レベ
ルシフト後のラッチデータを再ラッチする。DAC16
内の上位3bitD/Aは、サンプリングラッチ13のラ
ッチデータの上位3ビットに基づいて基準電圧を選択
し、選択された基準電圧を用いて、下位3bitD/Aは
サンプリングラッチ13のラッチデータの下位3ビット
をD/A変換する。
ルシフト後のラッチデータを再ラッチする。DAC16
内の上位3bitD/Aは、サンプリングラッチ13のラ
ッチデータの上位3ビットに基づいて基準電圧を選択
し、選択された基準電圧を用いて、下位3bitD/Aは
サンプリングラッチ13のラッチデータの下位3ビット
をD/A変換する。
【0070】D/A変換されたアナログ映像信号は、A
MP17で増幅された後、信号線選択回路18を介し
て、対応する信号線に供給される。一方、負極用回路5
bは、レベルシフタ22がないことを除けば、正極用回
路5aと同様に構成されている。
MP17で増幅された後、信号線選択回路18を介し
て、対応する信号線に供給される。一方、負極用回路5
bは、レベルシフタ22がないことを除けば、正極用回
路5aと同様に構成されている。
【0071】
【発明の効果】以上詳細に説明したように、本発明によ
れば、D/A変換器内蔵型の表示装置において、信号線
の書き込みを行う前に信号線のプリチャージを行うよう
にしたため、信号線の書き込みに要する時間を短縮でき
る。したがって、ラッチ回路やD/A変換器を複数の信
号線で共有することができ、駆動回路の構成を簡略化で
きる。
れば、D/A変換器内蔵型の表示装置において、信号線
の書き込みを行う前に信号線のプリチャージを行うよう
にしたため、信号線の書き込みに要する時間を短縮でき
る。したがって、ラッチ回路やD/A変換器を複数の信
号線で共有することができ、駆動回路の構成を簡略化で
きる。
【0072】また、D/A変換器に供給される基準電圧
を用いて信号線のプリチャージを行うようにすれば、プ
リチャージ専用の電源電圧を多数設ける必要がなくな
る。
を用いて信号線のプリチャージを行うようにすれば、プ
リチャージ専用の電源電圧を多数設ける必要がなくな
る。
【図1】液晶表示装置の第1の実施形態の概略構成を示
すブロック図。
すブロック図。
【図2】信号線駆動回路の内部構成を示すブロック図。
【図3】DACとAMPの詳細構成を示す回路図。
【図4】図3の要部を拡大して示した回路図。
【図5】DACの動作を示すタイミング図。
【図6】本実施形態の信号線駆動回路の動作タイミング
図。
図。
【図7】コモン反転を行う信号線駆動回路の詳細構成を
示す回路図。
示す回路図。
【図8】信号線駆動回路の第2の実施形態の内部構成を
示すブロック図。
示すブロック図。
【図9】信号線駆動回路の第3の実施形態の内部構成を
示すブロック図。
示すブロック図。
【図10】電源ICから供給される基準電圧の電圧レベ
ルを示す図。
ルを示す図。
【図11】図8の信号線駆動回路に分圧抵抗ラダーを追
加した構成を示す回路図。
加した構成を示す回路図。
【図12】信号線駆動回路の第4の実施形態の内部構成
を示すブロック図。
を示すブロック図。
【図13】プリチャージ電圧と最終書き込み電圧との関
係を示す図。
係を示す図。
【図14】信号線駆動回路の第4の実施形態の内部構成
を示すブロック図。
を示すブロック図。
【図15】図12の信号線駆動回路の変形例を示すブロ
ック図。
ック図。
【図16】図14の信号線駆動回路に分圧抵抗ラダーを
設けた例を示すブロック図。
設けた例を示すブロック図。
【図17】Vコモン反転駆動を行う信号線駆動回路の回
路図。
路図。
1 画素アレイ部 2 ガラス基板 3 コントローラIC 4 電源IC 11 シフトレジスタ 12 データバス 13 サンプリングラッチ 14 ロードラッチ 15 電圧選択回路 16 DAC 17 AMP 18 信号線選択回路 20 分圧抵抗ラダー
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成13年5月10日(2001.5.1
0)
0)
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図1】
【図4】
【図5】
【図6】
【図2】
【図3】
【図10】
【図7】
【図13】
【図8】
【図9】
【図11】
【図12】
【図14】
【図15】
【図16】
【図17】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 624 G09G 3/20 624B H03M 1/66 H03M 1/66 E 1/68 1/68 (72)発明者 林 宏 宜 埼玉県深谷市幡羅町一丁目9番地2 株式 会社東芝深谷工場内 (72)発明者 中 村 則 夫 埼玉県深谷市幡羅町一丁目9番地2 株式 会社東芝深谷工場内 Fターム(参考) 2H093 NC16 NC24 NC26 NC35 ND49 ND60 5C006 AC21 AF82 BB16 BC20 EB05 FA12 FA25 5C080 AA10 BB05 DD05 DD08 EE29 FF11 JJ02 JJ03 JJ04 5J022 AB07 AB09 BA01 BA05 BA06 CA09 CA10 CB02 CB07 CE08 CE09 CF02 CF07 CF09 CG01
Claims (9)
- 【請求項1】絶縁基板上に縦横に列設される信号線およ
び走査線と、 前記信号線および走査線の各交点付近に形成される表示
素子と、 前記走査線を駆動する走査線駆動回路と、 前記絶縁基板上に形成され前記信号線を駆動する信号線
駆動回路と、 を備えた表示装置において、 前記信号線駆動回路は、 デジタル画素データをラッチするラッチ回路と、 前記ラッチ回路のラッチ出力をアナログ映像信号に変換
するD/A変換器と、 前記D/A変換器で変換されたアナログ映像信号を増幅
する増幅器と、 前記増幅器で増幅されたアナログ映像信号の供給先であ
る信号線を選択する信号線選択回路と、 前記信号線のプリチャージを行うか否かを切替可能なプ
リチャージ制御回路と、を有し、 前記プリチャージ制御回路は、前記信号線選択回路で選
択された信号線にアナログ映像信号を供給する前に、こ
の信号線のプリチャージを少なくとも一回行うことを特
徴とする表示装置。 - 【請求項2】前記プリチャージ制御回路は、電圧レベル
の異なる複数のプリチャージ電圧を有し、デジタル画素
データの上位側ビット列に基づいて前記信号線のプリチ
ャージを行うことを特徴とする請求項1に記載の表示装
置。 - 【請求項3】デジタル画素データの上位側ビット列に応
じた2種類の基準電圧を選択する電圧選択回路を備え、 前記D/A変換器は、前記2種類の基準電圧に基づいて
D/A変換を行い、 前記プリチャージ制御回路は、前記2種類の基準電圧の
いずれか一方に基づいてプリチャージを行うことを特徴
とする請求項1に記載の表示装置。 - 【請求項4】前記ラッチ回路、前記D/A変換器、前記
増幅器および前記電圧選択回路は、複数の信号線からな
る信号線ブロックごとに設けられ、 全信号線ブロックの半数は、前記2種類の基準電圧の電
圧値の高い方に基づいてプリチャージされ、他方の信号
線ブロックは、電圧値の低い方の前記基準電圧に基づい
てプリチャージされることを特徴とする請求項3に記載
の表示装置。 - 【請求項5】外部から供給されたN(3以上の整数)種
類の外部基準電圧に基づいて、(N+1)種類以上の基
準電圧を生成する分圧抵抗ラダーを備え、 前記電圧選択回路は、前記分圧抵抗ラダーで生成された
(N+1)種類以上の基準電圧の中から、デジタル画素
データの上位側ビット列に基づいて2種類の基準電圧を
選択することを特徴とする請求項3または4に記載の表
示装置。 - 【請求項6】前記プリチャージ制御回路は、前記絶縁基
板上に対向配置される対向基板上のコモン電極の電圧を
周期的に反転させるタイミングに合わせて、前記信号線
のプリチャージを行うことを特徴とする請求項1〜5の
いずれかに記載の表示装置。 - 【請求項7】前記コモン電極の電圧反転は、前記増幅器
の出力による信号線書き込み期間と前記D/A変換器の
D/A変換期間との間に行われることを特徴とする請求
項6に記載の表示装置。 - 【請求項8】前記プリチャージ制御回路は、前記増幅器
で増幅された最終書き込み電圧が電源電圧の中間電圧よ
りも高い場合には、前記最終書き込み電圧よりも低い電
圧をプリチャージ電圧として選択することを特徴とする
請求項1〜7のいずれかに記載の表示装置。 - 【請求項9】前記プリチャージ制御回路は、前記増幅器
で増幅された最終書き込み電圧が電源電圧の中間電圧よ
りも低い場合には、前記最終書き込み電圧よりも高い電
圧をプリチャージ電圧として選択することを特徴とする
請求項1〜8のいずれかに記載の表示装置。
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