JP2002328659A

JP2002328659A - 表示装置

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Publication number: JP2002328659A
Application number: JP2001133019A
Authority: JP
Inventors: Taku Nakamura; 村卓中; Masao Karibe; 部正男苅; Hiroyoshi Hayashi; 宏宜林; Norio Nakamura; 村則夫中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2002-11-15

Abstract

(57)【要約】【課題】表示品質を低下させずに信号線の書き込み時
間を短縮可能な表示装置を提供する。【解決手段】本発明の信号線駆動回路５は、サンプリ
ングラッチ１３、ロードラッチ１４、電圧選択回路１
５、ＤＡＣ１６、ＡＭＰ１７および信号線選択回路１９
を備える。信号線の書き込みを行う前に、デジタル画素
データの上位３ビットのビット列に応じて選択された基
準電圧に基づいて信号線のプリチャージを行うため、信
号線の書き込み時間を短縮することができる。したがっ
て、サンプリングラッチ１３、ロードラッチ１４、ＤＡ
Ｃ１６およびＡＭＰ１７などを複数の信号線で共有化す
ることができる。また、ＤＡＣ１６に入力する基準電圧
Ｖr1，Ｖr2をプリチャージ電圧として利用するため、プ
リチャージ専用の電圧をたくさん設けなくて済み、回路
構成を簡略化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル画素デー
タをアナログ映像信号に変換するＤ／Ａ変換器と信号線
選択回路とを、画素アレイ部と一体に絶縁基板上に形成
する表示装置に関する。

【０００２】

【従来の技術】従来の液晶表示装置は、画素アレイ部が
形成されるガラス基板とは別個に駆動回路を備えてお
り、駆動回路とガラス基板とはフレキシブル・プリント
基板等で接続されていた。

【０００３】最近のプロセス技術の進歩発展により、同
一のガラス基板上に、画素アレイ部と駆動回路を一体に
形成することが可能になってきた。ところが、画素アレ
イ部と駆動回路を一体に形成すると、その分、液晶パネ
ルの額縁が大きくなるという問題がある。

【０００４】このため、駆動回路内のシフトレジスタ、
ラッチ、Ｄ／Ａ変換器および増幅器などの各回路を共有
して、駆動回路の小型化を図る研究開発が盛んに行われ
ている。例えば、Ｄ／Ａ変換器と増幅器を共有する場
合、増幅器の出力をどの信号線に供給するかを信号線選
択回路で切り替える。

【０００５】

【発明が解決しようとする課題】しかしながら、信号線
選択回路で信号線を選択するようにすると、各信号線を
駆動する時間が短くなるため、信号線の書き込みが不十
分になり、表示むら等が起きるおそれがある。

【０００６】本発明は、このような点に鑑みてなされた
ものであり、その目的は、表示品質を低下させずに信号
線の書き込み時間を短縮可能な表示装置を提供すること
にある。

【０００７】

【課題を解決するための手段】上述した課題を解決する
ために、本発明は、絶縁基板上に縦横に列設される信号
線および走査線と、前記信号線および走査線の各交点付
近に形成される表示素子と、前記走査線を駆動する走査
線駆動回路と、前記絶縁基板上に形成され前記信号線を
駆動する信号線駆動回路と、を備えた表示装置におい
て、前記信号線駆動回路は、デジタル画素データをラッ
チするラッチ回路と、前記ラッチ回路のラッチ出力をア
ナログ映像信号に変換するＤ／Ａ変換器と、前記Ｄ／Ａ
変換器で変換されたアナログ映像信号を増幅する増幅器
と、前記増幅器で増幅されたアナログ映像信号の供給先
である信号線を選択する信号線選択回路と、前記信号線
のプリチャージを行うか否かを切替可能なプリチャージ
制御回路と、を有し、前記プリチャージ制御回路は、前
記信号線選択回路で選択された信号線にアナログ映像信
号を供給する前に、この信号線のプリチャージを少なく
とも一回行う。

【０００８】本発明では、信号線の書き込みを行う前に
信号線のプリチャージを行うため、信号線の書き込みに
要する時間を短縮でき、ラッチ回路やＤ／Ａ変換器を複
数の信号線で共有することも容易になり、駆動回路の構
成を簡略化できる。

【０００９】

【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として液晶表示装置について説明す
る。

【００１０】（第１の実施形態）図１は液晶表示装置の
第１の実施形態の概略構成を示すブロック図である。図
１の液晶表示装置は、画素アレイ部１と駆動回路とが一
体に形成されたガラス基板２を備えている。このガラス
基板２は、不図示の対向基板と対向配置され、間に液晶
層を挟んで封止される。

【００１１】図１のガラス基板２とは別個に、駆動回路
を制御するコントローラＩＣ３と電源電圧を供給する電
源ＩＣ４とを実装した基板が設けられ、これら基板間は
フレキシブル・プリント基板等で接続される。

【００１２】図１のガラス基板２上には、信号線と走査
線が列設され信号線と走査線の各交点付近に画素ＴＦＴ
が形成された画素アレイ部１と、信号線を駆動する信号
線駆動回路５と、走査線を駆動する走査線駆動回路６と
が設けられている。

【００１３】信号線駆動回路５は、スタートパルスを順
にシフトさせたシフトパルスを生成するシフトレジスタ
１１と、デジタル画素データを供給するデータバス１２
と、シフトパルスに同期させてデジタル画素データを順
次ラッチするサンプリングラッチ１３と、サンプリング
ラッチ１３のラッチ出力をまとめて同タイミングでラッ
チするロードラッチ１４と、デジタル画素データの上位
側ビット列に基づいて基準電圧を選択する電圧選択回路
１５と、選択された基準電圧に基づいてデジタル画素デ
ータをＤ／Ａ変換するＤ／Ａ変換器（以下、ＤＡＣ）１
６と、Ｄ／Ａ変換されたアナログ映像信号を増幅するア
ンプ（以下、ＡＭＰ）１７と、ＡＭＰ１７の出力をどの
信号線に供給するかを切り替える信号線選択回路１８
と、タイミング制御回路１９と、分圧抵抗ラダー２０と
を有する。

【００１４】図２は信号線駆動回路５の内部構成を示す
ブロック図である。図２のデータ分配回路２１は、図１
のシフトレジスタ１１とデータバス１２に対応する。ま
た、図２では、ＤＡＣ１６とＡＭＰ１７をまとめて一つ
のブロックで表している。

【００１５】電圧選択回路１５には、電源ＩＣ４から９
種類の基準電圧Ｖ１〜Ｖ９が供給される。電圧選択回路
１５は、デジタル画素データの上位３ビットに基づい
て、基準電圧Ｖ１〜Ｖ９の中から２種類の基準電圧Ｖr
1，Ｖr2を選択して出力する。

【００１６】ＤＡＣ１６は、電圧選択回路１５から出力
された基準電圧Ｖr1，Ｖr2を用いて、デジタル画素デー
タの下位３ビットに応じた電圧を生成する。ＤＡＣ１６
で生成された電圧はＡＭＰ１７で増幅された後、信号線
選択回路１８に供給される。

【００１７】信号線選択回路１８は、ＡＭＰ１７からの
電圧を対応する信号線に供給する前に、信号線のプリチ
ャージを行う。プリチャージ電圧として、電圧選択回路
１５から出力された基準電圧Ｖr1，Ｖr2が用いられる。
より具体的には、隣接する信号線ブロックの一方は基準
電圧Ｖr1を用いてプリチャージを行い、他方は基準電圧
Ｖr2を用いてプリチャージを行う。その後、以下に詳述
するように、基準電圧Ｖr1にプリチャージされた信号線
は基準電圧Ｖr2に向かう方向のＡＭＰ１７の書き込みを
受け、基準電圧Ｖr2にプリチャージされた信号線は基準
電圧Ｖr1に向かう方向のＡＭＰ１７の書き込みを受け
る。

【００１８】図３はＤＡＣ１６とＡＭＰ１７の詳細構成
を示す回路図である。図示のように、ＤＡＣ１６は、電
圧選択回路１５から供給された基準電圧Ｖr1，Ｖr2を等
分割して得られるＶr1以上Ｖr2以下の電圧を出力するよ
うなＤ／Ａ変換を行う。ＤＡＣ１６は、図４に拡大して
示したように、キャパシタ素子Ｃ１，Ｃ２，Ｃ３と、デ
ジタル画素データの下位３ビットの論理に応じてオン・
オフ制御されるアナログスイッチＳ1a，Ｓ1b，Ｓ1cと、
キャパシタ素子Ｃ１〜Ｃ３の電荷再配分を行うアナログ
スイッチＳ２，Ｓ3a，Ｓ3b，Ｓ４，／Ｓ４，Ｓ５，／Ｓ
５，Ｓ６，／Ｓ６，Ｓ７，／Ｓ７とを有する。

【００１９】以下、図５に示したタイミングチャートに
基づいてＤＡＣ１６の動作を説明する。まず、時刻Ｔ１
のときに、デジタル画素データの下位３ビットに応じて
アナログスイッチＳ４，／Ｓ４，Ｓ５，／Ｓ５，Ｓ６，
／Ｓ６，Ｓ７，／Ｓ７がオン・オフし、かつアナログス
イッチＳ1a，Ｓ1b，Ｓ1cがオンする。これにより、デジ
タル画素データの下位３ビットに応じて、キャパシタ素
子Ｃ１〜Ｃ３に電荷が蓄積される。例えば、アナログス
イッチＳ６がオンの場合には、電圧Ｖr2に応じた電荷が
キャパシタ素子Ｃ１に蓄積され、アナログスイッチ／Ｓ
６がオンの場合には、電圧Ｖr1に応じた電荷がキャパシ
タ素子Ｃ１に蓄積される。また、アナログスイッチＳ７
がオンの場合には、電圧Ｖr2に応じた電荷がキャパシタ
素子Ｃ３に蓄積され、アナログスイッチ／Ｓ７がオンの
場合には、電圧Ｖr1に応じた電荷がキャパシタ素子Ｃ３
に蓄積される。一方、キャパシタ素子Ｃ２には、デジタ
ル画素データに関係なく電圧Ｖr1に応じた電荷が蓄積さ
れる。

【００２０】その後、時刻Ｔ２になると、アナログスイ
ッチＳ２がオンし、キャパシタ素子Ｃ１，Ｃ２の間で電
荷の再配分が行われる。その後、時刻Ｔ３になると、キ
ャパシタ素子Ｃ２，Ｃ３の間で電荷の再配分が行われ
る。同時に,キャパシタ素子Ｃ６には、アナログスイッ
チＳ５または／Ｓ５を経由して、基準電圧Ｖr1またはＶ
r2に応じた電荷が蓄積される。

【００２１】その後、時刻Ｔ４になると、アナログスイ
ッチＳ４がオンし、キャパシタ素子Ｃ２，Ｃ６の間で電
荷の再配分が行われる。このとき、Ｄ／Ａ変換されたア
ナログ電圧がキャパシタ素子Ｃ２，Ｃ６間に生成され、
同時にＡＭＰ１７が電圧サンプリングを完了する。この
とき、キャパシタ素子Ｃ６の両端電圧は２つの基準電圧
Ｖr1とＶr2の間を等分割してできる電圧のいずれか一つ
である。

【００２２】その後、時刻Ｔ５になると、ＡＭＰ１７は
キャパシタ素子Ｃ６のアナログスイッチＳ４側の端にサ
ンプリングした電圧を信号線に書き込むように動作す
る。

【００２３】その後、時刻Ｔ５以降は、時刻Ｔ１〜Ｔ４
の同様の動作が繰り返される。

【００２４】ＡＭＰ１７は、図４に示すように、縦続接
続された３つのインバータIV１〜IV３と、インバータIV
１〜IV３の段間に挿入されたキャパシタ素子Ｃ４，Ｃ５
と、最終段のインバータIV３と初段のインバータIV１と
の間に直列接続されたアナログスイッチＳ８およびキャ
パシタ素子Ｃ６と、各インバータIV１〜IV３の入出力端
子間に挿入されたアナログスイッチＳ９〜Ｓ11とを有す
る。

【００２５】ＡＭＰ１７の出力と基準電圧Ｖr1，Ｖr2と
のいずれかが信号線選択回路１８に供給される。

【００２６】図６は本実施形態の信号線駆動回路５の動
作タイミング図である。時刻ｔ１のときにスタートパル
スＸＳＴが供給されると、サンプリングラッチ１３は、
赤色奇数画素を順にラッチし、１水平ライン分の赤色奇
数画素のラッチが終了した時点ｔ２で、ロードラッチ１
４は１水平ライン分の赤色奇数画素をまとめて同時にラ
ッチする。

【００２７】ロードラッチ１４の出力は、ＤＡＣ１６に
入力されてＤ／Ａ変換が行われる。具体的には、まず、
図４のアナログスイッチＳ1a，Ｓ1b，Ｓ1cをオンして、
デジタル画素データの下位３ビットに応じた電荷をキャ
パシタ素子Ｃ１〜Ｃ３に蓄積した後（時刻ｔ21〜ｔ2
2）、キャパシタ素子Ｃ１，Ｃ２同士で電荷の再配分を
行う（時刻ｔ22〜ｔ23）。次に、キャパシタ素子Ｃ２，
Ｃ３同士で電荷の再配分を行った後（時刻ｔ23〜ｔ2
4）、キャパシタ素子Ｃ２，Ｃ６同士で電荷の再配分を
行う（時刻ｔ24〜ｔ25）。時刻ｔ23〜ｔ25の間、ＤＡＣ
１６の出力はＡＭＰ１７に供給される。

【００２８】一方、ＤＡＣ１６が電荷の再配分を行って
いる間に、赤色奇数画素に対応する信号線のプリチャー
ジが行われる（時刻ｔ31〜ｔ32）。プリチャージが終わ
った後、ＡＭＰ１７の出力は対応する信号線に供給され
て信号線の書き込みが行われる（時刻ｔ32〜ｔ33）。

【００２９】また、１水平ラインに１回、赤色奇数画素
の信号線書き込みを行う前に、すべての信号線を中間電
圧にプリチャージする（時刻ｔ41〜ｔ42）。

【００３０】図６に示すように、赤色奇数画素について
のＤＡＣ１６でのＤ／Ａ変換、信号線のプリチャージ、
および信号線の書き込みに並行して、サンプリングラッ
チ１３は１水平ライン分の赤色偶数画素のラッチを行う
（時刻ｔ３〜ｔ４）。その後、サンプリングラッチ１３
は、１水平ライン分の緑色奇数画素、緑色偶数画素、青
色奇数画素および青色偶数画素のラッチを順に行う。

【００３１】本実施形態では、例えば１水平ラインごと
に、コモン電圧を基準として信号線電圧の極性を反転さ
せる、いわゆるコモン反転駆動を行う。図７はコモン反
転を行う信号線駆動回路５の詳細構成を示す回路図であ
る。図示のように、信号線駆動回路５内には、回路５ｂ
が所定間隔で繰り返し設けられている。

【００３２】回路５ｂでは、サンプリングラッチ１３
は、シフトレジスタ１１からのシフトクロックに同期さ
せてデジタル画素データをラッチする。

【００３３】続いて、ロードラッチ１４は、ラッチデー
タを再ラッチする。ＤＡＣ１６内の上位３bitＤ／Ａ
は、ロードラッチ１４のラッチデータの上位３ビットに
基づいて基準電圧を選択し、選択された基準電圧を用い
て、下位３bitＤ／Ａはロードラッチ１４のラッチデー
タの下位３ビットをＤ／Ａ変換する。

【００３４】Ｄ／Ａ変換されたアナログ映像信号は、Ａ
ＭＰ１７で増幅された後、信号線選択回路１８を介し
て、対応する信号線に供給される。

【００３５】このように、本実施形態では、信号線の書
き込みを行う前に、デジタル画素データの上位３ビット
のビット列に応じて選択された基準電圧に基づいて信号
線のプリチャージを行うため、信号線の書き込み時間を
短縮することができる。したがって、サンプリングラッ
チ１３、ロードラッチ１４、ＤＡＣ１６およびＡＭＰ１
７などを複数の信号線で共有化することができる。

【００３６】また、ＤＡＣ１６に入力する基準電圧Ｖr
1，Ｖr2をプリチャージ電圧として利用するため、プリ
チャージ専用の電圧を多数設けなくて済み、回路構成を
簡略化できる。

【００３７】また、隣接する信号線ブロックの一方は基
準電圧Ｖr1を用いてプリチャージを行い、他方は基準電
圧Ｖr2を用いてプリチャージすることは次に説明する利
点を有する。

【００３８】すなわち、対向基板のコモン電極や画素の
蓄積容量線が信号線と容量結合しているため、ＡＭＰ１
７により信号線が電圧書き込みされるにつれ、コモン電
極や蓄積容量線が所定電位から徐々にずれるという問題
があり、いくらＡＭＰ１７による電圧書き込みを高速化
しても、コモン電極や蓄積容量線が所定電位に復帰する
まで、書き込みを完了できず、表示ムラを招く問題があ
る。

【００３９】そこで、プリチャージを隣接する信号線ブ
ロックごとに交互にＶr1、Ｖr2としておくと、プリチャ
ージに続くＡＭＰ１７による信号線書き込みの方向が交
互に逆向きとなるため、上述の、コモン電極や蓄積容量
線へ及ぼす影響が交互に打ち消され、実質的に無視でき
るようになり、所定期間内にＡＭＰ１７による書き込み
を完了できる。

【００４０】なお、ここでは、隣接する信号線ブロック
ごとにＶr1とＶr2を取り出す例を示したが、上記概念を
逸脱しなければ、隣接する複数の信号線からなる信号線
ブロックごとに、Ｖr1、Ｖr1、Ｖr2、Ｖr2、Ｖr1、Ｖr
1、…などのように、プリチャージ電圧を切り替えても
よい。

【００４１】（第２の実施形態）第２の実施形態は、プ
リチャージ電圧の種類が第１の実施形態と異なってい
る。図８は信号線駆動回路５の第２の実施形態の内部構
成を示すブロック図である。図８では、図２と異なる構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。

【００４２】電源ＩＣ４から供給される９種類の基準電
圧Ｖ１〜Ｖ９のうち、最大基準電圧Ｖ１と最小基準電圧
Ｖ９がプリチャージ電圧として信号線選択回路１８に供
給される。信号線選択回路１８は、ＡＭＰ１７の出力に
基づいて信号線書き込みを行う前に、基準電圧Ｖ１，Ｖ
９を用いて信号線のプリチャージを行う。より具体的に
は、デジタル画素電圧の上位３ビットの値に応じて、基
準電圧Ｖ１，Ｖ９のいずれか一方を選択して信号線に供
給する。

【００４３】信号線のプリチャージが終わった後は、第
１の実施形態と同様の手順で信号線の書き込みを行う。

【００４４】このように、第２の実施形態においても、
信号線書き込みを行う前に信号線のプリチャージを行う
ため、信号線書き込みの時間を短縮できる。

【００４５】（第３の実施形態）第１および第２の実施
形態は、電源ＩＣ４から９種類の基準電圧Ｖ１〜Ｖ９の
供給を受けるため、その分、電源ラインの本数が増える
という問題がある。これに対して、以下に説明する第３
の実施形態は、電源ＩＣ４から供給を受ける電源ライン
の本数を少なくしたことを特徴とする。

【００４６】図９は信号線駆動回路５の第３の実施形態
の内部構成を示すブロック図である。図９では、図２と
異なる構成部分には同一符号を付しており、以下では相
違点を中心に説明する。

【００４７】信号線駆動回路５には、電源ＩＣ４から３
種類の基準電圧Ｖ１，Ｖｍ，Ｖ９が供給される。基準電
圧Ｖｍは、最大基準電圧Ｖ１と最小基準電圧Ｖ９の間の
電圧である。

【００４８】信号線駆動回路５内の分圧抵抗ラダー２０
は、基準電圧Ｖ１，Ｖｍ，Ｖ９に基づいて９種類の基準
電圧Ｖ１〜Ｖ９を生成して電圧選択回路１５に供給す
る。電圧選択回路１５の内部には、不図示の抵抗素子が
直列に複数接続されており、これら抵抗素子の段間から
９種類の基準電圧Ｖ１〜Ｖ９が取り出される。望ましく
は、Vmが（Ｖ１＋Ｖ９）／２に近い方が良い。抵抗ラダ
−の消費電力は（Ｖ１−Ｖｍ）の自乗／（Ｖ１とＶｍの
間の抵抗）＋（Ｖｍ−Ｖ９）の自乗／（ＶｍとＶ９の間
の抵抗）で表すことができ、この値を最小化できるから
である。

【００４９】分圧抵抗ラダー２０が設けられている他
は、図９の信号線駆動回路５は図２と同様に構成されて
いる。

【００５０】図１０は電源ＩＣ４から供給される基準電
圧の電圧レベルを示す図である。本実施形態の信号線駆
動回路５は、各信号線の書き込み電圧をコモン電圧ＶCO
Mを基準として１水平ラインごとに反転する、いわゆる
コモン反転を行う。基準電圧Ｖ１，Ｖｍ，Ｖ９は０〜５
Ｖ範囲の電圧であり、使用する液晶材料の電圧−透過率
特性などに応じて定める。

【００５１】このように、第３の実施形態では、信号線
駆動回路５内に分圧抵抗ラダー２０を設けるため、電源
ＩＣ４から供給される電源電圧線の数を削減でき、電源
ＩＣ４の構成を簡略化できる。

【００５２】なお、上述した図８の信号線駆動回路５に
分圧抵抗ラダー２０を設けてもよい。この場合のブロッ
ク構成は図１１のようになる。この場合も、電源ＩＣ４
から供給される基準電圧の数を削減できる。

【００５３】（第４の実施形態）図１２は信号線駆動回
路５の第４の実施形態の内部構成を示すブロック図であ
り、ＤＡＣ１６から信号線までの構成を示している。図
１２のＤＡＣ１６は、デジタル画素データの上位３ビッ
トのＤ／Ａ変換を行う上位３bitＤ／Ａ１６ａと、下位
３ビットのＤ／Ａ変換を行う下位３bitＤ／Ａ１６ｂと
で構成されている。

【００５４】また、図１２の信号線駆動回路５は、プリ
チャージ電圧を選択するプリチャージ電圧選択回路２３
と、プリチャージを行う信号線を選択するプリチャージ
制御回路２４とを有する。

【００５５】プリチャージ電圧選択回路２３は、上位３
bitＤ／Ａ１６ａからの信号により、プリチャージ電圧
を選択する。より具体的には、デジタル画素データの上
位３ビットのビット列に応じてプリチャージ電圧を選択
する。プリチャージ制御回路２４は、外部からの制御信
号によりプリチャージを行う信号線を選択し、選択され
た信号線にプリチャージ電圧選択回路２３からのプリチ
ャージ電圧を供給する。

【００５６】一方、上位３bitＤ／Ａ１６ａは、デジタ
ル画素データの上位３ビットに基づいて、電源ＩＣ４か
らの９種類の基準電圧Ｖ１〜Ｖ９の中から２つの基準電
圧を選択して下位３bitＤ／Ａ１６ｂに供給する。下位
３bitＤ／Ａ１６ｂは、これら２つの基準電圧を用い
て、デジタル画素データの下位３ビットをＤ／Ａ変換す
る。下位３bitＤ／Ａ１６ｂでＤ／Ａ変換されたアナロ
グ映像信号は、増幅器で増幅された後、信号線選択回路
１８に供給される。信号線選択回路１８は、プリチャー
ジ終了後に、増幅器の出力を対応する信号線に供給す
る。

【００５７】図１３はプリチャージ電圧と最終書き込み
電圧との関係を示す図である。図示のように、最終書き
込み電圧が電源電圧ＶDDと接地電圧ＶSSとの中間電圧
（ＶDD−ＶSS）／２以上のときは、最終書き込み電圧よ
りも電圧値の低いプリチャージ電圧がプリチャージ電圧
選択回路２３により選択される。一方、最終書き込み電
圧が中間電圧よりも低いときは、最終書き込み電圧より
も電圧値の高いプリチャージ電圧がプリチャージ電圧選
択回路２３により選択される。

【００５８】図１３のように、最終書き込み電圧に応じ
てプリチャージ電圧の電圧レベルを変えることにより、
より短時間で信号線書き込みを行えるようになる。

【００５９】（第５の実施形態）第５の実施形態は、Ｄ
ＡＣ１６がＤ／Ａ変換に利用する基準電圧と、プリチャ
ージ用の基準電圧とを別個に設けるものである。

【００６０】図１４は信号線駆動回路５の第４の実施形
態の内部構成を示すブロック図である。図１４では、図
１２と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。

【００６１】図１４のプリチャージ電圧選択回路２３に
は、ガラス基板２の外部からプリチャージ専用の基準電
圧Ｖ1a〜Ｖ6aが供給される。これら基準電圧の中から、
デジタル画素データの上位３ビットに応じた基準電圧が
選択されてプリチャージ制御回路２４に供給される。

【００６２】このように、ＤＡＣ１６用の基準電圧とプ
リチャージ用の基準電圧とを分けることにより、電源ラ
インの負荷を軽減でき、電圧変動を抑制できる。

【００６３】（第６の実施形態）第４および第５の実施
形態では、ガラス基板２の外部から９種類の基準電圧の
供給を受ける例を説明したが、ガラス基板２の内部に抵
抗素子が直列接続されたラダー抵抗を設けることによ
り、９種類の基準電圧をガラス基板２の内部で生成する
ことができる。

【００６４】図１５は図１２の信号線駆動回路５の変形
例であり、ガラス基板２内に９種類の基準電圧を生成す
る分圧抵抗ラダー２０を設けた例を示している。同様
に、図１６は図１４の信号線駆動回路５に分圧抵抗ラダ
ー２０を設けた例を示している。

【００６５】このように、ガラス基板２の内部で９種類
の基準電圧を生成することにより、ガラス基板２と電源
ＩＣ４との間に配置される電源ラインの数を削減でき
る。

【００６６】（第７の実施形態）上述した図７では、１
水平ラインごとにコモン電極の電圧を反転するＨコモン
反転の例を説明したが、所定本数の信号線ごとにコモン
電極の電圧を反転するＶコモン反転駆動を行ってもよ
い。

【００６７】図１７はＶコモン反転駆動の一例を示す信
号線駆動回路の回路図である。図示のように、信号線駆
動回路５内には、正極用回路５ａと負極用回路５ｂとが
所定間隔で繰り返し設けられている。

【００６８】正極用回路５ａでは、サンプリングラッチ
１３は、シフトレジスタ１１からのシフトクロックに同
期させてデジタル画素データをラッチした後、レベルシ
フタ２１によりラッチデータのレベルシフトを行う。よ
り具体的には、０−５Ｖの電圧振幅を５−１０Ｖの電圧
振幅に変換する。

【００６９】続いて、サンプリングラッチ１３は、レベ
ルシフト後のラッチデータを再ラッチする。ＤＡＣ１６
内の上位３bitＤ／Ａは、サンプリングラッチ１３のラ
ッチデータの上位３ビットに基づいて基準電圧を選択
し、選択された基準電圧を用いて、下位３bitＤ／Ａは
サンプリングラッチ１３のラッチデータの下位３ビット
をＤ／Ａ変換する。

【００７０】Ｄ／Ａ変換されたアナログ映像信号は、Ａ
ＭＰ１７で増幅された後、信号線選択回路１８を介し
て、対応する信号線に供給される。一方、負極用回路５
ｂは、レベルシフタ２２がないことを除けば、正極用回
路５ａと同様に構成されている。

【００７１】

【発明の効果】以上詳細に説明したように、本発明によ
れば、Ｄ／Ａ変換器内蔵型の表示装置において、信号線
の書き込みを行う前に信号線のプリチャージを行うよう
にしたため、信号線の書き込みに要する時間を短縮でき
る。したがって、ラッチ回路やＤ／Ａ変換器を複数の信
号線で共有することができ、駆動回路の構成を簡略化で
きる。

【００７２】また、Ｄ／Ａ変換器に供給される基準電圧
を用いて信号線のプリチャージを行うようにすれば、プ
リチャージ専用の電源電圧を多数設ける必要がなくな
る。

【図面の簡単な説明】

【図１】液晶表示装置の第１の実施形態の概略構成を示
すブロック図。

【図２】信号線駆動回路の内部構成を示すブロック図。

【図３】ＤＡＣとＡＭＰの詳細構成を示す回路図。

【図４】図３の要部を拡大して示した回路図。

【図５】ＤＡＣの動作を示すタイミング図。

【図６】本実施形態の信号線駆動回路の動作タイミング
図。

【図７】コモン反転を行う信号線駆動回路の詳細構成を
示す回路図。

【図８】信号線駆動回路の第２の実施形態の内部構成を
示すブロック図。

【図９】信号線駆動回路の第３の実施形態の内部構成を
示すブロック図。

【図１０】電源ＩＣから供給される基準電圧の電圧レベ
ルを示す図。

【図１１】図８の信号線駆動回路に分圧抵抗ラダーを追
加した構成を示す回路図。

【図１２】信号線駆動回路の第４の実施形態の内部構成
を示すブロック図。

【図１３】プリチャージ電圧と最終書き込み電圧との関
係を示す図。

【図１４】信号線駆動回路の第４の実施形態の内部構成
を示すブロック図。

【図１５】図１２の信号線駆動回路の変形例を示すブロ
ック図。

【図１６】図１４の信号線駆動回路に分圧抵抗ラダーを
設けた例を示すブロック図。

【図１７】Ｖコモン反転駆動を行う信号線駆動回路の回
路図。

【符号の説明】

１画素アレイ部２ガラス基板３コントローラＩＣ４電源ＩＣ１１シフトレジスタ１２データバス１３サンプリングラッチ１４ロードラッチ１５電圧選択回路１６ＤＡＣ１７ＡＭＰ１８信号線選択回路２０分圧抵抗ラダー

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年５月１０日（２００１．５．１
０）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図４】

【図５】

【図６】

【図２】

【図３】

【図１０】

【図７】

【図１３】

【図８】

【図９】

【図１１】

【図１２】

【図１４】

【図１５】

【図１６】

【図１７】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２４Ｇ０９Ｇ 3/20 ６２４ＢＨ０３Ｍ 1/66 Ｈ０３Ｍ 1/66 Ｅ 1/68 1/68 (72)発明者林宏宜埼玉県深谷市幡羅町一丁目９番地２株式会社東芝深谷工場内 (72)発明者中村則夫埼玉県深谷市幡羅町一丁目９番地２株式会社東芝深谷工場内Ｆターム(参考） 2H093 NC16 NC24 NC26 NC35 ND49 ND60 5C006 AC21 AF82 BB16 BC20 EB05 FA12 FA25 5C080 AA10 BB05 DD05 DD08 EE29 FF11 JJ02 JJ03 JJ04 5J022 AB07 AB09 BA01 BA05 BA06 CA09 CA10 CB02 CB07 CE08 CE09 CF02 CF07 CF09 CG01

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に縦横に列設される信号線およ
び走査線と、前記信号線および走査線の各交点付近に形成される表示
素子と、前記走査線を駆動する走査線駆動回路と、前記絶縁基板上に形成され前記信号線を駆動する信号線
駆動回路と、を備えた表示装置において、前記信号線駆動回路は、デジタル画素データをラッチするラッチ回路と、前記ラッチ回路のラッチ出力をアナログ映像信号に変換
するＤ／Ａ変換器と、前記Ｄ／Ａ変換器で変換されたアナログ映像信号を増幅
する増幅器と、前記増幅器で増幅されたアナログ映像信号の供給先であ
る信号線を選択する信号線選択回路と、前記信号線のプリチャージを行うか否かを切替可能なプ
リチャージ制御回路と、を有し、前記プリチャージ制御回路は、前記信号線選択回路で選
択された信号線にアナログ映像信号を供給する前に、こ
の信号線のプリチャージを少なくとも一回行うことを特
徴とする表示装置。
【請求項２】前記プリチャージ制御回路は、電圧レベル
の異なる複数のプリチャージ電圧を有し、デジタル画素
データの上位側ビット列に基づいて前記信号線のプリチ
ャージを行うことを特徴とする請求項１に記載の表示装
置。
【請求項３】デジタル画素データの上位側ビット列に応
じた２種類の基準電圧を選択する電圧選択回路を備え、前記Ｄ／Ａ変換器は、前記２種類の基準電圧に基づいて
Ｄ／Ａ変換を行い、前記プリチャージ制御回路は、前記２種類の基準電圧の
いずれか一方に基づいてプリチャージを行うことを特徴
とする請求項１に記載の表示装置。
【請求項４】前記ラッチ回路、前記Ｄ／Ａ変換器、前記
増幅器および前記電圧選択回路は、複数の信号線からな
る信号線ブロックごとに設けられ、全信号線ブロックの半数は、前記２種類の基準電圧の電
圧値の高い方に基づいてプリチャージされ、他方の信号
線ブロックは、電圧値の低い方の前記基準電圧に基づい
てプリチャージされることを特徴とする請求項３に記載
の表示装置。
【請求項５】外部から供給されたＮ（３以上の整数）種
類の外部基準電圧に基づいて、（Ｎ＋１）種類以上の基
準電圧を生成する分圧抵抗ラダーを備え、前記電圧選択回路は、前記分圧抵抗ラダーで生成された
（Ｎ＋１）種類以上の基準電圧の中から、デジタル画素
データの上位側ビット列に基づいて２種類の基準電圧を
選択することを特徴とする請求項３または４に記載の表
示装置。
【請求項６】前記プリチャージ制御回路は、前記絶縁基
板上に対向配置される対向基板上のコモン電極の電圧を
周期的に反転させるタイミングに合わせて、前記信号線
のプリチャージを行うことを特徴とする請求項１〜５の
いずれかに記載の表示装置。
【請求項７】前記コモン電極の電圧反転は、前記増幅器
の出力による信号線書き込み期間と前記Ｄ／Ａ変換器の
Ｄ／Ａ変換期間との間に行われることを特徴とする請求
項６に記載の表示装置。
【請求項８】前記プリチャージ制御回路は、前記増幅器
で増幅された最終書き込み電圧が電源電圧の中間電圧よ
りも高い場合には、前記最終書き込み電圧よりも低い電
圧をプリチャージ電圧として選択することを特徴とする
請求項１〜７のいずれかに記載の表示装置。
【請求項９】前記プリチャージ制御回路は、前記増幅器
で増幅された最終書き込み電圧が電源電圧の中間電圧よ
りも低い場合には、前記最終書き込み電圧よりも高い電
圧をプリチャージ電圧として選択することを特徴とする
請求項１〜８のいずれかに記載の表示装置。