JPH09204453A - 半導体集積回路の検証方法 - Google Patents

Abstract

(57)【要約】 【構成】 レイアウトおよびこれと比較される回路図を
それぞれ階層構造にして、各階層ごとにレイアウトデー
タおよび回路図データを作成しておき、上位の階層のデ
ータを用いて検証を行ない、この検証結果からレイアウ
トデータに対して下位の階層の対応端子情報を作成し、
この対応端子情報を用いて下位の階層の回路図とレイア
ウトを比較して検証を行ない、これを最上位の階層から
最下位の階層に向かって繰り返すようにした。 【効果】 レイアウトと回路図の対応が分かり易くなる
ため検証の際にミスが発生しにくくなるとともに、検証
に要する時間を短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計技術さらには半導体集積回路のレイアウト設計後の
検証方法に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、半導体集積回路のレイアウト設計
後に行われる検証は、素子の拡散層から配線層まですべ
ての設計が終了したレイアウト図と回路図とを比較し
て、各素子もしくは回路の端子が設計通り所定の他の素
子もしくは回路の端子に接続されているかどうか、１チ
ップ上のすべての素子および回路についてチェックする
ことで行なわれていた。

【０００３】

【発明が解決しようとする課題】上記従来の検証方法に
あっては、１チップ全体の素子レベルのレイアウト設計
データに対して検証を行なうものであるため、回路規模
が増大したり回路の繰り返し性が高い場合、レイアウト
と回路図の素子の１対１の特定が困難であり、ミスが発
生しやすいという欠点があった。

【０００４】この発明の目的は、回路規模が増大したり
回路の繰り返し性が高い場合にもミスの発生の少ない半
導体集積回路のレイアウト検証方法を提供することにあ
る。

【０００５】この発明の他の目的は、レイアウト検証に
要する時間を短縮できるようにすることにある。

【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００８】すなわち、レイアウトおよびこれと比較さ
れる回路図をそれぞれ階層構造にして、各階層ごとにレ
イアウトデータおよび回路図データを作成しておき、上
位の階層のデータを用いて検証を行ない、この検証結果
からレイアウトデータに対して下位の階層の対応端子情
報を作成し、この対応端子情報を用いて下位の階層の回
路図とレイアウトを比較して検証を行なう。これを最上
位の階層から最下位の階層に向かって繰り返すようにし
たものである。

【０００９】なお、チップ上のすべての回路部分につい
て最下位の階層まで検証を行なう必要はなく、例えば以
前に使用して実績のある回路を再使用しているような場
合には、途中の階層で検証を止めるようにしてもよい。

【００１０】また、階層構造がレイアウトと回路図とで
一致していないような回路部分については対応する階層
のない方については検証をとばしてその下の階層で検証
を行なうようにしても良い。

【００１１】上記した手段によれば、レイアウトと回路
図の対応が分かり易くなるため検証の際にミスが発生し
にくくなるとともに、検証に要する時間を短縮すること
ができる。また、上位の階層の検証の結果に基づいて下
位の階層の対応端子情報を作成し、下位の階層の検証の
際にその情報を使用するので、上位の階層と下位の階層
との対応がとり易くなる。

【００１２】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１３】図１には、本発明に係る検証方法の一実施
例の手順が示されている。

【００１４】この実施例のレイアウト検証においては、
予めレイアウトデータおよび回路図データをそれぞれ階
層構造にして用意しておく。具体的には、検証対象とな
る半導体集積回路が例えば図２に示されているような構
成である場合、図３に示すように３層の階層構造とな
る。従って、この場合、セルＡのデータが最上位階層の
データに、セルＢ，Ｃ，Ｄのデータが次の階層のデー
タ、セルＥ，Ｆのデータが最下位階層のデータに相当す
る。

【００１５】この実施例においては、まず回路図のデー
タを１階層分検証用のコンピュータに入力する（ステッ
プＳ１）。最初は最上位の階層の回路図データである。
図２の例では、セルＡの回路図データである。次にレイ
アウトのデータを１階層分入力する（ステップＳ２）。
最初は最上位の階層のレイアウトデータである。図２の
例では、セルＡのレイアウトデータである。

【００１６】次に、上記ステップＳ１，Ｓ２で入力され
たデータを比較照合する（ステップＳ３、図５のハッチ
ング）。具体的には、回路図におけるセルＡの端子情報
（図４のＸ１，Ｘ２と対応するボンディングパッドとの
接続関係を示す情報）からレイアウト上のセルＡの端子
（図４のＡ１，Ａ２）が半導体チップ上の所定のボンデ
ィングパッドに接続されているか否かチェックする。こ
れをセルＡのすべての端子について行ない、終了したな
らば下位の階層があるか否か判定する（ステップＳ
４）。下位の階層があるときはステップＳ５へ移行し
て、レイアウトデータに対して回路との対応点を決定し
て対応端子情報を作成する。図２の例では、図４に示す
ように回路図データはセルＢの端子情報Ｙ１，Ｙ２を有
しているがレイアウトデータは端子Ｙ１，Ｙ２に対応す
るデータを有していないので、ステップＳ５で回路図の
端子Ｙ１，Ｙ２に対応するレイアウト上の対応点Ｂ１，
Ｂ２を、着目している配線パターンＬ１，Ｌ２上の適当
な位置に決定し、その対応点を示す対応端子情報を作成
する（図５参照）。

【００１７】その後、ステップＳ１に戻ってすぐ下の階
層の回路図のデータを入力する。図２の例では、セル
Ｂ，Ｃ，Ｄの回路図データである。次に、この回路図デ
ータと同じ階層にあるレイアウトデータ（図２の例で
は、セルＢ，Ｃ，Ｄのレイアウトデータである）を入力
するとともに、上記ステップＳ５で作成したデータを引
き渡す（ステップＳ２）。それから、入力された上記回
路図データとレイアウトデータを比較して、回路図にお
ける検証しようとする階層のセル（Ｂ，Ｃ，Ｄ）の端子
（Ｙ１，Ｙ２）とその上位の階層のセル（Ａ）の端子と
の接続情報および当該階層のセル間接続情報から、レイ
アウト上において検証階層のセル（Ｂ，Ｃ，Ｄ）の対応
する端子（Ｂ１，Ｂ２）がそれぞれ上位の階層のセル
（Ａ）の対応する端子または他のセルの対応する端子に
接続されているか照合する（ステップＳ３、図６のハッ
チング）。

【００１８】それから次に、再び下位の階層があるか否
か判定し、下位の階層があるときはステップＳ５へ移行
して、レイアウトデータについて対応端子情報を作成す
る。図２の例では、図４に示すように回路図データはセ
ルＥの端子情報Ｚ１，Ｚ２を有しているがレイアウトデ
ータは端子Ｚ１，Ｚ２に対応するデータを有していない
ので、ステップＳ５で回路図の端子Ｚ１，Ｚ２に対応す
るレイアウト上の対応点Ｃ１，Ｃ２を、着目している配
線パターンＬ１，Ｌ２上の適当な位置に決定し、対応端
子情報を作成する（図６参照）。

【００１９】その後、ステップＳ１に戻ってすぐ下の階
層の回路図のデータを入力する。図２の例では、セル
Ｅ，Ｆの回路図データである。次に、この回路図データ
と同じ階層にあるレイアウトデータ（図２の例では、セ
ルＥ，Ｆのレイアウトデータである）を入力するととも
に、上記ステップＳ５で作成したデータを引き渡す（ス
テップＳ２）。それから、上記入力された上記回路図デ
ータとレイアウトデータを比較し、回路図における検証
しようとする階層のセル（Ｅ，Ｆ）の端子（Ｚ１，Ｚ
２）とその上位の階層のセル（Ｂ）の端子との接続情報
および当該階層のセル間接続情報から、レイアウト上に
おいて検証階層のセル（Ｅ，Ｆ）の対応する端子（Ｃ
１，Ｃ２）がそれぞれ上位の階層のセル（Ｂ，Ｃ，Ｄ）
の対応する端子または他のセルの対応する端子に接続さ
れているか照合する（ステップＳ３、図７のハッチン
グ）。

【００２０】それから、再び下位の階層があるか否か判
定し、下位の階層があるときは上記手順を繰り返し、下
位の階層がないときは検証作業を終了する。

【００２１】次に、具体的な例として半導体メモリのレ
イアウト検証を行なう場合の階層構造の構成の仕方につ
いて説明する。

【００２２】図８は、メモリを階層構造で示したもので
あり、図３に対応するものである。図８に示されている
ように、最上位の階層はチップ全体であり、ここにはボ
ンディングパッドのデータが含まれる。メモリにおける
第２階層は、メモリセルアレイ（メモリマット）と周辺
回路である。メモリにおける第３階層は、周辺回路側で
はデコーダ回路、入出力バッファ回路、制御回路等であ
る。メモリセルアレイ側には第３階層に相当するものは
存在しない。

【００２３】メモリにおける第４階層は、周辺回路側で
はＮＡＮＤやＮＯＲゲートなどからなる単位デコーダ、
単位入力バッファ、単位出力バッファ、外部から供給さ
れる複数の制御信号のそれぞれに対応した内部制御信号
形成回路である。ここで、外部から供給される複数の制
御信号とは、いわゆるチップセレクト信号や読出し書込
み制御信号、アドレスストローブ信号、アウトイネーブ
ル信号等である。一方、メモリセルアレイ側の第４階層
は、メモリセル、センスアンプ、カラムスイッチ（Ｙゲ
ート）等である。

【００２４】以上説明したように、上記実施例は、レイ
アウトおよびこれと比較される回路図をそれぞれ階層構
造にして、各階層ごとにレイアウトデータおよび回路図
データを作成しておき、上位の階層のデータを用いて検
証を行ない、この検証結果からレイアウトデータに対し
て下位の階層の対応端子情報を作成し、この対応端子情
報を用いて下位の階層の回路図とレイアウトを比較して
検証を行ない、これを最上位の階層から最下位の階層に
向かって繰り返すようにしたので、レイアウトと回路図
の対応が分かり易くなるため検証の際にミスが発生しに
くくなるとともに、検証に要する時間を短縮することが
できる。また、上位の階層の検証の結果に基づいて下位
の階層の対応端子情報を作成し、下位の階層の検証の際
にその情報を使用するので、上位の階層と下位の階層と
の対応がとり易くなるという効果がある。

【００２５】また、特定の回路部分については、途中の
階層で検証を止めるようにしたり、階層構造がレイアウ
トと回路図とで一致していないような回路部分について
は対応する階層のない方については検証をとばしてその
下の階層で検証を行なうようにすることによって、検証
精度を低下させることなくレイアウト検証の所要時間を
短くすることができるという効果がある。

【００２６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、レ
イアウトおよび回路図の階層数は、実施例のような３層
構造や４層構造に限定されず、半導体集積回路に応じて
さらに多数の階層構造にしても良い。

【００２７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００２８】すなわち、半導体集積回路のレイアウト検
証におけるミスの発生を少なくするとともに、レイアウ
ト検証に要する時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明に係るレイアウト検証方法の一実施例の
手順を示すフローチャートである。

【図２】検証対象となる半導体集積回路の一例を示すブ
ロック図である。

【図３】本発明に係るレイアウト検証方法におけるレイ
アウトおよび回路図の階層構造の一例を示す説明図であ
る。

【図４】本発明に係るレイアウト検証方法におけるレイ
アウトデータと回路図データとの関係を示す説明図であ
る。

【図５】本発明に係るレイアウト検証方法における最上
位階層の検証の様子を示す説明図である。

【図６】本発明に係るレイアウト検証方法における中間
階層の検証の様子を示す説明図である。

【図７】本発明に係るレイアウト検証方法における最下
位階層の検証の様子を示す説明図である。

【図８】本発明に係るレイアウト検証方法をメモリに適
用した場合におけるレイアウトおよび回路図の階層構造
の一例を示す説明図である。

【符号の説明】

Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２‥‥レイアウト上
の対応端子 Ｘ１，Ｘ２，Ｙ１，Ｙ２，Ｚ１，Ｚ２‥‥回路上の対応
端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体集積回路のレイアウトを検証するに
   あたり、レイアウトおよびこれと比較される回路図をそ
   れぞれ階層構造にして、各階層ごとにレイアウトデータ
   および回路図データを作成しておき、上位の階層のデー
   タを用いて検証を行ない、この検証結果からレイアウト
   データに対して下位の階層の対応端子情報を作成し、こ
   の対応端子情報を用いて下位の階層の回路図とレイアウ
   トを比較して検証を行ない、これを最上位の階層から最
   下位の階層に向かって繰り返すようにしたことを特徴と
   する半導体集積回路の検証方法。
2. 【請求項２】特定の回路部分については、途中の階層で
   検証を止めるようにしたことを特徴とする請求項１に記
   載の半導体集積回路の検証方法。
3. 【請求項３】階層構造がレイアウトと回路図とで一致し
   ていないような回路部分については対応する階層のない
   方については検証をとばしてその下の階層で検証を行な
   うことを特徴とする請求項１または２に記載の半導体集
   積回路の検証方法。