JPH08278992A - 半導体集積回路装置の設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 格子状の電源配線を有するゲートアレイにお
いて、１つの枝配線に接続可能な論理セルの数を増や
し、レイアウト設計の自由度を高める。 【構成】 ＬＳＩチップ上に形成される格子状電源配線
の枝配線に接続される論理セルのレイアウトの良否を判
定する際に、予め各論理セルのノイズ係数を算定してお
いて、レイアウト設計により得られた配置配線情報に基
づいて各論理セルの動作タイミングを認識するととも
に、上記１つの枝配線に接続することとした複数の論理
セルを同時動作するセルグループに分け、各セルグルー
プごとにそれが動作したときに上記電源枝配線に生じ得
るノイズ値を算出し、このノイズ値が制限値以上である
か否かに応じて、当該セルレイアウトの可否を判定する
ようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
レイアウト設計技術、更にはスタンダードセル方式のＬ
ＳＩにおける論理セルのレイアウト設計に適用して特に
有効な技術に関し、例えば格子状に形成された電源配線
を有するゲートアレイのレイアウト設計に利用して有用
な技術に関する。

【０００２】

【従来の技術】マスタスライス方式のＬＳＩの設計にお
いては、チップ上に予め形成された論理ゲートを構成す
る複数の基本論理セル間を接続する信号線を決定するこ
とで所望の論理機能を実現する。

【０００３】ところで、ＬＳＩにおいては、電圧電源Ｖ
CC，ＧＮＤ用の配線が、比較的幅の広い幹配線とそこか
ら分かれる枝配線とによって構成され、各枝配線に末端
の回路（ゲートアレイでは基本論理セル）が接続される
ことが多い。その場合、各末端回路に対して１本の枝配
線を設けるのでは枝配線が複雑になり過ぎて信号線と競
合してしまうため、１本の枝配線に対して複数の末端回
路を接続して給電を行なう方式が採られる。

【０００４】また、ゲートアレイでは、マトリックス状
に配置された基本論理セル列に沿って配設されてそれぞ
れ全体として格子状を成すように電源配線が予め設計さ
れ、この格子状電源配線に対して各論理セルを接続させ
るような設計手法が採られることがある。

【０００５】このような手法で設計されるゲートアレイ
にあっては、１つの枝配線に接続された複数の論理セル
が同時に動作すると、幹配線から最も遠い論理セルに対
して充分に電流が供給されない事態が生じ、そのような
論理セルの出力信号振幅が小さくなって後段の論理ゲー
トが誤動作するおそれがある。また、１つの枝配線に接
続された論理セルのうち同時に動作するものの全消費電
流が当該枝配線の給電能力（以下、電流容量と称する）
を越えると、電源ノイズが発生するおそれがある。そこ
で、論理セルのレイアウト設計の段階で、１つの枝配線
に接続される複数の論理セルが同時にオン／オフ動作し
た場合であっても、当該電源配線に生じるノイズが一定
値以上とならないか否かをチェックして、１つのセル列
に含まれるセル数を制限する方法が考えられる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。

【０００７】即ち、上記した設計方法では、１つの枝配
線に接続された全ての論理セルが同時に動作した場合を
想定して、１つのセル列に含まれるセル数の制限を行な
うようにしているが、実際のＬＳＩでは、１つの枝配線
に接続された全ての論理セルが同時に動作することはな
く、同時に動作しない論理セルもある。そのため、上記
手法では、１つの枝配線に接続可能なセル数が必要以上
に制限されてしまい、レイアウト設計の自由度が低下
し、ＤＡへの負担が増大するとともに、ＬＳＩチップ全
体としての最適なセル配置や電源ラインの配置ができな
いという不具合がある。また、上記のようなセルレイア
ウト設計の自由度を高くするには、電源配線のピッチを
狭くするかもしくは線幅を広くしなければならないが、
そのようにすると信号線やコンタクトホールのレイアウ
ト設計における自由度が低下してしまう。

【０００８】本発明は、かかる事情に鑑みてなされたも
ので、ＬＳＩの設計の自由度を高めることが可能な半導
体集積回路装置のセルレイアウトのチェック方法を提供
することをその主たる目的とする。

【０００９】本発明の他の目的は、ターン・アラウンド
・タイム（ＴＡＴ）の短縮化が可能な半導体集積回路装
置のレイアウト設計方法を提供することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】即ち、本発明は、ＬＳＩチップ上に形成さ
れる格子状電源配線の枝配線に接続される論理セルのレ
イアウトの良否を判定する際に、予め各論理セルのノイ
ズ係数を算定しておいて、レイアウト設計により得られ
た配置配線情報に基づいて各論理セルの動作タイミング
を認識するとともに、上記１つの電源枝配線に接続する
こととした複数の論理セルを同時動作するセルグループ
に分け、各セルグループごとにそれが動作したときに上
記電源枝配線に生じ得るノイズ値を算出し、このノイズ
値が制限値以上であるか否かに応じて、当該セルレイア
ウトの可否を判定するようにしたものである。

【００１３】

【作用】上記した手段によれば、同一枝配線に接続され
た論理セルが全て同時に動作する場合を仮定してノイズ
値を求めるのではなく、実際に同時に動作する論理セル
を認識してノイズ値を求めて判定を行なうため、１つの
電源枝配線に接続可能な論理セルの数を増やすことがで
き、レイアウト設計の自由度が高められる。

【００１４】

【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。

【００１５】図１は本発明の設計評価方法が適用される
ＬＳＩの一例としてのゲートアレイの電源配線および論
理セルの配列状態を示す平面図、図２は本実施例のセル
レイアウトのチェック手順を示すフローチャートであ
る。なお、本実施例において、「論理セル」とは、ＮＡ
ＮＤゲートやＮＯＲゲートのような最小の単位論理回路
およびこれらの論理回路が複数個組み合わされて所望の
論理機能を有するように構成された回路で頻繁に使用さ
れる論理機能ブロック（例えばフリップフロップ回路や
ラッチ回路等）を予め素子のレイアウトまで具体的に設
計してライブラリとしてデータファイルに登録したもの
指す。

【００１６】図１に示されているゲートアレイについて
説明すると、１は単結晶シリコンのような半導体チッ
プ、２Ａ，２Ｂは半導体チップ１上に形成される電源配
線としてのＶccラインとグランドラインであり、Ｖccラ
イン２Ａはチップ上の各回路に例えば５ボルトのような
電源電圧Ｖccを供給し、グランドライン２Ｂは接地電位
（０Ｖ）を供給する。Ｖccライン２Ａとグランドライン
２Ｂは、それぞれ比較的線幅の広い枠状の幹配線（図で
は四角形の外枠とその内側の２本の縦格子ＶＤＤ１，Ｖ
ＳＳ１）と、それよりも線幅の狭い枝配線（図では縦格
子間の横格子ＶＤＤ２，ＶＳＳ２）とによって構成さ
れ、全体として格子状を成すように形成されている。

【００１７】この実施例のゲートアレイにおいては、特
に制限されないが、図１の横方向に沿って、複数の論理
セルＣが並んだセル列ＣＲ１，ＣＲ２，ＣＲ３，ＣＲ４
・・・が互いに適当な間隔をおいて複数列設けられ、各
セル列に沿って、Ｖccライン２Ａを構成する枝配線Ｌ
１，Ｌ２，Ｌ３，Ｌ４・・・と、グランドライン２Ｂを
構成する枝配線ｌ１，ｌ２，ｌ３，ｌ４・・・が配設さ
れており、各セル列とセル列との間のスペースは配線形
成領域として用意されている。図示しないが、他の幹配
線（縦格子）間にも同様に複数の電源用枝配線が配設さ
れている。なお、Ｋ１，Ｋ２は上記Ｖccライン２Ａとグ
ランドライン２Ｂにそれぞれ接続された電源端子、Ｐ
１，Ｐ２は信号入出力用の端子（入出力ピン）である。

【００１８】かかるゲートアレイにおいては、マスタス
ライス方式の配線形成によって各論理セル間を接続する
信号線が形成されて所望の論理機能が実現される。

【００１９】次に、本実施例のセルレイアウトのチェッ
ク方法を図２のフローチャートを参照しながら説明す
る。

【００２０】本実施例のセルレイアウトチェック方法
は、配置配線情報入力処理Ｍ１と、同時切替セル認識処
理Ｍ２と、同時切替ノイズ値算出処理Ｍ３と、レイアウ
ト可否判定処理Ｍ４の４つの処理からなり、これらの処
理は、例えば、ＤＡ（デザイン・オートメーション）用
のコンピュータ等を用いて行なわれる。

【００２１】上記配置配線情報入力処理Ｍ１は、所望の
論理仕様を有するＬＳＩを実現するために、予め基本論
理セルとしてライブラリに登録されている論理ゲートや
論理機能ブロックの中から論理設計に必要なものを選択
し、これら選択した論理セルの配置や信号線のルートを
決定するために必要な情報（使用すべき論理セルの機能
もしくは種類や各論理セルの端子間接続情報等）に基づ
いて予めＤＡによって得られた暫定設計情報を、コンピ
ュータに入力する処理である。

【００２２】次の同時切替セル認識処理Ｍ２において
は、まず上記配置配線情報入力処理Ｍ１により入力され
た情報に基いて、各論理セルがフリップフロップ回路
（ＦＦ回路）か否かまたフリップフロップのときはその
動作タイミングを認識する（ステップＳ２）。次に、こ
の動作タイミングから該フリップフロップ回路に、直接
的に又は間接的に接続されている各論理セルの動作タイ
ミングを認識する（ステップＳ３）。

【００２３】具体的には、チップ上のあるフリップフロ
ップ回路に着目してそこを始点とし他のフリップフロッ
プ回路もしくは入出力ピン（Ｐ）に達するまで信号線に
沿って論理トレースを行ない、トレース中に通過した全
ての論理セルを同じタイミングで動作する「同時切替セ
ル」として認識する。この論理トレースを全てのフリッ
プフロップについて行なうことで、ＬＳＩ内の全ての論
理セルの動作タイミングを知ることができる。

【００２４】次の同時切替ノイズ値算出処理Ｍ３におい
ては、まず上記配置配線情報入力処理Ｍ１により与えれ
た論理セルの配置情報と電源配線情報とに基いて、セル
群の決定を行なう（ステップＳ４）。ここでセル群の決
定とは、図１において縦方向の幹配線と幹配線とに挟ま
れた１つの枝配線に接続された複数の論理セルを１グル
ープと認識することである。図１においては、ＣＲが付
されているものが１つのセル群である。

【００２５】次に、上記セル群決定（ステップＳ４）に
よって認識された各セル群に含まれる複数の論理セル
を、さらにその動作タイミングに応じてグループ分けす
る（ステップＳ５）。この場合、グループ分けは、当該
論理セルが何れのフリップフロップ回路（ＦＦ）に接続
されているかによって行なわれる。

【００２６】次のセルレイアウト可否判定処理Ｍ４にお
いては、まず同時動作する１つのセルグループに着目し
て、当該セルグループにより１つの枝配線に発生し得る
ノイズの大きさを算出し、次に算出されたノイズ値が、
予め設定された許容範囲を越えるか否かによってステッ
プＳ１の「配置配線情報入力処理」により入力された暫
定設計情報の良否を判定する（ステップＳ６，Ｓ７）。
そして、ノイズ値が制限値を越えた場合にはプリンタも
しくはＣＲＴ表示装置等によりメッセージを出力する
（ステップＳ８）。上記ノイズチェックを全てのセル群
および全ての動作タイミングについて行ない、終了後は
レイアウトの修正等の対策処理（ステップＳ９）へ移行
する。

【００２７】次に、上述したステップＳ５で行なわれる
セルのグループ分け、ステップＳ６，Ｓ７で行なわれる
同時切替ノイズ値算出、判定処理による電源ノイズのチ
ェック方法を、図１を参照しながら具体的に説明する。

【００２８】図１のセル群ＣＲ１に属するフリップフロ
ップＦＦ１に着目すると、このフリップフロップＦＦ１
からはセル群ＣＲ２に属する論理セルＣ１，Ｃ２に対し
て信号が供給され、さらにこの論理セルＣ１，Ｃ２から
は、セル群ＣＲ３に属する論理セルＣ３，Ｃ４，Ｃ５に
信号が入力され、さらに論理セルＣ３，Ｃ４，Ｃ５から
は、セル群ＣＲ４に属する論理セルＣ６，Ｃ７，Ｃ８に
信号が入力されており、この実施例ではこれらの論理セ
ルＣ１〜Ｃ８はフリップフロップＦＦ１と同じタイミン
グで動作するセルグループ（同時切替セル）と判断され
る。

【００２９】なお、図１に示す論理セルＣ８のように、
複数のフリップフロップ（ＦＦ１，ＦＦ２）からのルー
ト上にある論理セルに関しては、複数のセルグループに
属するものとして、それぞれの動作タイミングでノイズ
チェックの対象とされる。

【００３０】上記のようにして同時切替セルの分類（グ
ループ分け）が終了した後、１つのセル群に含まれる同
一動作タイミングの論理セルのグループ毎に「同時切替
ノイズ値Ｎ」の算出が、下記の式（１）に従って行なわ
れる。

【００３１】 Ｎ＝（Ａ１×Ｂ１）＋（Ａ２×Ｂ２）＋…＋（Ａｎ×Ｂｎ）‥‥（１） ここで、Ｂ１，Ｂ２，…は各論理セルのノイズ係数、Ａ
１，Ａ２…はノイズ係数が同一の論理セルの数であり、
上記ノイズ係数は枝配線の電流容量を「１」としたとき
に、セルタイプごとにその論理セルが何個接続された場
合に電流容量と同じ「１」になるか、その論理セルの消
費電流を基にして予め算定した値、つまり各論理セルの
消費電流を枝配線の電流容量で割った値である。例えば
あるタイプの論理セルの４個の消費電流の合計が１つの
枝配線の電流容量と同一であるとき、その論理セルのノ
イズ係数は０．２５（＝１／４）となる。

【００３２】上記式（１）によって算出された値Ｎは、
許容範囲を表わす制限値ＮPD（＝１）と比較され、この
制限値ＮPDより大きいときに当該レイアウト設計が不適
であると判断する。例えば、図１において、論理セルＣ
１〜Ｃ４はノイズ係数が「０．２」、論理セルＣ５〜Ｃ
８はノイズ係数が「０．４」であると仮定すると、式
（１）より、セル群ＣＲ２の同時切替ノイズ値Ｎは２×
０．２＝０．４＜１で適合、セル群ＣＲ３の同時切替ノ
イズ値Ｎは（２×０．２）＋０．４＝０．８＜１で適
合、セル群ＣＲ４の同時切替ノイズ値Ｎは３×０．４＝
１．２＞１で不適合であることが分かる。

【００３３】不適合とされた場合には、例えば不適当な
セル群が接続される枝配線とこれと隣接する他の枝配線
との間を短絡する補強電源配線を設けたり、不適当なセ
ル群に属する論理セルの一部を他のセル群に移すレイア
ウト変更をしたり、電源電圧用の配線の幅を広げたりピ
ッチを狭くするなどの対策を行なう。対策終了後は、Ｄ
Ａで信号線の変更を行ない、再びその変更後の配置配線
情報をコンピュータに入力して、上記実施例のセルレイ
アウトチェック（ステップＳ１〜Ｓ９）を実行して、す
べての不適合がなくなるまで繰り返す。

【００３４】図３には、上記実施例が適用されるコンピ
ュータシステムの構成例が示されている。図において、
ＣＰＵはマイクロコンピュータ、ＲＯＭは読み出し専用
のリードオンリメモリ、ＲＡＭは随時読み出し書き込み
可能なランダムアクセスメモリ、ＣＲＴは表示装置、Ｃ
ＲＴＣはＣＲＴコントローラ、ＰＲＴはプリンタ、ＨＤ
Ｄはハードディスクをメディアとする補助記憶装置、Ｆ
ＤＤはフロッピディスクをメディアとする補助記憶装置
である。上記実施例のセルレイアウトのチェック方法を
実行するプログラムやＤＡを実行するプログラムはハー
ドディスク装置ＨＤＤに格納され、実動作時にＲＡＭに
ロードされて実行される。また、配置配線情報はフロッ
ピディスク装置ＦＤＤによりシステムに入力される。Ｄ
Ａを行なうコンピュータによってレイアウトチェックを
行なう場合には、ＤＡにより得られた配置配線情報はハ
ードディスク装置ＨＤＤに格納されているので、それを
そのまま使用することができる。ノイズ値の算出に使用
されるセルタイプごとのノイズ係数は予めハードディス
ク装置ＨＤＤに格納しておく。

【００３５】以上説明したように、上記実施例のセルレ
イアウトのチェック方法によれば、ＬＳＩチップ上に形
成される格子状電源配線の枝配線に接続される論理セル
のレイアウトの良否を判定する際に、予め各論理セルの
ノイズ係数を算定しておいて、レイアウト設計により得
られた配置配線情報に基づいて各論理セルの動作タイミ
ングを認識するとともに、上記１つの電源枝配線に接続
することとした複数の論理セルを同時動作するセルグル
ープに分け、各セルグループごとにそれが動作したとき
に上記電源枝配線に生じ得るノイズ値を算出し、このノ
イズ値が制限値以上であるか否かに応じて、当該セルレ
イアウトの可否を判定するようにしたので、同一枝配線
に接続された論理セルが全て同時に動作する場合を仮定
してノイズ値を求めるのではなく、実際に同時に動作す
る論理セルを認識してノイズ値を求めて判定を行なうた
め、１つの電源枝配線に接続可能な論理セルの数を増や
すことができ、レイアウト設計の自由度が高められると
いう効果がある。

【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例においては、あるフリップフロップから出発し
て他のフリップフロップもしくは入出力ピンに到達する
までのルート上にある全ての論理セルは同一動作タイミ
ングのグループとして分類したが、信号線を伝わる信号
のディレイ時間をも考慮して同一動作タイミングのセル
グループの分類を行なうことによって、同時切換ノイズ
値算出の精度を上げるようにしてもよい。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイのセルレイアウトのチェックに適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、スタンダードセル方式のＬＳＩその他マスタスライ
ス方式で配線が形成されるＬＳＩ一般に利用することが
できる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３９】すなわち、自由度の高いレイアウト設計が
可能になる。また、電源ノイズの判定をレイアウト設計
時に精度良く行なうことができるため、ターン・アラウ
ンド・タイム（ＴＡＴ）の短縮化を達成することもでき
る。

【図面の簡単な説明】

【図１】本発明の設計評価方法が適用されるＬＳＩの一
例としてのゲートアレイの電源配線および論理セルの配
列状態を示す平面図である。

【図２】本発明を適用したセルレイアウトのチェック手
順の一例を示すフローチャートである。

【図３】本発明の設計評価方法を実施するコンピュータ
ムシステムの構成例を示すブロック図である。

【符号の説明】

１ 半導体チップ ２Ａ，２Ｂ 電源ライン ＣＲ１〜ＣＲ４ セル群 Ｃ１〜Ｃ８ 論理セル ＦＦ１，ＦＦ２ フリップフロップ回路 Ｌ１〜Ｌ４，ｌ１〜ｌ４ 枝配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川島 正敏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 三宅 統一 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源配線が格子状に形成され、１つの電
   源枝配線に複数の論理セルが接続されているとともに、
   マスタスライス方式の配線形成によって各論理セル間が
   接続されて所望の論理機能が実現されるようにした半導
   体集積回路装置のレイアウト設計方法において、 論理セルの動作に応じて枝配線に生じ得るノイズの大き
   さを表す係数を各論理セル毎に予め算定しておくととも
   に、 レイアウト設計により得られた配置配線情報に基づいて
   各論理セルの動作タイミングを認識し、上記１つの電源
   枝配線に接続することとした複数の論理セルを同時動作
   するセルグループに分け、各セルグループごとにそれが
   動作したときに上記電源枝配線に生じ得るノイズ値を算
   出し、このノイズ値が制限値以上であるか否かに応じ
   て、当該セルレイアウトの可否を判定するようにしたこ
   とを特徴とする半導体集積回路装置の設計方法。
2. 【請求項２】 上記論理セルの１つとしてフリップフロ
   ップを含む場合において、同一のフリップフロップ回路
   から次のフリップフロップもしくは信号入出力端子まで
   のルート上にある論理セルは同一のタイミングで動作す
   る論理セルであると認識して上記セルグループ分けを行
   なうことを特徴とする請求項１に記載の半導体集積回路
   装置の設計方法。
3. 【請求項３】 同一の論理セルに複数のフリップフロッ
   プからの信号が入力されるように構成されている場合
   に、それぞれの動作タイミングに関して上記ノイズ値の
   算出および判定を行なうことを特徴とする請求項１又は
   ２に記載の半導体集積回路装置の設計方法。
4. 【請求項４】 ＤＡ（デザイン・オートメーション）に
   より設計された配置配線情報に基づいて請求項１，２ま
   たは３の方法により評価を行なってレイアウト不適合を
   見つけ、該不適合部分のセルレイアウトを変更し、再び
   請求項１，２または３の方法により評価を行なうことを
   繰り返すようにしたことを特徴とする半導体集積回路装
   置の設計方法。