JPH09204453A - Method for verifying semiconductor integrated circuit - Google Patents
Method for verifying semiconductor integrated circuitInfo
- Publication number
- JPH09204453A JPH09204453A JP8011395A JP1139596A JPH09204453A JP H09204453 A JPH09204453 A JP H09204453A JP 8011395 A JP8011395 A JP 8011395A JP 1139596 A JP1139596 A JP 1139596A JP H09204453 A JPH09204453 A JP H09204453A
- Authority
- JP
- Japan
- Prior art keywords
- layout
- verification
- data
- circuit diagram
- hierarchy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
設計技術さらには半導体集積回路のレイアウト設計後の
検証方法に利用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for designing a semiconductor integrated circuit, and further to a technique effectively used for a verification method after layout design of a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来、半導体集積回路のレイアウト設計
後に行われる検証は、素子の拡散層から配線層まですべ
ての設計が終了したレイアウト図と回路図とを比較し
て、各素子もしくは回路の端子が設計通り所定の他の素
子もしくは回路の端子に接続されているかどうか、１チ
ップ上のすべての素子および回路についてチェックする
ことで行なわれていた。2. Description of the Related Art Conventionally, the verification performed after the layout design of a semiconductor integrated circuit is performed by comparing a layout diagram and a circuit diagram in which all the designs from the diffusion layer of the element to the wiring layer have been completed, and the terminals of each element or circuit. It was carried out by checking all the elements and circuits on one chip whether or not was connected to the terminal of a predetermined other element or circuit as designed.
【０００３】[0003]
【発明が解決しようとする課題】上記従来の検証方法に
あっては、１チップ全体の素子レベルのレイアウト設計
データに対して検証を行なうものであるため、回路規模
が増大したり回路の繰り返し性が高い場合、レイアウト
と回路図の素子の１対１の特定が困難であり、ミスが発
生しやすいという欠点があった。In the conventional verification method described above, since the verification is performed on the layout design data at the element level of the entire one chip, the circuit scale is increased and the repeatability of the circuit is increased. When it is high, it is difficult to specify the one-to-one correspondence between the layout and the circuit diagram element, and there is a drawback that an error is likely to occur.
【０００４】この発明の目的は、回路規模が増大したり
回路の繰り返し性が高い場合にもミスの発生の少ない半
導体集積回路のレイアウト検証方法を提供することにあ
る。An object of the present invention is to provide a layout verification method for a semiconductor integrated circuit in which errors are less likely to occur even when the circuit scale increases or the circuit repeatability is high.
【０００５】この発明の他の目的は、レイアウト検証に
要する時間を短縮できるようにすることにある。Another object of the present invention is to reduce the time required for layout verification.
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００７】[0007]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。The outline of a typical invention among the inventions disclosed in the present application is as follows.
【０００８】すなわち、レイアウトおよびこれと比較さ
れる回路図をそれぞれ階層構造にして、各階層ごとにレ
イアウトデータおよび回路図データを作成しておき、上
位の階層のデータを用いて検証を行ない、この検証結果
からレイアウトデータに対して下位の階層の対応端子情
報を作成し、この対応端子情報を用いて下位の階層の回
路図とレイアウトを比較して検証を行なう。これを最上
位の階層から最下位の階層に向かって繰り返すようにし
たものである。That is, the layout and the circuit diagram to be compared therewith are each made into a hierarchical structure, the layout data and the circuit diagram data are created for each layer, and the verification is performed by using the data of the upper layer. Corresponding terminal information of the lower hierarchy is created for the layout data from the verification result, and verification is performed by comparing the layout and the circuit diagram of the lower hierarchy using this corresponding terminal information. This is repeated from the highest hierarchy to the lowest hierarchy.
【０００９】なお、チップ上のすべての回路部分につい
て最下位の階層まで検証を行なう必要はなく、例えば以
前に使用して実績のある回路を再使用しているような場
合には、途中の階層で検証を止めるようにしてもよい。It is not necessary to verify all the circuit parts on the chip down to the lowest layer. For example, when a circuit that has been used before and is reused is reused, the intermediate layer You may stop the verification with.
【００１０】また、階層構造がレイアウトと回路図とで
一致していないような回路部分については対応する階層
のない方については検証をとばしてその下の階層で検証
を行なうようにしても良い。Further, for a circuit portion whose hierarchical structure does not match between the layout and the circuit diagram, the verification may be skipped for the one without the corresponding hierarchy and the verification may be performed at the lower hierarchy.
【００１１】上記した手段によれば、レイアウトと回路
図の対応が分かり易くなるため検証の際にミスが発生し
にくくなるとともに、検証に要する時間を短縮すること
ができる。また、上位の階層の検証の結果に基づいて下
位の階層の対応端子情報を作成し、下位の階層の検証の
際にその情報を使用するので、上位の階層と下位の階層
との対応がとり易くなる。According to the above-mentioned means, the correspondence between the layout and the circuit diagram can be easily understood so that mistakes are less likely to occur during verification, and the time required for verification can be shortened. Also, since the corresponding terminal information of the lower layer is created based on the result of the verification of the upper layer and the information is used when verifying the lower layer, the correspondence between the upper layer and the lower layer can be established. It will be easier.
【００１２】[0012]
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.
【００１３】図１には、本発明に係る検証方法の一実施
例の手順が示されている。FIG. 1 shows the procedure of an embodiment of the verification method according to the present invention.
【００１４】この実施例のレイアウト検証においては、
予めレイアウトデータおよび回路図データをそれぞれ階
層構造にして用意しておく。具体的には、検証対象とな
る半導体集積回路が例えば図２に示されているような構
成である場合、図３に示すように３層の階層構造とな
る。従って、この場合、セルＡのデータが最上位階層の
データに、セルＢ，Ｃ，Ｄのデータが次の階層のデー
タ、セルＥ，Ｆのデータが最下位階層のデータに相当す
る。In the layout verification of this embodiment,
The layout data and the circuit diagram data are prepared in advance in a hierarchical structure. Specifically, when the semiconductor integrated circuit to be verified has a structure as shown in FIG. 2, for example, it has a three-layer hierarchical structure as shown in FIG. Therefore, in this case, the data of the cell A corresponds to the data of the highest layer, the data of the cells B, C and D corresponds to the data of the next layer, and the data of the cells E and F corresponds to the data of the lowest layer.
【００１５】この実施例においては、まず回路図のデー
タを１階層分検証用のコンピュータに入力する（ステッ
プＳ１）。最初は最上位の階層の回路図データである。
図２の例では、セルＡの回路図データである。次にレイ
アウトのデータを１階層分入力する（ステップＳ２）。
最初は最上位の階層のレイアウトデータである。図２の
例では、セルＡのレイアウトデータである。In this embodiment, first, circuit diagram data is input to a computer for verifying one layer (step S1). The first is the circuit diagram data of the highest layer.
In the example of FIG. 2, it is the circuit diagram data of the cell A. Next, layout data is input for one layer (step S2).
The first is the layout data of the highest layer. In the example of FIG. 2, it is the layout data of the cell A.
【００１６】次に、上記ステップＳ１，Ｓ２で入力され
たデータを比較照合する（ステップＳ３、図５のハッチ
ング）。具体的には、回路図におけるセルＡの端子情報
（図４のＸ１，Ｘ２と対応するボンディングパッドとの
接続関係を示す情報）からレイアウト上のセルＡの端子
（図４のＡ１，Ａ２）が半導体チップ上の所定のボンデ
ィングパッドに接続されているか否かチェックする。こ
れをセルＡのすべての端子について行ない、終了したな
らば下位の階層があるか否か判定する（ステップＳ
４）。下位の階層があるときはステップＳ５へ移行し
て、レイアウトデータに対して回路との対応点を決定し
て対応端子情報を作成する。図２の例では、図４に示す
ように回路図データはセルＢの端子情報Ｙ１，Ｙ２を有
しているがレイアウトデータは端子Ｙ１，Ｙ２に対応す
るデータを有していないので、ステップＳ５で回路図の
端子Ｙ１，Ｙ２に対応するレイアウト上の対応点Ｂ１，
Ｂ２を、着目している配線パターンＬ１，Ｌ２上の適当
な位置に決定し、その対応点を示す対応端子情報を作成
する（図５参照）。Next, the data input in steps S1 and S2 are compared and collated (step S3, hatching in FIG. 5). Specifically, from the terminal information of the cell A in the circuit diagram (information indicating the connection relationship between X1 and X2 in FIG. 4 and the corresponding bonding pad), the terminals (A1 and A2 in FIG. 4) of the cell A on the layout are It is checked whether or not it is connected to a predetermined bonding pad on the semiconductor chip. This is performed for all terminals of the cell A, and when completed, it is determined whether or not there is a lower hierarchy (step S
4). If there is a lower hierarchy, the process proceeds to step S5, the corresponding point with the circuit is determined for the layout data, and corresponding terminal information is created. In the example of FIG. 2, as shown in FIG. 4, the circuit diagram data has the terminal information Y1 and Y2 of the cell B, but the layout data does not have the data corresponding to the terminals Y1 and Y2. And the corresponding points B1 on the layout corresponding to the terminals Y1 and Y2 in the circuit diagram
B2 is determined at an appropriate position on the wiring pattern L1, L2 of interest, and corresponding terminal information indicating the corresponding point is created (see FIG. 5).
【００１７】その後、ステップＳ１に戻ってすぐ下の階
層の回路図のデータを入力する。図２の例では、セル
Ｂ，Ｃ，Ｄの回路図データである。次に、この回路図デ
ータと同じ階層にあるレイアウトデータ（図２の例で
は、セルＢ，Ｃ，Ｄのレイアウトデータである）を入力
するとともに、上記ステップＳ５で作成したデータを引
き渡す（ステップＳ２）。それから、入力された上記回
路図データとレイアウトデータを比較して、回路図にお
ける検証しようとする階層のセル（Ｂ，Ｃ，Ｄ）の端子
（Ｙ１，Ｙ２）とその上位の階層のセル（Ａ）の端子と
の接続情報および当該階層のセル間接続情報から、レイ
アウト上において検証階層のセル（Ｂ，Ｃ，Ｄ）の対応
する端子（Ｂ１，Ｂ２）がそれぞれ上位の階層のセル
（Ａ）の対応する端子または他のセルの対応する端子に
接続されているか照合する（ステップＳ３、図６のハッ
チング）。Thereafter, the process returns to step S1 and the data of the circuit diagram of the layer immediately below is input. In the example of FIG. 2, it is the circuit diagram data of the cells B, C, and D. Next, while inputting layout data (in the example of FIG. 2, layout data of cells B, C, and D) in the same hierarchy as this circuit diagram data, the data created in step S5 is transferred (step S2). ). Then, by comparing the input circuit diagram data with the layout data, the terminals (Y1, Y2) of the cells (B, C, D) of the layer to be verified in the circuit diagram and the cells (A) of the upper layer are compared. ), The corresponding terminals (B1, B2) of the cells (B, C, D) of the verification layer on the layout are higher cells (A) based on the connection information with the terminals of FIG. It is checked whether or not it is connected to the corresponding terminal of or the corresponding terminal of another cell (step S3, hatching in FIG. 6).
【００１８】それから次に、再び下位の階層があるか否
か判定し、下位の階層があるときはステップＳ５へ移行
して、レイアウトデータについて対応端子情報を作成す
る。図２の例では、図４に示すように回路図データはセ
ルＥの端子情報Ｚ１，Ｚ２を有しているがレイアウトデ
ータは端子Ｚ１，Ｚ２に対応するデータを有していない
ので、ステップＳ５で回路図の端子Ｚ１，Ｚ２に対応す
るレイアウト上の対応点Ｃ１，Ｃ２を、着目している配
線パターンＬ１，Ｌ２上の適当な位置に決定し、対応端
子情報を作成する（図６参照）。Next, it is again determined whether or not there is a lower layer, and if there is a lower layer, the process proceeds to step S5 to create corresponding terminal information for the layout data. In the example of FIG. 2, the circuit diagram data has the terminal information Z1 and Z2 of the cell E as shown in FIG. 4, but the layout data does not have the data corresponding to the terminals Z1 and Z2. Then, the corresponding points C1 and C2 on the layout corresponding to the terminals Z1 and Z2 of the circuit diagram are determined at appropriate positions on the wiring patterns L1 and L2 of interest, and corresponding terminal information is created (see FIG. 6). .
【００１９】その後、ステップＳ１に戻ってすぐ下の階
層の回路図のデータを入力する。図２の例では、セル
Ｅ，Ｆの回路図データである。次に、この回路図データ
と同じ階層にあるレイアウトデータ（図２の例では、セ
ルＥ，Ｆのレイアウトデータである）を入力するととも
に、上記ステップＳ５で作成したデータを引き渡す（ス
テップＳ２）。それから、上記入力された上記回路図デ
ータとレイアウトデータを比較し、回路図における検証
しようとする階層のセル（Ｅ，Ｆ）の端子（Ｚ１，Ｚ
２）とその上位の階層のセル（Ｂ）の端子との接続情報
および当該階層のセル間接続情報から、レイアウト上に
おいて検証階層のセル（Ｅ，Ｆ）の対応する端子（Ｃ
１，Ｃ２）がそれぞれ上位の階層のセル（Ｂ，Ｃ，Ｄ）
の対応する端子または他のセルの対応する端子に接続さ
れているか照合する（ステップＳ３、図７のハッチン
グ）。After that, the process returns to step S1 and the data of the circuit diagram of the layer immediately below is input. In the example of FIG. 2, it is the circuit diagram data of the cells E and F. Next, while inputting layout data (layout data of cells E and F in the example of FIG. 2) in the same hierarchy as this circuit diagram data, the data created in step S5 is delivered (step S2). Then, the layout data is compared with the input circuit diagram data and the terminals (Z1, Z) of the cells (E, F) of the hierarchy to be verified in the circuit diagram are compared.
2) and the connection information between the terminal of the cell (B) of the upper layer and the inter-cell connection information of the layer, the corresponding terminal (C) of the cell (E, F) of the verification layer on the layout.
1, C2) are cells (B, C, D) in the upper hierarchy.
It is checked whether or not it is connected to the corresponding terminal of or the corresponding terminal of another cell (step S3, hatching in FIG. 7).
【００２０】それから、再び下位の階層があるか否か判
定し、下位の階層があるときは上記手順を繰り返し、下
位の階層がないときは検証作業を終了する。Then, it is judged again whether or not there is a lower layer, and when there is a lower layer, the above procedure is repeated, and when there is no lower layer, the verification work is ended.
【００２１】次に、具体的な例として半導体メモリのレ
イアウト検証を行なう場合の階層構造の構成の仕方につ
いて説明する。Next, as a concrete example, a method of constructing a hierarchical structure when performing layout verification of a semiconductor memory will be described.
【００２２】図８は、メモリを階層構造で示したもので
あり、図３に対応するものである。図８に示されている
ように、最上位の階層はチップ全体であり、ここにはボ
ンディングパッドのデータが含まれる。メモリにおける
第２階層は、メモリセルアレイ（メモリマット）と周辺
回路である。メモリにおける第３階層は、周辺回路側で
はデコーダ回路、入出力バッファ回路、制御回路等であ
る。メモリセルアレイ側には第３階層に相当するものは
存在しない。FIG. 8 shows the memory in a hierarchical structure and corresponds to FIG. As shown in FIG. 8, the top layer is the entire chip, which contains bonding pad data. The second layer in the memory is a memory cell array (memory mat) and peripheral circuits. The third hierarchy in the memory is a decoder circuit, an input / output buffer circuit, a control circuit, etc. on the peripheral circuit side. There is no memory cell array side equivalent to the third hierarchy.
【００２３】メモリにおける第４階層は、周辺回路側で
はＮＡＮＤやＮＯＲゲートなどからなる単位デコーダ、
単位入力バッファ、単位出力バッファ、外部から供給さ
れる複数の制御信号のそれぞれに対応した内部制御信号
形成回路である。ここで、外部から供給される複数の制
御信号とは、いわゆるチップセレクト信号や読出し書込
み制御信号、アドレスストローブ信号、アウトイネーブ
ル信号等である。一方、メモリセルアレイ側の第４階層
は、メモリセル、センスアンプ、カラムスイッチ（Ｙゲ
ート）等である。The fourth layer in the memory is a unit decoder including NAND and NOR gates on the peripheral circuit side,
An internal control signal forming circuit corresponding to each of the unit input buffer, the unit output buffer, and a plurality of control signals supplied from the outside. Here, the plurality of control signals supplied from the outside are so-called chip select signals, read / write control signals, address strobe signals, out enable signals, and the like. On the other hand, the fourth layer on the memory cell array side is a memory cell, a sense amplifier, a column switch (Y gate) and the like.
【００２４】以上説明したように、上記実施例は、レイ
アウトおよびこれと比較される回路図をそれぞれ階層構
造にして、各階層ごとにレイアウトデータおよび回路図
データを作成しておき、上位の階層のデータを用いて検
証を行ない、この検証結果からレイアウトデータに対し
て下位の階層の対応端子情報を作成し、この対応端子情
報を用いて下位の階層の回路図とレイアウトを比較して
検証を行ない、これを最上位の階層から最下位の階層に
向かって繰り返すようにしたので、レイアウトと回路図
の対応が分かり易くなるため検証の際にミスが発生しに
くくなるとともに、検証に要する時間を短縮することが
できる。また、上位の階層の検証の結果に基づいて下位
の階層の対応端子情報を作成し、下位の階層の検証の際
にその情報を使用するので、上位の階層と下位の階層と
の対応がとり易くなるという効果がある。As described above, in the above embodiment, the layout and the circuit diagram to be compared with the layout are each made into a hierarchical structure, and the layout data and the circuit diagram data are created for each layer, and the upper layer is arranged. Verification is performed using data, and corresponding terminal information of the lower layer is created for the layout data from this verification result, and verification is performed by comparing the layout and the circuit diagram of the lower layer using this corresponding terminal information. Since this is repeated from the top layer to the bottom layer, the correspondence between the layout and the circuit diagram is easy to understand, so mistakes are less likely to occur during verification and the time required for verification is shortened. can do. Also, since the corresponding terminal information of the lower layer is created based on the result of the verification of the upper layer and the information is used when verifying the lower layer, the correspondence between the upper layer and the lower layer can be established. This has the effect of making it easier.
【００２５】また、特定の回路部分については、途中の
階層で検証を止めるようにしたり、階層構造がレイアウ
トと回路図とで一致していないような回路部分について
は対応する階層のない方については検証をとばしてその
下の階層で検証を行なうようにすることによって、検証
精度を低下させることなくレイアウト検証の所要時間を
短くすることができるという効果がある。For a specific circuit part, the verification is stopped at an intermediate layer, or for a circuit part whose hierarchical structure does not match between the layout and the circuit diagram, the corresponding layer does not have a corresponding layer. By skipping the verification and performing the verification in the lower hierarchy, there is an effect that the time required for the layout verification can be shortened without lowering the verification accuracy.
【００２６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、レ
イアウトおよび回路図の階層数は、実施例のような３層
構造や４層構造に限定されず、半導体集積回路に応じて
さらに多数の階層構造にしても良い。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the number of layers of the layout and the circuit diagram is not limited to the three-layer structure or the four-layer structure as in the embodiment, and a larger number of hierarchical structures may be used depending on the semiconductor integrated circuit.
【００２７】[0027]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００２８】すなわち、半導体集積回路のレイアウト検
証におけるミスの発生を少なくするとともに、レイアウ
ト検証に要する時間を短縮することができる。That is, the occurrence of mistakes in the layout verification of the semiconductor integrated circuit can be reduced and the time required for the layout verification can be shortened.
【図１】本発明に係るレイアウト検証方法の一実施例の
手順を示すフローチャートである。FIG. 1 is a flowchart showing a procedure of an embodiment of a layout verification method according to the present invention.
【図２】検証対象となる半導体集積回路の一例を示すブ
ロック図である。FIG. 2 is a block diagram showing an example of a semiconductor integrated circuit to be verified.
【図３】本発明に係るレイアウト検証方法におけるレイ
アウトおよび回路図の階層構造の一例を示す説明図であ
る。FIG. 3 is an explanatory diagram showing an example of a hierarchical structure of a layout and a circuit diagram in the layout verification method according to the present invention.
【図４】本発明に係るレイアウト検証方法におけるレイ
アウトデータと回路図データとの関係を示す説明図であ
る。FIG. 4 is an explanatory diagram showing a relationship between layout data and circuit diagram data in the layout verification method according to the present invention.
【図５】本発明に係るレイアウト検証方法における最上
位階層の検証の様子を示す説明図である。FIG. 5 is an explanatory diagram showing a state of verification of the highest hierarchy in the layout verification method according to the present invention.
【図６】本発明に係るレイアウト検証方法における中間
階層の検証の様子を示す説明図である。FIG. 6 is an explanatory diagram showing a state of verification of an intermediate layer in the layout verification method according to the present invention.
【図７】本発明に係るレイアウト検証方法における最下
位階層の検証の様子を示す説明図である。FIG. 7 is an explanatory diagram showing a state of verification of the lowest hierarchy in the layout verification method according to the present invention.
【図８】本発明に係るレイアウト検証方法をメモリに適
用した場合におけるレイアウトおよび回路図の階層構造
の一例を示す説明図である。FIG. 8 is an explanatory diagram showing an example of a hierarchical structure of a layout and a circuit diagram when the layout verification method according to the present invention is applied to a memory.
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２‥‥レイアウト上
の対応端子 Ｘ１，Ｘ２，Ｙ１，Ｙ２，Ｚ１，Ｚ２‥‥回路上の対応
端子A1, A2, B1, B2, C1, C2 ... Corresponding terminals on layout X1, X2, Y1, Y2, Z1, Z2 ... Corresponding terminals on circuit
Claims (3)
あたり、レイアウトおよびこれと比較される回路図をそ
れぞれ階層構造にして、各階層ごとにレイアウトデータ
および回路図データを作成しておき、上位の階層のデー
タを用いて検証を行ない、この検証結果からレイアウト
データに対して下位の階層の対応端子情報を作成し、こ
の対応端子情報を用いて下位の階層の回路図とレイアウ
トを比較して検証を行ない、これを最上位の階層から最
下位の階層に向かって繰り返すようにしたことを特徴と
する半導体集積回路の検証方法。1. When verifying a layout of a semiconductor integrated circuit, a layout and a circuit diagram to be compared with the layout are each made into a hierarchical structure, and layout data and circuit diagram data are created for each hierarchy, and a higher hierarchy is created. The verification result is used to create the corresponding terminal information of the lower layer for the layout data from this verification result, and the verification is performed by comparing the layout and the circuit diagram of the lower layer using this corresponding terminal information. A method for verifying a semiconductor integrated circuit, which is performed by repeating this process from the highest hierarchy to the lowest hierarchy.
検証を止めるようにしたことを特徴とする請求項１に記
載の半導体集積回路の検証方法。2. The method for verifying a semiconductor integrated circuit according to claim 1, wherein verification is stopped for a specific circuit portion at a middle level.
ていないような回路部分については対応する階層のない
方については検証をとばしてその下の階層で検証を行な
うことを特徴とする請求項１または２に記載の半導体集
積回路の検証方法。3. A circuit portion whose hierarchical structure does not match the layout and the circuit diagram, skips the verification for a circuit layer that does not have a corresponding hierarchy, and performs the verification on the lower hierarchy. Item 3. A semiconductor integrated circuit verification method according to Item 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011395A JPH09204453A (en) | 1996-01-26 | 1996-01-26 | Method for verifying semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011395A JPH09204453A (en) | 1996-01-26 | 1996-01-26 | Method for verifying semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09204453A true JPH09204453A (en) | 1997-08-05 |
Family
ID=11776834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8011395A Pending JPH09204453A (en) | 1996-01-26 | 1996-01-26 | Method for verifying semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09204453A (en) |
-
1996
- 1996-01-26 JP JP8011395A patent/JPH09204453A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0367342B2 (en) | ||
| US7370303B2 (en) | Method for determining the arrangement of contact areas on the active top side of a semiconductor chip | |
| KR19980070088A (en) | Chip layout of semiconductor integrated circuit and its verification method | |
| JPH09204453A (en) | Method for verifying semiconductor integrated circuit | |
| US6886142B2 (en) | Semiconductor device having embedded array | |
| EP0609047A2 (en) | Process for fabricating an ASIC device having a gate-array function block | |
| JP2005235804A (en) | Design method and program of semiconductor device | |
| JP3925679B2 (en) | Semiconductor device and semiconductor design device | |
| US20010045572A1 (en) | Semiconductor interated circuit and method of manufacturing the same | |
| US20020026625A1 (en) | Method for dividing a terminal in automatic interconnect routing processing, a computer program for implementing same, and an automatic interconnect routing processor using the method | |
| JP2872216B1 (en) | Macro design method | |
| US6360354B1 (en) | Automatic arrangement of wiring patterns in semiconductor device | |
| US6189129B1 (en) | Figure operation of layout for high speed processing | |
| JP2648528B2 (en) | LSI design method | |
| JPH06125007A (en) | Verifying method for layout data of semiconductor device | |
| JP3179418B2 (en) | Cell based IC layout system and layout method thereof | |
| JP2940950B2 (en) | Semiconductor verification equipment | |
| JP4561036B2 (en) | Semiconductor device and layout design method for semiconductor device | |
| JPH08278992A (en) | Designing method for semiconductor integrated circuit device | |
| US20040194047A1 (en) | Layout design apparatus | |
| JP2002299561A (en) | Semiconductor integrated circuit device and its fabricating method | |
| JP2703702B2 (en) | Gate array layout method | |
| JPH0786415A (en) | Automatic arrangement wiring method | |
| JPH04322372A (en) | Layout pattern generating device | |
| JPH04291743A (en) | Design backup apparatus for semiconductor integrated circuit |