JP3583359B2 - 論理レベル変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、単一電源を使用し、エミッタ結合型論理回路（ＥＣＬ）の論理レベル信号をＣＭＯＳ論理回路に適合する論理レベルの信号に高速且つ正確に変換する論理レベル変換回路に関するものである。
【０００２】
【従来の技術】
従来の論理レベル変換回路として、例えば、特開平６−１９６９９５号公報に記載されている回路が知られている。図３は、上記公報に記載されているＥＣＬ／ＣＭＯＳ論理レベル変換回路図である。以下に図３を参照しながら、上記従来の論理レベル変換回路について説明する。
【０００３】
図３の論理レベル変換回路は、カレントスイッチ回路１、エミッタフォロワ回路２、ゲート接地ＰＭＯＳ増幅回路５、および出力バッファ回路６から構成され、カレントスイッチ回路１の入力端子ＩＮにＥＣＬレベルの入力論理信号が印加され、出力バッファ回路６の出力端子ＯＵＴからＣＭＯＳレベルの論理信号が出力される。この論理信号出力は、ＣＭＯＳ負荷ゲート回路４として代表的に示されているＣＭＯＳゲートを駆動する。このＣＭＯＳ負荷ゲート回路４は、論理レベル変換回路により駆動されるフリップフロップ等のゲート回路である。
【０００４】
ＥＣＬレベル信号は、上記カレントスイッチ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１からなるエミッタフォロワによるレベルシフトを介して、カレントスイッチ１内へ入力される。このカレントスイッチ回路１は、差動対をなす一対のＮＰＮトランジスタＱ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を制御する定電流源Ｉ２からなる。上記ＮＰＮトランジスタＱ３のベースには入力閾値を定める基準電圧Ｖｂｂが入力されている。
【０００５】
上記エミッタフォロワ回路２は、ＮＰＮトランジスタＱ４・Ｑ５によって構成され、上記カレントスイッチ回路１の出力をそれぞれベースで受けて、各エミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力している。
【０００６】
上記ゲート接地ＰＭＯＳ増幅回路５は、ソース駆動制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ２、抵抗Ｒ３・Ｒ４、ダイオードＤ１・Ｄ２、ＮＭＯＳトランジスタＭＮ１から構成されるベース電流引き抜き回路によって構成される。上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートには、バイアス電圧Ｖｇｇが加えられている。
【０００７】
上記出力バッファ回路６は、上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のドレインに各ベースが接続されたＮＰＮトランジスタＱ９・Ｑ１０、及びこのＮＰＮトランジスタＱ９・Ｑ１０のエミッタにそれぞれドレインが接続されたＮＭＯＳトランジスタＭＮ２・ＭＮ３から構成されている。ＮＭＯＳトランジスタＭＮ２・ＭＮ３は互いにソース及びゲートがそれぞれ接続されることにより、カレントミラー回路として動作する。
【０００８】
上記ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳインバータを構成しており、多数の負荷を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の高電位電源Ｖｄｄ（ＣＭＯＳ用電源）には、上記出力端子ＯＵＴからの信号振幅を有効に使うために、バイポーラ用電源Ｖｃｃから２Ｖｆ（Ｖｆはダイオード順電圧）分降下した電位が与えられている。
【０００９】
次に、図３の論理レベル変換回路の動作の概要を説明する。ＥＣＬ振幅の入力信号は入力端子ＩＮに入力され、カレントスイッチ回路１によって１〔Ｖ〕程度の振幅の相補信号として出力される。この相補信号は、エミッタフォロワ回路２内のＮＰＮトランジスタＱ４・Ｑ５によってレベルシフトされ、次段のソース駆動制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ２に送られる。上記エミッタフォロワ回路２を通すことによって出力インピーダンスが下がり、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートの入力容量による伝達時間の遅延を低減している。
【００１０】
上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２の各ゲートには、バイアス電圧Ｖｇｇが印加され、エミッタフォロワ回路２の出力とバイアス電圧Ｖｇｇの電位差が電流出力に変換される。ＰＭＯＳトランジスタＭＰ１を流れる電流は、抵抗Ｒ３、ダイオードＤ１、及びＮＭＯＳトランジスタＭＮ１によって電圧に変換されて、ＮＰＮトランジスタＱ９のベースに入力される。同様に、ＰＭＯＳトランジスタＭＰ２を流れる電流は、抵抗Ｒ４、及びダイオードＤ２によって電圧に変換されて、ＮＰＮトランジスタＱ１０のベースに入力される。
【００１１】
上記の抵抗Ｒ３、ダイオードＤ１、及びＮＭＯＳトランジスタＭＮ１は、上記ＮＰＮトランジスタＱ９のオフ時のベース電荷を引き抜き、オフ速度を速める機能と、上記ＮＰＮトランジスタＱ９のベース電位がオフ状態で下がり過ぎることによるスイッチオン時の応答遅れを抑える機能とを有している。また、上記抵抗Ｒ４、及びダイオードＤ２も、上記ＮＰＮトランジスタＱ１０のオフ時のベース電荷を引き抜き、オフ速度を速める機能と、上記ＮＰＮトランジスタＱ１０のベース電位がオフ状態で下がり過ぎることによるスイッチオン時の応答遅れを抑える機能とを有している。
【００１２】
上記ＮＰＮトランジスタＱ９・Ｑ１０のエミッタは、上記ＮＭＯＳトランジスタＭＮ２とＭＮ３で構成されたカレントミラー回路に接続されており、上記ＮＰＮトランジスタＱ１０のエミッタの振幅と駆動能力を十分確保できるようになっている。このようにして、上記ＣＭＯＳ負荷ゲート回路４内のＣＭＯＳを十分にオン／オフさせるに足る振幅が得られる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術は、次のような問題点を有している。すなわち、上記従来の論理レベル変換回路によれば、（１） 上記ＮＰＮトランジスタＱ９のベース電圧の立ち上がり時間は、該ＰＭＯＳトランジスタＭＰ１のオン抵抗と、上記ＰＭＯＳトランジスタＭＰ１のドレインのノードの寄生容量による時間分だけ遅れるため、入出力間の伝播遅延時間も遅くなり、近年のデータ処理速度の高速化に伴うＩＣの遅延時間に対する要求を満たすことができないと共に、（２） 上記出力端子ＯＵＴからの論理信号出力のハイレベルが低く、ＣＭＯＳ負荷ゲートを駆動するためにはＣＭＯＳ用電源Ｖｄｄとバイポーラ用電源Ｖｃｃが必要である。ＣＭＯＳ用電源Ｖｄｄを３〔Ｖ〕にするために、バイポーラ用電源Ｖｃｃは（３＋２・Ｖｆ）〔Ｖ〕以上が必要となり、消費電力の増加を招来する。例えば、バイポーラ用電源Ｖｃｃを４．５〔Ｖ〕とし、ＣＭＯＳ用電源Ｖｄｄを３〔Ｖ〕としたときの入力端子ＩＮのハイレベルからローレベルへの変化と、出力端子のハイレベルからローレベルへの変化について、ＳＰＩＣＥによるシミュレーションを行った結果、図４のようになり、入出力間の遅延時間は１〔ｎｓ〕より長くなった。
【００１４】
本発明は上記問題点に鑑みなされたものであり、その目的は、単一電源を使用し、ＥＣＬレベル信号をＣＭＯＳ論理回路に適合する論理レベルに高速且つ正確に変換することが可能な論理レベル変換回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る論理レベル変換回路は、上記課題を解決するために、ＥＣＬレベル信号に基づいて相補信号を生成し、該相補信号をそれぞれレベルシフトし、上記ＥＣＬレベル信号をＣＭＯＳ論理レベル信号に変換する論理レベル変換回路において、以下の措置を講じたことを特徴としている。
【００１６】
即ち、上記論理レベル変換回路は、（ａ） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、（ｂ） 上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを備えていることを特徴としている。
【００１７】
上記構成によれば、ＥＣＬレベル信号に基づいて相補信号が生成され、この相補信号はそれぞれレベルシフトされる。レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相関係になるものと所定のバイアス電圧との差に基づいて第１ＭＯＳトランジスタは駆動され、同相関係になるものと上記所定のバイアス電圧との差に基づいて第２ＭＯＳトランジスタは駆動される。
【００１８】
これらの第１及び第２ＭＯＳトランジスタは、カレントミラー回路内の第１及び第２バイポーラトランジスタにそれぞれ接続されており、第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動される。これにより、第１及び第２バイポーラトランジスタにはそれぞれ同じ電流が流れ、ベース電流の大きさに応じて第２バイポーラトランジスタの出力インピーダンスが変化する。
【００１９】
例えば、ＥＣＬレベル信号がローレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のハイレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第１ＭＯＳトランジスタを流れる電流が大きくなり、第１及び第２バイポーラトランジスタに流れる電流が大きくなる。これにより、第２バイポーラトランジスタの出力インピーダンスが小さくなる。
【００２０】
このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のローレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタを流れる電流が小さくなり、第２ＭＯＳトランジスタの出力インピーダンスが大きくなる。
【００２１】
一方、ＥＣＬレベル信号がハイレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のローレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第１ＭＯＳトランジスタを流れる電流が小さくなり、第１及び第２バイポーラトランジスタに流れる電流が小さくなる。これにより、第２バイポーラトランジスタの出力インピーダンスが大きくなる。
【００２２】
このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のハイレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタの出力インピーダンスが小さくなる。
【００２３】
以上のように、ＥＣＬレベル信号がローレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが大きくなると共に、第２バイポーラトランジスタの出力インピーダンスが小さくなる。
【００２４】
また、ＥＣＬレベル信号がハイレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが小さくなると共に、第２バイポーラトランジスタの出力インピーダンスが大きくなる。つまり、ＥＣＬレベル信号がハイレベルの場合、第２バイポーラトランジスタの出力インピーダンスが大きくなるので、第２バイポーラトランジスタと第２ＭＯＳトランジスタの接続点を出力として引き出せば、レベル値の大きいハイレベル（ＣＭＯＳ論理レベルのハイレベル）を実現できる。
【００２５】
したがって、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源として単一種類のＣＭＯＳ用電源を設ければよく、それゆえ、消費電力の増加を確実に回避できる（従来の論理レベル変換回路においては、低いハイレベルの出力信号しか出力できないために、２種類の電源が必要であり、消費電力の増加を招来していた。）。
【００２６】
上記論理レベル変換回路は、具体的には、（１） 差動対をなす一対のＮＰＮトランジスタからなり、ＥＣＬレベル信号に基づいて相補信号を生成するカレントスイッチ回路と、（２） 上記相補信号毎に設けられたＮＰＮトランジスタからなり、上記相補信号をそれぞれレベルシフトするエミッタフォロワ回路と、（３） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを有する増幅回路とを備えていることが好ましい。
【００２７】
この場合、上述のように、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源としては単一種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、消費電力の増加を確実に回避できる。
【００２８】
上記の第１ＭＯＳトランジスタは、ソース−ドレイン間にキャパシタが接続されていることが好ましい。レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相の信号は、第１ＭＯＳトランジスタを介して第１バイポーラトランジスタに印加されるが、第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトランジスタのドレインのノードの寄生容量とにより決まる時間だけ遅延してしまい、近年のデータの処理速度の高速化の観点から好ましくない。そこで、上記のように、第１ＭＯＳトランジスタのソース−ドレイン間にキャパシタを接続すると、上記信号の変化が上記キャパシタを介して高速に伝搬されるので、上記遅延時間を確実に短くできる。
【００２９】
上記第２バイポーラトランジスタが飽和領域で動作しないように、所定電圧でクランプするクランプ回路を備えていることが好ましい。第２バイポーラトランジスタの出力インピーダンスが小さくなり、両端の電圧（エミッタ−コレクタ間の電圧）が小さくなると（第２バイポーラトランジスタが飽和領域で動作すると）、それから回復するのに時間を要し、上記高速化の観点から好ましくない。そこで、上記のように、クランプ回路を設けることによって、第２バイポーラトランジスタが所定電圧でクランプされるので、両端の電圧が必要以上に小さくなることを確実に回避でき、高速動作が可能となる。
【００３０】
【発明の実施の形態】
本発明の実施の一形態について図１及び図２に基づいて説明すれば、以下のとおりである。なお、図３で示す論理レベル変換回路と同じ機能を有する部材については同じ参照符号を付記する。
【００３１】
本実施の形態に係る論理レベル変換回路は、図１に示すように、カレントスイッチ回路１、エミッタフォロワ回路２、およびゲート接地ＰＭＯＳ増幅回路３から構成され、カレントスイッチ回路１の入力端子ＩＮにＥＣＬレベルの入力論理信号（ＥＣＬレベル信号）が印加され、ゲート接地ＰＭＯＳ増幅回路３の出力端子ＯＵＴからＣＭＯＳレベルの論理信号が出力される。この論理信号出力は、ＣＭＯＳ負荷ゲート回路４として代表的に示されているＣＭＯＳゲートを駆動する。このＣＭＯＳ負荷ゲート回路４は、論理レベル変換回路により駆動されるフリップフロップ等のゲート回路である。なお、上記ゲート接地ＰＭＯＳ増幅回路３が、図３の従来の論理レベル変換回路の出力バッファ回路６の機能を兼ね備えている。
【００３２】
ＥＣＬレベル信号は、上記カレントスイッチ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１からなるエミッタフォロワによるレベルシフトを介して、カレントスイッチ１内へ入力される。このカレントスイッチ回路１は、差動対をなす一対のＮＰＮトランジスタＱ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を制御する定電流源Ｉ２からなり、振幅１〔Ｖ〕程度の相補信号を生成する。上記ＮＰＮトランジスタＱ３のベースには入力閾値を定める基準電圧Ｖｂｂが入力されている。
【００３３】
上記エミッタフォロワ回路２は、ＮＰＮトランジスタＱ４・Ｑ５によって構成され、上記カレントスイッチ回路１の出力をそれぞれベースで受けて、各エミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力している。
【００３４】
つまり、エミッタフォロワ回路２でレベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号は、ＰＭＯＳトランジスタＭＰ１及びＭＰ２（第１及び第２ＭＯＳトランジスタ）のソースをそれぞれ駆動するように接続されている。
【００３５】
上記ゲート接地ＰＭＯＳ増幅回路３は、ソース駆動制御された上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２、カレントミラー回路を構成するＮＰＮトランジスタＱ６・Ｑ７（第１及び第２バイポーラトランジスタ）、上記ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間に設けられたキャパシタＣ１、及び上記ＮＰＮトランジスタＱ７の飽和防止用ＮＰＮトランジスタＱ８（クランプ回路）から構成される。
【００３６】
飽和防止用ＮＰＮトランジスタＱ８のベースにはクランプ電圧Ｖｃｌｐが印加されている。また、上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートには、バイアス電圧Ｖｇｇが加えられている。
【００３７】
上記ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳインバータを構成しており、多数の負荷を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の高電位電源として、電源Ｖｃｃ（バイポーラ用電源であると共にＣＭＯＳ用電源でもある。）が直接印加されている。
【００３８】
ここで、上記論理レベル変換回路の動作について説明する。ＥＣＬレベルの入力信号は入力端子ＩＮに入力され、カレントスイッチ回路１によって１〔Ｖ〕程度の振幅の相補信号が生成されて出力される。この相補信号は、エミッタフォロワ回路２内のＮＰＮトランジスタＱ４・Ｑ５によってレベルシフトされ、次段のソース駆動制御されるＰＭＯＳトランジスタＭＰ１・ＭＰ２に送られる。上記エミッタフォロワ回路２を通すことによって出力インピーダンスが小さくなり、これによりＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートの入力容量による伝達時間の遅延を防いでいる。
【００３９】
上記ゲート接地ＰＭＯＳ増幅回路３においては、ＰＭＯＳトランジスタＭＰ１・ＭＰ２は、各ゲートにバイアス電圧Ｖｇｇが印加されており、各ドレインにはＮＰＮトランジスタＱ６・Ｑ７からなるカレントミラー回路が接続されている。これにより、エミッタフォロワ回路２の出力（ＰＭＯＳトランジスタＭＰ１・ＭＰ２のソース電圧）とバイアス電圧Ｖｇｇの電圧差に応じたドレイン電流が上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２を流れる。
【００４０】
上記ＰＭＯＳトランジスタＭＰ１のドレイン電流は、ＮＰＮトランジスタＱ６のコレクタ電流と、ＮＰＮトランジスタＱ６・Ｑ７の各ベース電流となり、上記ドレイン電流の変化に伴ってＮＰＮトランジスタＱ７の出力インピーダンスが変化する。
【００４１】
すなわち、例えば、ローレベルのＥＣＬレベル信号が入力端子ＩＮに印加されると、ＰＭＯＳトランジスタＭＰ１のソース電圧はハイレベルになる。このように、ＰＭＯＳトランジスタＭＰ１のソース電圧がハイレベルになると、バイアス電圧Ｖｇｇとの電圧差が大きくなるので、ＰＭＯＳトランジスタＭＰ１のドレイン電流が大きくなる。これに伴って、ＮＰＮトランジスタＱ６・Ｑ７のベース電流が大きくなってＮＰＮトランジスタＱ６・Ｑ７のコレクタ電流も大きくなるので、ＮＰＮトランジスタＱ７の出力インピーダンスは小さくなる。ＮＰＮトランジスタＱ７は、コレクタに接続される負荷が同じであれば、コレクタ−エミッタ間の電圧Ｖｃｅは低下する。
【００４２】
このとき、ＰＭＯＳトランジスタＭＰ２のソース電圧はローレベルになっているので、ＰＭＯＳトランジスタＭＰ２のソース−ゲート間電圧は小さくなり、ＰＭＯＳトランジスタＭＰ２のドレイン電流が小さくなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは大きくなる。
【００４３】
以上のように、ＰＭＯＳトランジスタＭＰ１のソース電圧がハイレベルになると、ＮＰＮトランジスタＱ７の出力インピーダンスは小さくなると共に、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは大きくなるので、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベルのローレベル）の論理信号が出力される。なお、このローレベルの論理信号を受領すると、ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオンすると共にＮＭＯＳトランジスタＭＮがオフして、ハイレベルの信号を出力する。
【００４４】
一方、ハイレベルのＥＣＬレベル信号が入力端子ＩＮに印加されると、ＰＭＯＳトランジスタＭＰ１のソース電圧はローレベルになる。このように、ＰＭＯＳトランジスタＭＰ１のソース電圧がローレベルになると、バイアス電圧Ｖｇｇとの電圧差が小さくなるので、ＰＭＯＳトランジスタＭＰ１のドレイン電流が小さくなる。これに伴って、ＮＰＮトランジスタＱ６・Ｑ７のベース電流が小さくなってＮＰＮトランジスタＱ６・Ｑ７のコレクタ電流も小さくなるので、ＮＰＮトランジスタＱ７の出力インピーダンスは大きくなる。ＮＰＮトランジスタＱ７は、コレクタに接続される負荷が同じであれば、コレクタ−エミッタ間の電圧Ｖｃｅは大きくなる。
【００４５】
このとき、ＰＭＯＳトランジスタＭＰ２のソース電圧はハイレベルになっているので、ＰＭＯＳトランジスタＭＰ２のソース−ゲート間電圧は大きくなり、ＰＭＯＳトランジスタＭＰ２のドレイン電流が大きくなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは小さくなる。
【００４６】
以上のように、ＰＭＯＳトランジスタＭＰ１のソース電圧がローレベルになると、ＮＰＮトランジスタＱ７の出力インピーダンスは大きくなると共に、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは小さくなるので、出力端子ＯＵＴからハイレベル（ＣＭＯＳ論理レベルのハイレベル）の論理信号が出力される。なお、このハイレベルの論理信号を受領すると、ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオフすると共にＮＭＯＳトランジスタＭＮがオンして、ローレベルの信号を出力する。
【００４７】
ところで、上記説明において、ＮＰＮトランジスタＱ７において、コレクタ電位が下がりすぎて（コレクタ−エミッタ間の電圧Ｖｃｅが低下しすぎて）、飽和領域に入ってしまう（飽和領域で動作してしまう）と、その状態から回復するのに時間を要することになる。そこで、本発明においては、ＮＰＮトランジスタＱ７のコレクタ電位が低下しすぎることを回避するために、ＮＰＮトランジスタＱ８からなるクランプ回路が設けられている。
【００４８】
上記クランプ回路は、ＮＰＮトランジスタＱ７のコレクタにＮＰＮトランジスタＱ８のエミッタを接続し、ＮＰＮトランジスタＱ８のベースにクランプ電圧Ｖｃｌｐを印加し、ＮＰＮトランジスタＱ８のコレクタに電源Ｖｃｃを印加する構成を有している。これにより、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベルのローレベル）が出力される場合、ＮＰＮトランジスタＱ７のコレクタ電位は（Ｖｃｌｐ−Ｖｆ）にクランプされる（Ｖｆは、ＮＰＮトランジスタＱ８のベース−エミッタ間の順方向降下電圧である。）。
【００４９】
例えば、クランプ電圧Ｖｃｌｐを２Ｖｆとすると、出力端子ＯＵＴからハイレベル（ＣＭＯＳ論理レベルのハイレベル）が出力される場合、このハイレベルの電圧は（Ｖｃｃ−Ｖｆ）となる。一方、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベルのローレベル）が出力される場合、このローレベルの電圧は（２Ｖｆ−Ｖｆ）＝Ｖｆとなる。つまり、このとき、Ｖｆ〜（Ｖｃｃ−Ｖｆ）まで振幅を広げることができるので、従来のように２種類の電源Ｖｃｃ及びＶｄｄを別々に設けなくても（つまり、単一電源Ｖｃｃだけで）、ＣＭＯＳ負荷ゲート回路４のＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを駆動するのに十分な振幅を確保することができる。したがって、上記論理レベル変換回路によれば、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源としては単一種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、従来のように２個の電源を別々に設ける必要がなくなり、消費電力の増加を確実に回避できる。
【００５０】
本発明においては、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を設けているが、ここでこれについて説明する。
【００５１】
上記キャパシタＣ１は、上記ＰＭＯＳトランジスタＭＰ１のソース電圧がハイレベルのとき、ドレイン電圧を素早くハイレベルに立ち上げるために設けられている。上記キャパシタＣ１は、ハイパスフィルタとして機能している。この場合、図２から明らかなように、ハイレベルからローレベル（何れもＣＭＯＳ論理レベル）に遷移する際に生じる入出力間伝播遅延時間を１〔ｎｓ〕以下に抑えることが可能となる。
【００５２】
以上のように、本発明の論理レベル変換回路によれば、ＥＣＬ／ＣＭＯＳ論理レベル変換にあたり、ＥＣＬ側電源とＣＭＯＳ側電源を共通にしたままで（すなわち、単一電源を使用して）、ハイレベルからローレベルに遷移するＥＣＬレベル信号を高速にＣＭＯＳ論理回路に適合する論理レベルに変換することが可能となる。例えば、入力端子ＩＮにＥＣＬレベルでハイレベルからローレベルに遷移するとき、Ｖｃｃ＝３〔Ｖ〕、Ｖｇｇ＝０．５〔Ｖ〕、Ｖｃｌｐ＝１．４〔Ｖ〕、Ｃ１＝３ｐＦ（キャパシタＣ１の静電容量をＣ１とする。）で、ＳＰＩＣＥによるシミュレーションを行った結果、入出力間伝播遅延時間は１〔ｎｓ〕となった。
【００５３】
なお、本発明は、図１の構成に限定されるものではなく、同様の動作が実現できる構成であればよいことは言うまでもない。
【００５４】
【発明の効果】
本発明に係る論理レベル変換回路は、以上のように、（ａ） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、（ｂ） 上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを備えていることを特徴としている。
【００５５】
上記構成によれば、第１及び第２ＭＯＳトランジスタは、カレントミラー回路内の第１及び第２バイポーラトランジスタにそれぞれ接続されており、第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動される。これにより、第１及び第２バイポーラトランジスタにはそれぞれ同じ電流が流れ、ベース電流の大きさに応じて第２バイポーラトランジスタの出力インピーダンスが変化する。
【００５６】
例えば、ＥＣＬレベル信号がローレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のハイレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第２バイポーラトランジスタの出力インピーダンスが小さくなる。このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のローレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタの出力インピーダンスが大きくなる。
【００５７】
一方、ＥＣＬレベル信号がハイレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のローレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第２バイポーラトランジスタの出力インピーダンスが大きくなる。このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のハイレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタの出力インピーダンスが小さくなる。
【００５８】
以上のように、ＥＣＬレベル信号がローレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが大きくなると共に、第２バイポーラトランジスタの出力インピーダンスが小さくなる。
【００５９】
また、ＥＣＬレベル信号がハイレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが小さくなると共に、第２バイポーラトランジスタの出力インピーダンスが大きくなる。つまり、ＥＣＬレベル信号がハイレベルの場合、第２バイポーラトランジスタの出力インピーダンスが大きくなるので、第２バイポーラトランジスタと第２ＭＯＳトランジスタの接続点を出力として引き出せば、レベル値の大きいハイレベル（ＣＭＯＳ論理レベルのハイレベル）を実現できる。
【００６０】
したがって、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源として単一種類のＣＭＯＳ用電源を設ければよく、それゆえ、消費電力の増加を確実に回避できるという効果を奏する。
【００６１】
上記論理レベル変換回路は、具体的には、（１） 差動対をなす一対のＮＰＮトランジスタからなり、ＥＣＬレベル信号に基づいて相補信号を生成するカレントスイッチ回路と、（２） 上記相補信号毎に設けられたＮＰＮトランジスタからなり、上記相補信号をそれぞれレベルシフトするエミッタフォロワ回路と、（３） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを有する増幅回路とを備えていることが好ましい。
【００６２】
この場合、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源として単一種類のＣＭＯＳ用電源を設ければよく、それゆえ、消費電力の増加を確実に回避できるという効果を奏する。
【００６３】
上記の第１ＭＯＳトランジスタは、ソース−ドレイン間にキャパシタが接続されていることが好ましい。レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相の信号は、第１ＭＯＳトランジスタを介して第１バイポーラトランジスタに印加されるが、第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトランジスタのドレインのノードの寄生容量とにより決まる時間だけ遅延してしまい、近年のデータの処理速度の高速化の観点から好ましくない。そこで、上記のように、第１ＭＯＳトランジスタのソース−ドレイン間にキャパシタを接続すると、上記信号の変化が上記キャパシタを介して高速に伝搬されるので、上記遅延時間を確実に短くできるという効果を併せて奏する。
【００６４】
上記第２バイポーラトランジスタが飽和領域で動作しないように、所定電圧でクランプするクランプ回路を備えていることが好ましい。第２バイポーラトランジスタの出力インピーダンスが小さくなり、両端の電圧（エミッタ−コレクタ間の電圧）が小さくなると（第２バイポーラトランジスタが飽和領域で動作すると）、それから回復するのに時間を要し、上記高速化の観点から好ましくない。そこで、上記のように、クランプ回路を設けることによって、第２バイポーラトランジスタが所定電圧でクランプされるので、両端の電圧が必要以上に小さくなることを確実に回避でき、高速動作が可能となるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明に係る論理レベル変換回路の構成例を示す回路図である。
【図２】上記論理レベル変換回路の入出力伝播遅延時間を示すＳＰＩＣＥによるシミュレーション結果を示すグラフである。
【図３】従来の論理レベル変換回路の構成例を示す回路図である。
【図４】従来の論理レベル変換回路の入出力伝播遅延時間を示すＳＰＩＣＥによるシミュレーション結果を示すグラフである。
【符号の説明】
１ カレントスイッチ回路
２ エミッタフォロワ回路
３ ゲート接地ＰＭＯＳ増幅回路
ＭＰ１ ＰＭＯＳトランジスタ（第１ＭＯＳトランジスタ）
ＭＰ２ ＰＭＯＳトランジスタ（第２ＭＯＳトランジスタ）
Ｑ６ ＮＰＮトランジスタ（第１バイポーラトランジスタ）
Ｑ７ ＮＰＮトランジスタ（第２バイポーラトランジスタ）
Ｑ８ 飽和防止用ＮＰＮトランジスタ（クランプ回路）
Ｃ１ キャパシタ
【発明の属する技術分野】
本発明は、単一電源を使用し、エミッタ結合型論理回路（ＥＣＬ）の論理レベル信号をＣＭＯＳ論理回路に適合する論理レベルの信号に高速且つ正確に変換する論理レベル変換回路に関するものである。
【０００２】
【従来の技術】
従来の論理レベル変換回路として、例えば、特開平６−１９６９９５号公報に記載されている回路が知られている。図３は、上記公報に記載されているＥＣＬ／ＣＭＯＳ論理レベル変換回路図である。以下に図３を参照しながら、上記従来の論理レベル変換回路について説明する。
【０００３】
図３の論理レベル変換回路は、カレントスイッチ回路１、エミッタフォロワ回路２、ゲート接地ＰＭＯＳ増幅回路５、および出力バッファ回路６から構成され、カレントスイッチ回路１の入力端子ＩＮにＥＣＬレベルの入力論理信号が印加され、出力バッファ回路６の出力端子ＯＵＴからＣＭＯＳレベルの論理信号が出力される。この論理信号出力は、ＣＭＯＳ負荷ゲート回路４として代表的に示されているＣＭＯＳゲートを駆動する。このＣＭＯＳ負荷ゲート回路４は、論理レベル変換回路により駆動されるフリップフロップ等のゲート回路である。
【０００４】
ＥＣＬレベル信号は、上記カレントスイッチ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１からなるエミッタフォロワによるレベルシフトを介して、カレントスイッチ１内へ入力される。このカレントスイッチ回路１は、差動対をなす一対のＮＰＮトランジスタＱ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を制御する定電流源Ｉ２からなる。上記ＮＰＮトランジスタＱ３のベースには入力閾値を定める基準電圧Ｖｂｂが入力されている。
【０００５】
上記エミッタフォロワ回路２は、ＮＰＮトランジスタＱ４・Ｑ５によって構成され、上記カレントスイッチ回路１の出力をそれぞれベースで受けて、各エミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力している。
【０００６】
上記ゲート接地ＰＭＯＳ増幅回路５は、ソース駆動制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ２、抵抗Ｒ３・Ｒ４、ダイオードＤ１・Ｄ２、ＮＭＯＳトランジスタＭＮ１から構成されるベース電流引き抜き回路によって構成される。上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートには、バイアス電圧Ｖｇｇが加えられている。
【０００７】
上記出力バッファ回路６は、上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のドレインに各ベースが接続されたＮＰＮトランジスタＱ９・Ｑ１０、及びこのＮＰＮトランジスタＱ９・Ｑ１０のエミッタにそれぞれドレインが接続されたＮＭＯＳトランジスタＭＮ２・ＭＮ３から構成されている。ＮＭＯＳトランジスタＭＮ２・ＭＮ３は互いにソース及びゲートがそれぞれ接続されることにより、カレントミラー回路として動作する。
【０００８】
上記ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳインバータを構成しており、多数の負荷を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の高電位電源Ｖｄｄ（ＣＭＯＳ用電源）には、上記出力端子ＯＵＴからの信号振幅を有効に使うために、バイポーラ用電源Ｖｃｃから２Ｖｆ（Ｖｆはダイオード順電圧）分降下した電位が与えられている。
【０００９】
次に、図３の論理レベル変換回路の動作の概要を説明する。ＥＣＬ振幅の入力信号は入力端子ＩＮに入力され、カレントスイッチ回路１によって１〔Ｖ〕程度の振幅の相補信号として出力される。この相補信号は、エミッタフォロワ回路２内のＮＰＮトランジスタＱ４・Ｑ５によってレベルシフトされ、次段のソース駆動制御されたＰＭＯＳトランジスタＭＰ１・ＭＰ２に送られる。上記エミッタフォロワ回路２を通すことによって出力インピーダンスが下がり、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートの入力容量による伝達時間の遅延を低減している。
【００１０】
上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２の各ゲートには、バイアス電圧Ｖｇｇが印加され、エミッタフォロワ回路２の出力とバイアス電圧Ｖｇｇの電位差が電流出力に変換される。ＰＭＯＳトランジスタＭＰ１を流れる電流は、抵抗Ｒ３、ダイオードＤ１、及びＮＭＯＳトランジスタＭＮ１によって電圧に変換されて、ＮＰＮトランジスタＱ９のベースに入力される。同様に、ＰＭＯＳトランジスタＭＰ２を流れる電流は、抵抗Ｒ４、及びダイオードＤ２によって電圧に変換されて、ＮＰＮトランジスタＱ１０のベースに入力される。
【００１１】
上記の抵抗Ｒ３、ダイオードＤ１、及びＮＭＯＳトランジスタＭＮ１は、上記ＮＰＮトランジスタＱ９のオフ時のベース電荷を引き抜き、オフ速度を速める機能と、上記ＮＰＮトランジスタＱ９のベース電位がオフ状態で下がり過ぎることによるスイッチオン時の応答遅れを抑える機能とを有している。また、上記抵抗Ｒ４、及びダイオードＤ２も、上記ＮＰＮトランジスタＱ１０のオフ時のベース電荷を引き抜き、オフ速度を速める機能と、上記ＮＰＮトランジスタＱ１０のベース電位がオフ状態で下がり過ぎることによるスイッチオン時の応答遅れを抑える機能とを有している。
【００１２】
上記ＮＰＮトランジスタＱ９・Ｑ１０のエミッタは、上記ＮＭＯＳトランジスタＭＮ２とＭＮ３で構成されたカレントミラー回路に接続されており、上記ＮＰＮトランジスタＱ１０のエミッタの振幅と駆動能力を十分確保できるようになっている。このようにして、上記ＣＭＯＳ負荷ゲート回路４内のＣＭＯＳを十分にオン／オフさせるに足る振幅が得られる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術は、次のような問題点を有している。すなわち、上記従来の論理レベル変換回路によれば、（１） 上記ＮＰＮトランジスタＱ９のベース電圧の立ち上がり時間は、該ＰＭＯＳトランジスタＭＰ１のオン抵抗と、上記ＰＭＯＳトランジスタＭＰ１のドレインのノードの寄生容量による時間分だけ遅れるため、入出力間の伝播遅延時間も遅くなり、近年のデータ処理速度の高速化に伴うＩＣの遅延時間に対する要求を満たすことができないと共に、（２） 上記出力端子ＯＵＴからの論理信号出力のハイレベルが低く、ＣＭＯＳ負荷ゲートを駆動するためにはＣＭＯＳ用電源Ｖｄｄとバイポーラ用電源Ｖｃｃが必要である。ＣＭＯＳ用電源Ｖｄｄを３〔Ｖ〕にするために、バイポーラ用電源Ｖｃｃは（３＋２・Ｖｆ）〔Ｖ〕以上が必要となり、消費電力の増加を招来する。例えば、バイポーラ用電源Ｖｃｃを４．５〔Ｖ〕とし、ＣＭＯＳ用電源Ｖｄｄを３〔Ｖ〕としたときの入力端子ＩＮのハイレベルからローレベルへの変化と、出力端子のハイレベルからローレベルへの変化について、ＳＰＩＣＥによるシミュレーションを行った結果、図４のようになり、入出力間の遅延時間は１〔ｎｓ〕より長くなった。
【００１４】
本発明は上記問題点に鑑みなされたものであり、その目的は、単一電源を使用し、ＥＣＬレベル信号をＣＭＯＳ論理回路に適合する論理レベルに高速且つ正確に変換することが可能な論理レベル変換回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る論理レベル変換回路は、上記課題を解決するために、ＥＣＬレベル信号に基づいて相補信号を生成し、該相補信号をそれぞれレベルシフトし、上記ＥＣＬレベル信号をＣＭＯＳ論理レベル信号に変換する論理レベル変換回路において、以下の措置を講じたことを特徴としている。
【００１６】
即ち、上記論理レベル変換回路は、（ａ） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、（ｂ） 上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを備えていることを特徴としている。
【００１７】
上記構成によれば、ＥＣＬレベル信号に基づいて相補信号が生成され、この相補信号はそれぞれレベルシフトされる。レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相関係になるものと所定のバイアス電圧との差に基づいて第１ＭＯＳトランジスタは駆動され、同相関係になるものと上記所定のバイアス電圧との差に基づいて第２ＭＯＳトランジスタは駆動される。
【００１８】
これらの第１及び第２ＭＯＳトランジスタは、カレントミラー回路内の第１及び第２バイポーラトランジスタにそれぞれ接続されており、第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動される。これにより、第１及び第２バイポーラトランジスタにはそれぞれ同じ電流が流れ、ベース電流の大きさに応じて第２バイポーラトランジスタの出力インピーダンスが変化する。
【００１９】
例えば、ＥＣＬレベル信号がローレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のハイレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第１ＭＯＳトランジスタを流れる電流が大きくなり、第１及び第２バイポーラトランジスタに流れる電流が大きくなる。これにより、第２バイポーラトランジスタの出力インピーダンスが小さくなる。
【００２０】
このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のローレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタを流れる電流が小さくなり、第２ＭＯＳトランジスタの出力インピーダンスが大きくなる。
【００２１】
一方、ＥＣＬレベル信号がハイレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のローレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第１ＭＯＳトランジスタを流れる電流が小さくなり、第１及び第２バイポーラトランジスタに流れる電流が小さくなる。これにより、第２バイポーラトランジスタの出力インピーダンスが大きくなる。
【００２２】
このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のハイレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタの出力インピーダンスが小さくなる。
【００２３】
以上のように、ＥＣＬレベル信号がローレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが大きくなると共に、第２バイポーラトランジスタの出力インピーダンスが小さくなる。
【００２４】
また、ＥＣＬレベル信号がハイレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが小さくなると共に、第２バイポーラトランジスタの出力インピーダンスが大きくなる。つまり、ＥＣＬレベル信号がハイレベルの場合、第２バイポーラトランジスタの出力インピーダンスが大きくなるので、第２バイポーラトランジスタと第２ＭＯＳトランジスタの接続点を出力として引き出せば、レベル値の大きいハイレベル（ＣＭＯＳ論理レベルのハイレベル）を実現できる。
【００２５】
したがって、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源として単一種類のＣＭＯＳ用電源を設ければよく、それゆえ、消費電力の増加を確実に回避できる（従来の論理レベル変換回路においては、低いハイレベルの出力信号しか出力できないために、２種類の電源が必要であり、消費電力の増加を招来していた。）。
【００２６】
上記論理レベル変換回路は、具体的には、（１） 差動対をなす一対のＮＰＮトランジスタからなり、ＥＣＬレベル信号に基づいて相補信号を生成するカレントスイッチ回路と、（２） 上記相補信号毎に設けられたＮＰＮトランジスタからなり、上記相補信号をそれぞれレベルシフトするエミッタフォロワ回路と、（３） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを有する増幅回路とを備えていることが好ましい。
【００２７】
この場合、上述のように、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源としては単一種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、消費電力の増加を確実に回避できる。
【００２８】
上記の第１ＭＯＳトランジスタは、ソース−ドレイン間にキャパシタが接続されていることが好ましい。レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相の信号は、第１ＭＯＳトランジスタを介して第１バイポーラトランジスタに印加されるが、第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトランジスタのドレインのノードの寄生容量とにより決まる時間だけ遅延してしまい、近年のデータの処理速度の高速化の観点から好ましくない。そこで、上記のように、第１ＭＯＳトランジスタのソース−ドレイン間にキャパシタを接続すると、上記信号の変化が上記キャパシタを介して高速に伝搬されるので、上記遅延時間を確実に短くできる。
【００２９】
上記第２バイポーラトランジスタが飽和領域で動作しないように、所定電圧でクランプするクランプ回路を備えていることが好ましい。第２バイポーラトランジスタの出力インピーダンスが小さくなり、両端の電圧（エミッタ−コレクタ間の電圧）が小さくなると（第２バイポーラトランジスタが飽和領域で動作すると）、それから回復するのに時間を要し、上記高速化の観点から好ましくない。そこで、上記のように、クランプ回路を設けることによって、第２バイポーラトランジスタが所定電圧でクランプされるので、両端の電圧が必要以上に小さくなることを確実に回避でき、高速動作が可能となる。
【００３０】
【発明の実施の形態】
本発明の実施の一形態について図１及び図２に基づいて説明すれば、以下のとおりである。なお、図３で示す論理レベル変換回路と同じ機能を有する部材については同じ参照符号を付記する。
【００３１】
本実施の形態に係る論理レベル変換回路は、図１に示すように、カレントスイッチ回路１、エミッタフォロワ回路２、およびゲート接地ＰＭＯＳ増幅回路３から構成され、カレントスイッチ回路１の入力端子ＩＮにＥＣＬレベルの入力論理信号（ＥＣＬレベル信号）が印加され、ゲート接地ＰＭＯＳ増幅回路３の出力端子ＯＵＴからＣＭＯＳレベルの論理信号が出力される。この論理信号出力は、ＣＭＯＳ負荷ゲート回路４として代表的に示されているＣＭＯＳゲートを駆動する。このＣＭＯＳ負荷ゲート回路４は、論理レベル変換回路により駆動されるフリップフロップ等のゲート回路である。なお、上記ゲート接地ＰＭＯＳ増幅回路３が、図３の従来の論理レベル変換回路の出力バッファ回路６の機能を兼ね備えている。
【００３２】
ＥＣＬレベル信号は、上記カレントスイッチ回路１内のＮＰＮトランジスタＱ１、定電流源Ｉ１からなるエミッタフォロワによるレベルシフトを介して、カレントスイッチ１内へ入力される。このカレントスイッチ回路１は、差動対をなす一対のＮＰＮトランジスタＱ２・Ｑ３、抵抗Ｒ１・Ｒ２、及び共通エミッタ電流を制御する定電流源Ｉ２からなり、振幅１〔Ｖ〕程度の相補信号を生成する。上記ＮＰＮトランジスタＱ３のベースには入力閾値を定める基準電圧Ｖｂｂが入力されている。
【００３３】
上記エミッタフォロワ回路２は、ＮＰＮトランジスタＱ４・Ｑ５によって構成され、上記カレントスイッチ回路１の出力をそれぞれベースで受けて、各エミッタから上記ゲート接地ＰＭＯＳ増幅回路５に出力している。
【００３４】
つまり、エミッタフォロワ回路２でレベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号は、ＰＭＯＳトランジスタＭＰ１及びＭＰ２（第１及び第２ＭＯＳトランジスタ）のソースをそれぞれ駆動するように接続されている。
【００３５】
上記ゲート接地ＰＭＯＳ増幅回路３は、ソース駆動制御された上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２、カレントミラー回路を構成するＮＰＮトランジスタＱ６・Ｑ７（第１及び第２バイポーラトランジスタ）、上記ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間に設けられたキャパシタＣ１、及び上記ＮＰＮトランジスタＱ７の飽和防止用ＮＰＮトランジスタＱ８（クランプ回路）から構成される。
【００３６】
飽和防止用ＮＰＮトランジスタＱ８のベースにはクランプ電圧Ｖｃｌｐが印加されている。また、上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートには、バイアス電圧Ｖｇｇが加えられている。
【００３７】
上記ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳインバータを構成しており、多数の負荷を代表している。ここで、ＣＭＯＳ負荷ゲート回路４の高電位電源として、電源Ｖｃｃ（バイポーラ用電源であると共にＣＭＯＳ用電源でもある。）が直接印加されている。
【００３８】
ここで、上記論理レベル変換回路の動作について説明する。ＥＣＬレベルの入力信号は入力端子ＩＮに入力され、カレントスイッチ回路１によって１〔Ｖ〕程度の振幅の相補信号が生成されて出力される。この相補信号は、エミッタフォロワ回路２内のＮＰＮトランジスタＱ４・Ｑ５によってレベルシフトされ、次段のソース駆動制御されるＰＭＯＳトランジスタＭＰ１・ＭＰ２に送られる。上記エミッタフォロワ回路２を通すことによって出力インピーダンスが小さくなり、これによりＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートの入力容量による伝達時間の遅延を防いでいる。
【００３９】
上記ゲート接地ＰＭＯＳ増幅回路３においては、ＰＭＯＳトランジスタＭＰ１・ＭＰ２は、各ゲートにバイアス電圧Ｖｇｇが印加されており、各ドレインにはＮＰＮトランジスタＱ６・Ｑ７からなるカレントミラー回路が接続されている。これにより、エミッタフォロワ回路２の出力（ＰＭＯＳトランジスタＭＰ１・ＭＰ２のソース電圧）とバイアス電圧Ｖｇｇの電圧差に応じたドレイン電流が上記ＰＭＯＳトランジスタＭＰ１・ＭＰ２を流れる。
【００４０】
上記ＰＭＯＳトランジスタＭＰ１のドレイン電流は、ＮＰＮトランジスタＱ６のコレクタ電流と、ＮＰＮトランジスタＱ６・Ｑ７の各ベース電流となり、上記ドレイン電流の変化に伴ってＮＰＮトランジスタＱ７の出力インピーダンスが変化する。
【００４１】
すなわち、例えば、ローレベルのＥＣＬレベル信号が入力端子ＩＮに印加されると、ＰＭＯＳトランジスタＭＰ１のソース電圧はハイレベルになる。このように、ＰＭＯＳトランジスタＭＰ１のソース電圧がハイレベルになると、バイアス電圧Ｖｇｇとの電圧差が大きくなるので、ＰＭＯＳトランジスタＭＰ１のドレイン電流が大きくなる。これに伴って、ＮＰＮトランジスタＱ６・Ｑ７のベース電流が大きくなってＮＰＮトランジスタＱ６・Ｑ７のコレクタ電流も大きくなるので、ＮＰＮトランジスタＱ７の出力インピーダンスは小さくなる。ＮＰＮトランジスタＱ７は、コレクタに接続される負荷が同じであれば、コレクタ−エミッタ間の電圧Ｖｃｅは低下する。
【００４２】
このとき、ＰＭＯＳトランジスタＭＰ２のソース電圧はローレベルになっているので、ＰＭＯＳトランジスタＭＰ２のソース−ゲート間電圧は小さくなり、ＰＭＯＳトランジスタＭＰ２のドレイン電流が小さくなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは大きくなる。
【００４３】
以上のように、ＰＭＯＳトランジスタＭＰ１のソース電圧がハイレベルになると、ＮＰＮトランジスタＱ７の出力インピーダンスは小さくなると共に、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは大きくなるので、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベルのローレベル）の論理信号が出力される。なお、このローレベルの論理信号を受領すると、ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオンすると共にＮＭＯＳトランジスタＭＮがオフして、ハイレベルの信号を出力する。
【００４４】
一方、ハイレベルのＥＣＬレベル信号が入力端子ＩＮに印加されると、ＰＭＯＳトランジスタＭＰ１のソース電圧はローレベルになる。このように、ＰＭＯＳトランジスタＭＰ１のソース電圧がローレベルになると、バイアス電圧Ｖｇｇとの電圧差が小さくなるので、ＰＭＯＳトランジスタＭＰ１のドレイン電流が小さくなる。これに伴って、ＮＰＮトランジスタＱ６・Ｑ７のベース電流が小さくなってＮＰＮトランジスタＱ６・Ｑ７のコレクタ電流も小さくなるので、ＮＰＮトランジスタＱ７の出力インピーダンスは大きくなる。ＮＰＮトランジスタＱ７は、コレクタに接続される負荷が同じであれば、コレクタ−エミッタ間の電圧Ｖｃｅは大きくなる。
【００４５】
このとき、ＰＭＯＳトランジスタＭＰ２のソース電圧はハイレベルになっているので、ＰＭＯＳトランジスタＭＰ２のソース−ゲート間電圧は大きくなり、ＰＭＯＳトランジスタＭＰ２のドレイン電流が大きくなる。その結果、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは小さくなる。
【００４６】
以上のように、ＰＭＯＳトランジスタＭＰ１のソース電圧がローレベルになると、ＮＰＮトランジスタＱ７の出力インピーダンスは大きくなると共に、ＰＭＯＳトランジスタＭＰ２の出力インピーダンスは小さくなるので、出力端子ＯＵＴからハイレベル（ＣＭＯＳ論理レベルのハイレベル）の論理信号が出力される。なお、このハイレベルの論理信号を受領すると、ＣＭＯＳ負荷ゲート回路４は、ＰＭＯＳトランジスタＭＰがオフすると共にＮＭＯＳトランジスタＭＮがオンして、ローレベルの信号を出力する。
【００４７】
ところで、上記説明において、ＮＰＮトランジスタＱ７において、コレクタ電位が下がりすぎて（コレクタ−エミッタ間の電圧Ｖｃｅが低下しすぎて）、飽和領域に入ってしまう（飽和領域で動作してしまう）と、その状態から回復するのに時間を要することになる。そこで、本発明においては、ＮＰＮトランジスタＱ７のコレクタ電位が低下しすぎることを回避するために、ＮＰＮトランジスタＱ８からなるクランプ回路が設けられている。
【００４８】
上記クランプ回路は、ＮＰＮトランジスタＱ７のコレクタにＮＰＮトランジスタＱ８のエミッタを接続し、ＮＰＮトランジスタＱ８のベースにクランプ電圧Ｖｃｌｐを印加し、ＮＰＮトランジスタＱ８のコレクタに電源Ｖｃｃを印加する構成を有している。これにより、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベルのローレベル）が出力される場合、ＮＰＮトランジスタＱ７のコレクタ電位は（Ｖｃｌｐ−Ｖｆ）にクランプされる（Ｖｆは、ＮＰＮトランジスタＱ８のベース−エミッタ間の順方向降下電圧である。）。
【００４９】
例えば、クランプ電圧Ｖｃｌｐを２Ｖｆとすると、出力端子ＯＵＴからハイレベル（ＣＭＯＳ論理レベルのハイレベル）が出力される場合、このハイレベルの電圧は（Ｖｃｃ−Ｖｆ）となる。一方、出力端子ＯＵＴからローレベル（ＣＭＯＳ論理レベルのローレベル）が出力される場合、このローレベルの電圧は（２Ｖｆ−Ｖｆ）＝Ｖｆとなる。つまり、このとき、Ｖｆ〜（Ｖｃｃ−Ｖｆ）まで振幅を広げることができるので、従来のように２種類の電源Ｖｃｃ及びＶｄｄを別々に設けなくても（つまり、単一電源Ｖｃｃだけで）、ＣＭＯＳ負荷ゲート回路４のＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを駆動するのに十分な振幅を確保することができる。したがって、上記論理レベル変換回路によれば、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源としては単一種類のＣＭＯＳ用電源だけを設ければよく、それゆえ、従来のように２個の電源を別々に設ける必要がなくなり、消費電力の増加を確実に回避できる。
【００５０】
本発明においては、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を設けているが、ここでこれについて説明する。
【００５１】
上記キャパシタＣ１は、上記ＰＭＯＳトランジスタＭＰ１のソース電圧がハイレベルのとき、ドレイン電圧を素早くハイレベルに立ち上げるために設けられている。上記キャパシタＣ１は、ハイパスフィルタとして機能している。この場合、図２から明らかなように、ハイレベルからローレベル（何れもＣＭＯＳ論理レベル）に遷移する際に生じる入出力間伝播遅延時間を１〔ｎｓ〕以下に抑えることが可能となる。
【００５２】
以上のように、本発明の論理レベル変換回路によれば、ＥＣＬ／ＣＭＯＳ論理レベル変換にあたり、ＥＣＬ側電源とＣＭＯＳ側電源を共通にしたままで（すなわち、単一電源を使用して）、ハイレベルからローレベルに遷移するＥＣＬレベル信号を高速にＣＭＯＳ論理回路に適合する論理レベルに変換することが可能となる。例えば、入力端子ＩＮにＥＣＬレベルでハイレベルからローレベルに遷移するとき、Ｖｃｃ＝３〔Ｖ〕、Ｖｇｇ＝０．５〔Ｖ〕、Ｖｃｌｐ＝１．４〔Ｖ〕、Ｃ１＝３ｐＦ（キャパシタＣ１の静電容量をＣ１とする。）で、ＳＰＩＣＥによるシミュレーションを行った結果、入出力間伝播遅延時間は１〔ｎｓ〕となった。
【００５３】
なお、本発明は、図１の構成に限定されるものではなく、同様の動作が実現できる構成であればよいことは言うまでもない。
【００５４】
【発明の効果】
本発明に係る論理レベル変換回路は、以上のように、（ａ） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、（ｂ） 上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを備えていることを特徴としている。
【００５５】
上記構成によれば、第１及び第２ＭＯＳトランジスタは、カレントミラー回路内の第１及び第２バイポーラトランジスタにそれぞれ接続されており、第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動される。これにより、第１及び第２バイポーラトランジスタにはそれぞれ同じ電流が流れ、ベース電流の大きさに応じて第２バイポーラトランジスタの出力インピーダンスが変化する。
【００５６】
例えば、ＥＣＬレベル信号がローレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のハイレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第２バイポーラトランジスタの出力インピーダンスが小さくなる。このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のローレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタの出力インピーダンスが大きくなる。
【００５７】
一方、ＥＣＬレベル信号がハイレベルの場合、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相のローレベルの信号が第１ＭＯＳトランジスタに印加される。これに伴って、第２バイポーラトランジスタの出力インピーダンスが大きくなる。このとき、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と同相のハイレベルの信号が第２ＭＯＳトランジスタに印加される。これにより、第２ＭＯＳトランジスタの出力インピーダンスが小さくなる。
【００５８】
以上のように、ＥＣＬレベル信号がローレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが大きくなると共に、第２バイポーラトランジスタの出力インピーダンスが小さくなる。
【００５９】
また、ＥＣＬレベル信号がハイレベルの場合、第２ＭＯＳトランジスタの出力インピーダンスが小さくなると共に、第２バイポーラトランジスタの出力インピーダンスが大きくなる。つまり、ＥＣＬレベル信号がハイレベルの場合、第２バイポーラトランジスタの出力インピーダンスが大きくなるので、第２バイポーラトランジスタと第２ＭＯＳトランジスタの接続点を出力として引き出せば、レベル値の大きいハイレベル（ＣＭＯＳ論理レベルのハイレベル）を実現できる。
【００６０】
したがって、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源として単一種類のＣＭＯＳ用電源を設ければよく、それゆえ、消費電力の増加を確実に回避できるという効果を奏する。
【００６１】
上記論理レベル変換回路は、具体的には、（１） 差動対をなす一対のＮＰＮトランジスタからなり、ＥＣＬレベル信号に基づいて相補信号を生成するカレントスイッチ回路と、（２） 上記相補信号毎に設けられたＮＰＮトランジスタからなり、上記相補信号をそれぞれレベルシフトするエミッタフォロワ回路と、（３） 所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを有する増幅回路とを備えていることが好ましい。
【００６２】
この場合、論理レベル変換回路においては、直接ＣＭＯＳ負荷を駆動するのに十分な出力レベルを確保できるので、動作電源として単一種類のＣＭＯＳ用電源を設ければよく、それゆえ、消費電力の増加を確実に回避できるという効果を奏する。
【００６３】
上記の第１ＭＯＳトランジスタは、ソース−ドレイン間にキャパシタが接続されていることが好ましい。レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相の信号は、第１ＭＯＳトランジスタを介して第１バイポーラトランジスタに印加されるが、第１ＭＯＳトランジスタのオン抵抗と第１ＭＯＳトランジスタのドレインのノードの寄生容量とにより決まる時間だけ遅延してしまい、近年のデータの処理速度の高速化の観点から好ましくない。そこで、上記のように、第１ＭＯＳトランジスタのソース−ドレイン間にキャパシタを接続すると、上記信号の変化が上記キャパシタを介して高速に伝搬されるので、上記遅延時間を確実に短くできるという効果を併せて奏する。
【００６４】
上記第２バイポーラトランジスタが飽和領域で動作しないように、所定電圧でクランプするクランプ回路を備えていることが好ましい。第２バイポーラトランジスタの出力インピーダンスが小さくなり、両端の電圧（エミッタ−コレクタ間の電圧）が小さくなると（第２バイポーラトランジスタが飽和領域で動作すると）、それから回復するのに時間を要し、上記高速化の観点から好ましくない。そこで、上記のように、クランプ回路を設けることによって、第２バイポーラトランジスタが所定電圧でクランプされるので、両端の電圧が必要以上に小さくなることを確実に回避でき、高速動作が可能となるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明に係る論理レベル変換回路の構成例を示す回路図である。
【図２】上記論理レベル変換回路の入出力伝播遅延時間を示すＳＰＩＣＥによるシミュレーション結果を示すグラフである。
【図３】従来の論理レベル変換回路の構成例を示す回路図である。
【図４】従来の論理レベル変換回路の入出力伝播遅延時間を示すＳＰＩＣＥによるシミュレーション結果を示すグラフである。
【符号の説明】
１ カレントスイッチ回路
２ エミッタフォロワ回路
３ ゲート接地ＰＭＯＳ増幅回路
ＭＰ１ ＰＭＯＳトランジスタ（第１ＭＯＳトランジスタ）
ＭＰ２ ＰＭＯＳトランジスタ（第２ＭＯＳトランジスタ）
Ｑ６ ＮＰＮトランジスタ（第１バイポーラトランジスタ）
Ｑ７ ＮＰＮトランジスタ（第２バイポーラトランジスタ）
Ｑ８ 飽和防止用ＮＰＮトランジスタ（クランプ回路）
Ｃ１ キャパシタ
Claims (4)
- ＥＣＬレベル信号に基づいて相補信号を生成し、該相補信号をそれぞれレベルシフトし、上記ＥＣＬレベル信号をＣＭＯＳ論理レベル信号に変換する論理レベル変換回路において、
所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、
上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを備えていることを特徴とする論理レベル変換回路。 - 差動対をなす一対のＮＰＮトランジスタからなり、ＥＣＬレベル信号に基づいて相補信号を生成するカレントスイッチ回路と、
上記相補信号毎に設けられたＮＰＮトランジスタからなり、上記相補信号をそれぞれレベルシフトするエミッタフォロワ回路と、
所定のバイアス電圧がゲートに印加され、レベルシフトされた上記相補信号のうち上記ＥＣＬレベル信号と逆相及び同相の信号によりそれぞれ駆動される第１及び第２ＭＯＳトランジスタと、上記第１及び第２ＭＯＳトランジスタとグランドとの間にそれぞれ接続された第１及び第２バイポーラトランジスタとからなり、上記第１ＭＯＳトランジスタに流れる電流に基づいて上記第１及び第２バイポーラトランジスタのベースがそれぞれ駆動されるカレントミラー回路とを有する増幅回路とを備えていることを特徴とする論理レベル変換回路。 - 上記の第１ＭＯＳトランジスタは、ソース−ドレイン間にキャパシタが接続されていることを特徴とする請求項１又は２に記載の論理レベル変換回路。
- 上記第２バイポーラトランジスタが飽和領域で動作しないように所定電圧でクランプするクランプ回路を備えたことを特徴とする請求項３に記載の論理レベル変換回路。
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