JPH09199679A - 半導体装置の構造およびその製造方法 - Google Patents
半導体装置の構造およびその製造方法Info
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- JPH09199679A JPH09199679A JP8005490A JP549096A JPH09199679A JP H09199679 A JPH09199679 A JP H09199679A JP 8005490 A JP8005490 A JP 8005490A JP 549096 A JP549096 A JP 549096A JP H09199679 A JPH09199679 A JP H09199679A
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Abstract
を含む集積回路では、還元雰囲気に曝されると強誘電体
特性が劣化するため、還元雰囲気を利用するメタルCV
D法による深いコンタクトホールの埋め込みができない
といった課題を解決する。 【解決手段】 記憶回路部7の拡散層とCMOS回路部
8の拡散層に至る開口部に耐熱性金属の埋め込まれた耐
熱性金属プラグコンタクト40を形成した後、強誘電体
容量4を形成し、さらにかかる耐熱性金属プラグ40に
対してアルミ配線20が形成されていることを特徴とす
る半導体装置の構造である。
Description
た半導体装置の構造およびその製造方法に関し、特に強
誘電体薄膜を利用した不揮発性記憶装置の構造およびそ
の製造方法に関するものである。
シスを有する強誘電体薄膜を容量部に利用する強誘電体
メモりデバイスは、近年高密度が要求され、トランジス
タや配線や容量部の寸法の微細化あるいはコンタクトホ
ールの高アスペクト化が進行している。図8に、強誘電
体膜を用いた記憶容量セルの回路図を示す。記憶容量セ
ルは、1つのNMOSトランスファゲート1と強誘電体
薄膜が電荷蓄積電極2とプレート電極3との間に挟まれ
た強誘電体容量4から構成される。NMOSFETのゲ
ート電極はワード線5に接続され、一方の拡散層はビッ
ト線6に、またゲート電極は挟んだ反対側の拡散層は強
誘電体容量の電荷蓄積電極2に接続されている。図9
に、一般的な強誘電体メモリデバイス(以後、FRAM
デバイスと呼ぶ)の回路ブロック図を示す。FRAMデ
バイスは、記憶容量セルが縦横に配列された記憶回路部
7と各々の記憶容量セルからデータの読み書き動作を行
うためのCMOS論理回路部8から構成される。
ンスファゲートはNMOSFETから構成されることか
ら、記憶回路部内のシリコン基板に形成された拡散層は
n+領域のみで構成される。一方、CMOS論理回路部
内のPMOSFETの拡散層はp+ 領域で、またNMO
SFETの拡散領域はn+ 領域である。すなわち、CM
OS論理回路部内のシリコン基板にはp+ 拡散領域とn
+ 拡散領域が混在した状態となっている。
例として、大西らは1994年国際電子デバイス会議
(大西ら、IEDM 1994、テクニカルダイジェス
ト、843〜846頁)でFRAMデバイスの製造方法
を公表した。図10に、その断面工程図を示す。
路部7に2つのNMOSFETが並んで配置された2つ
のトランスファゲート1とCMOS回路部8のPMOS
FET9およびNMOSFET10をシリコン基板11
に形成する。各MOSFETは素子分離酸化膜35で分
離されている。第1層間絶縁膜12を成長し、第1の層
間絶縁膜を化学機械研磨法(CMP)で平坦化した後、
記憶回路部内の第1の層間絶縁膜12にNMOSFET
トランスファゲートの拡散層n+ 拡散層に至る開口部
(以後、容量コンタクトホールと呼ぶ)を形成する。該
容量コンタクトホールを埋め込みながら、第1の層間絶
縁膜上にCVD法でn+ ポリシリコン膜を成長し、ドラ
イエッチバック法で第1層間膜上のポリシリコン膜を除
去することで、容量コンタクトホールにn+ ポリシリコ
ンを埋め込んだn+ 容量プラグ13を形成する。
で電荷蓄積電極にとしてPt/TiN/Ti膜を形成す
る。Pb、Ti,Zrのアルコキシドからなる複合アル
コキシド溶液を、かかる電荷蓄積電極膜上にスピン塗布
した後、600℃程度のアニールを施すことで、厚さ3
000A程度のPZT膜(Pb(Ti,Zr)O3 )を
成長し、ランプアニール法による660℃、30秒加熱
でPZT膜を結晶化する。塩素系ガスによるECR高密
度プラズマエッチングでPZT/Pt/TiN/Ti膜
をパターニングすることで、Pt/TiN/Ti膜から
なる電荷蓄積電極2上にPZT膜14の形成された構造
を得る。次に、スパッタ法でTiO2 バリア膜(図示せ
ず)を成長し、さらにCVD法で第2層間絶縁膜15で
あるSiO2 膜を成長する。第2の層間絶縁膜15に、
該PZT膜14に至るコンタクトホール16(以後、プ
レート電極ホールとよぶ)を開口する。スパッタ法で2
000A程度のPt膜を成長と塩素系ガスによるドライ
エッチングで該Pt膜をパターニングすることで、Pt
膜からなるプレート電極3を形成する。この工程で図1
0(b)に示すようなn+ 容量プラグ13上にPt/T
iN/Ti膜からなる電荷蓄積電極2とPtプレート電
極3との間にPZT膜14が挟まれた構造の容量部を形
成する。
2 膜を成長する。しかる後、図10(c)に示すように
第1の層間絶縁膜12と第2の層間絶縁膜15と第3の
層間絶縁膜17からなる積層膜に対し、記憶回路部のN
MOSFET拡散層への開口部18(以後、ビット・コ
ンタクトホール18と呼ぶ)、CMOS回路部の拡散層
とゲート電極への開口部19(以後、CMOSコンタク
トホール19と呼ぶ)を形成する。第3の層間絶縁膜1
7に対して、Ptプレート電極3に至る開口部であるプ
レートコンタクトホール(図示せず)も同時に形成す
る。最後に、図10(d)に示すように、スパッタ法に
よるアルミ成膜とドライエッチングにより、記憶回路部
のビット線6およびCMOS論理回路部8のアルミ配線
20を一括して形成している。
のFRAMデバイスでは、 n+ 容量プラグ13上に強誘電体容量が形成されてい
ること、 強誘電体容量4の上部にアルミ膜のビット線6が形成
されていること、さらに n+ 拡散層やp+ 拡散層に対するビット・コンタクト
ホール18やCMOSコンタクトホール19がスパッタ
法によるアルミ膜で部分的に埋め込まれていることが特
徴である。
VLSI技術シンポジュームで、別形態のFRAMデバ
イス構造およびその製造方法を提示した(田辺ら、19
95年VLSI技術シンポジューム、テクニカルダイジ
ェスト、123〜124項)。図11に、田辺らによる
FRAMデバイスの製造工程断面図を示す。
部7の2つのNMOSFETからなる2つのNMOSF
ETトランスファゲート1とCMOS倫理回路部8のP
MOSFET9およびNMOSFET10をシリコン基
板11に形成する。CVD法で成長した第1の層間絶縁
膜12の表面を化学機械研磨法(CMP)で平坦化す
る。第1の層間絶縁膜12にNMOSFET1のn+ 拡
散層へ至る開口部(ビット・コンタクトホール18)を
形成し、スパッタ法で成膜したタングステンシリサイド
(WSix )膜を、反応性ドライエッチングでパターニ
ングすることでビット線6を形成する。
長した第2の層間絶縁膜15を化学機械研磨法で平坦化
した後、スパッタ法で下部容量電極膜41であるPt/
Tiを成膜し、さらにゾル・ゲル法でPZT膜14を成
長する。酸素中600℃アニールで結晶化させた後、か
かるPZT膜14/Pt/Ti膜をパターニングする。
しかる後、スパッタ法でPt膜を成膜し、塩素系ガスを
用いたドライエッチングでPZT膜14上に上部容量電
極43を形成する。ここでは、Pt/Tiの下部容量電
極膜がプレート電極3であり、上部容量電極43が電荷
蓄積電極2である。第3の層間絶縁膜17を成長した
後、記憶回路部7のNMOSFETの拡散層へ至る開口
部(以後、局所配線コンタクト61と呼ぶ)及びCMO
S回路部8のNMOSFET10のn+ 拡散層とPMO
SFET9のp+ 拡散層に至る開口部(CMOSコンタ
クトホール19)を形成する。
タ法でTiN/Tiバリア膜(図示せず)を成長した
後、MOCVD法でTiN膜(図示せず)およびアルミ
膜を成長する。反応性ドライエッチングでAl/TiN
/Ti膜をパターニングすることで、記憶回路部内のN
MOSFET1の拡散層とPt上部容量電極43(電荷
蓄積電極2)とを接続する局所配線21とCMOS回路
間を接続するアルミ配線20を形成している。
によるFRAMデバイスでは、 ビット線6上に強誘電体容量4が形成されているこ
と、 局所配線21によりトランスファゲート1のNMOS
FET拡散層(n+ 拡散層)と上部容量電極43(電荷
蓄積電極2)に形成されていること、 強誘電体容量部4形成後に層間絶縁膜12、15、1
7の開口部(局所配線コンタクト61やCMOSコンタ
クトホール19)に対してMOCVD法でアルミ膜を埋
め込んでいることが特徴である。
イス会議で、容量部形成前にCVD法によるタングステ
ン膜を成長し、ビット線として利用するDRAMデバイ
スの製造方法を提示している(1994 IEDM、テ
クニカルダイジェスト 635〜638項)。図12
に、その製造工程断面図を示す。
板11に記憶回路部7のNMOSFETトランスファゲ
ート1とCMOS回路部8のPMOSFET9とNMO
SFET10を形成し、ゲート電極22に側壁絶縁膜を
形成する。層間絶縁間を成長した後、記憶回路部のNM
OSトランスファゲート1のn+ 拡散層に至る開口部を
形成し、CVD法とエッチバック法とにより該開口部に
n+ ポリシリコンプラグ23を形成する。さらに、CV
D法で第1の層間絶縁膜12を成長後CMPで平坦化
し、かかる第1の層間絶縁膜にn+ ポリシリコンプラグ
23に至る開口部ビットコンタクトホール18を形成す
る。スパッタ法でTi膜(図示せず)を成長し、ランプ
アニールでTiとポリシリコンとの反応で該n+ コンタ
クトプラグ23の表面をチタンシリサイド化する(図示
せず)。さらに、反応性スパッタ法でTiNバリア膜
(図示せず)を成長した後、CVD法によるタングステ
ン膜24を成長する。フォトレジストをマスクとする反
応性イオンエッチングでパターニングすることで、タン
グステン・ビット線24を得ている。ただし、この際C
MOS回路部へのタングステン・コンタクトプラグは形
成されていない。
絶縁膜15を成長し、n+ ポリシリコンプラグ23に至
る開口部(容量コンタクトホール25)を形成する。該
容量コンタクトホール上25にn+ ポリシリコンのシリ
ンダー状電荷蓄積電極2を形成後、該シリンダー状電荷
蓄積電極2の表面に高誘電体であるTa2 O3 膜26を
成長する。スパッタ法でTiNバリア膜を成長した後、
CVD法でn+ ポリシリコン・プレート電極3を形成す
る。かかる一連の工程で、n+ ポリシリコンプラグ23
上にTa2 O3 膜26を容量膜とする容量部が形成され
る。
第3の層間絶縁膜17を成長し、該第3の層間絶縁膜に
前記n+ ポリシリコン・プレート電極3に至る開口部
(プレート・コンタクトホール27)と、第1、第2お
よび第3の層間絶縁膜12、15、17にCMOS回路
部8の拡散層に至る開口部(CMOSコンタクトホール
19)を形成する。さらには、ビット線24に至る開口
部を形成する。
トスパッタ法でTiN/Tiバリア膜(図示せず)を成
長後、リフロースパッタ法でAlを成膜することで、前
記CMOSコンタクトホール19や前記プレートコンタ
クトホール27に対して一括してアルミを埋め込んでい
る。最後に、Al/TiN/Ti膜を反応性エッチング
でアルミ配線20を形成している。
FRAMデバイスの構造およびその製造方法には、重大
な欠点がある。まず、大西らの提示した第1の従来例
(図10(d))では、ビット線6が強誘電体容量4の
上に形成されている。したがって、トランスファゲート
1へのビット・コンタクトホール18は第1、第2およ
び第3の層間絶縁膜(12、15、17)を貫く深いも
のとなっている。このような深いビット・コンタクトホ
ール18を、スパッタ法でアルミ成膜で埋め込むことは
困難である。かかるビット・コンタクトホール18の径
を広げることで、スパッタ法によるアルミの埋め込み性
を改善することは可能であるが、その結果記憶容量セル
の面積増大は避けられない。また、ビット・コンタクト
に埋め込まれたアルミと強誘電体容量4との静電カップ
リングが生じるため、ビット線6の容量が増大し、ビッ
ト線駆動能力に悪影響を与えている。
(c))では、ビット線6上に強誘電体容量4が形成さ
れたCOB(Capacitor On Bit-lines)構造となってお
り、ビット線容量低減がなされている。一方、COB構
造としてことでNMOSトランスファゲート1に至る局
所配線コンタクト61やCMOS回路部8のPNMOS
FET9やNMOSFET10の拡散層に至るへのCM
OSコンタクトホール19が、少なくともビット線6の
厚さ分だけさらに深くなり、スパッタ法のみによるアル
ミ埋め込みを困難にし、MOCVD法によるAl膜成長
でコンタクトを埋め込む必然性が生じている。ところ
で、PZT等の複合金属酸化物は水素等の還元雰囲気に
曝されると、酸素原子が放出され結晶内に酸素欠陥を生
じる。この酸素欠陥は残留分極値の低下やリーク電流の
増大を引き起こし、容量部の強誘電特性を劣化させる。
MOCVD法によるAl膜の成長では、キャリアガスに
水素ガスを用いている。このため、強誘電体容量部を形
成した後にCVD法でAl膜を成長することは好ましく
ない。この強誘電体容量部を形成した後に、メタルCV
D工程を採用できないは、DRAMデバイスの製造方法
をFRAMデバイスにそのまま適用することに制限を与
えている。
バイス形成に対応するものであるが、Ta2 O3 膜容量
部形成前にCVD法を利用したタングステン・ビット線
24の形成がなされている点が特徴である。ただし、そ
の際にCMOS回路部8への拡散層に至る開口部(CM
OSコンタクトホール19)に耐熱材料であるタングス
テンを埋め込んで耐熱性金属コンタクトプラグをも同時
に形成することは試みられていない。高誘電体であるT
a2 O3 膜を強誘電体膜(例えば、PZT膜)に置き換
えたことで、カングらの方法をFRAMデバイス形成に
適用できる考えることもできる。しかしながら、CMO
S論理回路部の拡散層に至る開口部(CMOSコンタク
トホール19)は、第1、第2および第3の層間絶縁膜
12、15、17を貫く必要があり、非常に深いものと
なっている。このような深い開口部19を埋め込むため
に、リフロースパッタ法を用いてアルミ膜を成長には、
400℃以上の高温を必要とする。このスパッタの際の
熱(あるいは熱応力)で強誘電体膜にダメージは入り、
リーク電流の増大や残留分極値の低下をもたらす結果を
導いている。すなわち、カングらによるDRAMデバイ
スの形成方法をそのままFRAMデバイスの形成方法に
適用するには無理がある。
スの配線形成に関するものであるが、強誘電体容量部の
形成方法にも、技術的課題がある。強誘電体薄膜として
PZTを用いた場合、成膜後の結晶化アニールを酸素雰
囲気中で行う必要があるため、少なくともPZT薄膜下
に位置する下部容量電極に耐酸化性が要求される。この
ため、下部容量電極にはPtが用いられるが、PZTや
Ptは共に難ドライエッチング材料である。図13
(a)に示すように、フォトレジスト28をマスクとし
てPZT14とPt下部容量電極膜41からなる積層膜
29のパターニングすると、レジストの側壁にPZTと
Ptを主成分とする側壁堆積膜30が堆積する。図13
(b)に示すがごとく、レジストを酸素プラズマアッシ
ング工程で除去すると、PZT/Ptパターン上にウサ
ギの耳状側壁堆積膜31が残る。このウサギの耳状側壁
堆積膜31を、回転ブラシ32による機械的処理で除去
する。この際、PZT表面33を回転ブラシ32で擦る
ことになり、微細な傷や結晶欠陥が生じ、PZT膜の強
誘電性劣化の一因となっていた。
ス形成において、強誘電体容量部にダメージを与えるこ
となく拡散層への深いコンタクトホールに配線金属を埋
め込むことに苦慮しており、配線信頼性確保を困難なも
のとしていた。さらに、Pt等の下部電極膜上に形成さ
れた強誘電体膜をパターニングする際に発生する耳状側
壁堆積膜を除去する際に、強誘電体膜の表面層にダメー
ジを与えていた。これら2つの技術課題により、FRA
Mデバイスの特性は劣化されていた。
では記憶回路部やCMOS論理回路部へのアスペクト比
の大きいコンタクトホールが存在するが、強誘電体薄膜
にダメージを与えることなく電気的導通をとる手段およ
びデバイス構造を提供するものである。第2の目的は、
強誘電体薄膜のパターニングの際に強誘電体薄膜表面に
機械的傷を発生させることなく側壁堆積膜を除去する方
法を提供するものである。
配列された記憶回路部とCMOS論理回路部が形成され
た半導体装置において、半導体基板上に層間絶縁膜が形
成され、該層間絶縁膜には、前記記憶回路部と前記CM
OS回路部を構成するトランジスタ層に至る開口部に耐
熱性金属が埋め込まれてなる耐熱性金属プラグが形成さ
れ、さらに該記憶回路部内の該耐熱性金属プラグ上に該
記憶容量部が形成されていることを特徴とする半導体装
置の構造である。また、前記の層間絶縁膜に、開口部の
みならず、開口部間を接続する溝部を設け、この開口部
と溝部とに耐熱性金属が埋め込まれた耐熱性配線プラグ
が形成されていてもよい。ここで、記憶容量部に用いた
金属酸化膜は強誘電体性が好適である。
スタを形成する工程と、層間絶縁膜を成長する工程と、
トランジスタ層に至る開口部(溝部を設ける場合には溝
部も)を層間絶縁膜に形成する工程と、該開口部(およ
び溝部)に耐熱性金属を埋め込み耐熱性金属プラグ(溝
部を埋め込む場合には耐熱性配線プラグ)を形成する工
程と、該耐熱性金属プラグ(耐熱性配線プラグ)上に強
誘電体薄膜を用いた記憶容量部を形成する工程とによっ
て製造できる。
憶容量部の製造方法であって、下部容量電極膜を成長す
る工程と、強誘電体薄膜を成長する工程と、該強誘電体
薄膜上に薄い金属保護膜を成長する工程と、かかる下部
容量電極膜と強誘電体薄膜と金属保護膜からなる積層膜
をパターニングする工程と、回転ブラシにより側壁堆積
膜を除去する工程と、上部容量電極膜を成長する工程
と、該上部容量電極膜をパターニングする一連の工程を
特徴とする記憶容量部の製造方法を特徴としている。
VD法による金属埋め込みを利用することが一般的であ
るが、容量部に強誘電体を用いた場合その使用が制限さ
れていた。そこで、容量部を形成する前に、かかる拡散
層に至る開口部に予め耐熱性金属プラグを形成しておく
ことで、かかる開口部の深さを低減することができる。
その結果、容量部にダメージを与えることなく、配線層
が形成できるのみならず、かかる配線の信頼性が向上す
る。
部から構成される半導体基板上の層間絶縁膜に、拡散層
に至る開口部のみならず該開口部間を結ぶ溝部を形成
し、該開口部と溝部とに一括して耐熱性金属を埋め込ん
だ耐熱性配線プラグを形成した後、該耐熱性配線プラグ
上の一部に強誘電体膜を用いた記憶容量部を形成するこ
とで、該記憶容量部にダメージを与えることなく拡散層
への配線形成を容易し、かかる耐熱性配線プラグを記憶
回路部のビット線やCMOS回路部の局所配線として利
用することで、配線密度を向上させることができる。
誘電体薄膜の表面に薄い貴金属保護を形成した後パター
ニングすることで、パターニングの際に形成される耳状
側壁堆積膜を機械的に除去する際、強誘電体膜表面に機
械的ダメージが導入されない。その結果、強誘電体膜の
リーク電流増大や残留分極値の低下といった強誘電体特
性劣化を回避することができる。
図面を用いて説明する。
に示すように記憶回路内のビット線6上に形成された強
誘電体容量部4において下部電極41をプレート線と
し、上部電極43を電荷蓄積電極とし、かかる上部電極
41がアルミ局所配線21とタングステンの埋め込まれ
た耐熱性金属プラグ40でNMOSFETトランスファ
ゲート1の拡散層と接続され、かつCMOS回路部の拡
散層に対しても該耐熱性金属プラグ40を介してアルミ
配線20が接続されている場合である。図1,2に、第
1の実施例を説明するための工程断面図を示す。
基板11のCMOS論理回路部8のpMOSFET9形
成領域に、リンのイオン注入と押し込み酸化によりnウ
エル34を形成する。窒化膜マスクを用いた熱酸化工程
で、6000Aの素子分離酸化膜35を形成した後、か
かる素子分離酸化膜35の内、記憶回路部7およびCM
OS論理回路部8のNMOSFET1、10を分離する
素子分離酸化膜35の底部に、p- 層(ガードリングボ
ロン層:図示せず)を形成する。ディプレッション型N
MOSFET(図示せず)領域に砒素をイオン注入した
後、NMOSFETしきい値制御用のボロンを注入し、
NMOSFET1、10形成領域のシリコン基板表面に
p- 表面層(図示せず)を形成する。さらに、nウエル
34内のPMOSFET9形成領域にしきい値制御用の
ボロンをカウンタードープして、表面近傍にn- 領域
(図示せず)を形成する。100Aから200A程度の
ゲート酸化膜(図示せず)を成長後、CVD法で300
0A程度のポリシリコンを成長する。かかるポリシリコ
ン膜のシート抵抗が10Ω/□から20Ω/□になるよ
うにリンを拡散し、ドライエッチングによりポリシリコ
ンゲート電極36を形成する。記憶回路部内では、かか
るポリシリコンゲート電極36はワード線5として利用
する。ゲート電極3に側壁膜(図示せず)を形成した
後、NMOSFET1、10領域に砒素をイオン注入し
てn+ 拡散層を形成し、さらにPMOSFET形成領域
にBF2 をイオン注入してp+ 拡散層を形成する。CV
D法で2000A程度のシリコン酸化膜(図示せず)を
成長後、さらに第1の層間絶縁膜としてボロン・リン添
加シリカガラス(第1のBPSG膜)37を成長する。
850℃加熱でBPSG膜をリフローさせた後、さらに
化学機械研磨法(CMP)で平坦化を行う。ここでは、
粒径100A程度のコロイダルシリカをアンモニウム塩
の添加された水溶液に分散させた中性研磨液を用いる。
かかる中性研磨液を35rpmで回転している研磨パッ
ドに滴下し、基板を回転ヘッドに保持した状態で研磨パ
ッドと接触させる。研磨圧力は0.4kg/cm2 程度と
した場合、シリコン酸化膜の研磨速度は1000〜20
00A/minである。第1のBPSG膜37に、NM
OSFETトランスファゲート1の拡散層に至る開口部
(ここでは、ビットコンタクトホール18と称す)を形
成し、スパッタ法で2000Aのタングステンシリサイ
ド(WSix )を成長する。リンをイオン注入してビッ
トコンタクトホール18底部にn+ 領域(図示せず)を
形成した後、ドライエッチングしてタングステンシリサ
イドのビット線6を形成する。
G膜39を成長し、リフローとCMPで平坦化する。し
かる後、フォトレジスト28をマスクとして、記憶回路
部7内のNMOSFETトランスファゲート1の拡散層
に対する開口部(ここでは、容量コンタクトホール25
と称す)、ビット線に至る開口部(ここでは、ビット線
ビアホール38)およびCMOS回路部8のp+ 拡散層
およびn+ 拡散層とゲート電極に至る開口部(ここで
は、CMOSコンタクトホール19と称す)を形成す
る。その後必要に応じ、NMOSFET拡散層への開口
部の底部にn+ 層を形成するためのリンをイオン注入
し、またPMOSFETの拡散層に至る開口部の底部に
p+ 層をボロンをイオン注入してもよい。
Tトランスファゲート1のn+ 拡散層に対する開口部2
5(容量コンタクトホール25)、ビット線に至る開口
部38(ビット線ビアホール38)およびCMOS回路
部のp+ 拡散層およびn+ 拡散層とゲート電極に至る開
口部19(CMOSコンタクトホール19)に耐熱性金
属であるタングステンを埋め込んだ耐熱金属プラグ40
を形成する。ここでは、まずコリメートスパッタ法でT
i(500A)/TiN(500A)からなるバリア膜
(図示せず)を成長した後、窒素雰囲気のランプアニー
ル加熱する。ここで肝要なことは、拡散層とバリア膜と
の界面にシリサイド化反応を生じさせて、TiSiX /
TiN(図示せず)とすることである。加熱条件は、例
えば600℃、30秒であるが、必要に応じ600℃、
30秒と700℃、30秒の2ステップアニールとして
もよい。次に、ブランケットCVD法でタングステン
(図示せず)を第2のBPSG膜39全面に成長する。
タングステンの成長膜厚は開口部19、38の半径の
1.5倍程度が適当である。しかる後、500〜200
0A程度のアルミナ微粒子を過酸化水素水を含むpH3
程度の酸性水溶液に分散させた研磨液を用いた選択タン
グステンCMPで、第2のBPSG膜39上のタングス
テンを除去する。研磨圧力は0.2〜0.4kg/c
m2 、基板保持ヘッドおよび研磨定盤の回転速度は35
〜50rpm程度が適当である。研磨液として、100
〜500A程度のシリカ粒子を酸化剤(例えば、過酸化
水素水)とアンモニウム塩(たとえば、硝酸アンモニウ
ム)を含むpH9程度の希アンモニア水に分散させたも
のを用いてもよい。CMP後、スクラブ洗浄して研磨剤
粒子を除去することで、開口部19、25、38にタン
グステンの埋め込まれた耐熱性金属プラグを得る。
3である下部容量電極膜41として、スパッタ法でTi
(100A)/Pt(2000A)を成長する。窒素中
400〜500℃のアニールでPt膜を結晶化させると
同時に、Tiと耐熱性金属プラグ40と下部容量電極膜
41との界面にTiW耐酸化層(図視せず)を形成させ
る。この時、第2のBPSG膜39上Ti/Pt膜41
のTiが窒化されてTiN層が形成される。したがっ
て、下部容量電極膜41はTiN/Pt膜となってい
る。しかる後、強誘電体膜42を成長する。強誘電体膜
の成長方法としては、ゾルゲル法、スパッタ法あるいは
CVD法がある。例えば、ゾルゲル法によるジルコン・
チタン酸鉛膜成長の場合、まずジルコニアおよびチタン
のアルコキシドと酢酸鉛のと化合物をメトキシエタノー
ル等の有機溶媒に溶解した複合アルコキシド液を、かか
る下部電極膜41上にスピン塗布する。有機溶媒を蒸発
除去させた後、酸素雰囲気中で600℃、10分程度の
結晶化アニールを行う。スピン塗布の場合1回の塗布膜
厚は1000A程度であるため、例えば2000AのP
ZT膜が必要であればスピン塗布、有機溶媒除去、結晶
化アニールからなる工程を2回繰り返す。ここでは、複
合アルコキシドの組成は化学量論組成よりも10〜20
mol%程度Pb過剰とし、結晶化アニール中にPbの
一部が蒸発した場合であってもPZT膜中のPb不足が
生じないように配慮することが肝要である。なお、PZ
Tの結晶化を酸素雰囲気中で550〜650℃、30秒
のランプアニールで行うことも可能である。
量電極41と上部容量電極43との挟まれたPZT膜4
2からなる強誘電体容量4を形成する。この強誘電体容
量部形成工程を、より詳細に示したものが図3である。
まずPZT膜42上に500A程度のPt貴金属保護膜
61成長した後、レジストマスク28によるArイオン
ミリングで、かかる貴金属保護膜61とPZT膜42と
下部容量電極膜41とを一括加工する。この際、レジス
ト28の側壁にはPtを主成分とする側壁堆積膜30が
存在する(図3(b))。これを酸素プラズマ剥離でレ
ジストマスクを除去すると耳状側壁堆積膜31が残る
が、この耳状側壁堆積膜31を回転ブラシ32によるス
クラブ洗浄で除去する。この際、PZT42表面には前
記貴金属保護膜61が形成されていることから、スクラ
ブ用の回転ブラシが直接PZT膜42の表面に接するこ
とはない。このため、PZT膜42表面に傷等のダメー
ジ層が入る恐れがない。次にスパッタ法で1000A程
度のPt膜および反射防止膜として500AのTiN膜
(図示せず)を成長し、エッチングマスク用のレジスト
28を形成する(図3(d))。Pt膜上に成膜される
TiN膜は露光の際の反射防止膜として機能すると同時
に、強誘電体膜の特性劣化を誘発する水素の拡散バリア
としても機能する。次にArイオンミリングで加工する
ことで、Pt膜と貴金属保護膜61からなる上部容量電
極43を形成する。この際、上部容量電極43の幅を下
部容量電極41よりも小さくしておく。上部容量電極4
3の加工後、レジスト28の側壁にはPtを主成分とす
る側壁堆積膜が存在し、酸素プラズマによるアッシング
でレジストを除去すると、耳状側壁堆積膜31が残る。
これを図3(f)のように、回転ブラシ32によるスク
ラブ洗浄で除去することで、Ptの下部容量電極41と
上部容量電極43との挟まれたPZT膜42からなる強
誘電体容量4を得る。なお、以後の図面には、PZT膜
上に形成した貴金属保護膜61は省略してある。
うに1000A程度のスピン・オン・グラス膜(SOG
膜)を成膜し、酸素中350℃でアニールを行った後、
テトラエトキシオルソシリケイト(TEOS)を原料ガ
スとするオゾンTEOS−CVD法で3000A程度の
シリコン酸化膜を成長し、かかるSOG膜とシリコン酸
化膜の積層膜からなるカバー膜44を成長する。レジス
トマスク28で、かかるカバー膜44に上部容量電極4
3および耐熱性金属プラグ40に至る開口部(ここで
は、ビアホール45と称す)を形成する。
で前記ビアホール45を埋め込みながらTi(500
A)/TiN(500A)/Al(4000A)/Ti
N(300A)を成膜し、Cl2とBCl3混合ガスを
用いるドライエッチングでアルミ配線20および局所配
線21を形成する。かかる一連の工程で、下部容量電極
41からなるプレート電極3と上部容量電極43からな
る電荷蓄積電極2とに挟まれたPZT膜42がビット線
6上に形成され、かかる上部容量電極43が局所配線2
1と耐熱性金属プラグ40でNMOSFETトランスフ
ァゲート1の拡散層と接続され、かつCMOS論理回路
部8のトランジスタ間も耐熱性金属プラグ40を介した
アルミ配線20で接続された構造を特徴とするFRAM
デバイスが得られる。
体容量4形成前に形成された耐熱性金属プラグ40を介
してアルミ配線20、21が接続されていることが特徴
である。拡散層へ至る深い開口部には予めタングステン
の埋め込まれた耐熱性金属プラグ40が存在するため、
スパッタ法によるアルミ膜20、21でも十分に電気的
導通が確保される。なお、還元雰囲気を必要とするメタ
ルCVDによる耐熱性金属プラグ形成工程は、強誘電体
容量部4形成前に行っている。このため、強誘電体膜が
還元雰囲気に曝されることによる強誘電体容量の特性劣
化が生じるえない。ここでは耐熱性コンタクトプラグと
して、CVD法によるタングステンの場合を示したが、
CVD法による窒化チタン、酸化ルテニウム、酸化イリ
ジウム等の導電性無機材料でも良い。さらに、ここでは
容量膜に強誘電体であるPZTを用いた場合を示した
が、還元雰囲気で酸素欠陥により誘電特性が劣化する
(Sr、Ba)TiO3 膜等の高誘電体複合金属酸化物
を用いたDRAMデバイスにも、容量部形成前に耐熱性
金属プラグを形成しておく本発明の方法が有効であるこ
とは自明である。
のように、記憶回路内のビット線6上に形成された強誘
電体薄膜容量部4において、下部容量電極41を電荷蓄
積電極2とし、上部容量電極43をプレート電極3とし
た場合であって、記憶回路部7内の下部容量電極41が
耐熱性金属プラグ40でNMOSFETトランスファゲ
ート1の拡散層と接続され、かつCMOS論理回路部8
内のトランジスタ9、10の拡散層に対しても耐熱性金
属プラグ40が形成されており、かかる耐熱性金属プラ
グ40に対して、アルミ配線20が形成されている。図
4,5に、第2の実施例を説明すための工程断面図を示
す。
で、p型シリコン基板11の記憶回路部7のNMOSF
ET1およびCMOS論理回路部8のNMOSFET1
0およびPMOSFET9を形成する。CMPで平坦化
された第1のBPSG膜37に、NMOSFETトラン
スファゲート1の拡散に至る開口部18(ここでは、ビ
ットコンタクトホール18と称す)を形成し、スパッタ
法で2000Aのタングステンシリサイド(WSix )
を成長する。リンをイオン注入してビットコンタクトホ
ール底部にn+ 領域(図示せず)を形成した後、ドライ
エッチングしてタングステンシリサイドのビット線6を
形成する(図4(a))。
9を成長し、CMPで平坦化した後、NMOSFETト
ランスファゲート1の拡散層にいたる開口部25(ここ
では、容量コンタクトホール25と称す)とCMOS論
理回路部の拡散層とゲート電極に至る開口部19(ここ
では、CMOSコンタクトホール19と称す)を形成す
る。Ti/TiNバリア膜(図示せず)をスパッタ法で
成膜し、さらにブランケットCVD法で開口部19、2
5を埋め込みながらタングステン膜を成長する。CMP
で、第2のBPSG膜39上のタングステン膜およびT
i/TiNバリア膜を除去することで、開口部19、2
5に耐熱性金属であるタングステンを埋め込んだ耐熱性
金属プラグ40を形成する(図4(b))。
してTi(200A)/Pt(1000A)膜を成長
し、400℃〜600℃程度のアニールを行う。この
際、Ti膜と耐熱性金属プラグ40の表面でタングステ
ンとTiとの反応で生じ、耐熱性金属プラグ表面にTi
W耐酸化層(図示せず)が形成される。しかる後、RF
スパッタ法で2000A程度のSrBi2 Ta2 O9 膜
46を成長する。ここで、20%程度のO2 ガスを含む
Arガスを用い、かかるスパッタ膜中の酸素欠損を防止
することが肝要である。得られたSrBi2 Ta2 O9
膜46を酸素を含む意雰囲気中で700℃、30秒のラ
ンプアニールすることで結晶化させる。SrBi2 Ta
2 O9 膜表面には、表面保護膜(図示せず)として50
0A程度のPtを成長しておく(図4(c))。
リングで、SrBi2 Ta2 O9 膜46とPt下部容量
電極膜41とを一括加工する。酸素プラズマ剥離でレジ
ストマスクを除去した後、スクラブ洗浄でレジスト側壁
に堆積していた耳状側壁堆積膜を除去する。パターニン
グされたSrBi2 Ta2 O9 膜上に、SOG膜(10
00A)とオゾンTEOS−CVD法による酸化膜(1
000A)からなる第1カバー膜47を成長し、各上部
容量電極膜41に至る開口部16(ここでは、プレート
・電極ホール16と称す)を形成する。酸素中あるいは
窒素中の400℃程度のアニールを行った後、スパッタ
法でPt(2000A)からなる上部容量電極43であ
るところのプレート電極3を成膜する。しかる後、Cl
2 −BCl3 の混合ガスを用いた反応性イオンエッチン
グで、かかるプレート電極3をパターニングする。レジ
ストマスクを酸素プラズマでアッシング除去した後、必
要に応じてブラシスクラブ洗浄により側壁堆積物を除去
する。なお、プレート電極のパターニングに、実施例1
で述べたArイオンミリングを用いてもよい。
ー膜48としてオゾンTEOS−CVD法で3000A
程度の酸化膜を成長する。レジストマスクで、かかる第
2カバー膜48にプレート電極に至る開口部(プレート
・コンタクトホール27)と耐熱性金属プラグ40に至
る開口部45(ここでは、ビアホール45と称す)を形
成し、Ti(500A)/TiN(500A)/Al
(4000A)/TiN(300A)をスパッタし、C
l2 とBCl3 混合ガスを用いるドライエッチングでア
ルミ配線20を形成する。
ある電荷蓄積電極2と上部容量電極43であるプレート
電極3に挟まれたSrBi2 Ta2 O9 膜46からなる
強誘電体容量部4がビット線6上に形成され、かかる電
荷蓄積電極2が耐熱性金属プラグ40でNMOSFET
トランスファゲート1の拡散層と接続され、かつCMO
S論理回路部のトランジスタ9、10の拡散層に対して
耐熱性金属プラグ40を介してアルミ配線20で接続さ
れたFRAMデバイスが得られる。
スでは、拡散層へ至る深い開口部には、強誘電体容量部
形成工程前に作られた耐熱性金属プラグ40が存在する
ため、スパッタ法によるアルミ膜20、21でも十分に
電気的導通が確保される。さらに、第2の実施例による
FRAMデバイスでは、耐熱性金属プラグ40を介し
て、トランスファゲート1の拡散層上に強誘電体容量部
4が形成されているため、第1の実施例に見られた局所
配線21を必要としない。このため、容量セルの面積を
小さくでき高密度な記憶回路部の形成を可能としてい
る。
に示すように、記憶回路内のビット線上に形成された強
誘電体容量部において、拡散層に至る開口部とその開口
部間を接続する溝部とに耐熱性金属が一括して埋め込ま
れた耐熱性配線プラグ21によって、記憶回路部のビッ
ト線6とCMOS回路部の局所配線21が形成されてい
る場合である。図6,7に、第3の実施例を説明するた
めの工程断面図を示す。
の実施例と同じ工程で、p型シリコン基板11の記憶回
路部7のNMOSFETトランスファゲート1およびC
MOS論理回路部8のNMOSFET10およびPMO
SFET9を形成する。CMPで平坦化された第1のB
PSG膜37を形成する。かかる第1のBPSG膜37
上に、第1のシリコン窒化膜(500A)49、シリコ
ン酸化膜(4000A)50、第2のシリコン窒化膜
(500A)51を成長する。
等のフッ素系ガスで第2のシリコン窒化膜51をエッチ
ングした後、CHF3 とCOとを1:3で混合した混合
ガスを使用した反応性イオンエッチングでシリコン酸化
膜50をエッチングする。かかるCO入り反応ガスを用
いることで第1のシリコン窒化膜49が現れると、選択
的にシリコン窒化膜上にカーボンが堆積されエッチング
速度が著しく低下する。すなわち、第1のシリコン窒化
膜49はシリコン酸化膜50のエッチングストッパー層
として機能する。再び、エッチングガスをフッ素系ガス
として、第1のシリコン窒化膜49をエッチングし、酸
素プラズマでフォトレジスト28を除去する。かかる一
連の工程で、第1のシリコン窒化膜49とシリコン酸化
膜50と第2のシリコン窒化膜からなる積層構造層間絶
縁膜に、ビット線用の溝部52、CMOS論理回路部の
局所配線用の溝部53、および容量コンタクトホール用
の開口部54(ここでは、第1の容量コンタクトホール
54と称す)を形成する(図6(b))。
スト28をマスクとし、前記した溝部52、53の底部
および開口部54底部より、第1のBPSG膜37を貫
きトランジスタ層の拡散層とゲート電極に至る開口部1
8、25、19を形成する。ここまでの一連の工程で、
第1のBPSG膜に形成されたトランジスタ拡散層に至
る開口部18、19が、前記積層構造層間絶縁膜に形成
された溝部52、53で接続された構造を得る。さら
に、1のBPSG膜に形成された開口部25と第1の容
量コンタクトホール54とからなる積層開口部が形成さ
れる。
ように、コリメートスパッタ法でTi/TiNバリア膜
(図示せず)を成膜し、ブランケットCVD法でタング
ステン膜を成長し、CMPで第2のシリコン窒化膜51
上のタングステン膜およびTi/TiNバリア膜を除去
することで、開口部18、19、25、54と溝部5
2、53とに一括して耐熱性金属であるタングステンを
埋め込んだ耐熱性配線プラグ55を得る。
膜56を成長し、かかる層間絶縁膜56に前記耐熱性配
線プラグ55に至る開口部57、58(ここでは、容量
ビアホール57、CMOSビアホール58と称す)を形
成する。コリメートスパッタ法でTi/TiNバリア膜
(図示せず)を成膜し、ブランケットCVD法でタング
ステン膜を成長し、CMPでかかるタングステン膜およ
びTi/TiNバリア膜を除去することで、開口部5
7、58にタングステンの埋め込まれた第2耐熱性金属
プラグ59を形成する。
t(2000A)膜の下部容量電極41を成長する。4
00〜600℃アニールで第2耐熱性金属プラグ59の
表面にTiW耐酸化層(図示せず)を形成させる。しか
る後、RFスパッタ法で2000A程度のBi4 Ti3
O12膜60を成長する。ここで、20%程度のO2 ガス
を含むArガスを用い、かかるスパッタ膜中の酸素欠損
を防止することが肝要である。しかる後、酸素を含む雰
囲気中で400℃から600℃、30秒のランプアニー
ルすることで結晶化させる。Bi4 Ti3 O12膜60表
面には、表面保護膜(図示せず)として500A程度の
Ptを成長しておく(図7(b))。
マスクによるArイオンミリングで、Bi4 Ti3 O12
膜60とPt下部容量電極41とを一括加工する。酸素
プラズマ剥離でレジストマスクを除去した後、スクラブ
洗浄でレジスト側壁に堆積していた側壁膜を除去する。
パターニングされた強誘電体膜であるところのBi4T
i3 O12膜60上に、SOG膜(1000A)とオゾン
TEOS−CVD法による酸化膜(1000A)からな
る第1カバー膜47を成長し、各Bi4 Ti3O12膜容
量部に至る開口部16(ここでは、プレート電極ホール
16)を形成し、スパッタ法でPt(2000A)/T
iN(500A)からなる上部容量電極43であるプレ
ート電極を成膜する。しかる後、Cl2 −BCl3 の混
合ガスを用いた反応性イオンエッチングでパターニング
することで、かかるプレート電極膜3を得る。なお、必
要に応じてレジストマスクを酸素プラズマでアッシング
除去した後、耳状側壁堆積物を除去する。
バー膜48としてオゾンTEOS−CVD法で3000
A程度の酸化膜を成長する。レジストマスクで、かかる
第2カバー膜48に第2耐熱性金属プラグに至る開口部
45(ここでは、ビアホール45と称す)およびプレー
ト電極3に至る開口部(ここでは、プレート・コンタク
トホール27と称す)を形成し、Ti(500A)/T
iN(500A)/Al(4000A)/TiN(30
0A)をスパッタし、Cl2 とBCl3 混合ガスを用い
るドライエッチングでアルミ配線20を形成する。
スでは、拡散層へ至る深い開口部とかかる開口部間を接
続する溝部とに耐熱性金属の埋め込まれた耐熱性配線プ
ラグを有していることが特徴である。本実施例において
も、強誘電体容量部形成工程前に作られた耐熱性配線プ
ラグが存在するため、拡散層への深い開口部を埋め込む
必要がなく、耐熱性配線プラグを介することでスパッタ
法によるアルミ膜20、21でも十分に電気的導通が確
保される。さらに、実施例2と同じく、耐熱性配線プラ
グ40を介して、トランスファゲート1の拡散層上に強
誘電体容量部4が形成されているため、第1の実施例に
見られた局所配線21を必要としない。このため、容量
セルの面積を小さくでき高密度な記憶回路部の形成を可
能としている。
施例2では、拡散層への開口部に耐熱性金属(ここで
は、タングステン)の埋め込まれた耐熱性金属プラグ4
0を有するのみで、かかる耐熱性金属プラグ40間はア
ルミ配線20を介して接続されている。第3の実施例で
は、耐熱性金属プラグ間を同じく耐熱性金属で埋め込ま
れた溝部を介して接続する耐熱性配線プラグを有し、か
かる耐熱性配線プラグをCMOS論理回路部8の局所配
線や記憶回路部のビット線に利用できる。その結果、配
線引き回しに自由度が増し、特に強誘電体容量を有する
記憶回路部とCMOS論理回路、さらにはFRAMブロ
ックとCMOSロジック回路とのデータ処理速度差を補
うためのCMOS・SRAMキャッシュメモリとが混載
されたマイクロプロセッサーを形成する場合において、
特に有効となる。
回路部のNMOSFETとCMOS論理回路部のトラン
ジスタの拡散層に対して同時・一括して予め耐熱性金属
プラグを形成する。このため、水素雰囲気等の還元雰囲
気に対して弱い強誘電体膜を用いた記憶回路部を含む集
積回路であっても、かかる記憶回路の特性劣化させるこ
となく、拡散層に対する電気導通を確実に取ることがで
きる。さらに、拡散層に対する開口部と開口部間を接続
する溝部に耐熱性金属を埋め込んだ耐熱性配線プラグを
形成した後、強誘電体容量を形成することで拡散層に対
する電気導通を確実に取ることができるのみならず、配
線自由度が向上する。その結果、配線層の自由度が強く
要求される記憶回路とCMOS回路の混載された多機能
・半導体集積回路の形成を容易にするといった効果もあ
る。
程断面図である。
程断面図である。
程断面図である。
程断面図である。
程断面図である。
程断面図である。
程断面図である。
る。
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
工工程を説明する断面図である。
Claims (6)
- 【請求項1】記憶容量部が配列された記憶回路部とCM
OS論理回路部とを有する半導体装置において、半導体
基板上に層間絶縁膜が形成され、該層間絶縁膜には、前
記記憶回路部と前記CMOS回路部を構成するトランジ
スタ層に至る開口部に耐熱性金属が埋め込まれてなる耐
熱性金属プラグが形成され、さらに該記憶回路部内の該
耐熱性金属プラグ上に該記憶容量部が形成されているこ
とを特徴とする半導体装置の構造。 - 【請求項2】記憶容量部が配列された記憶回路部とCM
OS論理回路部とを有する半導体装置において、半導体
基板上に層間絶縁膜が形成され、該層間絶縁膜には、前
記記憶回路部と前記CMOS回路部を構成するトランジ
スタ層に至る開口部と前記開口部間を接続する溝部とに
耐熱性金属が埋め込まれてなる耐熱性配線プラグが形成
され、さらに該記憶回路部内の該耐熱性配線プラグ上に
該記憶容量部が形成されていることを特徴とする半導体
装置の構造。 - 【請求項3】記憶容量部として強誘電体薄膜よりなる金
属酸化膜を用いたことを特徴とする請求項1または2記
載の半導体装置の構造。 - 【請求項4】半導体基板にトランジスタを形成する工程
と、層間絶縁膜を成長する工程と、トランジスタ層に至
る開口部を層間絶縁膜に形成する工程と、該開口部に耐
熱性金属を埋め込んだ耐熱性金属プラグを形成する工程
と、該耐熱性金属プラグ上に記憶容量部を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項5】半導体基板にトランジスタを形成する工程
と、層間絶縁膜を成長する工程と、該層間絶縁膜にトラ
ンジスタ層に至る開口部および該開口部間を接続する溝
部を形成する工程と、該溝部と開口部に耐熱性金属を埋
め込んだ耐熱性配線プラグを形成する工程と、該耐熱性
配線プラグ上の一部に記憶容量部を形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項6】請求項4および請求項5に記載した記憶容
量部の製造方法であって、下部容量電極膜を成長する工
程と、強誘電体薄膜を成長する工程と、該強誘電体薄膜
上に薄い金属保護膜を成長する工程と、かかる下部容量
電極膜と強誘電体薄膜と金属保護膜からなる積層膜をパ
ターニングする工程と、回転ブラシにより側壁堆積膜を
除去する工程と、上部容量電極膜を成長する工程と、該
上部容量電極膜をパターニングする一連の工程を含むこ
と特徴とする記憶容量部の製造方法。
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