JP2002043440A - 半導体メモリおよびその製造方法 - Google Patents
半導体メモリおよびその製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
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Abstract
(57)【要約】
【課題】 誘電膜と拡散防止膜との接触、キャパシタの
静電容量の減少およびリーク電流の増加を防止すること
ができる半導体メモリおよびその製造方法を提供するこ
と。 【解決手段】 半導体基板30上にトランジスタを形成す
る工程と、その上に層間絶縁膜32、33を形成する工程
と、そこにコンタクトホールを形成する工程と、コンタ
クトホール内に拡散防止膜34Cとシード層34Dとで構成さ
れたプラグ34を形成する工程と、その上面に犠牲層を形
成する工程と、犠牲層をエッチングして、シード層34D
の表面を露出させるための開口部を形成する工程と、電
気メッキ法により、開口部内のシード層34Dの上面に下
部電極37を形成する工程と、犠牲層を除去する工程と、
その上から誘電膜38を形成する工程と、それを覆うよう
に上部電極39を形成する工程とを含む。
静電容量の減少およびリーク電流の増加を防止すること
ができる半導体メモリおよびその製造方法を提供するこ
と。 【解決手段】 半導体基板30上にトランジスタを形成す
る工程と、その上に層間絶縁膜32、33を形成する工程
と、そこにコンタクトホールを形成する工程と、コンタ
クトホール内に拡散防止膜34Cとシード層34Dとで構成さ
れたプラグ34を形成する工程と、その上面に犠牲層を形
成する工程と、犠牲層をエッチングして、シード層34D
の表面を露出させるための開口部を形成する工程と、電
気メッキ法により、開口部内のシード層34Dの上面に下
部電極37を形成する工程と、犠牲層を除去する工程と、
その上から誘電膜38を形成する工程と、それを覆うよう
に上部電極39を形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、電極と接続された
プラグを備える半導体装置およびその製造方法に関し、
特に、キャパシタ電極と接続されたプラグを備える半導
体メモリおよびその製造方法に関する。
プラグを備える半導体装置およびその製造方法に関し、
特に、キャパシタ電極と接続されたプラグを備える半導
体メモリおよびその製造方法に関する。
【０００２】
【従来の技術】DRAM(dynamic random access memor
y)セルは、１つのトランジスタと、1ビットのデータを
電荷として格納するための１つのキャパシタとで構成さ
れる。キャパシタは、下部電極と、誘電膜と、上部電極
とで構成されるが、このようなキャパシタの１つの電極
は、トランジスタのソース・ドレイン接合に接続され、
他の電極は基準電圧線に接続されている。
y)セルは、１つのトランジスタと、1ビットのデータを
電荷として格納するための１つのキャパシタとで構成さ
れる。キャパシタは、下部電極と、誘電膜と、上部電極
とで構成されるが、このようなキャパシタの１つの電極
は、トランジスタのソース・ドレイン接合に接続され、
他の電極は基準電圧線に接続されている。
【０００３】コンピュータを応用した技術の進歩ととも
に、メモリチップの高性能化が求められており、メモリ
セルの微細化に伴って、より多くのメモリセルを１つの
素子に集積して形成できるようになった。
に、メモリチップの高性能化が求められており、メモリ
セルの微細化に伴って、より多くのメモリセルを１つの
素子に集積して形成できるようになった。
【０００４】しかし、キャパシタの静電容量は、電極の
面積と誘電膜の誘電率とに比例する。したがって、メモ
リセルの面積が減少するとともに、キャパシタの静電容
量は減少し、それによってメモリセルの機能が低下して
しまう。
面積と誘電膜の誘電率とに比例する。したがって、メモ
リセルの面積が減少するとともに、キャパシタの静電容
量は減少し、それによってメモリセルの機能が低下して
しまう。
【０００５】そこで、メモリセルの集積度を向上させる
ために、スタックトキャパシタが提案された。スタック
トキャパシタは、トランジスタや、ビット線、ワード線
の上から、部分的に重なるように蓄積電極を形成するこ
とによって、各メモリセルの形成に必要な面積を効果的
に減少させることができるものである。
ために、スタックトキャパシタが提案された。スタック
トキャパシタは、トランジスタや、ビット線、ワード線
の上から、部分的に重なるように蓄積電極を形成するこ
とによって、各メモリセルの形成に必要な面積を効果的
に減少させることができるものである。
【０００６】一方、キャパシタの下部電極とトランジス
タのソース・ドレイン接合とを接続するために、プラグ
が用いられる。
タのソース・ドレイン接合とを接続するために、プラグ
が用いられる。
【０００７】以下、添付した図1Aないし図1Cを参照しな
がら、従来の技術に係る、電極と接続されたプラグを備
える半導体装置の一例として、キャパシタ電極と接続さ
れたプラグを備える半導体メモリおよびその製造方法を
説明する。
がら、従来の技術に係る、電極と接続されたプラグを備
える半導体装置の一例として、キャパシタ電極と接続さ
れたプラグを備える半導体メモリおよびその製造方法を
説明する。
【０００８】図1Aないし図1Cは、従来の技術に係る半導
体メモリの製造過程における断面構造を工程順に示した
図である。まず、図1Aは、従来の技術に係る半導体メモ
リの製造過程において、半導体基板10の上面に形成され
た層間絶縁膜15のコンタクトホール内にプラグ16を形成
した状態を示す断面図である。
体メモリの製造過程における断面構造を工程順に示した
図である。まず、図1Aは、従来の技術に係る半導体メモ
リの製造過程において、半導体基板10の上面に形成され
た層間絶縁膜15のコンタクトホール内にプラグ16を形成
した状態を示す断面図である。
【０００９】図1Aに示されているように、まず、半導体
基板10の上面または表層部に、フィールド酸化膜などの
素子分離膜11、ゲート絶縁膜12、ゲート電極13およびソ
ース・ドレイン接合14で構成されたトランジスタを形成
し、トランジスタの上に層間絶縁膜15を形成する。さら
に、層間絶縁膜15内にプラグ16を形成する。ここで、プ
ラグ16は、図1Aに示されている２つのソース・ドレイン
接合14、14のうちいずれか一方の表面を露出させたコン
タクトホール内に形成されており、ポリシリコン膜16
A、オーミックコンタクト層16Bおよび拡散防止膜16Cか
らなる。
基板10の上面または表層部に、フィールド酸化膜などの
素子分離膜11、ゲート絶縁膜12、ゲート電極13およびソ
ース・ドレイン接合14で構成されたトランジスタを形成
し、トランジスタの上に層間絶縁膜15を形成する。さら
に、層間絶縁膜15内にプラグ16を形成する。ここで、プ
ラグ16は、図1Aに示されている２つのソース・ドレイン
接合14、14のうちいずれか一方の表面を露出させたコン
タクトホール内に形成されており、ポリシリコン膜16
A、オーミックコンタクト層16Bおよび拡散防止膜16Cか
らなる。
【００１０】図1Bは、従来の技術に係る半導体メモリの
製造過程において、層間絶縁膜15およびプラグ16の上面
に下部電極17を形成した状態を示す断面図である。
製造過程において、層間絶縁膜15およびプラグ16の上面
に下部電極17を形成した状態を示す断面図である。
【００１１】図1Bに示されているように、層間絶縁膜15
およびプラグ16の上面に下部電極17となる第1導電膜を
成長させ、これをリソグラフィ工程などで不要部を除去
することにより、拡散防止膜16Cの上面と接続された下
部電極17を形成する。この下部電極17を形成する過程
で、高集積素子の製造過程でよく発生するマスクのアラ
イメント誤差により、図1Bに示されているように、拡散
防止膜16Cの一部が、露出してしまうことがある。
およびプラグ16の上面に下部電極17となる第1導電膜を
成長させ、これをリソグラフィ工程などで不要部を除去
することにより、拡散防止膜16Cの上面と接続された下
部電極17を形成する。この下部電極17を形成する過程
で、高集積素子の製造過程でよく発生するマスクのアラ
イメント誤差により、図1Bに示されているように、拡散
防止膜16Cの一部が、露出してしまうことがある。
【００１２】図1Cは、従来の技術に係る半導体メモリの
製造過程において、誘電膜18および上部電極19を形成し
た状態を示す断面図である。
製造過程において、誘電膜18および上部電極19を形成し
た状態を示す断面図である。
【００１３】図1Cに示されているように、層間絶縁膜15
および拡散防止膜16Cの上面のうちの表面が露出した領
域、および下部電極17の上面とその側面に誘電膜18を形
成し、さらに誘電膜18を覆うように上部電極19を形成す
る。ここで、高集積素子の静電容量を増加させるため
に、誘電膜18を、BaSrTiO3(以下、BSTという)などの高
い誘電率を有する物質により形成する。
および拡散防止膜16Cの上面のうちの表面が露出した領
域、および下部電極17の上面とその側面に誘電膜18を形
成し、さらに誘電膜18を覆うように上部電極19を形成す
る。ここで、高集積素子の静電容量を増加させるため
に、誘電膜18を、BaSrTiO3(以下、BSTという)などの高
い誘電率を有する物質により形成する。
【００１４】上記の製造方法では、通常、下部電極17を
形成するために、下部電極17のエッチングが必要であ
り、これにより後述の問題が発生する。しかし、キャパ
シタを構成する下部電極を、下部電極のエッチングによ
らず形成する方法がある。その１つの方法として、電気
メッキ法が利用されており、以下、この方法を、図2Aな
いし図2Eを参照しながら説明する。
形成するために、下部電極17のエッチングが必要であ
り、これにより後述の問題が発生する。しかし、キャパ
シタを構成する下部電極を、下部電極のエッチングによ
らず形成する方法がある。その１つの方法として、電気
メッキ法が利用されており、以下、この方法を、図2Aな
いし図2Eを参照しながら説明する。
【００１５】図2Aないし図2Eは、従来の技術に係る半導
体メモリの製造過程における断面構造を工程順に示した
図である。まず、図2Aは、従来の技術に係る半導体メモ
リの製造過程において、半導体基板10の上面に形成され
た層間絶縁膜15のコンタクトホール内にプラグ16を形成
した状態を示す断面図である。
体メモリの製造過程における断面構造を工程順に示した
図である。まず、図2Aは、従来の技術に係る半導体メモ
リの製造過程において、半導体基板10の上面に形成され
た層間絶縁膜15のコンタクトホール内にプラグ16を形成
した状態を示す断面図である。
【００１６】図2Aに示されているように、まず、半導体
基板10の上面または表層部に、フィールド酸化膜などの
素子分離膜11、ゲート絶縁膜12、ゲート電極13、および
ソース・ドレイン接合14で構成されたトランジスタを形
成し、トランジスタの上から層間絶縁膜15を形成する。
さらに、層間絶縁膜15内にプラグ16を形成する。ここ
で、プラグ16は、図2Aに示されている２つのソースドレ
イン接合14、14のうちいずれか一方の表面を露出させた
コンタクトホール内に形成されており、ポリシリコン膜
16A、オーミックコンタクト層16Bおよび拡散防止膜16C
からなる。
基板10の上面または表層部に、フィールド酸化膜などの
素子分離膜11、ゲート絶縁膜12、ゲート電極13、および
ソース・ドレイン接合14で構成されたトランジスタを形
成し、トランジスタの上から層間絶縁膜15を形成する。
さらに、層間絶縁膜15内にプラグ16を形成する。ここ
で、プラグ16は、図2Aに示されている２つのソースドレ
イン接合14、14のうちいずれか一方の表面を露出させた
コンタクトホール内に形成されており、ポリシリコン膜
16A、オーミックコンタクト層16Bおよび拡散防止膜16C
からなる。
【００１７】図2Bは、従来の技術に係る半導体メモリの
製造過程において、シード層21、接着層22および犠牲層
23を順に形成した状態を示す断面図である。図2Bに示さ
れているように、層間絶縁膜15およびプラグ16の上面に
シード層21を形成し、接着層22と犠牲層23をシード層21
の上に順に形成する。
製造過程において、シード層21、接着層22および犠牲層
23を順に形成した状態を示す断面図である。図2Bに示さ
れているように、層間絶縁膜15およびプラグ16の上面に
シード層21を形成し、接着層22と犠牲層23をシード層21
の上に順に形成する。
【００１８】図2Cは、従来の技術に係る半導体メモリの
製造過程において、接着層22および犠牲層23に形成した
コンタクトホール内に下部電極17を形成した状態を示す
断面図である。図2Cに示されているように、リソグラフ
ィ工程などによってパターンニングされた犠牲層23およ
び接着層22を選択的にエッチングして、シード層21を露
出させるための開口部を形成し、開口部内のシード層21
の上面に電気メッキ法により下部電極17を形成する。
製造過程において、接着層22および犠牲層23に形成した
コンタクトホール内に下部電極17を形成した状態を示す
断面図である。図2Cに示されているように、リソグラフ
ィ工程などによってパターンニングされた犠牲層23およ
び接着層22を選択的にエッチングして、シード層21を露
出させるための開口部を形成し、開口部内のシード層21
の上面に電気メッキ法により下部電極17を形成する。
【００１９】図2Dは、従来の技術に係る半導体メモリの
製造過程において、犠牲層23および接着層22と、シード
層21の不要部とを除去した状態を示す断面図である。図
2Dに示されているように、犠牲層23および接着層22を除
去し、さらに、下部電極17と隣接するセルの下部電極
(図示せず)とを分離させるために、表面に露出したシー
ド層(図示せず)を除去する。
製造過程において、犠牲層23および接着層22と、シード
層21の不要部とを除去した状態を示す断面図である。図
2Dに示されているように、犠牲層23および接着層22を除
去し、さらに、下部電極17と隣接するセルの下部電極
(図示せず)とを分離させるために、表面に露出したシー
ド層(図示せず)を除去する。
【００２０】図2Eは、従来の技術に係る半導体メモリの
製造過程において、誘電膜18および上部電極19を形成し
た状態を示す断面図である。図2Eに示されているよう
に、下部電極17や、シード層21および層間絶縁膜15の表
面を覆うように誘電膜18を形成した後、誘電膜18の上に
上部電極19を形成する。
製造過程において、誘電膜18および上部電極19を形成し
た状態を示す断面図である。図2Eに示されているよう
に、下部電極17や、シード層21および層間絶縁膜15の表
面を覆うように誘電膜18を形成した後、誘電膜18の上に
上部電極19を形成する。
【００２１】しかし、開口部を形成するためのリソグラ
フィ工程においてマスクのアライメント誤差が発生する
と、シード層21を除去した後に、プラグ16の拡散防止膜
16Cが露出してしまい、露出した拡散防止膜16Cが誘電膜
18と接触してしまう。
フィ工程においてマスクのアライメント誤差が発生する
と、シード層21を除去した後に、プラグ16の拡散防止膜
16Cが露出してしまい、露出した拡散防止膜16Cが誘電膜
18と接触してしまう。
【００２２】上述した従来の方法では、拡散防止膜16C
と誘電膜18とが接触することが起こるので、いくつかの
問題点が発生する。まず、BSTなどの誘電膜18は、高温
の酸素雰囲気で形成されるために、誘電膜18の形成過程
で拡散防止膜16Cのうち表面に露出した部分が酸化され
てしまう。拡散防止膜16Cのうち酸化された部分は、低
い誘電率を有することとなる。その部分はキャパシタの
誘電膜として作用するが、それによって、キャパシタの
静電容量が減少する。
と誘電膜18とが接触することが起こるので、いくつかの
問題点が発生する。まず、BSTなどの誘電膜18は、高温
の酸素雰囲気で形成されるために、誘電膜18の形成過程
で拡散防止膜16Cのうち表面に露出した部分が酸化され
てしまう。拡散防止膜16Cのうち酸化された部分は、低
い誘電率を有することとなる。その部分はキャパシタの
誘電膜として作用するが、それによって、キャパシタの
静電容量が減少する。
【００２３】他の問題点としては、拡散防止膜16Cと誘
電膜18との間の仕事関数の差が小さく、それによりショ
ットキー障壁高さが低くなるので、リーク電流が増加す
るということがある。
電膜18との間の仕事関数の差が小さく、それによりショ
ットキー障壁高さが低くなるので、リーク電流が増加す
るということがある。
【００２４】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術の問題点を解決するためになされたもの
であり、誘電膜と拡散防止膜との接触を防止することが
できる、キャパシタ電極と接続されたプラグを備えた半
導体メモリおよびその製造方法を提供することを目的と
する。
うな従来の技術の問題点を解決するためになされたもの
であり、誘電膜と拡散防止膜との接触を防止することが
できる、キャパシタ電極と接続されたプラグを備えた半
導体メモリおよびその製造方法を提供することを目的と
する。
【００２５】また、本発明は、キャパシタの静電容量の
減少およびリーク電流の増加を防止することができる、
キャパシタ電極と接続されたプラグを備えた半導体メモ
リおよびその製造方法を提供することを目的とする。
減少およびリーク電流の増加を防止することができる、
キャパシタ電極と接続されたプラグを備えた半導体メモ
リおよびその製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体メモリは、ゲート絶縁膜、ゲー
ト電極およびソース・ドレイン接合を有するトランジス
タが形成された半導体基板と、半導体基板または半導体
基板の上面に形成された導電膜の上面に形成された層間
絶縁膜と、層間絶縁膜のコンタクトホール内の半導体基
板または導電膜の上面に形成された拡散防止膜と、その
上面に形成されたシード層とで構成されたプラグと、プ
ラグを構成するシード層と接続されるように形成された
下部電極と、下部電極、シード層および層間絶縁膜の露
出した表面に形成された誘電膜と、誘電膜の表面を覆う
ように形成された上部電極とを備えていることを特徴と
する。
め、本発明に係る半導体メモリは、ゲート絶縁膜、ゲー
ト電極およびソース・ドレイン接合を有するトランジス
タが形成された半導体基板と、半導体基板または半導体
基板の上面に形成された導電膜の上面に形成された層間
絶縁膜と、層間絶縁膜のコンタクトホール内の半導体基
板または導電膜の上面に形成された拡散防止膜と、その
上面に形成されたシード層とで構成されたプラグと、プ
ラグを構成するシード層と接続されるように形成された
下部電極と、下部電極、シード層および層間絶縁膜の露
出した表面に形成された誘電膜と、誘電膜の表面を覆う
ように形成された上部電極とを備えていることを特徴と
する。
【００２７】ここで、シード層は、Ru、Ir、Pt、SrO、
W、Mo、Co、Ni、Au、またはAgのいずれかにより形成さ
れていることが望ましい。また、拡散防止膜は、TiN、T
iSiN、TiAlN、TaSiN、TaAlN、IrO2、またはRuO2のいず
れかにより形成されていることが好ましい。
W、Mo、Co、Ni、Au、またはAgのいずれかにより形成さ
れていることが望ましい。また、拡散防止膜は、TiN、T
iSiN、TiAlN、TaSiN、TaAlN、IrO2、またはRuO2のいず
れかにより形成されていることが好ましい。
【００２８】また、さらに、拡散防止膜と半導体基板と
の間にポリシリコン膜を備えていることが望ましい。さ
らに、拡散防止膜と半導体基板との間にオーミックコン
タクト層を備えていることが好ましい。一方、さらに、
オーミックコンタクト層と半導体基板との間にポリシリ
コン膜を備えていることが望ましい。
の間にポリシリコン膜を備えていることが望ましい。さ
らに、拡散防止膜と半導体基板との間にオーミックコン
タクト層を備えていることが好ましい。一方、さらに、
オーミックコンタクト層と半導体基板との間にポリシリ
コン膜を備えていることが望ましい。
【００２９】本発明に係る半導体メモリの製造方法は、
半導体基板の上面または表層部に、ゲート絶縁膜、ゲー
ト電極およびソース・ドレイン接合を有するトランジス
タを形成する工程と、半導体基板または半導体基板の上
面に形成された導電膜の上面に層間絶縁膜を形成する工
程と、層間絶縁膜をエッチングして、コンタクトホール
を形成する工程と、コンタクトホール内に拡散防止膜を
形成し、さらに拡散防止膜の上面にシード層を形成し
て、拡散防止膜とシード層とで構成されたプラグを形成
する工程と、プラグおよび層間絶縁膜の上面に犠牲層を
形成する工程と、犠牲層をエッチングして、シード層の
表面を露出させるための開口部を形成する工程と、電気
メッキ法により、開口部内のシード層の上面に下部電極
を形成する工程と、犠牲層を除去する工程と、下部電
極、シード層および層間絶縁膜の露出した表面に誘電膜
を形成する工程と、誘電膜の表面を覆うように上部電極
を形成する工程とを含むことを特徴とする。
半導体基板の上面または表層部に、ゲート絶縁膜、ゲー
ト電極およびソース・ドレイン接合を有するトランジス
タを形成する工程と、半導体基板または半導体基板の上
面に形成された導電膜の上面に層間絶縁膜を形成する工
程と、層間絶縁膜をエッチングして、コンタクトホール
を形成する工程と、コンタクトホール内に拡散防止膜を
形成し、さらに拡散防止膜の上面にシード層を形成し
て、拡散防止膜とシード層とで構成されたプラグを形成
する工程と、プラグおよび層間絶縁膜の上面に犠牲層を
形成する工程と、犠牲層をエッチングして、シード層の
表面を露出させるための開口部を形成する工程と、電気
メッキ法により、開口部内のシード層の上面に下部電極
を形成する工程と、犠牲層を除去する工程と、下部電
極、シード層および層間絶縁膜の露出した表面に誘電膜
を形成する工程と、誘電膜の表面を覆うように上部電極
を形成する工程とを含むことを特徴とする。
【００３０】ここで、シード層を、Ru、Ir、Pt、SrO、
W、Mo、Co、Ni、Au、またはAgのいずれかにより形成す
ることが望ましい。また、層間絶縁膜を形成する工程の
前に、半導体基板の上面に、電気メッキにおける電極と
して用いられる導電膜層を形成する工程を含むことが好
ましい。
W、Mo、Co、Ni、Au、またはAgのいずれかにより形成す
ることが望ましい。また、層間絶縁膜を形成する工程の
前に、半導体基板の上面に、電気メッキにおける電極と
して用いられる導電膜層を形成する工程を含むことが好
ましい。
【００３１】一方、拡散防止膜をTiN、TiSiN、TiAlN、T
aSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成
することが望ましい。また、誘電膜をBaSrTiO3(以下、B
STという)により形成し、上部電極をPt、Ru、またはIr
のいずれかにより形成することが好ましい。
aSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成
することが望ましい。また、誘電膜をBaSrTiO3(以下、B
STという)により形成し、上部電極をPt、Ru、またはIr
のいずれかにより形成することが好ましい。
【００３２】本発明に係る半導体メモリの製造方法は、
半導体基板の上面または表層部に、ゲート絶縁膜、ゲー
ト電極およびソース・ドレイン接合を有するトランジス
タを形成する工程と、半導体基板または半導体基板の上
面に形成された導電膜の上面に層間絶縁膜を形成する工
程と、層間絶縁膜をエッチングして、コンタクトホール
を形成する工程と、コンタクトホール内に拡散防止膜を
形成し、さらに拡散防止膜の上面にシード層を形成し
て、拡散防止膜とシード層とで構成されたプラグを形成
する工程と、プラグおよび層間絶縁膜の上面に接着層を
形成する工程と、接着層の上面に犠牲層を形成する工程
と、犠牲層および接着層をエッチングして、シード層の
表面を露出させるための開口部を形成する工程と、電気
メッキ法により、開口部内のシード層の上面に下部電極
を形成する工程と、犠牲層および接着層を除去する工程
と、下部電極、シード層および層間絶縁膜の露出した表
面に誘電膜を形成する工程と、誘電膜の表面を覆うよう
に上部電極を形成する工程とを含むことを特徴とする。
半導体基板の上面または表層部に、ゲート絶縁膜、ゲー
ト電極およびソース・ドレイン接合を有するトランジス
タを形成する工程と、半導体基板または半導体基板の上
面に形成された導電膜の上面に層間絶縁膜を形成する工
程と、層間絶縁膜をエッチングして、コンタクトホール
を形成する工程と、コンタクトホール内に拡散防止膜を
形成し、さらに拡散防止膜の上面にシード層を形成し
て、拡散防止膜とシード層とで構成されたプラグを形成
する工程と、プラグおよび層間絶縁膜の上面に接着層を
形成する工程と、接着層の上面に犠牲層を形成する工程
と、犠牲層および接着層をエッチングして、シード層の
表面を露出させるための開口部を形成する工程と、電気
メッキ法により、開口部内のシード層の上面に下部電極
を形成する工程と、犠牲層および接着層を除去する工程
と、下部電極、シード層および層間絶縁膜の露出した表
面に誘電膜を形成する工程と、誘電膜の表面を覆うよう
に上部電極を形成する工程とを含むことを特徴とする。
【００３３】ここで、プラグを形成する工程が、コンタ
クトホール内に、拡散防止膜を形成する工程と、コンタ
クトホール内に形成された拡散防止膜の表層部をエッチ
ングして除去する工程と、拡散防止膜の上面にシード層
を形成する工程とを含むことが望ましい。また、層間絶
縁膜を形成する工程の前に、半導体基板の上面に、電気
メッキにおける電極として用いられる導電膜層を形成す
る工程を含むことが好ましい。
クトホール内に、拡散防止膜を形成する工程と、コンタ
クトホール内に形成された拡散防止膜の表層部をエッチ
ングして除去する工程と、拡散防止膜の上面にシード層
を形成する工程とを含むことが望ましい。また、層間絶
縁膜を形成する工程の前に、半導体基板の上面に、電気
メッキにおける電極として用いられる導電膜層を形成す
る工程を含むことが好ましい。
【００３４】また、シード層をRu、Ir、Pt、SrO、W、M
o、Co、Ni、Au、またはAgのいずれかにより形成し、拡
散防止膜をTiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2、
またはRuO2のいずれかにより形成することが望ましい。
一方、層間絶縁膜を形成するために、シリコン酸化膜を
成長させ、シリコン酸化膜の上面にシリコン窒化膜を成
長させることが好ましい。
o、Co、Ni、Au、またはAgのいずれかにより形成し、拡
散防止膜をTiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2、
またはRuO2のいずれかにより形成することが望ましい。
一方、層間絶縁膜を形成するために、シリコン酸化膜を
成長させ、シリコン酸化膜の上面にシリコン窒化膜を成
長させることが好ましい。
【００３５】また、拡散防止膜の表層部をエッチングし
て除去するために、エッチング剤としてCl2およびBCl3
を含む混合ガスを用いることが望ましい。一方、誘電膜
をBTO膜により形成し、上部電極をPt膜、Ru膜、またはI
r膜のいずれかにより形成することが好ましい。
て除去するために、エッチング剤としてCl2およびBCl3
を含む混合ガスを用いることが望ましい。一方、誘電膜
をBTO膜により形成し、上部電極をPt膜、Ru膜、またはI
r膜のいずれかにより形成することが好ましい。
【００３６】なお、パターンニングをするためのリソグ
ラフィ工程や、それにより形成されたレジストなどのマ
スクを用いてエッチングする工程、さらにレジストなど
を洗浄またはアッシングする工程などは、半導体プロセ
スにおいて自明であるので必要最小限度の記載に留め、
その説明を省略する。
ラフィ工程や、それにより形成されたレジストなどのマ
スクを用いてエッチングする工程、さらにレジストなど
を洗浄またはアッシングする工程などは、半導体プロセ
スにおいて自明であるので必要最小限度の記載に留め、
その説明を省略する。
【００３７】
【発明の実施の形態】以下、図3Aないし図3Iを参照しな
がら、本発明の実施の形態に係る半導体装置（半導体メ
モリ）およびその製造方法について説明する。
がら、本発明の実施の形態に係る半導体装置（半導体メ
モリ）およびその製造方法について説明する。
【００３８】図3Aないし図3Iは、本発明の実施の形態に
係る半導体メモリの製造過程における断面構造を工程順
に示した図である。なお、図示されていないが、半導体
基板の上面または表層部にフィールド酸化膜などの素子
分離膜を形成し、さらに、ゲート絶縁膜、ゲート電極お
よびソース・ドレイン接合を有するトランジスタを形成
する。以下、このようにして得られた構造を含む半導体
基板を半導体基板30と記す。
係る半導体メモリの製造過程における断面構造を工程順
に示した図である。なお、図示されていないが、半導体
基板の上面または表層部にフィールド酸化膜などの素子
分離膜を形成し、さらに、ゲート絶縁膜、ゲート電極お
よびソース・ドレイン接合を有するトランジスタを形成
する。以下、このようにして得られた構造を含む半導体
基板を半導体基板30と記す。
【００３９】図3Aは、本発明の実施の形態に係る半導体
メモリの製造過程において、半導体基板30の上面に導電
膜31、第1絶縁膜32および第2絶縁膜33を順に形成した状
態を示す断面図である。
メモリの製造過程において、半導体基板30の上面に導電
膜31、第1絶縁膜32および第2絶縁膜33を順に形成した状
態を示す断面図である。
【００４０】図3Aに示されているように、まず、半導体
基板30の上面に導電膜31を形成し、さらに導電膜31の上
面に第1絶縁膜32および第2絶縁膜33を順に形成し、この
２つの膜からなる層間絶縁膜を形成する。
基板30の上面に導電膜31を形成し、さらに導電膜31の上
面に第1絶縁膜32および第2絶縁膜33を順に形成し、この
２つの膜からなる層間絶縁膜を形成する。
【００４１】導電膜31は、電気メッキ法により、キャパ
シタの下部電極を形成する過程において電極として利用
されるものである。本発明に係る好ましい実施の形態に
おいては、ドープトポリシリコン膜を成長させ、ポリシ
リコン膜内の不純物を活性化させるための熱処理を行っ
て導電膜31を形成する。なお、半導体基板30を電極とし
て代用することにより、導電膜31の形成を省略すること
ができる。
シタの下部電極を形成する過程において電極として利用
されるものである。本発明に係る好ましい実施の形態に
おいては、ドープトポリシリコン膜を成長させ、ポリシ
リコン膜内の不純物を活性化させるための熱処理を行っ
て導電膜31を形成する。なお、半導体基板30を電極とし
て代用することにより、導電膜31の形成を省略すること
ができる。
【００４２】第2絶縁膜33は、後に層間絶縁膜をエッチ
ングしてコンタクトホールを形成する際には、パターン
ニングが維持されるように、エッチングされない方がよ
い。そのために、第2絶縁膜33は、第1絶縁膜32を選択的
にエッチングすることができるように、第1絶縁膜32に
対するエッチングの選択性が優れた物質により形成され
る。
ングしてコンタクトホールを形成する際には、パターン
ニングが維持されるように、エッチングされない方がよ
い。そのために、第2絶縁膜33は、第1絶縁膜32を選択的
にエッチングすることができるように、第1絶縁膜32に
対するエッチングの選択性が優れた物質により形成され
る。
【００４３】本発明に係る好ましい実施の形態として
は、層間絶縁膜を形成するために、厚さ3000〜8000 Aの
シリコン酸化膜を成長させて第1絶縁膜32を形成し、厚
さ300〜1000 Aのシリコン窒化膜を成長させて第2絶縁膜
33を形成する。
は、層間絶縁膜を形成するために、厚さ3000〜8000 Aの
シリコン酸化膜を成長させて第1絶縁膜32を形成し、厚
さ300〜1000 Aのシリコン窒化膜を成長させて第2絶縁膜
33を形成する。
【００４４】図3Bは、本発明の実施の形態に係る半導体
メモリの製造過程において、層間絶縁膜に形成したコン
タクトホール内にポリシリコン膜34Aを形成した状態を
示す断面図である。
メモリの製造過程において、層間絶縁膜に形成したコン
タクトホール内にポリシリコン膜34Aを形成した状態を
示す断面図である。
【００４５】図3Bに示されているように、リソグラフィ
工程などによってパターンニングされた第2絶縁膜33と
第1絶縁膜32をエッチングして、導電膜31を露出させた
コンタクトホールを形成する。なお、導電膜31が形成さ
れていない場合には、半導体基板30に形成されたソース
・ドレイン接合(図示せず)が露出される場合もある。
工程などによってパターンニングされた第2絶縁膜33と
第1絶縁膜32をエッチングして、導電膜31を露出させた
コンタクトホールを形成する。なお、導電膜31が形成さ
れていない場合には、半導体基板30に形成されたソース
・ドレイン接合(図示せず)が露出される場合もある。
【００４６】そして、第2絶縁膜33とコンタクトホール
内の導電膜31の上面に、ポリシリコン膜34Aを500ないし
3000 Aの厚さに成長させた後、プラグを形成するために
コンタクトホール内の導電膜31上面にポリシリコン膜34
Aを残し、それ以外の第2絶縁膜33上面やコンタクトホー
ルの側壁などに成長した不要なポリシリコン膜(図示せ
ず)をエッチングにより除去する。このエッチング工程
で、第2絶縁膜33の表面とポリシリコン膜34Aの表面との
高さの差は500〜1500 Aとなる。
内の導電膜31の上面に、ポリシリコン膜34Aを500ないし
3000 Aの厚さに成長させた後、プラグを形成するために
コンタクトホール内の導電膜31上面にポリシリコン膜34
Aを残し、それ以外の第2絶縁膜33上面やコンタクトホー
ルの側壁などに成長した不要なポリシリコン膜(図示せ
ず)をエッチングにより除去する。このエッチング工程
で、第2絶縁膜33の表面とポリシリコン膜34Aの表面との
高さの差は500〜1500 Aとなる。
【００４７】図3Ｃは、本発明の実施の形態に係る半導
体メモリの製造過程において、コンタクトホール内にオ
ーミックコンタクト層34Bおよび拡散防止膜34Cを形成し
た状態を示す断面図である。
体メモリの製造過程において、コンタクトホール内にオ
ーミックコンタクト層34Bおよび拡散防止膜34Cを形成し
た状態を示す断面図である。
【００４８】図3Cに示されているように、コンタクトホ
ール内のポリシリコン膜34Aの上面にオーミックコンタ
クト層34Bと拡散防止膜34Cを順に形成する。このとき、
第2絶縁膜33の上面などに成長した不要なオーミックコ
ンタクト層(図示せず)や拡散防止膜(図示せず)などを除
去するため、第2絶縁膜33の表面が露出するまでＣＭＰ
(chemical mechanical polishing)による処理を施。
ール内のポリシリコン膜34Aの上面にオーミックコンタ
クト層34Bと拡散防止膜34Cを順に形成する。このとき、
第2絶縁膜33の上面などに成長した不要なオーミックコ
ンタクト層(図示せず)や拡散防止膜(図示せず)などを除
去するため、第2絶縁膜33の表面が露出するまでＣＭＰ
(chemical mechanical polishing)による処理を施。
【００４９】本発明に係る好ましい実施の形態において
は、オーミックコンタクト層34BをTiSixにより形成し、
拡散防止膜34Cを、TiN、TiSiN、TiAlN、TaSiN、TaAlN、
IrO2、またはRuO2のいずれかにより形成するのがよい。
なお、TiSixにより形成されるオーミックコンタクト層3
4Bについては、Ti膜を成長させた後に熱処理工程を実施
して、Ti膜のTi原子とポリシリコン膜34A内のシリコン
原子とを反応させることによりTiSix層を形成し、第2絶
縁膜33およびTiSix層上面に残留するTi膜を、ウェット
エッチングにより除去する方法で形成する。
は、オーミックコンタクト層34BをTiSixにより形成し、
拡散防止膜34Cを、TiN、TiSiN、TiAlN、TaSiN、TaAlN、
IrO2、またはRuO2のいずれかにより形成するのがよい。
なお、TiSixにより形成されるオーミックコンタクト層3
4Bについては、Ti膜を成長させた後に熱処理工程を実施
して、Ti膜のTi原子とポリシリコン膜34A内のシリコン
原子とを反応させることによりTiSix層を形成し、第2絶
縁膜33およびTiSix層上面に残留するTi膜を、ウェット
エッチングにより除去する方法で形成する。
【００５０】図3Dは、本発明の実施の形態に係る半導体
メモリの製造過程において、コンタクトホール内に形成
された拡散防止膜34Cの表層部を除去した状態を示す断
面図である。
メモリの製造過程において、コンタクトホール内に形成
された拡散防止膜34Cの表層部を除去した状態を示す断
面図である。
【００５１】図3Dに示されているように、コンタクトホ
ール内の拡散防止膜34Cの表層部をエッチングにより除
去する。このとき、第2絶縁膜33をほとんどエッチング
することなく、拡散防止膜34Cを選択的にエッチングす
ることができるような選択性の高いエッチング剤を利用
する。そのようなエッチング剤としては、Cl2およびBCl
3を含む混合ガスなどを挙げることができる。
ール内の拡散防止膜34Cの表層部をエッチングにより除
去する。このとき、第2絶縁膜33をほとんどエッチング
することなく、拡散防止膜34Cを選択的にエッチングす
ることができるような選択性の高いエッチング剤を利用
する。そのようなエッチング剤としては、Cl2およびBCl
3を含む混合ガスなどを挙げることができる。
【００５２】図3Eは、本発明の実施の形態に係る半導体
メモリの製造過程において、コンタクトホール内に埋め
込まれたシード層34Dを形成した状態を示す断面図であ
る。
メモリの製造過程において、コンタクトホール内に埋め
込まれたシード層34Dを形成した状態を示す断面図であ
る。
【００５３】図3Eに示されているように、第2絶縁膜33
と拡散防止膜34Cの上面にシード層34Dを形成する。この
とき、第2絶縁膜33上面に成長した不要なシード層34D
(図示せず)を除去するために、第2絶縁膜33が露出する
まで全面エッチング、またはCMPによる処理を施す。こ
れによりポリシリコン膜34A、オーミックコンタクト層3
4B、拡散防止膜34Cおよびシード層34Dからなるプラグ34
が形成される。なお、シード層34Dを形成するために
は、化学的気相堆積法(CVD: chemical vapor deposit
ion)により、Ru、Ir、Pt、SrO、W、Mo、Co、Ni、Au、ま
たはAgのいずれかを成長させる。
と拡散防止膜34Cの上面にシード層34Dを形成する。この
とき、第2絶縁膜33上面に成長した不要なシード層34D
(図示せず)を除去するために、第2絶縁膜33が露出する
まで全面エッチング、またはCMPによる処理を施す。こ
れによりポリシリコン膜34A、オーミックコンタクト層3
4B、拡散防止膜34Cおよびシード層34Dからなるプラグ34
が形成される。なお、シード層34Dを形成するために
は、化学的気相堆積法(CVD: chemical vapor deposit
ion)により、Ru、Ir、Pt、SrO、W、Mo、Co、Ni、Au、ま
たはAgのいずれかを成長させる。
【００５４】一方、ポリシリコン膜34Aは必ずしも必要
ではないので、ポリシリコン膜34Aを形成する工程は省
略することができ、この場合、プラグ34は、オーミック
コンタクト層34B、拡散防止膜34Cおよびシード層34Dか
らなる。また、オーミックコンタクト層34Bを形成する
工程も同様に省略することができ、この場合、プラグ34
は、ポリシリコン膜34A、拡散防止膜34Cおよびシード層
34Dからなる。ポリシリコン膜34Aを形成する工程も省略
して、プラグ34を、拡散防止膜34Cとシード層34Dとで構
成することも可能である。
ではないので、ポリシリコン膜34Aを形成する工程は省
略することができ、この場合、プラグ34は、オーミック
コンタクト層34B、拡散防止膜34Cおよびシード層34Dか
らなる。また、オーミックコンタクト層34Bを形成する
工程も同様に省略することができ、この場合、プラグ34
は、ポリシリコン膜34A、拡散防止膜34Cおよびシード層
34Dからなる。ポリシリコン膜34Aを形成する工程も省略
して、プラグ34を、拡散防止膜34Cとシード層34Dとで構
成することも可能である。
【００５５】図3Fは、本発明の実施の形態に係る半導体
メモリの製造過程において、プラグ34および第2絶縁膜3
3の上面に接着層35と犠牲層36とを順に形成した状態を
示す断面図である。
メモリの製造過程において、プラグ34および第2絶縁膜3
3の上面に接着層35と犠牲層36とを順に形成した状態を
示す断面図である。
【００５６】図3Fに示されているように、プラグ34およ
び第2絶縁膜33の上面に接着層35と犠牲層36を順に形成
する。接着層35は、TiN膜、TiAlN膜、TaN膜、TaSiN膜、
TaSiN膜、Al2O3膜及びTiO2膜のいずれかを50〜500 Aの
厚さに成長させて形成し、犠牲層36は、厚さ5000〜1500
0 Aの酸化膜を成長させて形成する。
び第2絶縁膜33の上面に接着層35と犠牲層36を順に形成
する。接着層35は、TiN膜、TiAlN膜、TaN膜、TaSiN膜、
TaSiN膜、Al2O3膜及びTiO2膜のいずれかを50〜500 Aの
厚さに成長させて形成し、犠牲層36は、厚さ5000〜1500
0 Aの酸化膜を成長させて形成する。
【００５７】図3Gは、本発明の実施の形態に係る半導体
メモリの製造過程において、接着層35および犠牲層36に
形成したコンタクトホール内に下部電極37を形成した状
態を示す断面図である。
メモリの製造過程において、接着層35および犠牲層36に
形成したコンタクトホール内に下部電極37を形成した状
態を示す断面図である。
【００５８】図3Gに示されているように、リソグラフィ
工程などによって、犠牲層36および接着層35を選択的に
エッチングして、プラグ34を構成するシード層34Dの表
面を露出させるための開口部を形成する。その後、電気
メッキ法により、開口部内のシード層34Dの上面に下部
電極37を形成する。
工程などによって、犠牲層36および接着層35を選択的に
エッチングして、プラグ34を構成するシード層34Dの表
面を露出させるための開口部を形成する。その後、電気
メッキ法により、開口部内のシード層34Dの上面に下部
電極37を形成する。
【００５９】下部電極37を形成するために、電気メッキ
法により厚さ4000〜12000AのPt膜を形成する。電気メッ
キの条件は、導電膜31を電極として使用し、電流が直流
(DC)または直流パルスで、電流密度が0.1〜20mA／cm2と
するのがよい。なお、導電膜31を形成しない場合には、
電気メッキのための電極に半導体基板30を利用すること
ができる。
法により厚さ4000〜12000AのPt膜を形成する。電気メッ
キの条件は、導電膜31を電極として使用し、電流が直流
(DC)または直流パルスで、電流密度が0.1〜20mA／cm2と
するのがよい。なお、導電膜31を形成しない場合には、
電気メッキのための電極に半導体基板30を利用すること
ができる。
【００６０】図3Hは、本発明の実施の形態に係る半導体
メモリの製造過程において、接着層35と犠牲層36とを除
去し、下部電極37を露出させた状態を示す断面図であ
る。
メモリの製造過程において、接着層35と犠牲層36とを除
去し、下部電極37を露出させた状態を示す断面図であ
る。
【００６１】図3Hに示されているように、HFやBOEなど
を利用したウェットエッチングにより、犠牲層36、接着
層35を除去する。このとき、シード層34Dや第2絶縁膜33
の一部も除去される。なお、接着層35は、ドライエッチ
ングにより除去することも可能である。
を利用したウェットエッチングにより、犠牲層36、接着
層35を除去する。このとき、シード層34Dや第2絶縁膜33
の一部も除去される。なお、接着層35は、ドライエッチ
ングにより除去することも可能である。
【００６２】上述した本発明の実施の形態に係る半導体
メモリの製造方法によれば、開口部を形成する過程にお
いて、マスクのアライメント誤差が発生しても、プラグ
34を構成するシード層34Dが露出するので、シード層34D
に覆われた拡散防止膜34Cは露出しない。
メモリの製造方法によれば、開口部を形成する過程にお
いて、マスクのアライメント誤差が発生しても、プラグ
34を構成するシード層34Dが露出するので、シード層34D
に覆われた拡散防止膜34Cは露出しない。
【００６３】図3Iは、本発明の実施の形態に係る半導体
メモリの製造過程において、誘電膜38および上部電極39
を形成した状態を示す断面図である。
メモリの製造過程において、誘電膜38および上部電極39
を形成した状態を示す断面図である。
【００６４】図3Iに示されているように、下部電極37、
シード層34Dおよび層間絶縁膜を構成する第2絶縁膜33の
露出した表面に誘電膜38を形成し、さらに誘電膜38の表
面を覆うように上部電極39を形成する。本発明の好まし
い実施の形態では、350〜600℃の温度で、厚さ150〜500
AのBST膜を成長させて誘電膜38を形成した後、誘電膜3
8を結晶化させるために、500〜700℃の温度で、30〜180
秒間、N2ガス雰囲気で熱処理を施す。また、上部電極39
の形成には、Pt、Ru、IrまたはSrOなどの物質を使用す
る。
シード層34Dおよび層間絶縁膜を構成する第2絶縁膜33の
露出した表面に誘電膜38を形成し、さらに誘電膜38の表
面を覆うように上部電極39を形成する。本発明の好まし
い実施の形態では、350〜600℃の温度で、厚さ150〜500
AのBST膜を成長させて誘電膜38を形成した後、誘電膜3
8を結晶化させるために、500〜700℃の温度で、30〜180
秒間、N2ガス雰囲気で熱処理を施す。また、上部電極39
の形成には、Pt、Ru、IrまたはSrOなどの物質を使用す
る。
【００６５】結果として、図3Iに示されているように、
本発明の実施の形態に係る半導体メモリは、ゲート絶縁
膜、ゲート電極およびソース・ドレイン接合を有するト
ランジスタ(図示せず) が形成された半導体基板30と、
半導体基板30または半導体基板30の上面に形成された導
電膜31の上面に形成された第1絶縁膜32および第2絶縁膜
33からなる層間絶縁膜と、層間絶縁膜のコンタクトホー
ル内の半導体基板30または導電膜31の上面に形成された
拡散防止膜34Cと、その上面に形成されたシード層34Dと
で構成されたプラグ34と、プラグ34を構成するシード層
34Dと接続されるように形成された下部電極37と、下部
電極37、シード層34Dおよび層間絶縁膜の露出した表面
に形成された誘電膜38と、誘電膜38の表面を覆うように
形成された上部電極39とを備えている。
本発明の実施の形態に係る半導体メモリは、ゲート絶縁
膜、ゲート電極およびソース・ドレイン接合を有するト
ランジスタ(図示せず) が形成された半導体基板30と、
半導体基板30または半導体基板30の上面に形成された導
電膜31の上面に形成された第1絶縁膜32および第2絶縁膜
33からなる層間絶縁膜と、層間絶縁膜のコンタクトホー
ル内の半導体基板30または導電膜31の上面に形成された
拡散防止膜34Cと、その上面に形成されたシード層34Dと
で構成されたプラグ34と、プラグ34を構成するシード層
34Dと接続されるように形成された下部電極37と、下部
電極37、シード層34Dおよび層間絶縁膜の露出した表面
に形成された誘電膜38と、誘電膜38の表面を覆うように
形成された上部電極39とを備えている。
【００６６】本発明の技術思想は、上述した好ましい実
施の形態により具体的に記述されたが、上述した実施の
形態はその説明のためのものであって、その制限のため
のものでないことに留意されるべきである。また、本発
明の属する技術分野における通常の知識を有する専門家
であれば、本発明の技術思想の範囲内で種々の実施の形
態に想到可能であることが理解されるべきである。
施の形態により具体的に記述されたが、上述した実施の
形態はその説明のためのものであって、その制限のため
のものでないことに留意されるべきである。また、本発
明の属する技術分野における通常の知識を有する専門家
であれば、本発明の技術思想の範囲内で種々の実施の形
態に想到可能であることが理解されるべきである。
【００６７】
【発明の効果】上述したように、本発明に係る半導体装
置およびその製造方法の一例としてのキャパシタ電極と
接続されたプラグを備える半導体メモリおよびその製造
方法によれば、シード層を拡散防止膜の上面に形成する
ことによって、次のような優れた効果を得ることができ
る。
置およびその製造方法の一例としてのキャパシタ電極と
接続されたプラグを備える半導体メモリおよびその製造
方法によれば、シード層を拡散防止膜の上面に形成する
ことによって、次のような優れた効果を得ることができ
る。
【００６８】まず、第1に、誘電膜と拡散防止膜との接
触を防止することができる。第2に、リーク電流を減少
させることができる。そして、第3に、マスクのアライ
メント誤差が発生しても拡散防止膜の露出を防止するこ
とができるので、高温で誘電膜の結晶化のための熱処理
を施すことができる。さらに、第4として、高集積メモ
リ素子でキャパシタの高い静電容量を得ることができ
る。
触を防止することができる。第2に、リーク電流を減少
させることができる。そして、第3に、マスクのアライ
メント誤差が発生しても拡散防止膜の露出を防止するこ
とができるので、高温で誘電膜の結晶化のための熱処理
を施すことができる。さらに、第4として、高集積メモ
リ素子でキャパシタの高い静電容量を得ることができ
る。
【図1A】 従来の技術に係る半導体メモリの製造過程に
おいて、半導体基板の上面に形成された層間絶縁膜のコ
ンタクトホール内にプラグを形成した状態を示す断面図
である。
おいて、半導体基板の上面に形成された層間絶縁膜のコ
ンタクトホール内にプラグを形成した状態を示す断面図
である。
【図1B】 従来の技術に係る半導体メモリの製造過程に
おいて、層間絶縁膜およびプラグの上面に下部電極を形
成した状態を示す断面図である。
おいて、層間絶縁膜およびプラグの上面に下部電極を形
成した状態を示す断面図である。
【図1C】 従来の技術に係る半導体メモリの製造過程に
おいて、誘電膜および上部電極を形成した状態を示す断
面図である。
おいて、誘電膜および上部電極を形成した状態を示す断
面図である。
【図2A】 従来の技術に係る半導体メモリの製造過程に
おいて、半導体基板の上面に形成された層間絶縁膜のコ
ンタクトホール内にプラグを形成した状態を示す断面図
である。
おいて、半導体基板の上面に形成された層間絶縁膜のコ
ンタクトホール内にプラグを形成した状態を示す断面図
である。
【図2B】 従来の技術に係る半導体メモリの製造過程に
おいて、シード層、接着層および犠牲層を順に形成した
状態を示す断面図である。
おいて、シード層、接着層および犠牲層を順に形成した
状態を示す断面図である。
【図2C】 従来の技術に係る半導体メモリの製造過程に
おいて、接着層および犠牲層に形成したコンタクトホー
ル内に下部電極を形成した状態を示す断面図である。
おいて、接着層および犠牲層に形成したコンタクトホー
ル内に下部電極を形成した状態を示す断面図である。
【図2D】 従来の技術に係る半導体メモリの製造過程に
おいて、犠牲層および接着層と、シード層の不要部とを
除去した状態を示す断面図である。
おいて、犠牲層および接着層と、シード層の不要部とを
除去した状態を示す断面図である。
【図2E】 従来の技術に係る半導体メモリの製造過程に
おいて、誘電膜および上部電極を形成した状態を示す断
面図である。
おいて、誘電膜および上部電極を形成した状態を示す断
面図である。
【図3A】 本発明の実施の形態に係る半導体メモリの製
造過程において、半導体基板の上面に導電膜、第1絶縁
膜および第2絶縁膜を順に形成した状態を示す断面図で
ある。
造過程において、半導体基板の上面に導電膜、第1絶縁
膜および第2絶縁膜を順に形成した状態を示す断面図で
ある。
【図3B】 本発明の実施の形態に係る半導体メモリの製
造過程において、層間絶縁膜に形成したコンタクトホー
ル内にポリシリコン膜を形成した状態を示す断面図であ
る。
造過程において、層間絶縁膜に形成したコンタクトホー
ル内にポリシリコン膜を形成した状態を示す断面図であ
る。
【図3C】 本発明の実施の形態に係る半導体メモリの
製造過程において、コンタクトホール内にオーミックコ
ンタクト層および拡散防止膜を形成した状態を示す断面
図である。
製造過程において、コンタクトホール内にオーミックコ
ンタクト層および拡散防止膜を形成した状態を示す断面
図である。
【図3D】 本発明の実施の形態に係る半導体メモリの製
造過程において、コンタクトホール内に形成された拡散
防止膜の表層部を除去した状態を示す断面図である。
造過程において、コンタクトホール内に形成された拡散
防止膜の表層部を除去した状態を示す断面図である。
【図3E】 本発明の実施の形態に係る半導体メモリの製
造過程において、コンタクトホール内に埋め込まれたシ
ード層を形成した状態を示す断面図である。
造過程において、コンタクトホール内に埋め込まれたシ
ード層を形成した状態を示す断面図である。
【図3F】 本発明の実施の形態に係る半導体メモリの製
造過程において、プラグおよび第2絶縁膜の上面に接着
層と犠牲層とを順に形成した状態を示す断面図である。
造過程において、プラグおよび第2絶縁膜の上面に接着
層と犠牲層とを順に形成した状態を示す断面図である。
【図3G】 本発明の実施の形態に係る半導体メモリの製
造過程において、接着層および犠牲層に形成したコンタ
クトホール内に下部電極を形成した状態を示す断面図で
ある。
造過程において、接着層および犠牲層に形成したコンタ
クトホール内に下部電極を形成した状態を示す断面図で
ある。
【図3H】 本発明の実施の形態に係る半導体メモリの製
造過程において、接着層と犠牲層とを除去し、下部電極
を露出させた状態を示す断面図である。
造過程において、接着層と犠牲層とを除去し、下部電極
を露出させた状態を示す断面図である。
【図3I】 本発明の実施の形態に係る半導体メモリの製
造過程において、誘電膜および上部電極を形成した状態
を示す断面図である。
造過程において、誘電膜および上部電極を形成した状態
を示す断面図である。
10、30 半導体基板 11 素子分離膜 12 ゲート絶縁膜 13 ゲート電極 14 ソース・ドレイン接合 15 層間絶縁膜 16、34 プラグ 16A、34A ポリシリコン膜 16B、34B オーミックコンタクト層 16C、34C 拡散防止膜 17、37 下部電極 18、38 誘電膜 19、39 上部電極 21、34D シード層 22、35 接着層 23、36 犠牲層 31 導電膜 32 第1絶縁膜 33 第2絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD42 AD49 GA06 GA25 JA14 JA35 JA36 JA38 JA39 JA40 JA43 JA56 MA06 MA17 PR03 PR06 PR21 PR33 PR40
Claims (18)
- 【請求項1】 ゲート絶縁膜、ゲート電極およびソース
・ドレイン接合を有するトランジスタが形成された半導
体基板と、 該半導体基板または該半導体基板の上面に形成された導
電膜の上面に形成された層間絶縁膜と、 該層間絶縁膜のコンタクトホール内の前記半導体基板ま
たは前記導電膜の上面に形成された拡散防止膜と、その
上面に形成されたシード層とで構成されたプラグと、 該プラグを構成する前記シード層と接続されるように形
成された下部電極と、 該下部電極、前記シード層および前記層間絶縁膜の露出
した表面に形成された誘電膜と、 該誘電膜の表面を覆うように形成された上部電極とを備
えていることを特徴とする半導体メモリ。 - 【請求項2】 前記シード層は、Ru、Ir、Pt、SrO、W、M
o、Co、Ni、Au、またはAgのいずれかにより形成されて
いることを特徴とする請求項1に記載の半導体メモリ。 - 【請求項3】 前記拡散防止膜は、TiN、TiSiN、TiAlN、
TaSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成
されていることを特徴とする請求項1に記載の半導体メ
モリ。 - 【請求項4】 さらに、前記拡散防止膜と前記半導体基
板との間にポリシリコン膜を備えていることを特徴とす
る請求項1に記載の半導体メモリ。 - 【請求項5】 さらに、前記拡散防止膜と前記半導体基
板との間にオーミックコンタクト層を備えていることを
特徴とする請求項1に記載の半導体メモリ。 - 【請求項6】 さらに、前記オーミックコンタクト層と
前記半導体基板との間にポリシリコン膜を備えているこ
とを特徴とする請求項5に記載の半導体メモリ。 - 【請求項7】 半導体基板の上面または表層部に、ゲー
ト絶縁膜、ゲート電極およびソース・ドレイン接合を有
するトランジスタを形成する工程と、 前記半導体基板または該半導体基板の上面に形成された
導電膜の上面に層間絶縁膜を形成する工程と、 該層間絶縁膜をエッチングして、コンタクトホールを形
成する工程と、 前記コンタクトホール内に拡散防止膜を形成し、さらに
該拡散防止膜の上面にシード層を形成して、前記拡散防
止膜と前記シード層とで構成されたプラグを形成する工
程と、 該プラグおよび前記層間絶縁膜の上面に犠牲層を形成す
る工程と、 該犠牲層をエッチングして、前記シード層の表面を露出
させるための開口部を形成する工程と、 電気メッキ法により、前記開口部内の前記シード層の上
面に下部電極を形成する工程と、 前記犠牲層を除去する工程と、 前記下部電極、前記シード層および前記層間絶縁膜の露
出した表面に誘電膜を形成する工程と、 該誘電膜の表面を覆うように上部電極を形成する工程と
を含むことを特徴とする半導体メモリの製造方法。 - 【請求項8】 前記シード層を、Ru、Ir、Pt、SrO、W、M
o、Co、Ni、Au、またはAgのいずれかにより形成するこ
とを特徴とする請求項7に記載の半導体メモリの製造方
法。 - 【請求項9】 前記層間絶縁膜を形成する工程の前に、 前記半導体基板の上面に、前記電気メッキにおける電極
として用いられる導電膜層を形成する工程を含むことを
特徴とする請求項8に記載の半導体メモリの製造方法。 - 【請求項10】 前記拡散防止膜をTiN、TiSiN、TiAlN、T
aSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成
することを特徴とする請求項8に記載の半導体メモリの
製造方法。 - 【請求項11】 前記誘電膜をBaSrTiO3(以下、BSTとい
う)により形成し、前記上部電極をPt、Ru、またはIrの
いずれかにより形成することを特徴とする請求項8に記
載の半導体メモリの製造方法。 - 【請求項12】 半導体基板の上面または表層部に、ゲー
ト絶縁膜、ゲート電極およびソース・ドレイン接合を有
するトランジスタを形成する工程と、 前記半導体基板または該半導体基板の上面に形成された
導電膜の上面に層間絶縁膜を形成する工程と、 該層間絶縁膜をエッチングして、コンタクトホールを形
成する工程と、 該コンタクトホール内に拡散防止膜を形成し、さらに該
拡散防止膜の上面にシード層を形成して、前記拡散防止
膜と前記シード層とで構成されたプラグを形成する工程
と、 該プラグおよび前記層間絶縁膜の上面に接着層を形成す
る工程と、 該接着層の上面に犠牲層を形成する工程と、 該犠牲層および前記接着層をエッチングして、前記シー
ド層の表面を露出させるための開口部を形成する工程
と、 電気メッキ法により、前記開口部内の前記シード層の上
面に下部電極を形成する工程と、 前記犠牲層および前記接着層を除去する工程と、 前記下部電極、前記シード層および前記層間絶縁膜の露
出した表面に誘電膜を形成する工程と、 前記誘電膜の表面を覆うように上部電極を形成する工程
とを含むことを特徴とする半導体メモリの製造方法。 - 【請求項13】 前記プラグを形成する工程が、 前記コンタクトホール内に、前記拡散防止膜を形成する
工程と、 前記コンタクトホール内に形成された前記拡散防止膜の
表層部をエッチングして除去する工程と、 前記拡散防止膜の上面に前記シード層を形成する工程と
を含むことを特徴とする請求項12に記載の半導体メモリ
の製造方法。 - 【請求項14】 前記層間絶縁膜を形成する工程の前に、 前記半導体基板の上面に、前記電気メッキにおける電極
として用いられる導電膜層を形成する工程を含むことを
特徴とする請求項13に記載の半導体メモリの製造方法。 - 【請求項15】 シード層をRu、Ir、Pt、SrO、W、Mo、C
o、Ni、Au、またはAgのいずれかにより形成し、 前記拡散防止膜をTiN、TiSiN、TiAlN、TaSiN、TaAlN、I
rO2、またはRuO2のいずれかにより形成することを特徴
とする請求項13に記載の半導体メモリの製造方法。 - 【請求項16】 前記層間絶縁膜を形成するために、シリ
コン酸化膜を成長させ、該シリコン酸化膜の上面にシリ
コン窒化膜を成長させることを特徴とする請求項15に記
載の半導体メモリの製造方法。 - 【請求項17】 前記拡散防止膜の表層部をエッチングし
て除去するために、エッチング剤としてCl2およびBCl3
を含む混合ガスを用いることを特徴とする請求項16に記
載の半導体メモリの製造方法。 - 【請求項18】 前記誘電膜をBTO膜により形成し、前記
上部電極をPt膜、Ru膜、またはIr膜のいずれかにより形
成することを特徴とする請求項15に記載の半導体メモリ
の製造方法。
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