KR100317433B1 - 반도체 장치와 그 제조방법 - Google Patents
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Abstract
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Claims (18)
- 제 1 도전형의 제 1 영역과 제 1 도전형과 반대의 제 2 도전형의 제 2, 제 3 영역을 포함한 반도체기판과,상기 반도체기판의 제 1, 제 2 및 제 3 도전형 영역 상에 각각 형성된 제 1, 제 2 및 제 3 절연 게이트전극 구조와, 상기 절연 게이트전극 구조의 양측에서 상기 반도체기판 내에 형성된 제 2 도전형의 제 1 쌍 및 제 1 도전형의 제 2 쌍, 제 3 쌍의 불순물 도프 영역을 갖는 제 1, 제 2 및 제 3 절연게이트형 전계효과 트랜지스터와,상기 제 1, 제 2 및 제 3 절연게이트형 전계효과 트랜지스터를 덮어서 상기 반도체기판 상에 형성된 제 1 절연막과,상기 제 1 절연막을 관통하여 상기 제 1, 제 2 및 제 3 절연게이트형 전계효과 트랜지스터의 제 1 쌍, 제 2 쌍 및 제 3 쌍의 불순물 도프 영역의 각각 1개의 불순물 도프 영역에 도달하며 상기 제 1 절연막과 공통 레벨의 표면을 갖는 3개의, 산화 가능한 금속으로 형성된 금속 플러그와,상기 제 1 절연막을 덮어서 상기 공통 레벨 상에 형성된 산소차폐능을 갖는 제 2 절연막과,상기 제 2 절연막 상에 형성된 하부전극과,상기 하부전극 상에 형성되며 페로브스카이트형 결정구조를 갖는 산화물 유전체막과,상기 산화물 유전체막 상에 형성되며 상기 하부전극, 산화물 유전체막과 함께 커패시터를 형성하는 상부전극과,상기 커패시터를 덮어서 반도체기판 상에 형성된 제 3 절연막과,상기 제 3 절연막 상에 신장하며 상기 제 3 절연막과 상기 제 2 절연막을 통하는 접속구멍을 거쳐서 상기 제 3 영역 상의 금속 플러그와 접속되고 상기 제 3 절연막을 통하는 접속구멍을 거쳐서 상기 상부전극 또는 상기 하부전극에 접속된 국부배선을 갖고,상기 제 1 및 제 2 절연게이트형 전계효과 트랜지스터가 CMOS 트랜지스터를 구성하고,상기 제 3 절연게이트형 전계효과 트랜지스터와 상기 커패시터가 메모리셀을 구성하는반도체장치.
- 제 1 항에 있어서, 상기 산화물 유전체는 PZT, SBT, BST 중의 어느 하나인 반도체장치.
- 제 1 항에 있어서, 상기 제 2 절연막은 질화막인 반도체장치.
- 제 1 항에 있어서, 상기 금속 플러그는 고융점 금속을 포함한 반도체장치.
- 제 1 항에 있어서, 상기 제 2 절연막은 상기 제 1 절연막 상에 선택적으로 형성되어 있는 반도체장치.
- 반도체기판 상에 절연 게이트전극과 제 1 도전형 소스/드레인 영역을 갖는 절연게이트형 전계효과 트랜지스터를 형성하는 공정과,상기 절연 게이트전극을 덮어서 반도체기판 상에 제 1 절연막을 형성하는 공정과,상기 제 1 절연막을 관통하여 상기 소스/드레인 영역의 적어도 한 쪽에 도달하는 접촉창을 형성하는 공정과,상기 접촉창 내에 산화 가능한 금속으로 형성된 금속 플러그를 매립하는 공정과,상기 금속 플러그를 덮어서 상기 제 1 절연막 상에 산소차폐능을 갖는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막 상에 커패시터의 하부전극을 형성하는 공정과,상기 하부전극 상에 페로브스카이트형 결정구조를 갖는 산화물 유전체 막을 형성하는 공정과,상기 산화물 유전체막 형성공정 후에 산소 분위기 중에서 상기 반도체기판을 어닐하는 어닐공정과,상기 산화물 유전체막 상에 커패시터의 상부전극을 형성하는 공정을 포함한 반도체장치의 제조방법.
- 제 6 항에 있어서, 상기 어닐공정이 800℃ 이상의 온도로 행하는 반도체장치의 제조방법.
- 제 6 항에 있어서,상기 상부전극을 덮어서 반도체기판 상에 제 3 절연막을 형성하는 공정과,상기 제 3 절연막을 관통하여 상기 금속 플러그 및 상기 상부전극 또는 상기 하부전극에 도달하는 접속구멍을 형성하는 공정과,상기 금속 플러그와 상기 상부전극 또는 상기 하부전극을 접속하는 국부배선을 접속하는 공정을 더 포함한 반도체장치의 제조방법.
- 제 6 항에 있어서, 상기 제 2 절연막을 형성하는 공정은,질화막을 형성하는 서브공정과,상기 질화막 상에 산화막을 형성하는 서브공정을 포함한 반도체장치의 제조방법.
- 제 6 항에 있어서, 상기 커패시터의 하부전극을 형성하는 공정은,Ti막을 형성하는 서브공정과,상기 Ti막 상에 Pt막을 형성하는 서브공정을 포함한 반도체장치의 제조방법.
- 제 10 항에 있어서, 상기 Ti막을 형성하는 서브공정은, 상기 어닐공정에서 상기 산화물 유전체막의 (111) 배향을 실현하도록 Ti막 두께를 선택하는 반도체장치의 제조방법.
- 제 6 항에 있어서, 상기 산화물 유전체막을 형성하는 공정은, PZT, SBT, BST 중의 적어도 하나를 주성분으로 하여 성막하는 공정인 반도체장치의 제조방법.
- 제 6 항에 있어서, 상기 산화물 유전체막을 형성하는 공정이 PZT막을 형성하는 공정이며, 이때의 Pb의 조성이 상기 어닐공정 후 (111) 배향을 실현하는 값으로 선택되는 반도체장치의 제조방법.
- 제 1 도전형 영역을 포함하는 반도체기판과,상기 반도체기판 상에 형성된 절연 게이트전극 구조와, 상기 절연게이트 전극 구조의 양측에서 상기 반도체기판의 제 1 도전형 영역 내에 형성된 제 2 도전형의 1쌍의 불순물 도프 영역을 갖는 절연게이트형 전계효과 트랜지스터와,상기 절연게이트형 전계효과 트랜지스터를 덮어서 상기 반도체기판 상에 형성된 제 1 절연막과,상기 제 1 절연막을 관통하여 상기 절연게이트형 전계효과 트랜지스터의 1쌍의 불순물 도프 영역의 한쪽에 도달하며 상기 제 1 절연막과 공통 레벨의 표면을 갖는, 산화 가능한 금속으로 형성된 금속 플러그와,상기 제 1 절연막을 덮어서 상기 공통 레벨 상에 형성된 산소차폐능을 갖는 제 2 절연막과,상기 제 2 절연막에 형성된 하부전극과,상기 하부전극 상에 형성되며 페로브스카이트형 결정구조를 갖는 산화물 유전체막과,상기 산화물 유전체막 상에 형성되며 상기 하부전극, 산화물 유전체막과 함께 커패시터를 형성하는 상부전극과,상기 커패시터를 덮어서 반도체기판 상에 형성된 제 3 절연막과,상기 제 3 절연막 상에 신장하며 상기 제 3 절연막과 상기 제 2 절연막을 통하는 접소구멍을 거쳐서 상기 금속 플러그와 접속되고, 상기 제 3 절연막을 통하는 접소구멍을 거쳐서 상기 상부전극 또는 상기 하부전극에 접속된 국부배선을 포함한 반도체장치.
- 제 14 항에 있어서, 상기 산화물 유전체는 PZT, SBT, BST 중의 어느 하나인 반도체장치.
- 제 14 항에 있어서, 상기 제 2 절연막은 질화막인 반도체장치.
- 제 14 항에 있어서, 상기 금속 플러그는 고융점 금속을 포함한 반도체장치.
- 제 14 항에 있어서, 상기 제 2 절연막은 상기 제 1 절연막 상에 선택적으로 형성되어 있는 반도체장치.
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