JPH09186151A - 半導体素子の酸化装置及びこれを用いた酸化膜形成方法 - Google Patents
半導体素子の酸化装置及びこれを用いた酸化膜形成方法Info
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- JPH09186151A JPH09186151A JP34817896A JP34817896A JPH09186151A JP H09186151 A JPH09186151 A JP H09186151A JP 34817896 A JP34817896 A JP 34817896A JP 34817896 A JP34817896 A JP 34817896A JP H09186151 A JPH09186151 A JP H09186151A
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Abstract
(57)【要約】
【課題】 酸化装置及びこれを用いた酸化膜形成方法を
提供する。 【解決手段】 ウェーハに所望の厚さの酸化膜を形成す
るため酸化膜成長手段、酸化膜厚手段及び制御手段を具
備した酸化装置を用いるが、前記酸化装置の中、制御手
段は酸化膜のターゲット厚さに該当する酸化膜成長時間
を自動に算出することにより、作業が単純化され、各バ
ッチ毎に酸化膜の厚さが変動される現象を最小化して工
程に対した信頼性の向上とより均一な製品を生産しう
る。
提供する。 【解決手段】 ウェーハに所望の厚さの酸化膜を形成す
るため酸化膜成長手段、酸化膜厚手段及び制御手段を具
備した酸化装置を用いるが、前記酸化装置の中、制御手
段は酸化膜のターゲット厚さに該当する酸化膜成長時間
を自動に算出することにより、作業が単純化され、各バ
ッチ毎に酸化膜の厚さが変動される現象を最小化して工
程に対した信頼性の向上とより均一な製品を生産しう
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体製造装置及び
これを用いた半導体製造方法に係り、特に半導体基板上
に所望の厚さの酸化膜を形成するための酸化装置及びこ
れを用いた酸化膜形成方法に関する。
これを用いた半導体製造方法に係り、特に半導体基板上
に所望の厚さの酸化膜を形成するための酸化装置及びこ
れを用いた酸化膜形成方法に関する。
【０００２】
【従来の技術】図１は従来の技術による半導体素子の酸
化膜形成方法を説明するための順序図である。
化膜形成方法を説明するための順序図である。
【０００３】Ｓ１０段階ではウェーハに成長させようと
する酸化膜のターゲット厚さに該当する酸化膜を成長す
るに必要な時間を決め、Ｓ１１段階では酸化装置で前記
時間の間酸化膜が成長される。
する酸化膜のターゲット厚さに該当する酸化膜を成長す
るに必要な時間を決め、Ｓ１１段階では酸化装置で前記
時間の間酸化膜が成長される。
【０００４】Ｓ１２段階では酸化膜厚測定装置を用いて
前記ウェーハに成長された酸化膜の厚さを測った後、Ｓ
１３段階では前記測定厚さと前記ターゲット厚さとを比
較する。
前記ウェーハに成長された酸化膜の厚さを測った後、Ｓ
１３段階では前記測定厚さと前記ターゲット厚さとを比
較する。
【０００５】前記測定厚さが前記ターゲット厚さと一致
しないとその差に該当する酸化膜をさらに成長させるた
めの時間を算出し、前記測定厚さが前記ターゲット厚さ
と一致するまでに前記Ｓ１０〜Ｓ１２段階を繰返す。
しないとその差に該当する酸化膜をさらに成長させるた
めの時間を算出し、前記測定厚さが前記ターゲット厚さ
と一致するまでに前記Ｓ１０〜Ｓ１２段階を繰返す。
【０００６】このような従来の酸化膜形成工程は酸化装
置自体の多様な条件に因して各バッチ毎の酸化膜の厚さ
が一致しなく、各バッチ結果成長させようとする酸化膜
のターゲット厚さほど形成されない場合は再び酸化膜成
長時間を一々手で計算して酸化膜を成長させるべき短所
がある。
置自体の多様な条件に因して各バッチ毎の酸化膜の厚さ
が一致しなく、各バッチ結果成長させようとする酸化膜
のターゲット厚さほど形成されない場合は再び酸化膜成
長時間を一々手で計算して酸化膜を成長させるべき短所
がある。
【０００７】そして、各運用者の酸化膜厚さに対した酸
化膜の成長時間を算出する方法が異なるので正確な算出
ができなく、各バッチごとに結果を確認すべき短所があ
る。
化膜の成長時間を算出する方法が異なるので正確な算出
ができなく、各バッチごとに結果を確認すべき短所があ
る。
【０００８】
【発明が解決しょうとする課題】本発明の目的は手作業
で酸化膜成長時間を算出することにより各バッチ毎に成
長された酸化膜厚さが変わる現象を最小化するための酸
化装置を提供することにある。
で酸化膜成長時間を算出することにより各バッチ毎に成
長された酸化膜厚さが変わる現象を最小化するための酸
化装置を提供することにある。
【０００９】本発明の他の目的は前記酸化装置を用いた
半導体素子の酸化膜形成方法を提供することにある。
半導体素子の酸化膜形成方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
本発明は、ウェーハ上に成長させようとする酸化膜のタ
ーゲット厚さ及びウェーハ上に既に成長された酸化膜の
測定厚さと前記ターゲット厚さの差に該当する酸化膜の
厚さの中何れか１つで成長するための酸化膜成長時間を
算出し、前記酸化膜成長時間を出力する制御手段と、前
記制御手段から出力された酸化膜成長時間を入力として
前記酸化膜成長時間の間前記ウェーハ上に酸化膜を成長
させる酸化膜成長手段と、前記酸化膜成長手段から成長
された酸化膜の厚さを測り、これを前記制御手段に入力
する酸化膜厚測定手段とを具備することを特徴とする酸
化装置を提供する。
本発明は、ウェーハ上に成長させようとする酸化膜のタ
ーゲット厚さ及びウェーハ上に既に成長された酸化膜の
測定厚さと前記ターゲット厚さの差に該当する酸化膜の
厚さの中何れか１つで成長するための酸化膜成長時間を
算出し、前記酸化膜成長時間を出力する制御手段と、前
記制御手段から出力された酸化膜成長時間を入力として
前記酸化膜成長時間の間前記ウェーハ上に酸化膜を成長
させる酸化膜成長手段と、前記酸化膜成長手段から成長
された酸化膜の厚さを測り、これを前記制御手段に入力
する酸化膜厚測定手段とを具備することを特徴とする酸
化装置を提供する。
【００１１】前記他の目的を達成するため本発明は、酸
化膜成長手段、酸化膜厚測定手段、制御手段を具備した
酸化装置を用いた半導体素子の酸化膜形成方法におい
て、ウェーハ上に成長させようとする酸化膜のターゲッ
ト厚さを制御手段に入力した後、前記ターゲット厚さに
該当する酸化膜成長時間を算出する第１段階と、算出さ
れた前記酸化膜成長時間を酸化膜成長手段に入力させた
後、前記酸化膜成長時間の間前記ウェーハ上に酸化膜を
成長させる第２段階と、前記ウェーハ上に成長された酸
化膜の厚さを酸化膜厚測定手段で測定した後、これを前
記制御手段に入力する第３段階と、前記制御手段で前記
ターゲット厚さと前記測定厚さとを比較して前記ターゲ
ット厚さと前記測定厚さとの差に該当する酸化膜成長時
間を算出する第４段階と、前記第４段階から算出された
酸化膜成長時間を前記酸化膜成長手段に入力した後、前
記ターゲット厚さと測定厚さとが一致するまでに前記第
２段階以降の段階等を繰返す第５段階とを含むことを特
徴とする半導体素子の酸化膜形成方法を提供する。
化膜成長手段、酸化膜厚測定手段、制御手段を具備した
酸化装置を用いた半導体素子の酸化膜形成方法におい
て、ウェーハ上に成長させようとする酸化膜のターゲッ
ト厚さを制御手段に入力した後、前記ターゲット厚さに
該当する酸化膜成長時間を算出する第１段階と、算出さ
れた前記酸化膜成長時間を酸化膜成長手段に入力させた
後、前記酸化膜成長時間の間前記ウェーハ上に酸化膜を
成長させる第２段階と、前記ウェーハ上に成長された酸
化膜の厚さを酸化膜厚測定手段で測定した後、これを前
記制御手段に入力する第３段階と、前記制御手段で前記
ターゲット厚さと前記測定厚さとを比較して前記ターゲ
ット厚さと前記測定厚さとの差に該当する酸化膜成長時
間を算出する第４段階と、前記第４段階から算出された
酸化膜成長時間を前記酸化膜成長手段に入力した後、前
記ターゲット厚さと測定厚さとが一致するまでに前記第
２段階以降の段階等を繰返す第５段階とを含むことを特
徴とする半導体素子の酸化膜形成方法を提供する。
【００１２】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。
明を詳しく説明する。
【００１３】図２は本発明による半導体素子の製造のた
めの酸化装置を説明するブロック図である。
めの酸化装置を説明するブロック図である。
【００１４】部材番号３は酸化膜成長手段を、４は酸化
膜厚測定手段を各々示す。
膜厚測定手段を各々示す。
【００１５】部材番号５は制御手段であって、データの
貯蔵・比較・演算を担当するホストコンピューター１と
入出力を担当するターミナル２で構成される。
貯蔵・比較・演算を担当するホストコンピューター１と
入出力を担当するターミナル２で構成される。
【００１６】ウェーハ上に成長させようとする酸化膜の
ターゲット厚さ及びウェーハ上に成長された酸化膜の測
定厚さの中、何れか１つがターミナル２を通してホスト
コンピューター１に入力されると、前記ホストコンピュ
ーター１は前記ターゲット厚さを成長させるための酸化
膜成長時間及び前記ターゲット厚さと前記測定厚さとを
比較して前記ターゲット厚さが前記測定厚さより大きい
場合、その差に該当する酸化膜の厚さを成長させるため
の酸化膜成長時間の中何れか１つを算出してこれを前記
ターミナル２に出力する。
ターゲット厚さ及びウェーハ上に成長された酸化膜の測
定厚さの中、何れか１つがターミナル２を通してホスト
コンピューター１に入力されると、前記ホストコンピュ
ーター１は前記ターゲット厚さを成長させるための酸化
膜成長時間及び前記ターゲット厚さと前記測定厚さとを
比較して前記ターゲット厚さが前記測定厚さより大きい
場合、その差に該当する酸化膜の厚さを成長させるため
の酸化膜成長時間の中何れか１つを算出してこれを前記
ターミナル２に出力する。
【００１７】前記酸化膜成長時間は運用者が酸化膜成長
手段で多くの酸化工程を実施した後、酸化膜成長時間に
対した酸化膜厚さを貯蔵して置いたデータにより決定さ
れる。
手段で多くの酸化工程を実施した後、酸化膜成長時間に
対した酸化膜厚さを貯蔵して置いたデータにより決定さ
れる。
【００１８】前記酸化膜成長手段３は前記制御手段５か
ら酸化膜を成長させるため決定された時間を受けてこの
時間の間ウェーハ上に酸化膜を成長する。
ら酸化膜を成長させるため決定された時間を受けてこの
時間の間ウェーハ上に酸化膜を成長する。
【００１９】前記酸化膜厚測定手段４は成長された酸化
膜の厚さを測定し、前記測定厚さを前記制御手段５のホ
ストコンピューター１にフィードバックする。
膜の厚さを測定し、前記測定厚さを前記制御手段５のホ
ストコンピューター１にフィードバックする。
【００２０】図３は前記酸化装置を用いて半導体素子の
酸化膜形成方法を説明するための順序図である。
酸化膜形成方法を説明するための順序図である。
【００２１】Ｓ１０１段階では制御手段を用いてウェー
ハ上に成長させようとする酸化膜のターゲット厚さに該
当する酸化膜成長時間が決められ、Ｓ１０２段階では前
記時間の間酸化膜成長手段で前記酸化膜が成長される。
ハ上に成長させようとする酸化膜のターゲット厚さに該
当する酸化膜成長時間が決められ、Ｓ１０２段階では前
記時間の間酸化膜成長手段で前記酸化膜が成長される。
【００２２】Ｓ１０３段階では酸化膜厚測定手段で前記
酸化工程の間ウェーハに成長された酸化膜の厚さを測定
した後、Ｓ１０４段階では制御手段で前記測定厚さと前
記ターゲット厚さとを比較する。
酸化工程の間ウェーハに成長された酸化膜の厚さを測定
した後、Ｓ１０４段階では制御手段で前記測定厚さと前
記ターゲット厚さとを比較する。
【００２３】このとき、Ｓ１０４段階では前記ターゲッ
ト厚さと前記測定厚さとが一致するかを比較する。
ト厚さと前記測定厚さとが一致するかを比較する。
【００２４】前記ターゲット厚さが前記測定厚さより大
きいとその厚さの差に該当する酸化膜を成長させるため
前記Ｓ１０１段階からＳ１０３段階を繰返すべきであ
る。
きいとその厚さの差に該当する酸化膜を成長させるため
前記Ｓ１０１段階からＳ１０３段階を繰返すべきであ
る。
【００２５】前記制御手段に内臓された酸化膜の成長時
間を算出するための演算式は次のようである。
間を算出するための演算式は次のようである。
【００２６】 ｔ＝（ｔ1’×Ｒ）＋（ｔ2×（１−Ｒ））、 ｔ1’＝ｔ1−（ＴＯＸavg、１−Ｔ）／Ｇ1、 ｔ2’＝ｔ2−（ＴＯＸavg、２−Ｔ）／Ｇ2、 Ｒ＝ｔ1’／（ｔ1’＋ｔ2’）
【００２７】このとき、ｔは次の酸化工程で要求される
酸化膜成長時間であり、ｔ1は現在の酸化工程での酸化
膜成長時間を、ｔ2は直前の酸化工程（現在の工程のす
ぐ前の工程）の酸化膜成長時間を、ＴＯＸavg、１とＴ
ＯＸavg、２は各々前記ｔ1、ｔ2の間に成長された酸化
膜の厚さの平均を、Ｔは酸化膜のターゲット厚さを、そ
してＧ1及びＧ2は各々前記ｔ1及びｔ2の間の酸化膜の成
長率を示す。
酸化膜成長時間であり、ｔ1は現在の酸化工程での酸化
膜成長時間を、ｔ2は直前の酸化工程（現在の工程のす
ぐ前の工程）の酸化膜成長時間を、ＴＯＸavg、１とＴ
ＯＸavg、２は各々前記ｔ1、ｔ2の間に成長された酸化
膜の厚さの平均を、Ｔは酸化膜のターゲット厚さを、そ
してＧ1及びＧ2は各々前記ｔ1及びｔ2の間の酸化膜の成
長率を示す。
【００２８】このとき、前記ＴＯＸavg、１とＴＯ
Ｘavg、２は測定した値の中、最小値と最大値を除けた
残り値で構成されたデータの平均を示す。
Ｘavg、２は測定した値の中、最小値と最大値を除けた
残り値で構成されたデータの平均を示す。
【００２９】前記データの中最小データと最大データと
の差が運用者が決めたスパン値（Ｓ＝Ｔ×Ｘ）より大き
い場合、前記ＴＯＸavg、１とＴＯＸavg、２は前記スパ
ン値に代置される。
の差が運用者が決めたスパン値（Ｓ＝Ｔ×Ｘ）より大き
い場合、前記ＴＯＸavg、１とＴＯＸavg、２は前記スパ
ン値に代置される。
【００３０】即ち、測定された酸化膜の厚さの変化量が
大きい場合前記式で酸化膜の工程時間を算出した後、酸
化工程を実施すると工程事故が発生するのでこれを防止
するため運用者は多くの工程後決定した値（Ｘ）を使用
して工程を進行する。
大きい場合前記式で酸化膜の工程時間を算出した後、酸
化工程を実施すると工程事故が発生するのでこれを防止
するため運用者は多くの工程後決定した値（Ｘ）を使用
して工程を進行する。
【００３１】
【発明の効果】本発明による酸化装置及びこれを用いた
酸化膜形成方法は、酸化膜成長手段、酸化膜厚手段、制
御手段を具備した酸化装置を用いて成長させようとする
酸化膜のターゲット厚さに該当する酸化膜成長時間を自
動に算出する。よって、作業が単純化され、各バッチ毎
に酸化膜の厚さが変動される現象を最小化して工程に対
した信頼性の向上とより均一な製品を生産しうる。
酸化膜形成方法は、酸化膜成長手段、酸化膜厚手段、制
御手段を具備した酸化装置を用いて成長させようとする
酸化膜のターゲット厚さに該当する酸化膜成長時間を自
動に算出する。よって、作業が単純化され、各バッチ毎
に酸化膜の厚さが変動される現象を最小化して工程に対
した信頼性の向上とより均一な製品を生産しうる。
【００３２】本発明はこれに限定されなく、多くの変形
が本発明の技術的思想内で当分野の通常の知識を有する
ものにより可能であることは明白である。
が本発明の技術的思想内で当分野の通常の知識を有する
ものにより可能であることは明白である。
【図１】 従来の技術による半導体素子の酸化膜形成方
法を説明するための順序図ある。
法を説明するための順序図ある。
【図２】 本発明による半導体素子の製造のための酸化
装置を説明するブロック図ある。
装置を説明するブロック図ある。
【図３】 前記酸化装置を用いた半導体素子の酸化膜形
成方法を説明するための順序図である。
成方法を説明するための順序図である。
３ 酸化膜成長手段、４ 酸化膜厚測定手段、５ 制御
手段
手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 贊植 大韓民国京畿道水原市八達區遠川洞35番地 住公アパート106棟709號
Claims (4)
- 【請求項１】 成長させようとする酸化膜のターゲット
厚さ、ウェーハ上に既に成長された酸化膜の測定厚さと
前記ターゲット厚さの差に該当する酸化膜の厚さの中何
れか１つで成長するための酸化膜成長時間を算出し、前
記酸化膜成長時間を出力する制御手段と、 前記制御手段から出力された酸化膜成長時間を入力とし
て前記酸化膜成長時間の間前記ウェーハ上に酸化膜を成
長させる酸化膜成長手段と、 前記酸化膜成長手段から成長された酸化膜の厚さを測
り、これを前記制御手段に入力する酸化膜厚測定手段と
を具備することを特徴とする半導体素子の酸化装置。 - 【請求項２】 成長させようとする酸化膜のターゲット
厚さを制御手段に入力した後、前記ターゲット厚さに該
当する酸化膜成長時間を算出する第１段階と、 算出された前記酸化膜成長時間を酸化膜成長手段に入力
させた後、前記酸化膜成長時間の間前記ウェーハ上に酸
化膜を成長させる第２段階と、 前記ウェーハ上に成長された酸化膜の厚さを酸化膜厚測
定手段で測定した後、これを前記制御手段に入力する第
３段階と、 前記制御手段で前記ターゲット厚さと前記測定厚さとを
比較して前記ターゲット厚さと前記測定厚さとの差に該
当する酸化膜成長時間を算出する第４段階と、 前記第４段階から算出された酸化膜成長時間を前記酸化
膜成長手段に入力した後、前記ターゲット厚さと測定厚
さとが一致するまでに前記第２段階以降の段階等を繰返
す第５段階とを含むことを特徴とする半導体素子の酸化
膜形成方法。 - 【請求項３】 前記酸化膜成長時間ｔは、 ｔ＝（ｔ1’×Ｒ）＋（ｔ2×（１−Ｒ））、 ｔ1’＝ｔ1−（ＴＯＸavg、１−Ｔ）／Ｇ1、 ｔ2’＝ｔ2−（ＴＯＸavg、２−Ｔ）／Ｇ2、 Ｒ＝ｔ1’／（ｔ1’＋ｔ2’） で示され、このとき、ｔ1’とｔ2’は前の工程の酸化膜
成長時間であるｔ1、ｔ2の工程結果で得られた値を、前
記ＴＯＸavg、１とＴＯＸavg、２は前記ｔ1、ｔ2の間の
成長された酸化膜を測定した値の中、最小値と最大値を
除けた残り値で構成されたデータの平均を、Ｔは酸化膜
のターゲット厚さを、そしてＧ1及びＧ2は前記ｔ1及び
ｔ2の間の酸化膜の成長率を示すことを特徴とする請求
項２に記載の酸化膜形成方法。 - 【請求項４】 前記成長された酸化膜の測定厚さで構成
されたデータの中、最小データと最大データとの差が運
用者が任意で決めたスパン値（Ｓ＝Ｔ×Ｘ）より大きい
場合、前記酸化膜の厚さの平均（ＴＯＸavg、１とＴＯ
Ｘavg、２）は前記スパン値に代置することを特徴とす
る請求項３記載の酸化膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-P-059505 | 1995-12-27 | ||
| KR1019950059505A KR0165320B1 (ko) | 1995-12-27 | 1995-12-27 | 반도체 산화 공정의 소크타임 설정 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186151A true JPH09186151A (ja) | 1997-07-15 |
Family
ID=19445217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34817896A Pending JPH09186151A (ja) | 1995-12-27 | 1996-12-26 | 半導体素子の酸化装置及びこれを用いた酸化膜形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH09186151A (ja) |
| KR (1) | KR0165320B1 (ja) |
| DE (1) | DE19652741B4 (ja) |
| GB (1) | GB2308733B (ja) |
| TW (1) | TW401610B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506899A (ja) * | 1999-08-10 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | バッチ製造環境でラン・トゥ・ラン制御を行なうための方法および装置 |
| KR100734526B1 (ko) * | 1999-08-10 | 2007-07-03 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 오버레이 제어 에러들을 보정하기 위한 방법, 장치, 및/또는 저장 장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033921A (en) | 1998-04-06 | 2000-03-07 | Advanced Micro Devices, Inc. | Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface |
| JP2003535468A (ja) * | 2000-05-25 | 2003-11-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 異なる深さのトレンチアイソレーションのための、ウェルの濡れ電流を制御する方法 |
| US6625513B1 (en) * | 2000-08-15 | 2003-09-23 | Applied Materials, Inc. | Run-to-run control over semiconductor processing tool based upon mirror image target |
| JP3993396B2 (ja) * | 2001-03-30 | 2007-10-17 | 株式会社東芝 | 半導体装置の製造方法 |
-
1995
- 1995-12-27 KR KR1019950059505A patent/KR0165320B1/ko not_active IP Right Cessation
-
1996
- 1996-12-04 GB GB9625267A patent/GB2308733B/en not_active Expired - Lifetime
- 1996-12-18 DE DE1996152741 patent/DE19652741B4/de not_active Expired - Fee Related
- 1996-12-19 TW TW85115714A patent/TW401610B/zh not_active IP Right Cessation
- 1996-12-26 JP JP34817896A patent/JPH09186151A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506899A (ja) * | 1999-08-10 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | バッチ製造環境でラン・トゥ・ラン制御を行なうための方法および装置 |
| KR100734526B1 (ko) * | 1999-08-10 | 2007-07-03 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 오버레이 제어 에러들을 보정하기 위한 방법, 장치, 및/또는 저장 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW401610B (en) | 2000-08-11 |
| GB2308733A (en) | 1997-07-02 |
| GB9625267D0 (en) | 1997-01-22 |
| KR970054573A (ko) | 1997-07-31 |
| KR0165320B1 (ko) | 1999-02-01 |
| DE19652741B4 (de) | 2007-07-05 |
| DE19652741A1 (de) | 1997-07-03 |
| GB2308733B (en) | 2000-07-05 |
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