JP2003535468A - 異なる深さのトレンチアイソレーションのための、ウェルの濡れ電流を制御する方法 - Google Patents

異なる深さのトレンチアイソレーションのための、ウェルの濡れ電流を制御する方法

Info

Publication number
JP2003535468A
JP2003535468A JP2002500431A JP2002500431A JP2003535468A JP 2003535468 A JP2003535468 A JP 2003535468A JP 2002500431 A JP2002500431 A JP 2002500431A JP 2002500431 A JP2002500431 A JP 2002500431A JP 2003535468 A JP2003535468 A JP 2003535468A
Authority
JP
Japan
Prior art keywords
trench
isolation material
depth
thickness
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002500431A
Other languages
English (en)
Inventor
フルフォード，エイチ・ジム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2003535468A publication Critical patent/JP2003535468A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 トレンチ（２２）を半導体基板（１０）内に形成するステップと、分離材料（２４）を前記トレンチ（２２）内に形成するステップとを含む方法。前記方法はさらに、前記トレンチ（２２）の深さおよび前記トレンチ分離材料（２４）の厚みの少なくとも１つを定量するステップおよび前記トレンチ（２２）の前記定量された深さおよび前記分離材料（２４）の前記定量された厚みの少なくとも１つに基づいて前記分離材料（２４）を通じて行なわれるべきイオン注入プロセスのエネルギレベルを決定するステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、一般的には半導体プロセスの分野に向けられ、さらに詳細には、
異なる深さのトレンチアイソレーションを有する半導体装置においてウェルの漏
れ電流を制御する方法に向けられる。
【０００２】
【背景技術】
現在の集積回路装置は、シリコンなどの半導体基板の上に形成されたトランジ
スタなどの何百万もの半導体素子を含む。これらの素子は非常に密に実装されて
おり、素子の間にはほとんど空間がない。これらの素子または素子群は、その素
子がそれぞれの意図された機能を遂行するため、他の素子から電気的に分離され
なくてはならない。さらに、これらの素子が適切に分離されないと、たとえば短
絡経路が確立されるなどの多様な機能不良が起こる可能性がある。
【０００３】 素子または素子群が適切に分離されることを保証するため、現在の半導体プロ
セスには、基板のさまざまな領域に浅いトレンチアイソレーション（ＳＴＩ）を
形成することを伴う。これらの浅いトレンチアイソレーションは典型的には、半
導体基板にトレンチをエッチングし、その後トレンチに分離材料たとえば二酸化
シリコン、酸化窒化シリコン、窒化シリコンまたはその他の同様の材料などの絶
縁体を充填することで形成する。
【０００４】 トレンチアイソレーションが形成された後、典型的にはイオン注入プロセスが
行なわれ、ドーパント原子がトレンチアイソレーションにわたっておよびトレン
チアイソレーションの下の基板へと注入される。チャネル−ストップ（channel-
stop）注入として言及されることもあるこの注入プロセスの目的は、半導体素子
が適切に分離されることを確実にすることである。つまりこの注入は、ある規定
された境界を越えて電子の望ましくない移動を防ぐ手助けをする。使用されるド
ーパント原子の種類およびイオン注入プロセスで使用される多様なエネルギレベ
ルは、構築中の素子によって変化する。たとえばＮＭＯＳ素子であれば、チャネ
ル−ストップ注入はボロンなどのＰ型ドーパント物質を含むであろう。ＰＭＯＳ
素子であれば、チャネル−ストップ注入は、砒素またはリンなどのＮ型ドーパン
ト物質を含むであろう。
【０００５】 注入プロセスは、チャネル−ストップ注入のピーク濃度がトレンチアイソレー
ションの底部またはその僅かに下にくるように行なわれることが意図される。も
ちろん、後続の熱処理加工によってドーパント原子がある程度移動することがあ
る。チャネル−ストップ注入を形成するために使用される注入プロセスのパラメ
ータは、仮定のトレンチの深さおよび／またはそれを通じてチャネル−ストップ
注入が行なわれる分離材料の厚みに基づいている。しかしながら、製造上の多様
なばらつきが、受容可能または少なくともより有効なチャネル−ストップ注入の
形成に悪影響を及ぼすことがある。
【０００６】 たとえば形成されたトレンチの深さが、オペレータのミスやトレンチの形成に
使用されるエッチングツール内のばらつきなどによって、予想よりも深いかまた
は浅いことがある。さらに、トレンチ内に形成され、それを通じてチャネルスト
ップ注入プロセスが行なわれる分離材料の厚みは、分離材料の研磨または形成に
おける誤差によって予想よりも厚いかまたは薄いことがある。
【０００７】 このばらつきが考慮されないと、効果の薄いチャネル−ストップ注入につなが
り、したがって効果の薄い半導体素子の分離につながる。たとえば、トレンチが
予想よりも深く形成されおよび／またはトレンチ内の分離材料の厚みが予想より
も厚い場合、トレンチの深さおよび分離材料の厚みに対する仮定の設計パラメー
タに基づいてチャネル−ストップ注入プロセスを行なうと、結果として、そうで
ない場合に望まれるほど深くは基板に入り込まない注入となる。逆に、トレンチ
が浅過ぎるおよび／または分離材料の厚みが予想よりも薄い場合、結果的なチャ
ネル−ストップ注入は、そうでない場合に望まれるよりも基板の深くに形成され
ることになる。さらに、チャネル−ストップ注入を適切に形成することは、集積
回路装置がより密に実装されるにつれトレンチアイソレーションの幅が減少して
いる現在の半導体製造において、さらに重要になっている。
【０００８】 この発明は、前述の問題の一部またはすべてを最小限にするかまたは減少させ
る半導体装置を形成する方法に向けられる。
【０００９】
【発明の開示】
この発明は、異なる深さのトレンチアイソレーションのための、ウェルの漏れ
電流を制御する方法に向けられる。一実施例では、この方法は半導体基板内にト
レンチを形成するステップと、トレンチ内に分離材料を形成するステップとを含
む。この方法はさらにトレンチの深さおよび分離材料の厚みの少なくとも１つを
定量するステップと、トレンチの定量された深さおよび分離材料の定量された厚
みの少なくとも１つに基づいて分離材料を通じて行なわれるべきイオン注入プロ
セスのエネルギレベルを決定するステップとを含む。
【００１０】 この発明は、同じ参照番号が対応する部分を示す添付の図面とともに以下の説
明を参照することによって理解されるであろう。
【００１１】 この発明には、さまざまな変更や代替があり得るが、その具体的な実施例は図
面による例で示され、詳細に説明される。しかしながら、具体的な実施例の記述
は、この発明を開示した特定の形状に限定することを意図しているのではなく、
反対に、特許請求の範囲に規定されたこの発明の精神と範囲内に入るすべての変
更、均等物および代替物を含むことを意図している。
【００１２】
【発明を実施するためのモード】
この発明の例示的な実施例を以下に説明する。明白にするため、この明細書で
は実際の実行のすべての特徴を説明しているわけではない。このような実際の実
施例を発展させる上で、実行ごとに変化するシステム関連およびビジネス関連の
制約の遵守といった開発者の具体的な目標を達成するためには実行に特有の決定
を数多く行なわなければならないことも理解されるであろう。さらに、そのよう
な開発努力は複雑かつ時間を要するものであるかもしれないが、それにもかかわ
らず、この開示の恩恵を有する当業者にとっては日常的な仕事であることも理解
されるであろう。
【００１３】 ここからは図１から４を参照してこの発明を説明していく。半導体装置のさま
ざまな領域および構造は、非常に精密で鋭い構成とプロファイルを有するものと
して図面で描かれているが、当業者は、実際はこれらの領域および構造が図面に
示されたほど精密ではないことを認識している。さらに、図面に描かれているさ
まざまな特徴の相対的なサイズは、製作された装置上のそれらの特徴サイズのサ
イズと比較して誇張または縮小されることがある。それにもかかわらず、この発
明の例示的な実施例を説明記述するために添付の図面を含める。
【００１４】 一般に、この発明は、異なる深さのトレンチアイソレーションのための、ウェ
ルの漏れ電流を制御する方法に向けられる。この出願を完全に読めば、当業者に
はすぐ明白となるように、この発明は、たとえばＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ
などのさまざまな技術に適用可能であり、論理装置、記憶装置などを含むがこれ
に限られない多様な装置に容易に適用可能である。
【００１５】 図１に示されるように、例示的な半導体装置１２は、半導体基板１０の表面１
１上に形成される。この装置１２は、トレンチアイソレーション２１によって規
定される、基板１０の活性領域１３内に形成される。図１に示された例示的な半
導体装置１２は、ＮＭＯＳトランジスタであり、ゲート絶縁層１６、ゲート電極
１４、側壁スペーサ２０およびソース／ドレイン領域１８を含む。図１に描かれ
た例示的なトランジスタのさまざまな構成部分は、多様な技術によって形成でき
、異なる多様な材料を含むことがある。したがって、例示的な半導体装置１２を
形成するために使用される特定の技術も、装置１２の材料および構成も、この発
明の限定と考えられるべきではない。
【００１６】 まず最初に、トレンチアイソレーション２１が基板１０内に形成される。図２
は、例示的なトレンチアイソレーション２１の拡大断面図である。特に、トレン
チ２２は異方性エッチングプロセスなどのエッチングプロセスによって基板１０
内に形成される。トレンチ２２は、トレンチ２２の深さを規定する底部２８を有
する。トレンチ２２の幅、深さおよび形状は、構築中の装置によって変化する。
したがって、ここに描かれたトレンチ２２の特定の構成、幅および深さは、特許
請求の範囲に具体的に述べられていないかぎり、この発明の限定と考えられるべ
きではない。
【００１７】 その後、分離材料２４がトレンチ２２内に形成される。これは、多様な技術、
たとえば材料の層を基板１０の表面１１全体およびトレンチ２２内に堆積させる
かまたは成長させることによって達成できる。トレンチ分離材料２４は、半導体
素子を分離する機能を遂行するのに好適な多様な材料、たとえば酸化物、酸化窒
化物、窒化物、二酸化シリコン、酸化窒化シリコン、窒化シリコンなどを含んで
もよい。この後、化学的機械研磨作業を行なってトレンチ分離材料２４の表面２
３を平坦化し、それが実質的に基板１０の表面１１と同一面にあるようにしても
よい。これに代えて、分離材料２４の表面２３が基板１０の表面上に以前に形成
された別の処理層（図示せず）の表面とほぼ同一面にあるように平坦化作業を行
なってもよい。図示の実施例では、分離材料２４は上面２３を有し、これは基板
１０の表面１１とほぼ同一面にある。もちろん、当業者には認められるであろう
ように、分離材料２４の上面２３は、トレンチアイソレーション２１の形成が完
了するとき基板１０の表面１１上方に延びていることもある。
【００１８】 分離材料２４がトレンチ２２内に形成された後、矢印３０によって示される、
イオン注入プロセスが使用され、図２に示されるように概略的に描かれたチャネ
ル−ストップ注入２６が形成される。たとえばフォトレジストなどのマスキング
層３１が基板１０上に形成されパターニングされて、トレンチアイソレーション
２１をイオン注入プロセス３０に露出する。チャネル−ストップ注入２６を形成
するために使用されるドーパント原子は、ボロン、リン、砒素など、構築中の装
置の種類によって変化する。
【００１９】 前述のとおり、注入の深さおよび、特にチャネル−ストップ注入のピーク濃度
の深さは、トレンチ２２の深さおよびこれを通じてチャネル−ストップ注入を形
成するためにイオン注入プロセスが行なわれる分離材料２４の厚みによって変化
する。しかしながら、チャネル−ストップ注入２６がより正確に位置づけられる
ことを確実にするため、トレンチの深さおよび／または分離材料２４の厚みのば
らつきが定量され、その情報を用いてチャネル−ストップ注入２６を形成するた
めに使用されるイオン注入プロセスのエネルギレベルを変化させる。実際、トレ
ンチ２２の深さおよび／または分離材料２４の厚みに関する情報をフィードフォ
ワードして、チャネル−ストップ注入２６を形成するために使用されるイオン注
入プロセスのエネルギレベルを変化させるために使用することもできる。これは
ロットごとまたはウェーハごとに行なってもよい。
【００２０】 たとえば、トレンチ２２が予想よりも深いと判断された場合または分離材料２
４が予想よりも厚いと判断された場合、イオン注入プロセスのためのエネルギレ
ベルは、トレンチ２２の深さおよび／または分離材料２４の厚みが予想どおりで
あったときにそうであるはずのものに対して増大されるであろう。逆に、トレン
チ２２が予想よりも浅いまたは分離材料２４が予想よりも薄いと判断された場合
、イオン注入プロセスのためのエネルギレベルは減じられるであろう。
【００２１】 図３は、この発明の例示的な実施例をフローチャートの形で示す。ここに示さ
れるように、この発明の方法は、ブロック３２で示されるように、半導体基板内
にトレンチ２２を形成するステップと、ブロック３４で示されるように、トレン
チ２２内に分離材料２４を形成するステップとを含む。この方法はさらに、ブロ
ック３６で示されるように、トレンチ２２の深さおよび分離材料２４の厚みの少
なくとも１つを定量するステップと、定量されたトレンチ２２の深さおよび分離
材料２４の厚みの少なくとも１つに基づいて分離材料を通じて行なわれるべきイ
オン注入プロセスの注入エネルギーを決定するステップとを含む。
【００２２】 前に述べたとおり、ブロック３２で示される、トレンチ２２を形成するステッ
プは、多様なプロセスたとえば異方性エッチングプロセスによって行なってもよ
い。さらに、結果的として生じるトレンチ２２はどのような形状をとっても良く
、非常に低いまたは高いアスペクト比を有することがある。ブロック３４で示さ
れるトレンチ分離材料２４を形成するステップは、多様な技術たとえば堆積、熱
成長などによって達成することもできる。さらに、トレンチ分離材料２４は、多
様な材料たとえば酸化物や酸化窒化物などを含んでもよい。
【００２３】 ブロック３６で示されるトレンチ２２の深さの定量のステップに関しては、こ
れは、アルファステップシステムツールなどの計測ツールを使用して、トレンチ
２２の深さを定量することによっても達成することができる。図２で示されたト
レンチ２２の例示的な実施例に関しては、トレンチ２２の深さは、基板１０の表
面１１とトレンチ２２の底部面２８との間のおよその距離と考えられるであろう
。分離材料２４の厚みも、ブロック３６で示されるように、偏光解析器やサーマ
ウェーブツール（Thermawave tool）などの計測ツールを使用して測定してもよ
い。分離材料２４の対象となる厚みは、これを通じてチャネル−ストップイオン
注入プロセスを行なってチャネル−ストップ注入２６を形成する分離材料の量で
あろう。図２で示される例示的な実施例では、対象となる厚みの寸法は分離材料
２４の表面２３からトレンチ２２の底面２８への寸法となるであろう。トレンチ
２２の深さおよびまたは分離材料２４の厚みを定量するステップは、代表ベース
で行なうことができる。すなわち十分な測定を行なって、測定の精度に関してユ
ーザを満足させてもよい。この測定値は、後続のウェーハ加工のためにロットご
とまたはウェーハごとに使用され得る。
【００２４】 チャネル−ストップイオン注入プロセスのための注入エネルギーを決定するス
テップは、ブロック３８で示されるように、多様な技術によって達成することが
できる。たとえば、トレンチ２２の定量された深さおよび／または分離材料２４
の定量された厚みをチャネル−ストップ注入プロセスのためのエネルギレベルに
相関させるデータベースを開発してもよい。これに代えて、定量されたトレンチ
２２の深さおよび／または分離材料２４の厚みに基づいてエネルギレベルを計算
することもできる。他の方法も可能である。この後、この方法は続いて分離材料
２４を通じて決定されたエネルギレベルでイオン注入プロセスを行なう。
【００２５】 この発明の一実施例では、チャネル−ストップ注入プロセスのエネルギレベル
は、トレンチ２２の深さおよび／または分離材料２４の厚みによって変化するか
または調整される。この発明に従って使用してもよい例示的な一システムが図４
に示される。そこに示されるように、ウェーハ５２を処理するためのシステム５
０は、計測ツール４４、自動プロセス制御器４８およびイオン注入ツール４６を
含む。この計測ツール４４は、トレンチ２２の深さおよび／または分離材料２４
の厚みを測定するために使用される。この計測ツール４４は所望の計測を行なう
ことのできる装置であればどのような種類の装置でもよい。
【００２６】 一実施例では、自動プロセス制御器４８は計測ツール４４およびイオン注入ツ
ール４６とインターフェイスする。制御器４８を使用して、計測ツール４４によ
って定量されたトレンチ２２の深さおよび／または分離材料２４の厚みによって
、イオン注入ツール４６内で行なわれるイオン注入プロセスのエネルギレベルを
決定または制御することができる。つまり、トレンチ２２の深さおよび／または
分離材料２４の厚みは制御器４８へフィードフォワードされ、イオン注入ツール
４６内で行なわれるチャネル−ストップ注入プロセスのエネルギレベルは、それ
らのパラメータの少なくとも１つに基づいて制御される。制御器４８はスタンド
アローン装置であってもよいし、システムの一部であってもよいし、イオン注入
ツール４６または化学的機械研磨ツールなどの別のプロセスツールの一部であっ
てもよい。さらに、計測ツール４４はスタンドアローン装置またはシステムであ
ってもよいし、イオン注入ツール４６か、化学的機械的研磨ツール、エッチング
ツールなどの別の処理ツール、または両方を含むシステムに組込まれてもよい。
【００２７】 この例示の実施例では、自動プロセス制御器４８は、説明された機能を実行す
るためのソフトウェアでプログラムされたコンピュータである。しかしながら、
当業者によって理解されるであろうように、特定の機能を実行するために設計さ
れたハードウェア制御器（図示せず）を使用してもよい。この発明の一部および
対応する詳細な説明は、ソフトウェアまたはアルゴリズムおよびコンピュータメ
モリ内のデータビット上の動作を記号で表示したものによって呈示される。これ
らの説明および呈示は、それによって当業者が自分の仕事の内容を他の当業者に
効果的に伝えられるものである。アルゴリズムという用語はここで使用され、さ
らに一般的に使用されるとおり、所望の結果につながる自己一貫性のステップの
シーケンスと考えられている。ステップは、物理的な量の物理的な操作を必要と
する。必須ではないが通常これらの量は、記憶、転送、組合せ、比較またはその
他の操作が可能な光学的、電気的または磁気的な信号の形をとる。主に慣用であ
るという理由から、これらの信号を、ビット、値、要素、記号、文字、用語、数
字等として言及することが便利であることがわかっている。
【００２８】 しかしながら、これらの用語のすべておよび類似の用語は適切な物理的な量と
関連しており、これらの量に適用された単なる便利なラベルであるということを
心に留めておくべきである。具体的に別段の記載がある場合を除いてまたは議論
から明らかであるように、「プロセシング」または「コンピューティング」もし
くは「決定」または「表示」などの用語または同様の用語は、コンピュータシス
テムのレジスタおよびメモリ内で物理的、電気的量として呈示されるデータを、
コンピュータシステムレジスタまたはメモリまたはその他のそのような情報記憶
装置、伝送または表示装置内で物理的な量として呈示される類似の他のデータに
操作し変形するコンピュータシステムまたは類似の電子計算装置の作用およびプ
ロセスをさすものである。
【００２９】 説明されたような自動プロセス制御器４８の機能を遂行するために適用可能な
例示的なソフトウェアシステムは、オブジェクトスペース・インコーポレィテッ
ド（ObjectSpace, Inc.）によって提供されるオブジェクトスペース触媒システ
ム（ObjectSpace Catalyst system）である。オブジェクトスペース触媒システ
ムは、国際半導体製造装置材料協会（Semiconductor Equipment and Materials
International; ＳＥＭＩ）コンピュータによる統合生産（Computer Integrated
Manufacturing; ＣＩＭ）フレームワークに準拠のシステム技術を使用し、高度
プロセス制御（Advanced Process Control; ＡＰＣ）フレームワークに基づいて
いる。ＣＩＭ（ＳＥＭＩ Ｅ８１−０６９９ ＣＩＭフレームワークドメインア
ーキテクチャの暫定的仕様）およびＡＰＣ（ＳＥＭＩ Ｅ９３−０９９９ ＣＩ
Ｍフレームワーク高度プロセス制御コンポーネントの暫定的仕様）の仕様はＳＥ
ＭＩから公に入手することができる。
【００３０】 この発明を使用することにより、トレンチの深さおよび／または分離材料の厚
みのばらつきを考慮しつつ有効なトレンチアイソレーションを作ることができる
。結果として、より有効なトレンチアイソレーションを製造し、現在の半導体装
置で使用することができる。
【００３１】 上で開示した特定の実施例は例示的なものにすぎない、なぜならこの発明は、
この教示の恩恵を有する当業者にとって明白な、異なるが均等な方法によって変
更および実践され得るからである。さらには、特許請求の範囲に記載される以外
には、ここで示された構造や設計の詳細に対する制限は一切意図していない。よ
って、上に開示した特定の実施例は変更または改善される可能性があり、そのよ
うな変形はすべてこの発明の範囲と精神内にあると考えられることは明白である
。したがって、ここで求める保護は特許請求の範囲に述べるとおりである。
【図面の簡単な説明】
【図１】 図１は半導体基板の上に形成された例示的な先行技術の半導体装
置の断面図である。
【図２】 図２はトレンチアイソレーション構造の例示的な一実施例の拡大
断面図である。
【図３】 図３はこの発明の例示的な一実施例を示すフローチャートである
。
【図４】 図４はこの発明で使用してもよいシステムの例示的な一実施例を
示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 フルフォード，エイチ・ジム アメリカ合衆国、78748 テキサス州、オ ースティン、ウッドシャイアー・ドライ ブ、9808 Ｆターム(参考） 5F032 AA35 AA44 AA46 AC01 BA02 BA03 CA17 CA20 DA01 DA25 DA33 DA44

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 トレンチ（２２）を半導体基板（１０）内に形成するステッ
    プを含み、前記トレンチはある深さを有し、 分離材料（２４）を前記トレンチ（２２）内に形成するステップをさらに含み
    、前記分離材料（２４）はある厚みを有し、 前記トレンチ（２２）の深さおよび前記分離材料（２４）の厚みの少なくとも
    １つを定量するステップと、 前記定量された前記トレンチ（２２）の深さおよび前記分離材料（２４）の前
    記厚みの少なくとも１つに基づいて前記分離材料（２４）を通じて行なわれるべ
    きイオン注入プロセスのエネルギレベルを決定するステップをさらに含む、方法
    。
  2. 【請求項２】 トレンチ（２２）を半導体基板（１０）内に形成するステッ
    プは、トレンチ（２２）を半導体基板内にエッチングするステップを含む、請求
    項１に記載の方法。
  3. 【請求項３】 トレンチ分離材料（２４）を前記トレンチ（２２）内に形成
    するステップは、酸化物、酸化窒化物および窒化物の少なくとも１つを含むトレ
    ンチ分離材料（２４）を前記トレンチ（２２）内に形成するステップを含む、請
    求項１に記載の方法。
  4. 【請求項４】 前記トレンチ（２２）の深さおよび前記分離材料（２４）の
    厚みの少なくとも１つを定量するステップは、前記トレンチ（２２）の深さおよ
    び前記分離材料（２４）の厚みの少なくとも１つを測定するステップを含む、請
    求項１に記載の方法。
  5. 【請求項５】 前記定量された前記トレンチ（２２）の深さおよび前記分離
    材料（２４）の前記厚みの少なくとも１つに基づいて前記分離材料（２４）を通
    じて行なわれるべきイオン注入プロセスのエネルギレベルを決定するステップは
    、前記定量された前記トレンチ（２２）の深さおよび前記分離材料（２４）の前
    記厚みの少なくとも１つに基づいて前記分離材料（２４）を通じて行なわれるべ
    きイオン注入プロセスのエネルギレベルを計算するステップを含む、請求項１に
    記載の方法。
  6. 【請求項６】 前記定量された前記トレンチ（２２）の深さおよび前記分離
    材料（２４）の前記厚みの少なくとも１つに基づいて前記分離材料（２４）を通
    じて行なわれるべきイオン注入プロセスのエネルギレベルを決定するステップは
    、前記分離材料（２４）を通じて行なわれるべきイオン注入プロセスのエネルギ
    レベルを、前記定量された前記トレンチ（２２）の深さおよび前記分離材料（２
    ４）の前記厚みの少なくとも１つと相関させるステップを含む、請求項１に記載
    の方法。
  7. 【請求項７】 前記定量された前記トレンチの深さおよび前記分離材料の前
    記厚みの少なくとも１つを、分離材料を通じてイオン注入プロセスを行なうため
    に使用されるイオン注入ツールの注入エネルギを制御する制御器に報告するステ
    ップをさらに含む、請求項１に記載の方法。
  8. 【請求項８】 決定されたエネルギレベルを使用してイオン注入プロセスを
    行なうステップをさらに含む、請求項１に記載の方法。
  9. 【請求項９】 トレンチ（２２）の深さおよび前記トレンチ内に形成された
    分離材料（２４）の厚みの少なくとも１つを定量するための計測ツール（４４）
    と、 定量された深さおよび厚みの少なくとも１つに基づいて前記分離材料（２４）
    を通じて行なわれるべきイオン注入プロセスのエネルギレベルを決定するための
    制御器（４８）と、 前記イオン注入プロセスを前記決定されたエネルギレベルで行なうためのイオ
    ン注入ツール（４６）とを含むシステム。
JP2002500431A 2000-05-25 2001-04-16 異なる深さのトレンチアイソレーションのための、ウェルの濡れ電流を制御する方法 Withdrawn JP2003535468A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US57876000A 2000-05-25 2000-05-25
US09/578,760 2000-05-25
PCT/US2001/012360 WO2001093311A2 (en) 2000-05-25 2001-04-16 Method of controlling well leakage for trench isolations of differing depths

Publications (1)

Publication Number Publication Date
JP2003535468A true JP2003535468A (ja) 2003-11-25

Family

ID=24314194

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002500431A Withdrawn JP2003535468A (ja) 2000-05-25 2001-04-16 異なる深さのトレンチアイソレーションのための、ウェルの濡れ電流を制御する方法

Country Status (6)

Country Link
EP (1) EP1295329A2 (ja)
JP (1) JP2003535468A (ja)
KR (1) KR20030005391A (ja)
CN (1) CN1437765A (ja)
AU (1) AU2001255414A1 (ja)
WO (1) WO2001093311A2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3621400B2 (ja) * 2003-03-03 2005-02-16 松下電器産業株式会社 固体撮像装置およびその製造方法
CN100350588C (zh) * 2003-09-25 2007-11-21 茂德科技股份有限公司 浅槽隔离区与动态随机存取存储器的结构及其制造方法
CN101414554B (zh) * 2007-10-17 2010-04-14 中芯国际集成电路制造(上海)有限公司 离子注入方法
CN101728291B (zh) * 2008-10-14 2012-03-28 中芯国际集成电路制造(上海)有限公司 浅沟槽内绝缘材料高度的确定方法
US11854688B2 (en) * 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0165320B1 (ko) * 1995-12-27 1999-02-01 김광호 반도체 산화 공정의 소크타임 설정 방법
US5861338A (en) * 1997-01-21 1999-01-19 Advanced Micro Devices, Inc. Channel stop implant profile shaping scheme for field isolation
US5937287A (en) * 1997-07-22 1999-08-10 Micron Technology, Inc. Fabrication of semiconductor structures by ion implantation
US6055460A (en) * 1997-08-06 2000-04-25 Advanced Micro Devices, Inc. Semiconductor process compensation utilizing non-uniform ion implantation methodology
US5972728A (en) * 1997-12-05 1999-10-26 Advanced Micro Devices, Inc. Ion implantation feedback monitor using reverse process simulation tool
JPH11274418A (ja) * 1998-03-25 1999-10-08 Nec Corp 半導体装置

Also Published As

Publication number Publication date
EP1295329A2 (en) 2003-03-26
AU2001255414A1 (en) 2001-12-11
WO2001093311A3 (en) 2002-04-11
CN1437765A (zh) 2003-08-20
WO2001093311A2 (en) 2001-12-06
KR20030005391A (ko) 2003-01-17

Similar Documents

Publication Publication Date Title
US6409879B1 (en) System for controlling transistor spacer width
US6859746B1 (en) Methods of using adaptive sampling techniques based upon categorization of process variations, and system for performing same
US8354320B1 (en) Methods of controlling fin height of FinFET devices by performing a directional deposition process
JP2003531491A (ja) 半導体加工のための自動プロセスモニタおよび分析システム
US8796048B1 (en) Monitoring and measurement of thin film layers
US8216896B2 (en) Method of forming STI regions in electronic devices
US20150123212A1 (en) Planar metrology pad adjacent a set of fins of a fin field effect transistor device
US6365422B1 (en) Automated variation of stepper exposure dose based upon across wafer variations in device characteristics, and system for accomplishing same
US9018048B2 (en) Process for manufactuirng super-barrier rectifiers
US8580133B2 (en) Methods of controlling the etching of silicon nitride relative to silicon dioxide
JP2003535468A (ja) 異なる深さのトレンチアイソレーションのための、ウェルの濡れ電流を制御する方法
US20040152251A1 (en) Method of forming a floating gate in a flash memory device
WO2002063395A1 (en) Stepper exposure dose control base upon across wafer variations in photoresist thickness
US9818657B2 (en) Dry etching method and method of manufacturing semiconductor device
US6707562B1 (en) Method of using scatterometry measurements to control photoresist etch process
US6875680B1 (en) Methods of manufacturing transistors using dummy gate patterns
CN104282564A (zh) 半导体器件和鳍式场效应晶体管的形成方法
US6110801A (en) Method of fabricating trench isolation for IC manufacture
US6589875B1 (en) Method of selectively processing wafer edge regions to increase wafer uniformity, and system for accomplishing same
US6569692B1 (en) Automated method of controlling photoresist develop time to control critical dimensions, and system for accomplishing same
CN110416088A (zh) 西格玛沟槽刻蚀方法、锗硅外延层的形成方法及pmos器件
US6947805B1 (en) Dynamic metrology sampling techniques for identified lots, and system for performing same
US6706631B1 (en) Method of controlling sheet resistance of metal silicide regions by controlling the salicide strip time
US6617258B1 (en) Method of forming a gate insulation layer for a semiconductor device by controlling the duration of an etch process, and system for accomplishing same
US6773975B1 (en) Formation of a shallow trench isolation structure in integrated circuits

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080701