JPH01501752A - 高速データクロック同期プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速データクロック同期プロセッサ 発明の分野 本発明は、ディジタルデータクロック同期プロセッサに関するものであり、さら に詳しくは、受信したシリアルデータを、ローカルクリスタルクロックと同期さ せて、誤りのない受信を可能にするディジタルプロセッサに関するものである。

発明の背景 きわめて高いデータ転送速度で（とくに速度がデータ伝送装置および受信装置の 電子工学的作動速度限界に近づいている場合）、単一データ経路で誤りのないデ ータ伝送を行うためには、受信データを受信器のローカルクロックと正確に同期 させるという問題を克服しなくてはならない。

以前は、この問題は、データ伝送前に、データ伝送速度よりも周波数の高いタイ ミング信号で、データをコード化することにより処理されていた。その場合、ア ナログ手段による受信器が、受信した信号を、データおよびタイミング信号に解 読した。再生されたタイミング信号は、データ受信のためのローカルクロックと して使用され、また受信器がデータバスシステムの一部であるときは、伝送媒体 へのデータ再伝送のためのローカルタロツクとして使用された。

このような以前の方法には、２つの大きい短所があった。

すなわち、 ｌ）データをコード化するタイミング信号はデータ伝送速度よりも高い周波数の ものでなくてはならない。このため、データ伝送速度は、伝送媒体の帯域幅より もかなり低くなる。また、 ２）一つのデータバスシステム内では、バスに接続される局の数は限られている 。解読されたデータから得られるクロックは、媒体へデータを再伝送するのに用 いられる。この方法によると、データとクロックの両方に、ひずみが蓄積される 。それぞれが、閉鎖ループ内で、互いに相手を発生させるために用いられている からである。

本発明の詳細な説明 本発明によれば、タイミング情報交換を必要とせずに、ディジタル電子工学によ って可能な最大速度で、２個またはそれ以上の装置間で、非ゼロ復帰（ＮＲＺ） データ交換を行うことができる。本発明を用いた受信装置は、それ自身のクリス タルクロックから、最適の受信クロック位相を発生させることができ、このクロ ックは、クロックの精度と、使用する論理成分によって定まる最大サイズのメツ セージまで、情報を失うことなしに、受けたデータをレジスタに記録する。

この新し〈発明されたプロセッサには、上記の２つの短所は存在しない。なぜな ら、 ｌ）未コード化データを伝送媒体にのせることができるからである。従って、デ ータ伝送速度は伝送媒体の帯域幅に達することができる。

２）受信した各データブロックの冒頭で、データを受信し、また再送信するため に、受信器は、それ自身のクリスタルクロックの位相を選ぶことができる。選ば れたクロックの位相は、データクロックとして用いられるが、受信／再送信全体 について、一定である。固定データクロックを用いることによって、受信したデ ータが再送信される場合、受信器は新しい信号を媒体にのせる。そしてデータの ひずみは除去される。複合信号ひずみが除去されると、データバスに接続できる 局数の制限がなくなる。

図面の簡単な説明 上記のような本発明の目的なら沙に長所は添付図面を用いて考察すると、さらに 明瞭に理解される。

第１図は、本発明の第１実施例の論理図である。また第２図は、本発明の第２実 施例の論理図である。

発明の詳細な説明 第１図は、本発明の１つの実施例である高速データクロック同期プロセッサのハ ードウェア部分に対応する論理図である。このプロセッサの目的は、前に従来の 技術との関連で説明した短所のないデータクロックを生成することである。本発 明のプロセッサによって生成されたデータクロックは、ローカルクリスタルクロ ック１０を用いており、これは、クロック遅延位相発生器１６を通じて、平行出 力遅延を受ける。発生器１Ｂからの平行出力信号１８は、順次、均等に遅延する 。残りのハードウェアの目的は、データを与えられたすべての回路を正確に同期 するために、データクロックとして働く最適クロック位相を示す各種遅延出力の 特定のクロック位相を選ぶことである。クロック遅延位相発生器の遅延（素子） の数は、同期の精度に応じて異なることがある。

最適クロック位相の選択は、クロック遅延位相スナップショットプロセッサ２０ で始まり、これが、短かい時間間隔（窓）３Ｂ中に、すべての遅延位相信号１８ の論理レベルをサンプルにとり、サンプルとして取ったレベルを、クロックエツ ジプロセッサ２４に与える。プロセッサは、主として、ウィンドー中に特定のク ロック位相の推移またはエツジを検出する一連のゲートにより構成される。プロ セッサ２４からの平行出力は、最適クロック位相設定プロセッサ２Ｂに入力され 、このプロセッサが、推移を確認した平行うロック位相のうちのどれが、特定の ディジタル電子工学ファミリーのため必要な特別な推移（立上りエツジ、または 立下りエツジ）を受けるかを決定する。最終の最適クロック位相選択は、最適ク ロック位相セレクタ２８として示された別のレベルの論理回路で行われる。この 最終セレクタ２Ｂは、プロセッサ２Ｂの平行発生出力と、発生器１６からの当初 のクロック遅延位相のそれぞれの補数を備えている。位相セレクタ２８の各ゲー トからの出力は、ゲート６２に集められ結果は、出力１４およびその補足出力Ｂ ４上の最適データクロックとなる。

データは、入力１２によって、プロセッサ２０に、とくにスナツブシ目ットウイ ンドー発生器３Ｂに与えられ、それは、プロセッサ２０のためのウィンド一時間 間隔の発生を支配するデータメツセージである。

ｊｉ１図の回路を詳細に考察すると、クロック遅延位相発生器は、複数の直列接 続ディジタル遅延（素子）３０を含んでいるのが見られ、複数の平行タップつき のディジタル遅延ラインを形成している。位相発生器１Ｂの出力タップにはＣセ ットと呼ばれる順次遅延ローカルクリスタルクロック信号があり、例ではＣ３− Ｃ５を含むと示されている。このセットは、 Ｃ−（ＣＣ・・・・・・、Ｃｋ） ０’　１″ と定義される。ここで ｃｏ＝ローカルクロック信号 Ｃｋ：最遅延クロック信号 このクロック信号のＣセットは、エツジレジスタ３４の対応する端子Ｄｏ〜Ｄ５ に入力される。エツジレジスタへの入力は、連続的に変化し、クロック推移が起 こるとき、また書込み可能パルスが、レジスタ入力端子ＷＥに与えられたときに のみ、レジスタは作動する。このような許可信号がエツジレジスタ３４に与えら れる一方で、レジスタ３４が、端子Ｄｏ−Ｄ５に現れる対応ディジタルレベルを 書込むに充分な時間のあいだ、“スナップショットウィンドー〇が、生成される 。このようなタイムウィンドーを生成するための手段は、スナップショットウィ ンドー発生器３６によって達成される。発生器は、第１および第２の相互接続フ リップフロップ３８と４０を含んでいる。システムリセットパルスが、フリップ フロップ３８の第１入力端子に接続した入力ライン４１上に現れる。この端子へ の入力が、発生器フリップフロップを、最初の状態にリセットする。

データのブロックが、データ入力ライン１２上に現れると、第２フリツプフロツ プ４０が、レジスタ入力ライン４２に沿って１つのパルスを発生するようセット され、この入力ラインは、入力データの最初のパルスの間に生じるウィンドー期 間中に、レジスタ３４からのＣセットの書込みを可能とする。入力ライン１２の データは、シリアル遅延６６を通じて遅延を受け、最後の遅延の出力は、レジス タ３４の端子ＣＬＫで、クロック入力を形成し、エツジレジスタ出力Ｑ０〜Ｑ５ から書込まれた記憶レベルの出力を刻時する。

これらの出力から、Ｃセットに対応し、５ｏ−Ｓ５として示されるｔＪ２セット （Ｓセット）のレベルが、一般に基準数字２２によって示される。このに＋に進 値のセットは５−（Ｓ　Ｓ　・・・・・・、５ｋ） ０’　１’ によって定義される。

スナップショットウィンドー発生器３Ｂは、ウィンドーが開き、刻時のため信号 エツジが現れるときに、エツジレジスタ３４に、Ｃセットのスナップショット像 を出す。連続的または離散的スナップショツト数を、発生器によって選ぶことが できる。データブロックの第１エツジだけが、Ｃセットのスナップシッットに用 いられるときに、全データブロックについて、単一の、固定遅延位相が選ばれる 。

次の論理レベルは一般に、基準数字２４によって示され、クロックエツジプロセ ッサとして示される。この装置は、Ｓセーットを入力し、Ｅセットと呼ばれる二 進セットを４Ｂに生成する。Ｅセットは、Ｓセットの隣接値の１対を比較するこ とによって生成されるに二進値を含んでいる。Ｅ、−コ ０の値は、セットＳの不連続点を示す。

Ｅセットは、次のように定義される。

Ｅ−（Ｅｌ、Ｅ２．・・・・・・、Ｅｋ）　’ここで　ｊ−１，２，・・・、ｋ 。

あとで述べるように、プロ蚕ツサは、同一ゲート４４を含めた単一ゲートレベル の論理を含んでいる。例えば、特定のゲートの出力は、Ｓセットの隣接入力が同 じとき、二進レベル１を生成し、Ｓセットの隣接レベルが異種であり、Ｓセット に推移領域または“エツジ°を示すときは、二進０レベルが生成される。

次の論理レベルは、最適クロック位相設定プロセッサ２Ｂであり、第１人力がＥ セットの対応ラインに接続され、第２人力がＳセットの対応ラインに接続されて いる多数の同一ゲート４８を含んでいる。例えば、最上部のゲート４８には、Ｅ ｌとＳｌがある。ゲート４８からの出力は、５０にＰセット（Ｐ１〜Ｐ５）と呼 ばれる二進セットを生成する。

このセットは、次のように定義される。

Ｐ−（Ｐ　Ｐ　・・・・・・、　Ｐｋ、　Ｋ１１°　２゛ 二こで、セットの各項は、二進値Ｐｊ−Ｅｊ＋５ｊ−１により定義される。

項ｐ、−ｏは、点ｊでのＳセットでの、０から１への推コ 移を示す。使用するディジタル電子工学ファミリーのために、１から０への推移 を選ぶ必要があるときは、Ｐ、は、コ Ｐ、−Ｅ、＋Ｓ、と定義される。

コココ Ｐセットのに出力項は、Ｐセットの（出力５２のような）すべての他の項の反転 の加算器５４での二進合計である。す最適位相選択プロセスへの最終機能は、５ ６や５８のような同一ゲートにより与えられる論理レベルにより構成されるセレ クタ２８によって行われる。トップゲート５８は、加算器５４からに出力を与え られ、第２出力はクロック遅延位相ｃｏの補数を表わす。残りの各ゲートは、Ｐ セットの対応する出力およびＣセットの対応する補数に接続される。

トップゲート５８および残りにゲート５６からの反転出力は、ゲート６２または ０Ｒｃｄに集められる。こうして、セレクタ２ＢはＰセットを入力し、そこから 、受信データの受信または再送信のためのデータクロックとして用いられる最適 クロック位相を選ぶ。データクロックは、次のように定義される。

二こで、合計と積は、二進演算を示す。加算ゲート６２の出力１４は、データク ロック信号を運び、出力６４は補数を運ぶ。このようなデータクロック出力は、 それ自体では本発明の一部を構成しない適当な受信器や伝送回路のデータクロッ ク入力部に接続することができる。

第１図に示した例で、Ｐ４セット入力に働くクロックからの出力ＢＯと、遅延ク ロック信号からの０４の補数は、セレクタ２８の残りのゲートに比べて、ユニー クな出力を提供する。従って、データクロック出力１４と６４は、Ｃ４の最適ク ロック位相およびその補数に対応する。これは、ライン１２に沿ったデータ入力 の開始後、選んだ方向に最初の推移またはエツジを提供する遅延データクロック となる。この最適クロックは、データメツセージ全体についての接続された利用 装！（図示せず）のためのローカル生成りロックとなる。新しいデータメツセー ジが発生すると、最適クロック選択がくり返される。

このプロセス中の操作にとって重要なのはクロックおよびデータの経路での時間 等化性の維持である。この等化性を達成するために、データは、等化器６８の遅 延を通過させることによって、順次遅延させる。遅延（素子）はクロック経路の ものと同じである。等化器６８の最後のゲート６９は、入力ライン１２に当初示 されていたデータおよび反転データを提供するが、クロックと同期するよう必要 な遅延等化が行われている。

安全機構として、アンチロック安全制御装置７５が備えられている。この制御装 置は、２個の相互接続フリップフロップ７４と７６により構成され、これらは有 効なデータクロック信号が、リセットライン７８に発生する限り、リセット状態 に保たれる。しかし、データクロックが失われるときは、フリップフロップが、 エツジレジスタ３４のマスターリセット端子８０、およびスナップショットウィ ンドー発生器フリップフロップ３８のセット端子８２に、セット信号を提供する 。

第２図の第２実施例では、第１図のプロセッサ２４．２６と、セレクタ２８が、 最適クロック位相セレクタ８４によって置き換えられ、これにより、データクロ ックは次の通りに定義ここで、合計と積は、二進演算である。

セレクタ８４は、エツジレジスタ３４ａの正常および反転出でいる。たとえば、 セレクタ８４の上部ゲートは、位相発生器１６から、補数Ｃセット遅延クロック を提供するライン３２からのＣレベルの補数のほかに、ＳｏおよびＳｌレベルの 補数を備えている。レジスタ３４ａの入力と出力で示された０−に二進レベルを 用いた例を見ると、ユニークな出力が、反転０２人力を備えた第３ゲート８６か ら発生することがわかる。これは、最適選択クロック位相を示し、データクロッ ク出力１４に出現する信号を表わす。

第１図の実施例のプロセッサ２４．２Ｂ、および位相セレクタ２８は、セレクタ ８４の単−論理レベルに圧縮されているから、データの遅延等化は、第１図の等 化器６８の場合よりも低い。従って、データおよびクロック経路等化器６８ａは 、出力端子７０で等化遅延データを、また７２で反転データを提供するよう、デ ータ経路に直列に接続されている。

本発明の詳細な説明かられかるように、この発明によれば、直列遅延ローカルタ ロツク信号から最適クロック位相を選ぶことによって、ローカルクリスタルクロ ックから、データクロックを生成することができる。その結果、プロセッサは、 従来の技術のコード化クロックプロセッサによる制限なしに、帯域幅を最大にす ることができる。さらに、各受信データブロックについて、ローカル生成固定デ ータクロックが利用できるから、データのひずみが防止され、これによって、デ ータバスに接続できる局の数が多くなる。

本発明は、ここに図示し、また説明した詳細構造に限定されるものではなく、技 術に精通した者には、明らかな変更が可能であることを理解すべきである。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．遅延クロック位相（１８）を生成するため、ローカルクロックに接続された 複数タップ遅延ライン手段（１６）と、サンプルとして取ったディジタルレベル （２２）を作り出すための回路によって、データ受信後の予め選択されたタイミ ング期間中に、クロック位相をサンプリングするため、遅延クロック位相に入力 部が接続された手段（２０）と、サンプルとして取ったクロック位相での予め選 択された推移の発生を検知することによって、最適クロック位相を選ぶためのサ ンプリング手段に接続された手段（２６，２８）（８４）と、 データ受信中に、最適クロック位相をデータクロックとして用いるための選択手 段の出力部に接続された端子手段（１４）とからなる、 ローカルクロック（１０）からデータクロックを生成するための同期回路。 ２．前記データクロックおよび前記データの回路伝播時間を均等化するために、 前記受信したデータを遅延させるための手段（６８）（６８ａ）を備えた、請求 項１記載の構造。 ３．前記サンプリング手段が、 各クロック位相に接続された入力部を有するレジスタ（３４）（３４ａ）、およ び レジスタからのクロック位相の書込みを可能とするためレジスタをストローブ（ ４２）し、またサンプルとして取ったクロック位相を作り出すために入力データ によってトリガーされる手段（３６） を含む請求項１記載の構造。 ４．第１信号セット（１８）を構成する遅延クロック位相を生成させるため、ロ ーカルクロック（１０）に接続された複数タップ能動遅延ライン手段（１６）と 、ａ）各クロック位相に接続した入力を有するレジスタ（３４）と ｂ）レジスタからの第１セットの書込みを可能にするためのレジスタをストロー ブ（４２）するため、またサンプルとして取ったクロック位相を作り出すため、 入力データによってトリガーされる手段（３６）を含むサンプリング手段であっ て、第２信号セット（２２）を作り出すための回路により、データ受信後の予め 選択されたタイミング期間中に、クロック位相をサンプリングするため、第１セ ットに、入力部が接続された手段（２０）と、 サンプルクロック位相内での予め選択された推移の発生を検知することによって 、最適クロック位相を選ぶための手段（８４）と、 複数のゲートを含み、各ゲートには、 ａ）対応する遅延クロック位相に接続した第１入力部と、ｂ）どの遅延クロック 位相がサンプリング期間中に希望の推移を受けたかを定めて、最適位相を示すた めに、第２セットの隣接信号に順次、接続した第２および第３入力部があり、デ ータ受信中に、データクロックとして最適クロック位相を利用できるように、前 記選択手段の出力部に接続された端子手段（１４）とからなる同期回路であって 、前記選択手段が、さらに、データクロックとして、遅延最適クロック位相を作 り出すため、すべてのゲートからの出力部に、その入力部が接続されたディジタ ル加算手段（８８）を含む、 ローカルクロックからデータクロックを生成するための同期回路。 ５．前記データクロックと前記データの回路伝播時間を等化するため、前記受信 したデータを遅延させる手段（６８ａ）を含む、請求項４記載の構造。 ６．第１信号セット（１８）を構成する遅延クロック位相を生成するため、ロー カルクロックに接続された複数タップ能動遅延ライン手段（１６）と、 ａ）各クロック位相に接続した入力部を有するレジスタ（３４）と、 ｂ）レジスタから第１セットの書込みを容易にするためレジスタをストローブ（ ４２）し、またサンプルクロック位相を作り出すために、入力データによりトリ ガーされる手段（３６）を含むサンプリング手段であって、第２信号セット（２ ２）を作り出すための回路によって、データ受信後の予め選択されたタイミング 期間中に、クロック位相をサンプリングするため、第１セットに、入力部が接続 された手段（２０）と、 サンプルとして取ったクロック位相内の予め選択された推移の発生を検知するこ とによって、最適クロック位相を選ぶための手段（２６，２８）と、 データ受信中に、データクロックとして最適クロック位相を利用するため、選択 手段の出力部に接続された端子手段（１４）とからなる同期回路であって、前記 選択手段は複数のゲートを含み、また前記選択手段は、 ａ）どの位相が推移を受けるかを示す第３信号セット（４６）を生成するため、 第２セットの順次隣接する信号に、その入力部で接続された複数の第１ゲート（ ４４）と、ｂ）第４信号セット（５０）を形成するために、第２および第３セッ トから、対応する信号にそれぞれの入力部で接続された複数の第２ゲート（４８ ）と、ｃ）どの位相が、サンプリング期間中に希望の推移を受けるかを定めて、 最適位相を示すために、第３セットと遅延クロック位相から、対応する信号にそ れぞれの入力部で接続された複数の第３ゲート（５８）と、ｄ）最適クロック位 相をデータクロックとして作り出すために、第３ゲートからすべての出力部に、 その入力部が接続されたディジタル加算手段（６２）とを含むものであるローカ ルクロックからデータクロックを生成するための同期回路。 ７．前記データクロックと前記データの回路伝播時間を均等化するため、前記受 信したデータを遅延させるための手段（６８）を含む、請求項６記載の構造。