JP6234945B2 - 半導体装置、およびプレライトプログラム - Google Patents
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Description
[第1の実施形態]
図1は、第1の実施形態の半導体装置の構成を表わす図である。
メモリアレイ101は、複数個のツインセル104を含む。ツインセル104は、閾値電圧Vthの相違によって2値データ(ツインセルデータ)を保持し、それぞれが電気的に書換え可能な第1記憶素子102と第2記憶素子103とからなる。
制御回路105は、外部から送られる第1の消去コマンドを受けたときに、第1記憶素子102の閾値電圧Vthと第2記憶素子103の閾値電圧Vthとをともに増加させる第1プレライト処理の実行を制御する。その後、制御回路105は、第1記憶素子102の閾値電圧Vthと第2記憶素子103の閾値電圧Vthが所定の消去ベリファイレベルより小さくなるまで、第1記憶素子102の閾値電圧Vthと第2記憶素子103の閾値電圧Vthをともに減少させる消去処理の実行を制御する。
ステップS901において、制御回路105に外部から第1の消去コマンドが入力されたときには、処理がステップS902に進む。
図3は、第2の実施形態のマイクロコンピュータ1(半導体装置)の構成を表わす図である。
図4は、フラッシュメモリモジュール6の構成を表わす図である。
図7は、ポジティブ書込みデータラッチ回路WDLPの構成を表わす図である。
インバータIV1の入力およびインバータIV2の出力が、入出力回路IOBUFと接続する信号線D0Pに接続される。インバータIV1の出力およびインバータIV2の入力がノードND1に接続される。
ネガティブ書込みデータラッチ回路WDLNは、データ保持部93と、設定部94とを含む。
インバータIV3の入力およびインバータIV4の出力が、入出力回路IOBUFと接続する信号線D0Nに接続される。インバータIV3の出力およびインバータIV4の入力がノードND2に接続される。
図9は、第2の実施形態のツインセルデータのプログラム(通常の書込みともいう)の手順を表わすフローチャートである。図10(a)は、プログラムデータが「1」の場合の書込み時の閾値電圧Vthの変化を表わす図である。図10(b)は、プログラムデータが「0」の場合の書込み時の閾値電圧Vthの変化を表わす図である。
ステップS103において、制御回路120は、MG、CG、SLを図5(a)に示す書込みバイアス電圧(Vthを増加させる電圧)に設定し、選択されたツインセルTCの一方のメモリセルに書込みバイアス電圧を印加させることによって、ツインセルTCの一方のメモリセルの閾値電圧Vthを増加させる。
図11は、第2の実施形態のツインセルデータのブロックイレーズ1(第1の消去モードによるイレーズ)の手順を表わすフローチャートである。図12(a)は、データ“1”記憶状態からブロックイレーズ1を実行した時の閾値電圧Vthの変化を表わす図である。図12(b)は、データ“0”記憶状態からブロックイレーズ1を実行した時の閾値電圧Vthの変化を表わす図である。
ステップS204において、制御回路120は、MG、CG、SLを通じて、選択されたツインセルTCに、通常の書込み時よりも小さな書込みバイアス電圧を印加させることによって、ツインセルTCの両方のメモリセルMCP,MCNの閾値電圧Vthを増加させる。
ステップS207において、制御回路120は、アドレスADRの初期値を消去対象ブロックの先頭アドレスに設定する。アドレスADRに従って、第1行デコーダRDEC1、第2行デコーダRDEC2、および列デコーダCDECによって、ツインセルTCが選択される。
ステップS209において、制御回路120は、MG、CG、SLを図5(a)に示す消去バイアス電圧(Vthを減少させる電圧)に設定し、選択された32個のツインセルTCに消去バイアス電圧を印加させることによって、ツインセルの両方のメモリセルMCP,MCNの閾値電圧Vthを減少させる。
図13は、第2の実施形態のツインセルデータのブロックイレーズ2(第2の消去モードによるイレーズ)の手順を表わすフローチャートである。図14は、第2プレライト処理の手順を表わすフローチャートである。
次に、ステップS207〜S213において、ブロックイレーズ1と同様の消去処理が行なわれる。
ステップS404において、制御回路120は、MG、CG、SLを図5(a)に示す書込みバイアス電圧(Vthを増加させる電圧)に設定し、選択された32個のツインセルTCの一方のメモリセルに書込みバイアス電圧を印加させることによって、32個のツインセルTCの一方のメモリセルの閾値電圧Vthを増加させる。他方のメモリセルに対しては書き込みバイアス電圧は印加されず、よってその閾値電圧Vthは維持される。
ステップS412において、制御回路120は、MG、CG、SLを図5(a)に示す書込みバイアス電圧(Vthを増加させる電圧)に設定し、選択された32個のツインセルTCの一方のメモリセルに書込みバイアス電圧を印加させることによって、32個のツインセルTCの一方のメモリセルの閾値電圧Vthを増加させる。他方のメモリセルに対しては書き込みバイアス電圧は印加されず、よってその閾値電圧Vthは維持される。
ブロックイレーズ1コマンドによって、不本意にツインセルデータが消去された場合、消去されたツインセルデータを復元するために、マイクロコンピュータ1に復元コマンドが実装される。
ステップS506において、制御回路120は、選択されたMBL、SBL、SG、MG、SL、WELLを通じて、ツインセルTCに書込みバイアス電圧を印加させることによって、ツインセルTCの一方のメモリセルの閾値電圧Vthを増加させる。
第1および第2の実施形態で説明したブロックイレーズ2における第2プレライト処理および復元の処理は、フラッシュメモリモジュール6内の制御回路120によって制御された。それゆえ、フラッシュメモリモジュール6内の制御回路120に、ブロックイレーズ2における第2プレライト処理および復元処理の機能を実装する必要がある。本実施の形態では、CPU2がブロックイレーズ2におけるプレライトプログラムおよび復元プログラムを実行することによって、フラッシュメモリモジュール6内の制御回路120に第2プレライト処理および復元の機能が実装されていない場合でも、第2プレライトおよび復元が実行できるようにする。
Step0で処理が開始される。
Step6において、CPU2は、アドレスADRが消去対象ブロックの(中間アドレス+4)の場合には、処理をStep7に進ませる。CPU2は、アドレスADRが消去対象ブロックの中間アドレスでない場合には、処理をStep4に戻す。
Step10において、CPU2は、アドレスADRが消去対象ブロックの(最終アドレス+4)の場合には、処理を終了する。CPU2は、アドレスADRが消去対象ブロックの(最終アドレス+1)でない場合には、処理をStep8に戻す。
Step0で処理が開始される。
Step5において、CPU2は、アドレスADRが消去対象ブロックの(最終アドレス+4)の場合には、処理を終了する。CPU2は、アドレスADRが消去対象ブロックの(最終アドレス+1)でない場合には、処理をStep2に戻す。
本発明の実施の形態では、ブロックイレーズ2において、消去対象ブロックの前半分の領域に消去対象ブロックの先頭領域から読み出したデータを反転したデータを書込み、消去対象ブロックの後半分の領域に消去対象ブロックの中間領域から読み出したデータを反転したデータを書き込んだが、これに限定するものではない。
本発明の実施形態では、第2プレライト処理では、閾値電圧Vthを増加させる側のメモリセルの閾値電圧Vthが第2の書込みベリファイ電圧WVER2を超えるか否かが判定されることとしたが、これに限定されるものではなく、閾値電圧Vthを増加させる側のメモリセルの閾値電圧Vthが第1の書込みベリファイ電圧WVER1を超えるか否かが判定されることとしてもよい。この場合に、ブロックイレーズ2終了後のポジティブセルMCP、ネガティブセルMCNの閾値電圧Vthの大小関係は、ブロックイレーズ2実施前の閾値電圧Vthの大小関係を維持する確率は、第2の書込みベリファイ電圧WVER2を用いる場合よりも高くなるが、ブロックイレーズ2実施前の閾値電圧Vthの大小関係を完全に維持することはない。したがって、少しでもブロックイレーズ2実施前の閾値電圧Vthの大小関係が維持されていなければよいような場合には、第2プレライト処理において、閾値電圧Vthを増加させる側のメモリセルの閾値電圧Vthが第1の書込みベリファイ電圧WVER1を超えるか否かが判定されることとしてもよい。
上述した実施形態において、機密保持データのみを扱うフラッシュメモリモジュールであれば、ブロックイレーズ1(又はそのプレライトプログラム)及び復元処理(又はその復元プログラム)はフラッシュメモリモジュールにおいて必ずしも実装されなくてもよい。
他方、機密保持データの消去を不要とするユーザに対しては、ブロックイレーズ2(又はそのプレライトプログラム)はフラッシュメモリモジュールに実装されなくてもよい。
Claims (9)
- 閾値電圧の相違によって2値データを保持し、それぞれが電気的に書換え可能な第1記憶素子と第2記憶素子とからなるツインセルを複数個含むメモリアレイと、
前記ツインセルに保持されるツインセルデータの消去を制御する制御回路と、を含み、
前記制御回路は、第1の消去コマンドを受けたときに、前記第1記憶素子の閾値電圧と前記第2記憶素子の閾値電圧とをともに増加させる第1プレライト処理の実行を制御し、その後、前記第1記憶素子の閾値電圧と前記第2記憶素子の閾値電圧が所定の消去ベリファイレベルより小さくなるまで、前記第1記憶素子の閾値電圧と前記第2記憶素子の閾値電圧をともに減少させる消去処理の実行を制御し、
第2の消去コマンドを受けたときに、前記第1記憶素子と前記第2記憶素子のうちの一方の閾値電圧を増加させる第2プレライト処理の実行を制御し、その後、前記消去処理の実行を制御する、半導体装置。 - 前記制御回路は、プログラムコマンドを受けたときに、前記第1記憶素子と前記第2記憶素子の一方の閾値電圧を第1の書込みベリファイ電圧を超えるまで増加させ、
前記制御回路は、前記第2の消去コマンドを受けたときに、前記第1記憶素子と前記第2記憶素子のうちの一方の閾値電圧を第2の書込みベリファイ電圧を超えるまで増加させる、ただし、前記第2の書込みベリファイ電圧は、前記第1の書込みベリファイ電圧よりも大きい、請求項1記載の半導体装置。 - 前記制御回路は、前記第2の消去コマンドを受けたときに、前記メモリアレイ内の所定のツインセルからツインセルデータを読み出し、前記ツインセルデータが前記第1記憶素子の閾値電圧が前記第2記憶素子の閾値電圧よりも大きいことを示すときには、前記メモリアレイ内の前記所定のツインセル、およびその他のツインセルの前記第2記憶素子の閾値電圧を増加させ、前記ツインセルデータが前記第2記憶素子の閾値電圧が前記第1記憶素子の閾値電圧よりも大きいことを示すときには、前記メモリアレイ内の前記所定のツインセル、およびその他のツインセルの前記第1記憶素子の閾値電圧を増加させる、請求項1記載の半導体装置。
- 前記制御回路は、前記第2の消去コマンドを受けたときに、前記メモリアレイ内の消去対象ブロックの先頭領域のツインセルからツインセルデータを読み出して、前記ツインセルデータが前記第1記憶素子の閾値電圧が前記第2記憶素子の閾値電圧よりも大きいことを示すときには、前記メモリアレイ内の前記先頭領域から中間領域の直前の領域までのツインセルの前記第2記憶素子の閾値電圧を増加させ、前記ツインセルデータが前記第2記憶素子の閾値電圧が前記第1記憶素子の閾値電圧よりも大きいことを示すときには、前記メモリアレイ内の前記先頭領域から中間領域の直前の領域までのツインセルの前記第1記憶素子の閾値電圧を増加させる、
前記制御回路は、前記メモリアレイ内の消去対象ブロックの中間領域のツインセルからツインセルデータを読み出して、前記ツインセルデータが前記第1記憶素子の閾値電圧が前記第2記憶素子の閾値電圧よりも大きいことを示すときには、前記メモリアレイ内の前記中間領域から最終領域までのツインセルの前記第2記憶素子の閾値電圧を増加させ、前記ツインセルデータが前記第2記憶素子の閾値電圧が前記第1記憶素子の閾値電圧よりも大きいことを示すときには、前記メモリアレイ内の前記中間領域から最終領域の直前の領域までのツインセルの前記第1記憶素子の閾値電圧を増加させる、請求項3記載の半導体装置。 - 前記制御回路は、前記第1の消去コマンドを受けた後、さらに復元コマンドを受けたときに、前記ツインセルからツインセルデータを読み出して、前記ツインセルデータが前記第1記憶素子の閾値電圧が前記第2記憶素子の閾値電圧よりも大きいことを示すときには、前記ツインセルの前記第1記憶素子の閾値電圧を増加させ、前記ツインセルデータが前記第2記憶素子の閾値電圧が前記第1記憶素子の閾値電圧よりも大きいことを示すときには、前記ツインセルの前記第2記憶素子の閾値電圧を増加させる、請求項1記載の半導体装置。
- 閾値電圧の相違によって2値データを保持し、それぞれが電気的に書換え可能な第1記憶素子と第2記憶素子とからなるツインセルを複数個含むメモリアレイのデータを消去するためのプレライトプログラムであって、コンピュータに、
前記メモリアレイ内の所定のツインセルからツインセルデータを読み出すことを指示するリード命令を出力するステップと、
前記所定のツインセルから読み出されたツインセルデータを受けて、前記ツインセルデータを反転したデータを前記所定のツインセルまたはその他のツインセルに書き込むことを指示するプログラム命令を出力するステップとを実行させる、プレライトプログラム。 - 閾値電圧の相違によって2値データを保持し、それぞれが電気的に書換え可能な第1記憶素子と第2記憶素子とからなるツインセルを複数個含むメモリアレイと、
データの書込み状態にある前記複数個のツインセルを、消去コマンドに基づいて消去状態にする消去処理を制御する制御回路と、を含み、
前記制御回路は、前記複数個のツインセルの少なくとも一部において、データの書込み状態にある前記第1記憶素子と第2記憶素子のしきい値の大小関係を逆転させる消去状態に1個または2個以上のメモリセルを置くように前記消去処理を実施する、半導体装置。 - 制御回路は、前記消去処理として、前記第1記憶素子と前記第2記憶素子のうちの一方の閾値電圧は維持しつつ他方の閾値電圧を増加させるプレライト処理の実行を制御し、その後、前記第1記憶素子の閾値電圧と前記第2記憶素子の閾値電圧が所定の消去ベリファイレベルより小さくなるまで、前記第1記憶素子の閾値電圧と前記第2記憶素子の閾値電圧をともに減少させる消去処理を実施する、請求項7記載の半導体装置。
- 閾値電圧の相違によって2値データを保持し、それぞれが電気的に書換え可能な第1記憶素子と第2記憶素子とからなるツインセルを複数個含むメモリアレイと、
データの書込み状態にある前記複数個のツインセルを、第1の消去コマンドに基づいて第1の消去状態にし、第2の消去コマンドに基づいて第2の消去状態とする消去処理を制御する制御回路と、を含み、
前記複数個のツインセルをデータの書込み状態から前記第2の消去状態にしたときの前記第1記憶素子と第2記憶素子のしきい値の大小関係の反転したツインセルの数が、前記複数個のツインセルをデータの書込み状態から前記第1の消去状態にしたときの場合に比べて多くなるようにした、半導体装置。
Applications Claiming Priority (1)
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