JPH08106789A - 電気的プログラム可能な不揮発性半導体メモリ装置 - Google Patents
電気的プログラム可能な不揮発性半導体メモリ装置Info
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- JPH08106789A JPH08106789A JP25246995A JP25246995A JPH08106789A JP H08106789 A JPH08106789 A JP H08106789A JP 25246995 A JP25246995 A JP 25246995A JP 25246995 A JP25246995 A JP 25246995A JP H08106789 A JPH08106789 A JP H08106789A
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
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Abstract
(57)【要約】
【課題】 データローディング時間が短く高速プログラ
ムが可能な不揮発性半導体メモリ装置を提供する。 【解決手段】 ページバッファを構成するラッチ回路２
８へプログラム用のデータをロードするデータローディ
ングを実行する前に、全ラッチ回路２８に対しプログラ
ム防止用のデータをプリセットする。このプリセットは
アドレス入力時に行う。プリセットのためのプリセット
手段４５は、トランジスタ３０，３１，３２，４４で構
成される。従来ではデータローディングで１列ずつ順番
にプログラム防止データ又はプログラムデータをロード
していかなければならなかったが、本発明によれば、デ
ータローディングではプログラム対象の列にのみプログ
ラムデータをローディングするだけですむ。
ムが可能な不揮発性半導体メモリ装置を提供する。 【解決手段】 ページバッファを構成するラッチ回路２
８へプログラム用のデータをロードするデータローディ
ングを実行する前に、全ラッチ回路２８に対しプログラ
ム防止用のデータをプリセットする。このプリセットは
アドレス入力時に行う。プリセットのためのプリセット
手段４５は、トランジスタ３０，３１，３２，４４で構
成される。従来ではデータローディングで１列ずつ順番
にプログラム防止データ又はプログラムデータをロード
していかなければならなかったが、本発明によれば、デ
ータローディングではプログラム対象の列にのみプログ
ラムデータをローディングするだけですむ。
Description
【０００１】
【発明の属する利用分野】本発明は電気的プログラム可
能な不揮発性半導体メモリ装置に関するもので、特に、
このような不揮発性半導体メモリ装置におけるページプ
ログラム方法とその際に使用するデータロード回路に関
するものである。
能な不揮発性半導体メモリ装置に関するもので、特に、
このような不揮発性半導体メモリ装置におけるページプ
ログラム方法とその際に使用するデータロード回路に関
するものである。
【０００２】
【従来の技術】電気的プログラム可能な不揮発性半導体
メモリ装置として現在代表的なＥＥＰＲＯＭでは、メモ
リセルにデータを書込むプログラムを実行する際、通
常、メモリセルを一括消去した後に外部データを入力す
るようにしている。このＥＥＰＲＯＭでも当然ながら大
容量化が進められているので、それにつれてプログラム
に要する時間も長くなっている。そこで、プログラムの
長時間化を防ぐために、行と列のマトリックス形態で配
列した多数のメモリセルに対し、列方向に配列したメモ
リセルに接続する複数のビット線と、これらビット線に
つきそれぞれ設けた複数のラッチ回路すなわちページバ
ッファと、を設ける手法が提案されている。このＥＥＰ
ＲＯＭでは、複数の外部データ入出力端子から入力され
るデータを順次にページバッファに貯蔵し、そしてこの
ページバッファに貯蔵したデータを同一行のメモリセル
に一括してプログラムすることができる。通常、このよ
うな手法は“ページプログラム”と称されている。ま
た、外部データ入出力端子から入力されるデータをペー
ジバッファの複数のラッチ回路に貯蔵することを“デー
タローディング”とし、そのための回路を“データロー
ド回路”としている。
メモリ装置として現在代表的なＥＥＰＲＯＭでは、メモ
リセルにデータを書込むプログラムを実行する際、通
常、メモリセルを一括消去した後に外部データを入力す
るようにしている。このＥＥＰＲＯＭでも当然ながら大
容量化が進められているので、それにつれてプログラム
に要する時間も長くなっている。そこで、プログラムの
長時間化を防ぐために、行と列のマトリックス形態で配
列した多数のメモリセルに対し、列方向に配列したメモ
リセルに接続する複数のビット線と、これらビット線に
つきそれぞれ設けた複数のラッチ回路すなわちページバ
ッファと、を設ける手法が提案されている。このＥＥＰ
ＲＯＭでは、複数の外部データ入出力端子から入力され
るデータを順次にページバッファに貯蔵し、そしてこの
ページバッファに貯蔵したデータを同一行のメモリセル
に一括してプログラムすることができる。通常、このよ
うな手法は“ページプログラム”と称されている。ま
た、外部データ入出力端子から入力されるデータをペー
ジバッファの複数のラッチ回路に貯蔵することを“デー
タローディング”とし、そのための回路を“データロー
ド回路”としている。
【０００３】このデータロード回路について図１１に示
す。尚、最近では大容量化に対応してメモリセルアレイ
に列ブロックを設けたメモリが大勢を占めているのでこ
れを例にしている。同図には便宜上、第ｋ番目の列ブロ
ックＣＢｋに関連したデータロード回路のみを示してい
るが、例えば１６メガビットのＥＥＰＲＯＭであれば、
８つのデータロード回路が行方向に配列されていること
は当然理解できるであろう。即ち、１６メガビットのＥ
ＥＰＲＯＭは、８，１９２本の行と２，０４８本の列の
マトリックス形態にメモリセルを配列したメモリセルア
レイを備え、このメモリセルアレイが、データ入出力端
子Ｉ／Ｏｋ（ｋ＝０，１，２，……，７）にそれぞれ対
応する８個の列ブロックＣＢｋに分けられている。各列
ブロックＣＢｋは２５６本のビット線（又は列線）ＢＬ
ｋ−１〜ＢＬｋ−２５６を有し、これら各ビット線ＢＬ
ｋ−１〜ＢＬｋ−２５６は、列方向へ配列されているフ
ローティングゲート形のメモリセルに接続している。
す。尚、最近では大容量化に対応してメモリセルアレイ
に列ブロックを設けたメモリが大勢を占めているのでこ
れを例にしている。同図には便宜上、第ｋ番目の列ブロ
ックＣＢｋに関連したデータロード回路のみを示してい
るが、例えば１６メガビットのＥＥＰＲＯＭであれば、
８つのデータロード回路が行方向に配列されていること
は当然理解できるであろう。即ち、１６メガビットのＥ
ＥＰＲＯＭは、８，１９２本の行と２，０４８本の列の
マトリックス形態にメモリセルを配列したメモリセルア
レイを備え、このメモリセルアレイが、データ入出力端
子Ｉ／Ｏｋ（ｋ＝０，１，２，……，７）にそれぞれ対
応する８個の列ブロックＣＢｋに分けられている。各列
ブロックＣＢｋは２５６本のビット線（又は列線）ＢＬ
ｋ−１〜ＢＬｋ−２５６を有し、これら各ビット線ＢＬ
ｋ−１〜ＢＬｋ−２５６は、列方向へ配列されているフ
ローティングゲート形のメモリセルに接続している。
【０００４】列ブロックＣＢｋ内のビット線ＢＬｋ−１
〜ＢＬｋ−２５６は、チャネルを直列接続したデプレッ
ション形のＭＯＳトランジスタ（“Ｄ形トランジスタ”
とする）２２，２３を通じて接続ノード２４へつながれ
ている。各Ｄ形トランジスタ２２のゲート端子には電源
電圧Ｖｃｃ、各Ｄ形トランジスタ２３のゲート端子には
制御信号φ1 が入力されている。各接続ノード２４は、
分離制御信号ＳＢＬをゲート端子に受ける分離ゲートの
ＮチャネルＭＯＳトランジスタ（“Ｎ形トランジスタ”
とする）２５を通じてデータ線２６へそれぞれ接続され
る。
〜ＢＬｋ−２５６は、チャネルを直列接続したデプレッ
ション形のＭＯＳトランジスタ（“Ｄ形トランジスタ”
とする）２２，２３を通じて接続ノード２４へつながれ
ている。各Ｄ形トランジスタ２２のゲート端子には電源
電圧Ｖｃｃ、各Ｄ形トランジスタ２３のゲート端子には
制御信号φ1 が入力されている。各接続ノード２４は、
分離制御信号ＳＢＬをゲート端子に受ける分離ゲートの
ＮチャネルＭＯＳトランジスタ（“Ｎ形トランジスタ”
とする）２５を通じてデータ線２６へそれぞれ接続され
る。
【０００５】各データ線２６には、インバータ１，２で
構成されるラッチ回路２８がそれぞれ設けられている。
即ち、データ線２６にはインバータ１の入力端子とイン
バータ２の出力端子が接続されており、インバータ１の
出力端子とインバータ２の入力端子は論理設定ノード２
７へ接続されている。この論理設定ノード２７は、直列
接続したＮ形トランジスタ３０，３１を介して接地電圧
Ｖｓｓへ接地される。Ｎ形トランジスタ３０のゲート端
子は、ＰチャネルＭＯＳトランジスタ（“Ｐ形トランジ
スタ”とする）３２を介して電源電圧Ｖｃｃへつながれ
て制御され、Ｎ形トランジスタ３１のゲート端子は、デ
ータローディング中“Ｌ”状態（論理０）になる制御信
号φ2 を受けて制御される。
構成されるラッチ回路２８がそれぞれ設けられている。
即ち、データ線２６にはインバータ１の入力端子とイン
バータ２の出力端子が接続されており、インバータ１の
出力端子とインバータ２の入力端子は論理設定ノード２
７へ接続されている。この論理設定ノード２７は、直列
接続したＮ形トランジスタ３０，３１を介して接地電圧
Ｖｓｓへ接地される。Ｎ形トランジスタ３０のゲート端
子は、ＰチャネルＭＯＳトランジスタ（“Ｐ形トランジ
スタ”とする）３２を介して電源電圧Ｖｃｃへつながれ
て制御され、Ｎ形トランジスタ３１のゲート端子は、デ
ータローディング中“Ｌ”状態（論理０）になる制御信
号φ2 を受けて制御される。
【０００６】Ｐ形トランジスタ３２のゲート端子は共通
線３７を介してカレントミラー回路３８を構成するＰ形
トランジスタ３３，３４へ接続されている。これらＰ形
トランジスタ３３，３４は電源電圧Ｖｃｃから並列接続
されており、Ｐ形トランジスタ３３のゲート端子及びド
レイン端子、そしてＰ形トランジスタ３４のドレイン端
子が共通線３７へ接続してある。また、Ｐ形トランジス
タ３３，３４の各ドレイン端子は、直列接続したＮ形ト
ランジスタ３５，３６を介して接地電圧Ｖｓｓへ接地さ
れる。Ｎ形トランジスタ３５のゲート端子は約１．７Ｖ
の基準電圧Ｖｒｅｆを入力としており、そして、Ｐ形ト
ランジスタ３４とＮ形トランジスタ３６の各ゲート端子
は、データローディング中に“Ｌ”状態を維持する制御
信号φ3で制御される。
線３７を介してカレントミラー回路３８を構成するＰ形
トランジスタ３３，３４へ接続されている。これらＰ形
トランジスタ３３，３４は電源電圧Ｖｃｃから並列接続
されており、Ｐ形トランジスタ３３のゲート端子及びド
レイン端子、そしてＰ形トランジスタ３４のドレイン端
子が共通線３７へ接続してある。また、Ｐ形トランジス
タ３３，３４の各ドレイン端子は、直列接続したＮ形ト
ランジスタ３５，３６を介して接地電圧Ｖｓｓへ接地さ
れる。Ｎ形トランジスタ３５のゲート端子は約１．７Ｖ
の基準電圧Ｖｒｅｆを入力としており、そして、Ｐ形ト
ランジスタ３４とＮ形トランジスタ３６の各ゲート端子
は、データローディング中に“Ｌ”状態を維持する制御
信号φ3で制御される。
【０００７】各データ線２６のデータ入出力端子Ｉ／Ｏ
ｋ側は、データローディング中“Ｈ”状態となる制御信
号φ5 をゲート端子に受けるＮ形トランジスタ２９へそ
れぞれ接続されている。これらＮ形トランジスタ２９
は、伝送トランジスタＴ１〜Ｔ２５６を介して共通ノー
ド３９へつながれ、この共通ノード３９とデータ入出力
端子Ｉ／Ｏｋとの間にデータ入出力バッファ４２が設け
られている。伝送トランジスタＴ１〜Ｔ２５６の各ゲー
ト端子は対応する伝送線ＴＬ１〜ＴＬ２５６とそれぞれ
接続されており、伝送線ＴＬ１〜ＴＬ２５６は、列アド
レスバッファ（図示略）からの列アドレス信号をデコー
ディングする列デコーダ４０へ接続されている。これら
伝送トランジスタＴ１〜Ｔ２５６と列デコーダ４０とで
列選択回路４１が構成される。
ｋ側は、データローディング中“Ｈ”状態となる制御信
号φ5 をゲート端子に受けるＮ形トランジスタ２９へそ
れぞれ接続されている。これらＮ形トランジスタ２９
は、伝送トランジスタＴ１〜Ｔ２５６を介して共通ノー
ド３９へつながれ、この共通ノード３９とデータ入出力
端子Ｉ／Ｏｋとの間にデータ入出力バッファ４２が設け
られている。伝送トランジスタＴ１〜Ｔ２５６の各ゲー
ト端子は対応する伝送線ＴＬ１〜ＴＬ２５６とそれぞれ
接続されており、伝送線ＴＬ１〜ＴＬ２５６は、列アド
レスバッファ（図示略）からの列アドレス信号をデコー
ディングする列デコーダ４０へ接続されている。これら
伝送トランジスタＴ１〜Ｔ２５６と列デコーダ４０とで
列選択回路４１が構成される。
【０００８】上記構成によるページプログラムについて
説明する。尚、列ブロックＣＢｋの中の第２５６番目の
ビット線ＢＬｋ−２５６が選択対象で、選択した１行中
のこれに関したメモリセルがデータ“０”にプログラム
されると仮定する。このようなページプログラムを行う
ために、非選択のビット線ＢＬｋ−１〜ＢＬｋ２５５に
ついてのラッチ回路２８は、これらビット線ＢＬｋ−１
〜ＢＬｋ２５５に接続した前記１行中のメモリセルをプ
ログラムから防止するデータを貯蔵しなければならな
い。この例では、プログラム防止のためのデータは
“１”になるので、非選択のビット線ＢＬｋ−１〜ＢＬ
ｋ−２５５の各ラッチ回路２８はすべてデータ“１”を
貯蔵しなければならない。
説明する。尚、列ブロックＣＢｋの中の第２５６番目の
ビット線ＢＬｋ−２５６が選択対象で、選択した１行中
のこれに関したメモリセルがデータ“０”にプログラム
されると仮定する。このようなページプログラムを行う
ために、非選択のビット線ＢＬｋ−１〜ＢＬｋ２５５に
ついてのラッチ回路２８は、これらビット線ＢＬｋ−１
〜ＢＬｋ２５５に接続した前記１行中のメモリセルをプ
ログラムから防止するデータを貯蔵しなければならな
い。この例では、プログラム防止のためのデータは
“１”になるので、非選択のビット線ＢＬｋ−１〜ＢＬ
ｋ−２５５の各ラッチ回路２８はすべてデータ“１”を
貯蔵しなければならない。
【０００９】データローディングに際して、分離制御信
号ＳＢＬと制御信号φ2 ，φ3 は“Ｌ”状態になり、制
御信号φ5 は“Ｈ”状態になる。この状態で、列デコー
ダ４０は図示せぬ外部書込エネーブル信号バーＷＥX の
トグル(toggle)により、２５６サイクルの列アドレス信
号に応答して伝送トランジスタＴ１〜Ｔ２５６を順次に
導通化する。更に、列ブロックＣＢｋに対応するデータ
入出力バッファ４２が、外部書込エネーブル信号バーＷ
ＥX のトグルに応答してデータ入出力端子Ｉ／Ｏｋから
入力されるデータを順次に出力する。即ち、第１サイク
ルから第２５５サイクルまでのサイクルごとに１バイト
のデータ“１”がデータ入出力端子Ｉ／Ｏｋから入力さ
れ、そして第２５６サイクルで１バイトの要求に従った
プログラムデータ、この例ではデータ“０”がデータ入
出力端子Ｉ／Ｏｋから入力される。これにより、非選択
のビット線ＢＬｋ−１〜ＢＬｋ−２５５に関連したラッ
チ回路２８にはプログラム防止データが貯蔵され、選択
対象のビット線ＢＬｋ−２５６に関連したラッチ回路２
８にはプログラムデータが貯蔵される。
号ＳＢＬと制御信号φ2 ，φ3 は“Ｌ”状態になり、制
御信号φ5 は“Ｈ”状態になる。この状態で、列デコー
ダ４０は図示せぬ外部書込エネーブル信号バーＷＥX の
トグル(toggle)により、２５６サイクルの列アドレス信
号に応答して伝送トランジスタＴ１〜Ｔ２５６を順次に
導通化する。更に、列ブロックＣＢｋに対応するデータ
入出力バッファ４２が、外部書込エネーブル信号バーＷ
ＥX のトグルに応答してデータ入出力端子Ｉ／Ｏｋから
入力されるデータを順次に出力する。即ち、第１サイク
ルから第２５５サイクルまでのサイクルごとに１バイト
のデータ“１”がデータ入出力端子Ｉ／Ｏｋから入力さ
れ、そして第２５６サイクルで１バイトの要求に従った
プログラムデータ、この例ではデータ“０”がデータ入
出力端子Ｉ／Ｏｋから入力される。これにより、非選択
のビット線ＢＬｋ−１〜ＢＬｋ−２５５に関連したラッ
チ回路２８にはプログラム防止データが貯蔵され、選択
対象のビット線ＢＬｋ−２５６に関連したラッチ回路２
８にはプログラムデータが貯蔵される。
【００１０】データローディングが完了するとプログラ
ム動作が、分離制御信号ＳＢＬと制御信号φ1 を“Ｈ”
状態にすることによって実行される。このようなデータ
ローディングとプログラムの手段については、米国特許
出願０８／１７１，３００の"Nonvolatile Semiconduct
or Memories"に記載されている。また、プログラム前に
メモリセル消去を行う技術については、同じ米国特許出
願０８／１７１，３００や１９９４年９月３日付出願の
韓国特許出願第１９９４−２２１６７号に記載されてい
る。
ム動作が、分離制御信号ＳＢＬと制御信号φ1 を“Ｈ”
状態にすることによって実行される。このようなデータ
ローディングとプログラムの手段については、米国特許
出願０８／１７１，３００の"Nonvolatile Semiconduct
or Memories"に記載されている。また、プログラム前に
メモリセル消去を行う技術については、同じ米国特許出
願０８／１７１，３００や１９９４年９月３日付出願の
韓国特許出願第１９９４−２２１６７号に記載されてい
る。
【００１１】
【発明が解決しようとする課題】上述のように、ページ
プログラムを実行する際のデータローディングでは、プ
ログラムする必要のないメモリセルについてのラッチ回
路に対してもデータのロードを行われなければならない
ので、データローディングに要する時間が長引く結果を
招いている。この点が、今後の改善点として浮上してき
ている。
プログラムを実行する際のデータローディングでは、プ
ログラムする必要のないメモリセルについてのラッチ回
路に対してもデータのロードを行われなければならない
ので、データローディングに要する時間が長引く結果を
招いている。この点が、今後の改善点として浮上してき
ている。
【００１２】そこで本発明では、データローディングに
要する時間を短くした、より高性能の電気的プログラム
可能な不揮発性半導体メモリ装置を提供する。
要する時間を短くした、より高性能の電気的プログラム
可能な不揮発性半導体メモリ装置を提供する。
【００１３】
【課題を解決するための手段】この目的のために本発明
によれば、上記のようにデータ線ごとに設けたラッチ回
路を備えてなるページバッファを有した電気的プログラ
ム可能な不揮発性半導体メモリ装置のページプログラム
方法において、ペーバッファの全ラッチ回路にプログラ
ム防止用のデータをプリセットしてからプログラム対象
のメモリセルについての前記ラッチ回路にプログラムデ
ータをロードするデータローディングを実行することを
特徴とする。更にその際、プログラム防止用データのプ
リセットを、アドレス入力期間に行うようにすることを
特徴とする。このようなページプログラム方法を可能と
するためには、プリセット時に導通してプログラム防止
用データのための所定電圧をページバッファの各ラッチ
回路へ提供するプリセット手段をデータロード回路に備
えればよい。更に、このようなデータロード回路を備え
る場合には、プログラム時にＯＮするＮ形トランジスタ
を介してデータ線をビット線へ接続し、プリセット及び
データローディングの際にはデータとビット線の間を電
気的に遮断しておくようにするとよい。
によれば、上記のようにデータ線ごとに設けたラッチ回
路を備えてなるページバッファを有した電気的プログラ
ム可能な不揮発性半導体メモリ装置のページプログラム
方法において、ペーバッファの全ラッチ回路にプログラ
ム防止用のデータをプリセットしてからプログラム対象
のメモリセルについての前記ラッチ回路にプログラムデ
ータをロードするデータローディングを実行することを
特徴とする。更にその際、プログラム防止用データのプ
リセットを、アドレス入力期間に行うようにすることを
特徴とする。このようなページプログラム方法を可能と
するためには、プリセット時に導通してプログラム防止
用データのための所定電圧をページバッファの各ラッチ
回路へ提供するプリセット手段をデータロード回路に備
えればよい。更に、このようなデータロード回路を備え
る場合には、プログラム時にＯＮするＮ形トランジスタ
を介してデータ線をビット線へ接続し、プリセット及び
データローディングの際にはデータとビット線の間を電
気的に遮断しておくようにするとよい。
【００１４】より具体的には本発明によれば、行と列の
マトリックス形態で配列した多数のフローティングゲー
ト形のメモリセルと、列方向に配列されているメモリセ
ルに接続した複数のビット線と、これらビット線にそれ
ぞれ接続した複数のデータ線と、これらデータ線にそれ
ぞれ設けた複数のラッチ回路と、複数のデータ入出力端
子と、を有する不揮発性半導体メモリ装置で、少なくと
も１行分のメモリセルを消去してプログラムを行うよう
にしたページプログラム方法において、前記ラッチ回路
に所定のデータをプリセットするプリセット過程と、該
プリセット過程の後に、プログラム対象のメモリセルに
関する前記ラッチ回路に前記データ入出力端子を通じて
データをロードするデータローディング過程と、該デー
タローディング過程の後に、前記ラッチ回路にラッチし
たデータにより、選択した１行分のメモリセルのプログ
ラムを実行するプログラム過程と、を実施し、そのプロ
グラム過程で、プリセット過程でプリセットした前記所
定のデータにより対応するメモリセルのプログラムが防
止されるようになっていることを特徴としたページプロ
グラム方法が提供される。
マトリックス形態で配列した多数のフローティングゲー
ト形のメモリセルと、列方向に配列されているメモリセ
ルに接続した複数のビット線と、これらビット線にそれ
ぞれ接続した複数のデータ線と、これらデータ線にそれ
ぞれ設けた複数のラッチ回路と、複数のデータ入出力端
子と、を有する不揮発性半導体メモリ装置で、少なくと
も１行分のメモリセルを消去してプログラムを行うよう
にしたページプログラム方法において、前記ラッチ回路
に所定のデータをプリセットするプリセット過程と、該
プリセット過程の後に、プログラム対象のメモリセルに
関する前記ラッチ回路に前記データ入出力端子を通じて
データをロードするデータローディング過程と、該デー
タローディング過程の後に、前記ラッチ回路にラッチし
たデータにより、選択した１行分のメモリセルのプログ
ラムを実行するプログラム過程と、を実施し、そのプロ
グラム過程で、プリセット過程でプリセットした前記所
定のデータにより対応するメモリセルのプログラムが防
止されるようになっていることを特徴としたページプロ
グラム方法が提供される。
【００１５】また、本発明によれば、行と列のマトリッ
クス形態で配列した多数のフローティングゲート形のメ
モリセルと、列方向に配列されているメモリセルに接続
した複数のビット線と、これらビット線にそれぞれ接続
した複数のデータ線と、を備えた電気的プログラム可能
な不揮発性半導体メモリ装置において、複数のデータ線
にそれぞれ設けた複数のラッチ回路と、これらラッチ回
路を所定の論理状態にプリセットするためのプリセット
手段と、このプリセット手段によるプリセット後に、デ
ータ入出力端子を通じて入力されるデータをプログラム
対象のメモリセルに関する前記ラッチ回路にのみロード
するデータローディングを行う手段と、該データローデ
ィング後に、前記プリセット状態を維持したラッチ回路
及び前記データをロードしたラッチ回路の各論理状態を
データ線からビット線へ伝え、選択した１行分のメモリ
セルのプログラムを行う手段と、を備えることを特徴と
する不揮発性半導体メモリ装置が提供される。或いは、
行と列のマトリックス形態で配列した多数のフローティ
ングゲート形のメモリセルと、列方向に配列されている
メモリセルに接続した複数のビット線のうちの所定数ず
つを有してなる列ブロックと、これら列ブロック内のビ
ット線にそれぞれ接続したデータ線と、を備えた電気的
プログラム可能な不揮発性半導体メモリ装置において、
データ線にそれぞれ設けたラッチ回路と、これらラッチ
回路を所定の論理状態にプリセットするためのプリセッ
ト手段と、列ブロックに対応させて設けたデータ入出力
端子と、これらデータ入出力端子に対応接続したデータ
入力バッファと、これらデータ入力バッファとデータ線
との間に設けられ、前記プリセット手段によるプリセッ
ト後のデータローディングで、前記データ入出力端子を
介して前記データ入力バッファに入れられるデータをプ
ログラム対象のメモリセルに関連したラッチ回路に伝送
する列選択を行う列選択手段（列選択回路）と、を備え
ることを特徴とする不揮発性半導体メモリ装置が提供さ
れる。
クス形態で配列した多数のフローティングゲート形のメ
モリセルと、列方向に配列されているメモリセルに接続
した複数のビット線と、これらビット線にそれぞれ接続
した複数のデータ線と、を備えた電気的プログラム可能
な不揮発性半導体メモリ装置において、複数のデータ線
にそれぞれ設けた複数のラッチ回路と、これらラッチ回
路を所定の論理状態にプリセットするためのプリセット
手段と、このプリセット手段によるプリセット後に、デ
ータ入出力端子を通じて入力されるデータをプログラム
対象のメモリセルに関する前記ラッチ回路にのみロード
するデータローディングを行う手段と、該データローデ
ィング後に、前記プリセット状態を維持したラッチ回路
及び前記データをロードしたラッチ回路の各論理状態を
データ線からビット線へ伝え、選択した１行分のメモリ
セルのプログラムを行う手段と、を備えることを特徴と
する不揮発性半導体メモリ装置が提供される。或いは、
行と列のマトリックス形態で配列した多数のフローティ
ングゲート形のメモリセルと、列方向に配列されている
メモリセルに接続した複数のビット線のうちの所定数ず
つを有してなる列ブロックと、これら列ブロック内のビ
ット線にそれぞれ接続したデータ線と、を備えた電気的
プログラム可能な不揮発性半導体メモリ装置において、
データ線にそれぞれ設けたラッチ回路と、これらラッチ
回路を所定の論理状態にプリセットするためのプリセッ
ト手段と、列ブロックに対応させて設けたデータ入出力
端子と、これらデータ入出力端子に対応接続したデータ
入力バッファと、これらデータ入力バッファとデータ線
との間に設けられ、前記プリセット手段によるプリセッ
ト後のデータローディングで、前記データ入出力端子を
介して前記データ入力バッファに入れられるデータをプ
ログラム対象のメモリセルに関連したラッチ回路に伝送
する列選択を行う列選択手段（列選択回路）と、を備え
ることを特徴とする不揮発性半導体メモリ装置が提供さ
れる。
【００１６】そして、このような不揮発性半導体メモリ
装置については、ビット線とデータ線との間に、プリセ
ット及びデータローディング中に非導通となる分離ゲー
トを設ける、或いは、データ入力バッファを、データロ
ーディングでデータ入出力端子を通じて入力するデータ
をラッチするために、書込エネーブル信号のトグルに応
答するものとする、更にこの場合に、列選択手段を、デ
ータローディングで書込エネーブル信号のトグルに応答
してカウントアップを行う列アドレスカウンタを有する
ものとするのが最適である。
装置については、ビット線とデータ線との間に、プリセ
ット及びデータローディング中に非導通となる分離ゲー
トを設ける、或いは、データ入力バッファを、データロ
ーディングでデータ入出力端子を通じて入力するデータ
をラッチするために、書込エネーブル信号のトグルに応
答するものとする、更にこの場合に、列選択手段を、デ
ータローディングで書込エネーブル信号のトグルに応答
してカウントアップを行う列アドレスカウンタを有する
ものとするのが最適である。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を添付の
図面を参照して詳細に説明する。尚、同じ構成要素に対
してはできるだけ同じ符号を使用する。
図面を参照して詳細に説明する。尚、同じ構成要素に対
してはできるだけ同じ符号を使用する。
【００１８】この例のデータロード回路の概略構成を図
１に示す。このデータロード回路では、Ｄ形トランジス
タ２２と接続ノード２４との間に設けられ、制御信号φ
1 をゲート端子に受けるＮ形トランジスタ２３’、カレ
ントミラー回路３８のＰ形トランジスタ３３，３４の電
源電圧Ｖｃｃ側へ設けられ、プリセット制御信号φｐｒ
で制御されるＰ形トランジスタ４３、カレントミラー回
路３８のＰ形トランジスタ３３，３４の接地電圧Ｖｓｓ
側へ設けられ、プリセット制御信号φｐｒで制御される
Ｎ形トランジスタ４４、そして、列デコーダ４０に接続
した列アドレスカウンタ４６の各構成が前述の従来技術
のデータロード回路と大きく異なっている。
１に示す。このデータロード回路では、Ｄ形トランジス
タ２２と接続ノード２４との間に設けられ、制御信号φ
1 をゲート端子に受けるＮ形トランジスタ２３’、カレ
ントミラー回路３８のＰ形トランジスタ３３，３４の電
源電圧Ｖｃｃ側へ設けられ、プリセット制御信号φｐｒ
で制御されるＰ形トランジスタ４３、カレントミラー回
路３８のＰ形トランジスタ３３，３４の接地電圧Ｖｓｓ
側へ設けられ、プリセット制御信号φｐｒで制御される
Ｎ形トランジスタ４４、そして、列デコーダ４０に接続
した列アドレスカウンタ４６の各構成が前述の従来技術
のデータロード回路と大きく異なっている。
【００１９】本例のデータロード回路においては、Ｎ形
トランジスタ３０，３１，４４及びＰ形トランジスタ３
２でプリセット手段４５が構成されている。Ｎ形トラン
ジスタ４４は、データローディング前にプリセット制御
信号φｐｒに応答して、データ線２６に接続したラッチ
回路２８を対応メモリセルのプログラム防止用にデータ
“１”へプリセットする。即ち、プリセット制御信号φ
ｐｒに応答してＮ形トランジスタ４４が導通するとＮ形
トランジスタ３０及びＰ形トランジスタ３２が導通し、
また、Ｎ形トランジスタ３１は制御信号φ2 に応答して
導通しているので、このプリセット手段４５により、デ
ータローディング前のプリセット期間においてラッチ回
路２８の論理設定ノード２７は“Ｌ”状態へ設定され、
従ってデータ線２６にデータ“１”が設定される。尚、
プリセット制御信号φｐｒに応答してプリセット期間で
ＯＦＦとなるＰ形トランジスタ４３は、電流消費を抑制
するために設けてある。
トランジスタ３０，３１，４４及びＰ形トランジスタ３
２でプリセット手段４５が構成されている。Ｎ形トラン
ジスタ４４は、データローディング前にプリセット制御
信号φｐｒに応答して、データ線２６に接続したラッチ
回路２８を対応メモリセルのプログラム防止用にデータ
“１”へプリセットする。即ち、プリセット制御信号φ
ｐｒに応答してＮ形トランジスタ４４が導通するとＮ形
トランジスタ３０及びＰ形トランジスタ３２が導通し、
また、Ｎ形トランジスタ３１は制御信号φ2 に応答して
導通しているので、このプリセット手段４５により、デ
ータローディング前のプリセット期間においてラッチ回
路２８の論理設定ノード２７は“Ｌ”状態へ設定され、
従ってデータ線２６にデータ“１”が設定される。尚、
プリセット制御信号φｐｒに応答してプリセット期間で
ＯＦＦとなるＰ形トランジスタ４３は、電流消費を抑制
するために設けてある。
【００２０】列デコーダ４０に接続されて列デコーダ４
０と共に列選択回路４１を構成する列アドレスカウンタ
４６は、外部アドレス信号を公知のアドレスバッファ
（図示略）を通じて読み込み、上述のプリセット後のデ
ータローディングで外部書込エネーブル信号バーＷＥｘ
のトグルに応答して、読み込んだアドレス信号のカウン
トアップを実行する。列デコーダ４０は、前記アドレス
信号で指定される伝送トランジスタＴ１〜Ｔ２５６を導
通化する。データ入出力端子Ｉ／Ｏｋから入力されるプ
ログラムデータは、対応の伝送トランジスタＴ１〜Ｔ２
５６の導通でラッチ回路に貯蔵される。列選択回路４１
とデータ入出力バッファ４２は、データローディング
で、データ入出力端子Ｉ／Ｏｋを通じて入力されるプロ
グラムデータを対応するラッチ回路２８にロードするた
めの手段となる。本例では列選択回路４１に列アドレス
カウンタ４６を使用しているが、図示せぬアドレスバッ
ファが外部書込エネーブル信号バーＷＥｘのトグルによ
り外部アドレス信号を入力し、それにより列アドレスカ
ウンタ４６を使用せずに列デコーダ４０を通じて伝送ト
ランジスタＴ１〜Ｔ２５６を導通化するようにもでき
る。即ち、従来のような構成で列アドレスカウンタ４６
を設けたときと同様に動作させることも可能である。
０と共に列選択回路４１を構成する列アドレスカウンタ
４６は、外部アドレス信号を公知のアドレスバッファ
（図示略）を通じて読み込み、上述のプリセット後のデ
ータローディングで外部書込エネーブル信号バーＷＥｘ
のトグルに応答して、読み込んだアドレス信号のカウン
トアップを実行する。列デコーダ４０は、前記アドレス
信号で指定される伝送トランジスタＴ１〜Ｔ２５６を導
通化する。データ入出力端子Ｉ／Ｏｋから入力されるプ
ログラムデータは、対応の伝送トランジスタＴ１〜Ｔ２
５６の導通でラッチ回路に貯蔵される。列選択回路４１
とデータ入出力バッファ４２は、データローディング
で、データ入出力端子Ｉ／Ｏｋを通じて入力されるプロ
グラムデータを対応するラッチ回路２８にロードするた
めの手段となる。本例では列選択回路４１に列アドレス
カウンタ４６を使用しているが、図示せぬアドレスバッ
ファが外部書込エネーブル信号バーＷＥｘのトグルによ
り外部アドレス信号を入力し、それにより列アドレスカ
ウンタ４６を使用せずに列デコーダ４０を通じて伝送ト
ランジスタＴ１〜Ｔ２５６を導通化するようにもでき
る。即ち、従来のような構成で列アドレスカウンタ４６
を設けたときと同様に動作させることも可能である。
【００２１】図２Ａは列アドレスカウンタ４６の概略構
成を示しており、この図２Ａの列アドレスカウンタ４６
を構成する１カウンタステージの回路例を図２Ｂに示
す。
成を示しており、この図２Ａの列アドレスカウンタ４６
を構成する１カウンタステージの回路例を図２Ｂに示
す。
【００２２】図２Ｂに示すカウンタステージ（例えば図
２Ａの第１ステージ４７ａに該当）は、ＮＡＮＤゲート
５１〜５５、ＮＯＲゲート５６、インバータ５７〜６
０、伝送ゲート６１〜６４を用いて構成される。また、
入力端子バーＲはリセット端子、入力端子Ｌはアドレス
読込制御端子、入力端子Ａｉはアドレス入力端子、入力
端子バーＣＫはクロック入力端子で、そして出力端子Ａ
yio+1 はアドレス出力端子である。この回路では、リセ
ット端子バーＲへ入力されるリセット信号バーＲＳＴya
ddによってアドレス出力はリセットされる。また、アド
レス読込制御端子Ｌに入力されるアドレス読込信号ＡＤ
loadが“Ｈ”状態になるとき、アドレス入力端子Ａｉの
列アドレス信号が読み込まれる。
２Ａの第１ステージ４７ａに該当）は、ＮＡＮＤゲート
５１〜５５、ＮＯＲゲート５６、インバータ５７〜６
０、伝送ゲート６１〜６４を用いて構成される。また、
入力端子バーＲはリセット端子、入力端子Ｌはアドレス
読込制御端子、入力端子Ａｉはアドレス入力端子、入力
端子バーＣＫはクロック入力端子で、そして出力端子Ａ
yio+1 はアドレス出力端子である。この回路では、リセ
ット端子バーＲへ入力されるリセット信号バーＲＳＴya
ddによってアドレス出力はリセットされる。また、アド
レス読込制御端子Ｌに入力されるアドレス読込信号ＡＤ
loadが“Ｈ”状態になるとき、アドレス入力端子Ａｉの
列アドレス信号が読み込まれる。
【００２３】図２Ａで分かるように、列アドレスカウン
タ４６の第１ステージ４７ａの入力端子Ａsi及びＡyiは
電源電圧Ｖｃｃである“Ｈ”状態とされ、そして出力端
子Ａsi+1，Ａyi+1が、次段の第２ステージ４７ｂの入力
端子Ａsi，Ａyiへそれぞれ接続されている。同様にし
て、前段のステージの出力端子Ａsi+1，Ａyi+1が次段の
ステージの入力端子Ａsi，Ａyiへそれぞれ接続されてい
くようにしてある。この例の８つのステージ４７ａ〜４
７ｃの各入力端子バーＣＫ，バーＲ，Ｌには、クロック
信号バーＣＬＫ、リセット信号バーＲＳＴyadd、アドレ
ス読込信号ＡＤloadがそれぞれ入力され、また、各アド
レス入力端子Ａｉには、アドレスバッファからのアドレ
ス信号ＰＡ０〜ＰＡ７がそれぞれ入力される。そして、
これらステージ４７ａ〜４７ｃの各アドレス出力端子Ａ
yio+1 から、列アドレス信号Ａ０〜Ａ７とその相補列ア
ドレス信号バーＡ０〜バーＡ７が出力される。
タ４６の第１ステージ４７ａの入力端子Ａsi及びＡyiは
電源電圧Ｖｃｃである“Ｈ”状態とされ、そして出力端
子Ａsi+1，Ａyi+1が、次段の第２ステージ４７ｂの入力
端子Ａsi，Ａyiへそれぞれ接続されている。同様にし
て、前段のステージの出力端子Ａsi+1，Ａyi+1が次段の
ステージの入力端子Ａsi，Ａyiへそれぞれ接続されてい
くようにしてある。この例の８つのステージ４７ａ〜４
７ｃの各入力端子バーＣＫ，バーＲ，Ｌには、クロック
信号バーＣＬＫ、リセット信号バーＲＳＴyadd、アドレ
ス読込信号ＡＤloadがそれぞれ入力され、また、各アド
レス入力端子Ａｉには、アドレスバッファからのアドレ
ス信号ＰＡ０〜ＰＡ７がそれぞれ入力される。そして、
これらステージ４７ａ〜４７ｃの各アドレス出力端子Ａ
yio+1 から、列アドレス信号Ａ０〜Ａ７とその相補列ア
ドレス信号バーＡ０〜バーＡ７が出力される。
【００２４】図３〜図９に、図１のデータロード回路を
駆動するための制御信号を発生する各制御回路の一例を
それぞれ示している。
駆動するための制御信号を発生する各制御回路の一例を
それぞれ示している。
【００２５】図３には、データローディング前のアドレ
ス入力中にデータ入出力端子Ｉ／Ｏｋから入力される外
部行及び列アドレス信号をアドレスバッファ（図示略）
にラッチするために、アドレスサイクルラッチエネーブ
ル信号バーＡＬＥ１〜バーＡＬＥ３を発生するためのア
ドレス入力制御回路６９を示している。このアドレス入
力制御回路６９を構成するアドレスサイクルクロック発
生回路７０は、外部書込エネーブル信号バーＷＥｘと外
部アドレスラッチエネーブル信号ＡＬＥｘを入力する制
御バッファ（図示略）からの書込エネーブル信号バーＷ
Ｅ及びアドレスラッチエネーブル信号ＡＬＥの相補信号
バーＡＬＥに応答して、アドレスラッチクロックバーφ
ALE 、アドレスサイクルクロックφACC0及びその相補ク
ロックバーφACC0を発生する。またアドレスサイクルカ
ウンタ７１は、アドレスサイクルクロックφACC0をカウ
ントし、アドレスサイクルカウントクロックバー
φACC1，φACC2を発生する。そしてアドレスサイクルデ
コーダ７２により、アドレスサイクルカウントクロック
バーφACC1，バーφACC2がデコーディングされ、アドレ
スサイクルラッチエネーブル信号バーＡＬＥ１〜バーＡ
ＬＥ３が発生される。
ス入力中にデータ入出力端子Ｉ／Ｏｋから入力される外
部行及び列アドレス信号をアドレスバッファ（図示略）
にラッチするために、アドレスサイクルラッチエネーブ
ル信号バーＡＬＥ１〜バーＡＬＥ３を発生するためのア
ドレス入力制御回路６９を示している。このアドレス入
力制御回路６９を構成するアドレスサイクルクロック発
生回路７０は、外部書込エネーブル信号バーＷＥｘと外
部アドレスラッチエネーブル信号ＡＬＥｘを入力する制
御バッファ（図示略）からの書込エネーブル信号バーＷ
Ｅ及びアドレスラッチエネーブル信号ＡＬＥの相補信号
バーＡＬＥに応答して、アドレスラッチクロックバーφ
ALE 、アドレスサイクルクロックφACC0及びその相補ク
ロックバーφACC0を発生する。またアドレスサイクルカ
ウンタ７１は、アドレスサイクルクロックφACC0をカウ
ントし、アドレスサイクルカウントクロックバー
φACC1，φACC2を発生する。そしてアドレスサイクルデ
コーダ７２により、アドレスサイクルカウントクロック
バーφACC1，バーφACC2がデコーディングされ、アドレ
スサイクルラッチエネーブル信号バーＡＬＥ１〜バーＡ
ＬＥ３が発生される。
【００２６】アドレスサイクルクロック発生回路７０
は、ＮＡＮＤゲート７４、インバータ７５〜８０、ＮＯ
Ｒゲート８１〜８３を用いて構成されている。アドレス
サイクルカウンタ７１は、伝送ゲート８５〜８８、ＮＡ
ＮＤゲート８９，９０、インバータ９１，９２を用いた
第１ステージと、伝送ゲート９４〜９７、ＮＡＮＤゲー
ト９８，９９、インバータ１００，１０１を用いた第２
ステージと、から構成されている。アドレスサイクルデ
コーダ７２は、インバータ１０３〜１０９、ＮＯＲゲー
ト１１０〜１１２、ＮＡＮＤゲート１１３〜１１５を用
いて構成されている。そして、当該アドレス入力制御回
路６９は、アドレスサイクルカウンタエネーブル信号Ａ
ＣＣenによって活性化される。
は、ＮＡＮＤゲート７４、インバータ７５〜８０、ＮＯ
Ｒゲート８１〜８３を用いて構成されている。アドレス
サイクルカウンタ７１は、伝送ゲート８５〜８８、ＮＡ
ＮＤゲート８９，９０、インバータ９１，９２を用いた
第１ステージと、伝送ゲート９４〜９７、ＮＡＮＤゲー
ト９８，９９、インバータ１００，１０１を用いた第２
ステージと、から構成されている。アドレスサイクルデ
コーダ７２は、インバータ１０３〜１０９、ＮＯＲゲー
ト１１０〜１１２、ＮＡＮＤゲート１１３〜１１５を用
いて構成されている。そして、当該アドレス入力制御回
路６９は、アドレスサイクルカウンタエネーブル信号Ａ
ＣＣenによって活性化される。
【００２７】図４に、アドレスサイクルカウンタエネー
ブル信号ＡＣＣenを発生するための制御回路２００を示
す。制御回路２００は、インバータ２０１〜２０４、Ｎ
ＡＮＤゲート２０５、ＮＯＲゲート２０６〜２１０を用
いて構成される。電源電圧Ｖｃｃが印加開始される初期
動作開始で“Ｈ”状態の短パルスを発生する一般的なパ
ワーオンリセット回路からのパワーオンリセット信号Ｐ
ＯＲにより、アドレスサイクルカウンタエネーブル信号
ＡＣＣenは“Ｌ”状態となる。また、アドレスサイクル
ラッチエネーブル信号バーＡＬＥ３が“Ｌ”状態にある
ときに、“Ｌ”状態のアドレスラッチクロックバーφ
ALE が“Ｈ”状態になると、アドレスサイクルカウンタ
エネーブル信号ＡＣＣenは“Ｌ”状態となる。
ブル信号ＡＣＣenを発生するための制御回路２００を示
す。制御回路２００は、インバータ２０１〜２０４、Ｎ
ＡＮＤゲート２０５、ＮＯＲゲート２０６〜２１０を用
いて構成される。電源電圧Ｖｃｃが印加開始される初期
動作開始で“Ｈ”状態の短パルスを発生する一般的なパ
ワーオンリセット回路からのパワーオンリセット信号Ｐ
ＯＲにより、アドレスサイクルカウンタエネーブル信号
ＡＣＣenは“Ｌ”状態となる。また、アドレスサイクル
ラッチエネーブル信号バーＡＬＥ３が“Ｌ”状態にある
ときに、“Ｌ”状態のアドレスラッチクロックバーφ
ALE が“Ｈ”状態になると、アドレスサイクルカウンタ
エネーブル信号ＡＣＣenは“Ｌ”状態となる。
【００２８】図５には、アドレスサイクルカウンタエネ
ーブル信号ＡＣＣenとコマンドレジスタ（図示略）から
のデータローディング命令フラグ信号Ｓsiに応答して、
プリセット制御信号φｐｒを発生する制御回路１１６を
示す。この制御回路１１６は、アドレスサイクルカウン
タエネーブル信号ＡＣＣen及びデータローディング命令
フラグ信号Ｓsiを演算するＮＡＮＤゲート１１７と、こ
のＮＡＮＤゲート１１７の出力を反転ドライブするイン
バータ１１８と、から構成されている。
ーブル信号ＡＣＣenとコマンドレジスタ（図示略）から
のデータローディング命令フラグ信号Ｓsiに応答して、
プリセット制御信号φｐｒを発生する制御回路１１６を
示す。この制御回路１１６は、アドレスサイクルカウン
タエネーブル信号ＡＣＣen及びデータローディング命令
フラグ信号Ｓsiを演算するＮＡＮＤゲート１１７と、こ
のＮＡＮＤゲート１１７の出力を反転ドライブするイン
バータ１１８と、から構成されている。
【００２９】図６には、図３のアドレスサイクルデコー
ダ７２からのアドレスサイクルラッチエネーブル信号バ
ーＡＬＥ２とプリセット制御信号φｐｒに応答して、制
御信号バーφ2 を発生する制御回路１１９を示す。この
制御回路１１９は、アドレスサイクルラッチエネーブル
信号バーＡＬＥ２を反転するインバータ１２０と、この
インバータ１２０の出力及びプリセット制御信号φｐｒ
を演算するＮＡＮＤゲート１２１と、このＮＡＮＤゲー
ト１２１の出力を反転ドライブする直列接続のインバー
タ１２２〜１２４と、から構成されている。
ダ７２からのアドレスサイクルラッチエネーブル信号バ
ーＡＬＥ２とプリセット制御信号φｐｒに応答して、制
御信号バーφ2 を発生する制御回路１１９を示す。この
制御回路１１９は、アドレスサイクルラッチエネーブル
信号バーＡＬＥ２を反転するインバータ１２０と、この
インバータ１２０の出力及びプリセット制御信号φｐｒ
を演算するＮＡＮＤゲート１２１と、このＮＡＮＤゲー
ト１２１の出力を反転ドライブする直列接続のインバー
タ１２２〜１２４と、から構成されている。
【００３０】図７には、図２Ａの列アドレスカウンタ４
６を制御するための制御回路１２６を示している。制御
回路１２６は、インバータ１２７〜１４４、ＮＡＮＤゲ
ート１４５〜１４９、ＮＯＲゲート１５０，１５１、偶
数個のインバータからなる遅延回路１５２，１５４、そ
して奇数個のインバータからなる遅延回路１５３を組み
合わせて構成されている。アドレスサイクルカウンタエ
ネーブル信号ＡＣＣenがインバータ１２７に、データロ
ーディング命令フラグ信号Ｓsiがインバータ１３２に入
力される。また、インバータ１２８には、図３のアドレ
スサイクルデコーダ７２によるアドレスサイクルラッチ
エネーブル信号バーＡＬＥ３が入力される。インバータ
１２８の出力は、インバータ１３９により反転した書込
エネーブル信号バーＷＥとＮＡＮＤゲート１４９で演算
される。このＮＡＮＤゲート１４９の出力がインバータ
１４２から出力されると、ＮＯＲゲート１５１で最上位
ビットカウント信号Ｆsay と演算される。最上位ビット
カウント信号Ｆsay は、図２Ａの列アドレスカウンタ４
６が最上位ビット（ＭＳＢ）まで到達したときに発生さ
れる。即ち、列アドレスカウンタ４６がＭＳＢに到達し
たときには最上位ビットカウント信号Ｆsay が“Ｈ”状
態となり、これによりセット信号バーＲＳＴyaddが
“Ｌ”状態へリセットされる。
６を制御するための制御回路１２６を示している。制御
回路１２６は、インバータ１２７〜１４４、ＮＡＮＤゲ
ート１４５〜１４９、ＮＯＲゲート１５０，１５１、偶
数個のインバータからなる遅延回路１５２，１５４、そ
して奇数個のインバータからなる遅延回路１５３を組み
合わせて構成されている。アドレスサイクルカウンタエ
ネーブル信号ＡＣＣenがインバータ１２７に、データロ
ーディング命令フラグ信号Ｓsiがインバータ１３２に入
力される。また、インバータ１２８には、図３のアドレ
スサイクルデコーダ７２によるアドレスサイクルラッチ
エネーブル信号バーＡＬＥ３が入力される。インバータ
１２８の出力は、インバータ１３９により反転した書込
エネーブル信号バーＷＥとＮＡＮＤゲート１４９で演算
される。このＮＡＮＤゲート１４９の出力がインバータ
１４２から出力されると、ＮＯＲゲート１５１で最上位
ビットカウント信号Ｆsay と演算される。最上位ビット
カウント信号Ｆsay は、図２Ａの列アドレスカウンタ４
６が最上位ビット（ＭＳＢ）まで到達したときに発生さ
れる。即ち、列アドレスカウンタ４６がＭＳＢに到達し
たときには最上位ビットカウント信号Ｆsay が“Ｈ”状
態となり、これによりセット信号バーＲＳＴyaddが
“Ｌ”状態へリセットされる。
【００３１】図８には、アドレス読み込み及びプリセッ
ト終了後にデータローディングエネーブル信号バーＤＬ
Ｅを発生する制御回路１５７を示している。この制御回
路１５７は、インバータ１５８〜１６２、ＮＡＮＤゲー
ト１６３，１６４、ＮＯＲゲート１６５，１６６を用い
て構成される。図７の制御回路１２６からアドレスラッ
チ終了信号バーＡＬＥend を入力するインバータ１５８
の出力とデータローディング命令フラグ信号Ｓsiが、Ｎ
ＡＮＤゲート１６３で演算される。このＮＡＮＤゲート
１６３の出力及びデータローディング命令フラグ信号Ｓ
siがインバータ１５９，１６０で反転された後、ＮＯＲ
ゲート１６５，１６６によるフリップフロップの入力と
なる。そしてＮＯＲゲート１６１の出力がインバータ１
６２を経た後、ＮＡＮＤゲート１６４で前述の制御バッ
ファによる相補アドレスラッチエネーブル信号バーＡＬ
Ｅと演算される。
ト終了後にデータローディングエネーブル信号バーＤＬ
Ｅを発生する制御回路１５７を示している。この制御回
路１５７は、インバータ１５８〜１６２、ＮＡＮＤゲー
ト１６３，１６４、ＮＯＲゲート１６５，１６６を用い
て構成される。図７の制御回路１２６からアドレスラッ
チ終了信号バーＡＬＥend を入力するインバータ１５８
の出力とデータローディング命令フラグ信号Ｓsiが、Ｎ
ＡＮＤゲート１６３で演算される。このＮＡＮＤゲート
１６３の出力及びデータローディング命令フラグ信号Ｓ
siがインバータ１５９，１６０で反転された後、ＮＯＲ
ゲート１６５，１６６によるフリップフロップの入力と
なる。そしてＮＯＲゲート１６１の出力がインバータ１
６２を経た後、ＮＡＮＤゲート１６４で前述の制御バッ
ファによる相補アドレスラッチエネーブル信号バーＡＬ
Ｅと演算される。
【００３２】図９には、図２Ａの列アドレスカウンタ４
６にクロック信号バーＣＬＫを提供するための制御回路
１６８を示している。この制御回路１６８は、伝送ゲー
ト１６９〜１７３、インバータ１７４〜１８６、ＮＡＮ
Ｄゲート１８８〜１９１、ＮＯＲゲート１８７を用いて
構成され、図８の制御回路１５７からのデータローディ
ングエネーブル信号バーＤＬＥによって活性化される。
点線で示す部分は、ＮＯＲゲート１８７、伝送ゲート１
７０〜１７３、ＮＡＮＤゲート１８８〜１９０、インバ
ータ１７４〜１８０で構成したカウンタ２１４である。
このカウンタ２１４がデータローディングエネーブル信
号バーＤＬＥによって活性化される。活性化の後は、書
込エネーブル信号バーＷＥの第２番目のトグルからクロ
ック信号バーＣＬＫが発生される。
６にクロック信号バーＣＬＫを提供するための制御回路
１６８を示している。この制御回路１６８は、伝送ゲー
ト１６９〜１７３、インバータ１７４〜１８６、ＮＡＮ
Ｄゲート１８８〜１９１、ＮＯＲゲート１８７を用いて
構成され、図８の制御回路１５７からのデータローディ
ングエネーブル信号バーＤＬＥによって活性化される。
点線で示す部分は、ＮＯＲゲート１８７、伝送ゲート１
７０〜１７３、ＮＡＮＤゲート１８８〜１９０、インバ
ータ１７４〜１８０で構成したカウンタ２１４である。
このカウンタ２１４がデータローディングエネーブル信
号バーＤＬＥによって活性化される。活性化の後は、書
込エネーブル信号バーＷＥの第２番目のトグルからクロ
ック信号バーＣＬＫが発生される。
【００３３】以下、図１０のタイミング図を参照して本
実施形態のデータロード回路に関連する動作について説
明する。
実施形態のデータロード回路に関連する動作について説
明する。
【００３４】外部コマンドラッチエネーブル信号ＣＬＥ
ｘが“Ｈ”状態にあり、外部書込エネーブル信号バーＷ
Ｅｘと外部アドレスラッチエネーブル信号ＡＬＥｘが
“Ｌ”状態にあるとき、時刻ｔ1 でデータ入出力端子Ｉ
／Ｏｋを通じてデータローディング命令コードである８
０Ｈ（Ｈｅｘａコード）を入力することでデータローデ
ィング命令が発せられる。前記信号ＣＬＥｘ，バーＷＥ
ｘ，ＡＬＥｘは前述の制御バッファにより内部ＣＭＯＳ
レベルに変換され、コマンドレジスタ（図示略）に入力
される。このコマンドレジスタは、データローディング
命令コードも入力して“Ｈ”状態のデータローディング
命令フラグ信号Ｓsiを出力する。その後、外部コマンド
ラッチエネーブル信号ＣＬＥｘが“Ｌ”状態になり、外
部アドレスラッチエネーブル信号ＡＬＥｘが“Ｈ”状態
になる間、即ち時間ｔ2 〜ｔ3 で、外部書込エネーブル
信号バーＷＥｘのトグルにより、データ入出力端子Ｉ／
Ｏｋを通じて入力される外部アドレス信号をアドレスバ
ッファ（図示略）に貯蔵する。この外部アドレス信号を
アドレスバッファに貯蔵する動作は、次のように行われ
る。
ｘが“Ｈ”状態にあり、外部書込エネーブル信号バーＷ
Ｅｘと外部アドレスラッチエネーブル信号ＡＬＥｘが
“Ｌ”状態にあるとき、時刻ｔ1 でデータ入出力端子Ｉ
／Ｏｋを通じてデータローディング命令コードである８
０Ｈ（Ｈｅｘａコード）を入力することでデータローデ
ィング命令が発せられる。前記信号ＣＬＥｘ，バーＷＥ
ｘ，ＡＬＥｘは前述の制御バッファにより内部ＣＭＯＳ
レベルに変換され、コマンドレジスタ（図示略）に入力
される。このコマンドレジスタは、データローディング
命令コードも入力して“Ｈ”状態のデータローディング
命令フラグ信号Ｓsiを出力する。その後、外部コマンド
ラッチエネーブル信号ＣＬＥｘが“Ｌ”状態になり、外
部アドレスラッチエネーブル信号ＡＬＥｘが“Ｈ”状態
になる間、即ち時間ｔ2 〜ｔ3 で、外部書込エネーブル
信号バーＷＥｘのトグルにより、データ入出力端子Ｉ／
Ｏｋを通じて入力される外部アドレス信号をアドレスバ
ッファ（図示略）に貯蔵する。この外部アドレス信号を
アドレスバッファに貯蔵する動作は、次のように行われ
る。
【００３５】時間ｔ2 〜ｔ3 の外部アドレスラッチエネ
ーブル信号ＡＬＥｘが“Ｈ”状態にあるとき、制御バッ
ファからの相補アドレスラッチエネーブル信号バーＡＬ
Ｅは“Ｌ”状態にある。従って、図３のＮＯＲゲート８
１は制御バッファからの書込エネーブル信号バーＷＥに
応答する。そしてこれにより、インバータ７５によるア
ドレスラッチクロックバーφALE が“Ｌ”状態になると
き、アドレスサイクルラッチエネーブル信号バーＡＬＥ
３が“Ｈ”状態にあるので、図４の制御回路２００は
“Ｈ”状態のアドレスサイクルカウンタエネーブル信号
ＡＣＣenを発生する。これに応じて図３のＮＡＮＤゲー
ト７４が活性化され、アドレスラッチクロックバーφ
ALE に応答可能になる。そして、活性化したアドレスサ
イクルクロック発生回路７０はアドレスサイクルクロッ
クφACC0とその反転クロックバーφAC C0を発生し、アド
レスサイクルカウンタ７１は、そのアドレスサイクルク
ロックφACC0，バーφACC0に応答して、図１０に示すよ
うにアドレスサイクルカウントクロックバーφACC1，バ
ーφACC2を発生する。更に、アドレスサイクルデコーダ
７２がサイクルカウントクロックバーφACC1，バーφ
ACC2をデコーディングするので、アドレスサイクルラッ
チエネーブル信号バーＡＬＥ１〜バーＡＬＥ３が順次に
発生される。
ーブル信号ＡＬＥｘが“Ｈ”状態にあるとき、制御バッ
ファからの相補アドレスラッチエネーブル信号バーＡＬ
Ｅは“Ｌ”状態にある。従って、図３のＮＯＲゲート８
１は制御バッファからの書込エネーブル信号バーＷＥに
応答する。そしてこれにより、インバータ７５によるア
ドレスラッチクロックバーφALE が“Ｌ”状態になると
き、アドレスサイクルラッチエネーブル信号バーＡＬＥ
３が“Ｈ”状態にあるので、図４の制御回路２００は
“Ｈ”状態のアドレスサイクルカウンタエネーブル信号
ＡＣＣenを発生する。これに応じて図３のＮＡＮＤゲー
ト７４が活性化され、アドレスラッチクロックバーφ
ALE に応答可能になる。そして、活性化したアドレスサ
イクルクロック発生回路７０はアドレスサイクルクロッ
クφACC0とその反転クロックバーφAC C0を発生し、アド
レスサイクルカウンタ７１は、そのアドレスサイクルク
ロックφACC0，バーφACC0に応答して、図１０に示すよ
うにアドレスサイクルカウントクロックバーφACC1，バ
ーφACC2を発生する。更に、アドレスサイクルデコーダ
７２がサイクルカウントクロックバーφACC1，バーφ
ACC2をデコーディングするので、アドレスサイクルラッ
チエネーブル信号バーＡＬＥ１〜バーＡＬＥ３が順次に
発生される。
【００３６】外部書込エネーブル信号バーＷＥｘが
“Ｌ”状態のときにデータ入出力端子Ｉ／Ｏｋに入力さ
れる外部列アドレス信号ＣＡＤが、“Ｌ”状態のアドレ
スサイクルラッチエネーブル信号バーＡＬＥ１により活
性化した列アドレスバッファに貯蔵され、続く外部書込
エネーブル信号バーＷＥｘの“Ｌ”状態でデータ入出力
端子Ｉ／Ｏｋに入力される外部行アドレス信号ＲＡＤ
が、“Ｌ”状態にあるアドレスサイクルラッチエネーブ
ル信号バーＡＬＥ２，バーＡＬＥ３により活性化した行
アドレスバッファに順次貯蔵される。外部アドレス信号
がアドレスバッファにラッチされた後には、“Ｈ”状態
になるアドレスラッチクロックバーφALE と“Ｌ”状態
にあるアドレスサイクルラッチエネーブル信号バーＡＬ
Ｅ３の関係から、図４に示す制御回路２００によるアド
レスサイクルカウンタエネーブル信号ＡＣＣenは“Ｌ”
状態となる。これにより、図３のアドレス入力制御回路
６９は非活性化され、従って、アドレスサイクルカウン
トクロックバーφACC2及びアドレスサイクルラッチエネ
ーブル信号バーＡＬＥ３が“Ｈ”状態となる。
“Ｌ”状態のときにデータ入出力端子Ｉ／Ｏｋに入力さ
れる外部列アドレス信号ＣＡＤが、“Ｌ”状態のアドレ
スサイクルラッチエネーブル信号バーＡＬＥ１により活
性化した列アドレスバッファに貯蔵され、続く外部書込
エネーブル信号バーＷＥｘの“Ｌ”状態でデータ入出力
端子Ｉ／Ｏｋに入力される外部行アドレス信号ＲＡＤ
が、“Ｌ”状態にあるアドレスサイクルラッチエネーブ
ル信号バーＡＬＥ２，バーＡＬＥ３により活性化した行
アドレスバッファに順次貯蔵される。外部アドレス信号
がアドレスバッファにラッチされた後には、“Ｈ”状態
になるアドレスラッチクロックバーφALE と“Ｌ”状態
にあるアドレスサイクルラッチエネーブル信号バーＡＬ
Ｅ３の関係から、図４に示す制御回路２００によるアド
レスサイクルカウンタエネーブル信号ＡＣＣenは“Ｌ”
状態となる。これにより、図３のアドレス入力制御回路
６９は非活性化され、従って、アドレスサイクルカウン
トクロックバーφACC2及びアドレスサイクルラッチエネ
ーブル信号バーＡＬＥ３が“Ｈ”状態となる。
【００３７】一方、書込エネーブル信号バーＷＥが
“Ｌ”状態にあるときにアドレスサイクルラッチエネー
ブル信号バーＡＬＥ３が“Ｌ”状態になると、図７の制
御回路１２６は、“Ｌ”状態となるリセット信号バーＲ
ＳＴyaddを発生する。このリセット信号バーＲＳＴyadd
は書込エネーブル信号バーＷＥが“Ｈ”状態になると
“Ｈ”状態となる。また、“Ｌ”状態となるアドレスサ
イクルカウンタエネーブル信号ＡＣＣenにより図７のＮ
ＡＮＤゲート１４６が活性化され、そして“Ｌ”状態の
アドレスサイクルラッチエネーブル信号バーＡＬＥ３に
応答して“Ｌ”状態の短パルスでアドレスラッチ終了信
号バーＡＬＥend が制御回路１２６から発生される。同
様に、図７の遅延回路１５４により長めの“Ｈ”状態の
パルスでアドレス読込信号ＡＤloadが発生される。従っ
て、図２Ａの列アドレスカウンタ４６は、“Ｌ”状態の
リセット信号バーＲＳＴyaddによりリセットされ、列ア
ドレス信号Ａ０〜Ａ７をすべて“Ｌ”状態とする。そし
て、この列アドレスカウンタ４６のリセット後に“Ｈ”
状態のアドレス読込信号ＡＤloadが入力されると、列ア
ドレスカウンタ４６は、前述の列アドレスバッファから
出力される列アドレス信号ＰＡ０〜ＰＡ７を読み込む。
つまり、列アドレスカウンタ４６は外部列アドレス信号
によって指定される初期列アドレス信号を読み込む。
“Ｌ”状態にあるときにアドレスサイクルラッチエネー
ブル信号バーＡＬＥ３が“Ｌ”状態になると、図７の制
御回路１２６は、“Ｌ”状態となるリセット信号バーＲ
ＳＴyaddを発生する。このリセット信号バーＲＳＴyadd
は書込エネーブル信号バーＷＥが“Ｈ”状態になると
“Ｈ”状態となる。また、“Ｌ”状態となるアドレスサ
イクルカウンタエネーブル信号ＡＣＣenにより図７のＮ
ＡＮＤゲート１４６が活性化され、そして“Ｌ”状態の
アドレスサイクルラッチエネーブル信号バーＡＬＥ３に
応答して“Ｌ”状態の短パルスでアドレスラッチ終了信
号バーＡＬＥend が制御回路１２６から発生される。同
様に、図７の遅延回路１５４により長めの“Ｈ”状態の
パルスでアドレス読込信号ＡＤloadが発生される。従っ
て、図２Ａの列アドレスカウンタ４６は、“Ｌ”状態の
リセット信号バーＲＳＴyaddによりリセットされ、列ア
ドレス信号Ａ０〜Ａ７をすべて“Ｌ”状態とする。そし
て、この列アドレスカウンタ４６のリセット後に“Ｈ”
状態のアドレス読込信号ＡＤloadが入力されると、列ア
ドレスカウンタ４６は、前述の列アドレスバッファから
出力される列アドレス信号ＰＡ０〜ＰＡ７を読み込む。
つまり、列アドレスカウンタ４６は外部列アドレス信号
によって指定される初期列アドレス信号を読み込む。
【００３８】以上のようなアドレス入力期間のアドレス
読み込み動作中にプリセットが行われる。データローデ
ィング命令フラグ信号Ｓsiが“Ｈ”状態にあるとき、
“Ｈ”状態のアドレスサイクルカウンタエネーブル信号
ＡＣＣenに応答して図５の制御回路１１６は、“Ｈ”状
態のプリセット制御信号φｐｒを発生する。更に、
“Ｈ”状態のプリセット制御信号φｐｒと“Ｌ”状態に
なるアドレスサイクルラッチエネーブル信号バーＡＬＥ
２に応答して、図６に示す制御回路１１９が“Ｈ”状態
の制御信号φ2 を発生する。この“Ｈ”状態のプリセッ
ト制御信号φｐｒ及び制御信号φ2 により、図１に示し
たＮ形トランジスタ４４，３１及びＰ形トランジスタ３
２が導通し、ページバッファを構成するラッチ回路２８
は“Ｈ”状態、即ちデータ線２６をデータ“１”にプリ
セットする。
読み込み動作中にプリセットが行われる。データローデ
ィング命令フラグ信号Ｓsiが“Ｈ”状態にあるとき、
“Ｈ”状態のアドレスサイクルカウンタエネーブル信号
ＡＣＣenに応答して図５の制御回路１１６は、“Ｈ”状
態のプリセット制御信号φｐｒを発生する。更に、
“Ｈ”状態のプリセット制御信号φｐｒと“Ｌ”状態に
なるアドレスサイクルラッチエネーブル信号バーＡＬＥ
２に応答して、図６に示す制御回路１１９が“Ｈ”状態
の制御信号φ2 を発生する。この“Ｈ”状態のプリセッ
ト制御信号φｐｒ及び制御信号φ2 により、図１に示し
たＮ形トランジスタ４４，３１及びＰ形トランジスタ３
２が導通し、ページバッファを構成するラッチ回路２８
は“Ｈ”状態、即ちデータ線２６をデータ“１”にプリ
セットする。
【００３９】時刻ｔ3 で外部アドレスラッチエネーブル
信号ＡＬＥｘが“Ｌ”状態になるのに合わせて、図８の
制御回路１５７は、“Ｈ”状態となるアドレスラッチ終
了信号バーＡＬＥend により“Ｌ”状態にラッチされた
データローディングエネーブル信号バーＤＬＥを発生す
る。また同様にして、時刻ｔ3 後に制御信号φ5 が
“Ｌ”状態から“Ｈ”状態になり、データローディング
が行われる。
信号ＡＬＥｘが“Ｌ”状態になるのに合わせて、図８の
制御回路１５７は、“Ｈ”状態となるアドレスラッチ終
了信号バーＡＬＥend により“Ｌ”状態にラッチされた
データローディングエネーブル信号バーＤＬＥを発生す
る。また同様にして、時刻ｔ3 後に制御信号φ5 が
“Ｌ”状態から“Ｈ”状態になり、データローディング
が行われる。
【００４０】時刻ｔ3 後、“Ｌ”状態のデータローディ
ングエネーブル信号バーＤＬＥにより、図９に示す制御
回路１６８が活性化される。この時刻ｔ3 後の外部書込
エネーブル信号バーＷＥｘの第１番目のトグルは、カウ
ンタ２１４の動作によって出力されないようになってい
る。即ち、図９に示すようにカウンタ２１４は、外部書
込エネーブル信号バーＷＥｘの第２番目のトグルからク
ロック信号ＷＥFCを出力し、これにより図１０に示すよ
うなクロック信号バーＣＬＫが発生される。
ングエネーブル信号バーＤＬＥにより、図９に示す制御
回路１６８が活性化される。この時刻ｔ3 後の外部書込
エネーブル信号バーＷＥｘの第１番目のトグルは、カウ
ンタ２１４の動作によって出力されないようになってい
る。即ち、図９に示すようにカウンタ２１４は、外部書
込エネーブル信号バーＷＥｘの第２番目のトグルからク
ロック信号ＷＥFCを出力し、これにより図１０に示すよ
うなクロック信号バーＣＬＫが発生される。
【００４１】メモリセルアレイの列ブロックＣＢｋの中
で、１行分のメモリセルのうち、第１０番目の列から第
１３番目までの列と関連したメモリセルに対する部分プ
ログラムが行われると仮定する。この場合、第１０番目
の列を指定する初期の外部列アドレス信号が前述の方式
で列アドレスバッファを通じて列アドレスカウンタ４６
に読み込まれる。列デコーダ４０は、時刻ｔ3 で列アド
レスカウンタ４６に読み込まれた初期列アドレス信号を
デコーディングし、第１０番目の伝送トランジスタＴ１
０を導通化する。そして、制御クロックφ5 によって伝
送ゲートであるＮ形トランジスタ２９が導通すると、外
部書込エネーブル信号バーＷＥｘの第１番目のトグルに
よりデータ入出力端子Ｉ／Ｏｋに提供される１バイトの
プログラムデータが、データ入出力バッファ４２、伝送
トランジスタＴ１０、及び対応するＮ形トランジスタ２
９を通じて対応データ線２６に接続したラッチ回路２８
にラッチされる。
で、１行分のメモリセルのうち、第１０番目の列から第
１３番目までの列と関連したメモリセルに対する部分プ
ログラムが行われると仮定する。この場合、第１０番目
の列を指定する初期の外部列アドレス信号が前述の方式
で列アドレスバッファを通じて列アドレスカウンタ４６
に読み込まれる。列デコーダ４０は、時刻ｔ3 で列アド
レスカウンタ４６に読み込まれた初期列アドレス信号を
デコーディングし、第１０番目の伝送トランジスタＴ１
０を導通化する。そして、制御クロックφ5 によって伝
送ゲートであるＮ形トランジスタ２９が導通すると、外
部書込エネーブル信号バーＷＥｘの第１番目のトグルに
よりデータ入出力端子Ｉ／Ｏｋに提供される１バイトの
プログラムデータが、データ入出力バッファ４２、伝送
トランジスタＴ１０、及び対応するＮ形トランジスタ２
９を通じて対応データ線２６に接続したラッチ回路２８
にラッチされる。
【００４２】その後、外部書込エネーブル信号バーＷＥ
ｘの第２番目のトグルにより発生するクロック信号バー
ＣＬＫに応答して列アドレスカウンタ４６がカウントア
ップを行い、これにより列デコーダ４０から第１１番目
の伝送トランジスタＴ１１を導通させる信号が伝送線Ｔ
Ｌ１１に出力される。すると、外部書込エネーブル信号
バーＷＥｘの第２番目のトグルによってデータ入出力端
子Ｉ／Ｏｋに提供される次の１バイトのプログラムデー
タが、導通した伝送トランジスタＴ１１を通じて対応す
るラッチ回路２８に貯蔵される。このような方式に従っ
て、外部書込エネーブル信号バーＷＥｘの第３番目、第
４番目のトグルによりデータ入出力端子Ｉ／Ｏｋを通じ
て入力されるプログラムデータが、第１２番目及び第１
３番目の伝送トランジスタＴ１２，Ｔ１３を通じて対応
するラッチ回路２８に貯蔵される。
ｘの第２番目のトグルにより発生するクロック信号バー
ＣＬＫに応答して列アドレスカウンタ４６がカウントア
ップを行い、これにより列デコーダ４０から第１１番目
の伝送トランジスタＴ１１を導通させる信号が伝送線Ｔ
Ｌ１１に出力される。すると、外部書込エネーブル信号
バーＷＥｘの第２番目のトグルによってデータ入出力端
子Ｉ／Ｏｋに提供される次の１バイトのプログラムデー
タが、導通した伝送トランジスタＴ１１を通じて対応す
るラッチ回路２８に貯蔵される。このような方式に従っ
て、外部書込エネーブル信号バーＷＥｘの第３番目、第
４番目のトグルによりデータ入出力端子Ｉ／Ｏｋを通じ
て入力されるプログラムデータが、第１２番目及び第１
３番目の伝送トランジスタＴ１２，Ｔ１３を通じて対応
するラッチ回路２８に貯蔵される。
【００４３】このようにして４バイトのプログラムデー
タが対応するラッチ回路２８に貯蔵された後、プログラ
ム命令、即ち外部コマンドラッチエネーブル信号ＣＬＥ
ｘの“Ｈ”状態と外部書込エネーブル信号バーＷＥｘの
“Ｌ”状態でプログラム命令コード１０Ｈを入力するこ
とで発せられるプログラム命令に応じて、分離制御信号
ＳＢＬ、制御信号φ1 が“Ｈ”状態になり、ラッチ回路
２８に貯蔵された４バイトのプログラムデータが、対応
する分離ゲートのＮ形トランジスタ２５とＮ形トランジ
スタ２３’を通じて送られ、一般的なプログラム手段に
より対応メモリセルに書込まれる。このとき、プログラ
ム対象外のラッチ回路２８には、プログラム防止用に定
められたプリセットによるプリセットデータがラッチさ
れているので、これらに関連したメモリセルのプログラ
ムは防止される。尚、ページバッファに貯蔵されたデー
タを１行に配列したメモリセルへプログラムする手段
は、前述の米国特許出願０８／１７１，３００に記載さ
れている。
タが対応するラッチ回路２８に貯蔵された後、プログラ
ム命令、即ち外部コマンドラッチエネーブル信号ＣＬＥ
ｘの“Ｈ”状態と外部書込エネーブル信号バーＷＥｘの
“Ｌ”状態でプログラム命令コード１０Ｈを入力するこ
とで発せられるプログラム命令に応じて、分離制御信号
ＳＢＬ、制御信号φ1 が“Ｈ”状態になり、ラッチ回路
２８に貯蔵された４バイトのプログラムデータが、対応
する分離ゲートのＮ形トランジスタ２５とＮ形トランジ
スタ２３’を通じて送られ、一般的なプログラム手段に
より対応メモリセルに書込まれる。このとき、プログラ
ム対象外のラッチ回路２８には、プログラム防止用に定
められたプリセットによるプリセットデータがラッチさ
れているので、これらに関連したメモリセルのプログラ
ムは防止される。尚、ページバッファに貯蔵されたデー
タを１行に配列したメモリセルへプログラムする手段
は、前述の米国特許出願０８／１７１，３００に記載さ
れている。
【００４４】
【発明の効果】以上述べてきたように本発明によるデー
タロード回路は、データローディング前にページバッフ
ァをリセットするリセット手段を設けてプログラム防止
を図っているので、１ページのデータすべてをページバ
ッファに貯蔵する必要がなく、プログラムすべきメモリ
セルに対する部分的データをページバッファに貯蔵する
だけですむようになっている。従って、データローディ
ングに要する時間ないしはプログラム時間までをも短く
することができ、電気的プログラム可能な不揮発性メモ
リ装置の性能向上に大きく貢献する。
タロード回路は、データローディング前にページバッフ
ァをリセットするリセット手段を設けてプログラム防止
を図っているので、１ページのデータすべてをページバ
ッファに貯蔵する必要がなく、プログラムすべきメモリ
セルに対する部分的データをページバッファに貯蔵する
だけですむようになっている。従って、データローディ
ングに要する時間ないしはプログラム時間までをも短く
することができ、電気的プログラム可能な不揮発性メモ
リ装置の性能向上に大きく貢献する。
【図１】本発明によるデータロード回路の実施形態を示
す回路図。
す回路図。
【図２】図１中の列アドレスカウンタ４６の回路例を示
した回路図。
した回路図。
【図３】図１のデータロード回路を制御するための制御
信号を発生する回路例を示した回路図。
信号を発生する回路例を示した回路図。
【図４】図３中の信号ＡＣＣenを発生するための回路例
を示した回路図。
を示した回路図。
【図５】図１中の信号φｐｒを発生するための回路例を
示した回路図。
示した回路図。
【図６】図１中の信号φ2 を発生するための回路例を示
した回路図。
した回路図。
【図７】図２の列アドレスカウンタ４６を制御するため
の制御信号を発生する回路例を示した回路図。
の制御信号を発生する回路例を示した回路図。
【図８】列アドレスカウンタ４６用のクロック信号バー
ＣＬＫの活性化制御を行う信号バーＤＬＥを発生する回
路例を示した回路図。
ＣＬＫの活性化制御を行う信号バーＤＬＥを発生する回
路例を示した回路図。
【図９】列アドレスカウンタ４６用のクロック信号バー
ＣＬＫを発生する回路例を示した回路図。
ＣＬＫを発生する回路例を示した回路図。
【図１０】図１のデータロード回路の動作タイミングを
示す信号波形図。
示す信号波形図。
【図１１】従来のデータロード回路を示す回路図。
２６ データ線 ２８ ラッチ回路（ページバッファ） ３０，３２，３１，４４ プリセット手段 φｐｒ プリセット制御信号
【手続補正書】
【提出日】平成７年９月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 電気的プログラム可能な不揮発性半導
体メモリ装置
体メモリ装置
Claims (11)
- 【請求項１】 データ線ごとに設けたラッチ回路を備え
てなるページバッファを有した電気的プログラム可能な
不揮発性半導体メモリ装置のページプログラム方法にお
いて、 ペーバッファの全ラッチ回路にプログラム防止用のデー
タをプリセットしてからプログラム対象のメモリセルに
ついての前記ラッチ回路にプログラムデータをロードす
るデータローディングを実行するようにしたことを特徴
とするページプログラム方法。 - 【請求項２】 プログラム防止用データのプリセット
を、アドレス入力期間に行うようにした請求項１記載の
ページプログラム方法。 - 【請求項３】 請求項１又は請求項２記載のページプロ
グラム方法を可能にした電気的プログラム可能な不揮発
性半導体メモリ装置であって、 プリセット時に導通してプログラム防止用データのため
の所定電圧をページバッファの各ラッチ回路へ提供する
プリセット手段をデータロード回路に備えたことを特徴
とする不揮発性半導体メモリ装置。 - 【請求項４】 プログラム時にＯＮするＮ形トランジス
タを介してデータ線をビット線へ接続した請求項３記載
の不揮発性半導体メモリ装置。 - 【請求項５】 行と列のマトリックス形態で配列した多
数のフローティングゲート形のメモリセルと、列方向に
配列されているメモリセルに接続した複数のビット線
と、これらビット線にそれぞれ接続した複数のデータ線
と、を備えた電気的プログラム可能な不揮発性半導体メ
モリ装置において、 複数のデータ線にそれぞれ設けた複数のラッチ回路と、
これらラッチ回路を所定の論理状態にプリセットするた
めのプリセット手段と、このプリセット手段によるプリ
セット後に、データ入出力端子を通じて入力されるデー
タをプログラム対象のメモリセルに関する前記ラッチ回
路にのみロードするデータローディングを行う手段と、
該データローディング後に、前記プリセット状態を維持
したラッチ回路及び前記データをロードしたラッチ回路
の各論理状態をデータ線からビット線へ伝え、選択した
１行分のメモリセルのプログラムを行う手段と、を備え
ることを特徴とする不揮発性半導体メモリ装置。 - 【請求項６】 ビット線とデータ線との間に、プリセッ
ト及びデータローディング中に非導通で、プログラム中
に導通する分離ゲートを有する請求項５記載の不揮発性
半導体メモリ装置。 - 【請求項７】 行と列のマトリックス形態で配列した多
数のフローティングゲート形のメモリセルと、列方向に
配列されているメモリセルに接続した複数のビット線の
うちの所定数ずつを有してなる列ブロックと、これら列
ブロック内のビット線にそれぞれ接続したデータ線と、
を備えた電気的プログラム可能な不揮発性半導体メモリ
装置において、 データ線にそれぞれ設けたラッチ回路と、これらラッチ
回路を所定の論理状態にプリセットするためのプリセッ
ト手段と、列ブロックに対応させて設けたデータ入出力
端子と、これらデータ入出力端子に対応接続したデータ
入力バッファと、これらデータ入力バッファとデータ線
との間に設けられ、前記プリセット手段によるプリセッ
ト後のデータローディングで、前記データ入出力端子を
介して前記データ入力バッファに入れられるデータをプ
ログラム対象のメモリセルに関連したラッチ回路に伝送
する列選択を行う列選択手段と、を備えることを特徴と
する不揮発性半導体メモリ装置。 - 【請求項８】 ビット線とデータ線との間に、プリセッ
ト及びデータローディング中に非導通となる分離ゲート
を設けた請求項７記載の不揮発性半導体メモリ装置。 - 【請求項９】 データ入力バッファは、データローディ
ングでデータ入出力端子を通じて入力するデータをラッ
チするために、書込エネーブル信号のトグルに応答する
ようになっている請求項７記載の不揮発性半導体メモリ
装置。 - 【請求項１０】 列選択手段は、データローディングで
書込エネーブル信号のトグルに応答してカウントアップ
を行う列アドレスカウンタを有する請求項９記載の不揮
発性半導体メモリ装置。 - 【請求項１１】 行と列のマトリックス形態で配列した
多数のフローティングゲート形のメモリセルと、列方向
に配列されているメモリセルに接続した複数のビット線
と、これらビット線にそれぞれ接続した複数のデータ線
と、これらデータ線にそれぞれ設けた複数のラッチ回路
と、複数のデータ入出力端子と、を有する不揮発性半導
体メモリ装置で、少なくとも１行分のメモリセルを消去
してプログラムを行うようにしたページプログラム方法
において、 前記ラッチ回路に所定のデータをプリセットするプリセ
ット過程と、該プリセット過程の後に、プログラム対象
のメモリセルに関する前記ラッチ回路に前記データ入出
力端子を通じてデータをロードするデータローディング
過程と、該データローディング過程の後に、前記ラッチ
回路にラッチしたデータにより、選択した１行分のメモ
リセルのプログラムを実行するプログラム過程と、を実
施し、そのプログラム過程で、プリセット過程でプリセ
ットした前記所定のデータにより対応するメモリセルの
プログラムが防止されるようになっていることを特徴と
するページプログラム方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P25243 | 1994-10-01 | ||
| KR1019940025243A KR970005645B1 (ko) | 1994-10-01 | 1994-10-01 | 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106789A true JPH08106789A (ja) | 1996-04-23 |
Family
ID=19394308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25246995A Pending JPH08106789A (ja) | 1994-10-01 | 1995-09-29 | 電気的プログラム可能な不揮発性半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5712818A (ja) |
| JP (1) | JPH08106789A (ja) |
| KR (1) | KR970005645B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |