JPH09162004A - 正特性サーミスタ素子 - Google Patents
正特性サーミスタ素子Info
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- JPH09162004A JPH09162004A JP7347321A JP34732195A JPH09162004A JP H09162004 A JPH09162004 A JP H09162004A JP 7347321 A JP7347321 A JP 7347321A JP 34732195 A JP34732195 A JP 34732195A JP H09162004 A JPH09162004 A JP H09162004A
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- porosity
- temperature coefficient
- positive temperature
- coefficient thermistor
- ptc
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- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/18—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material comprising a plurality of layers stacked between terminals
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- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
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- H01C7/02—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient
- H01C7/027—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient consisting of conducting or semi-conducting material dispersed in a non-conductive organic material
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- Y10T29/49—Method of mechanical manufacture
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- Y10T29/49082—Resistor making
- Y10T29/49085—Thermally variable
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- Dispersion Chemistry (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 正特性サーミスタ素子に過大な電圧が加わっ
たとき、半導体セラミック材料からなる素子本体が確実
に層割れを起こすようにし、正特性サーミスタ素子のシ
ョート破壊をなくす。 【解決手段】 樹脂ビーズを含んだ正特性サーミスタ用
セラミック材料を焼成することにより得たポア率の大き
な内層部の両面に、ポア率の小さな外層部を形成し、外
層部の各外面に電極を設けた。この正特性サーミスタ素
子に過大な電圧が加わると、ポア率の大きな内層部が層
割れし、正特性サーミスタ素子を挿入されている回路を
開く。
たとき、半導体セラミック材料からなる素子本体が確実
に層割れを起こすようにし、正特性サーミスタ素子のシ
ョート破壊をなくす。 【解決手段】 樹脂ビーズを含んだ正特性サーミスタ用
セラミック材料を焼成することにより得たポア率の大き
な内層部の両面に、ポア率の小さな外層部を形成し、外
層部の各外面に電極を設けた。この正特性サーミスタ素
子に過大な電圧が加わると、ポア率の大きな内層部が層
割れし、正特性サーミスタ素子を挿入されている回路を
開く。
Description
【０００１】
【発明の属する技術分野】本発明は半導体セラミック材
料からなる正特性サーミスタ素子に関する。
料からなる正特性サーミスタ素子に関する。
【０００２】
【従来の技術】このような正特性サーミスタ素子（以
下、ＰＴＣ素子という）としては、従来より図１に示す
ような構造のものが知られている。この正特性サーミス
タ素子１は、ほぼ均一な半導体セラミック材料からなる
素子本体２の相対向する両面に電極３を設け、各電極３
にリード線４をそれぞれ半田付け等によって電気的に接
続して構成されている。
下、ＰＴＣ素子という）としては、従来より図１に示す
ような構造のものが知られている。この正特性サーミス
タ素子１は、ほぼ均一な半導体セラミック材料からなる
素子本体２の相対向する両面に電極３を設け、各電極３
にリード線４をそれぞれ半田付け等によって電気的に接
続して構成されている。
【０００３】このようなＰＴＣ素子は、キュリー点温度
以上で抵抗値が急激に増加するため、回路の過電流保護
など種々の用途に用いられる。すなわち、ＰＴＣ素子に
過電流が流れるとＰＴＣ素子の抵抗によりＰＴＣ素子の
温度が急上昇してその抵抗値が非常に大きくなり、ＰＴ
Ｃ素子を挿入されている回路の電流が遮断され、回路が
過電流から保護される。
以上で抵抗値が急激に増加するため、回路の過電流保護
など種々の用途に用いられる。すなわち、ＰＴＣ素子に
過電流が流れるとＰＴＣ素子の抵抗によりＰＴＣ素子の
温度が急上昇してその抵抗値が非常に大きくなり、ＰＴ
Ｃ素子を挿入されている回路の電流が遮断され、回路が
過電流から保護される。
【０００４】
【発明が解決しようとする課題】従来のＰＴＣ素子にあ
っては、配線ミスによりＰＴＣ素子が商用電源等に混触
して２００Ｖ程度の過電圧が印加された場合等における
保護動作は自己復帰性を有しており、過電圧が除かれた
後ではＰＴＣ素子は当初の状態に戻るので、新しいＰＴ
Ｃ素子と交換する必要はない。
っては、配線ミスによりＰＴＣ素子が商用電源等に混触
して２００Ｖ程度の過電圧が印加された場合等における
保護動作は自己復帰性を有しており、過電圧が除かれた
後ではＰＴＣ素子は当初の状態に戻るので、新しいＰＴ
Ｃ素子と交換する必要はない。
【０００５】一方、図１のようなＰＴＣ素子１にリード
線４を通して急激に電圧を印加すると、素子本体２が発
熱する。赤外線温度解析装置を用いて、通電発熱時にお
けるＰＴＣ素子内部の温度分布を測定した結果を図２に
示す。これはＰＴＣ素子１の内部の温度分布を等温線５
を用いて示した図である。図２に示されているように、
ＰＴＣ素子１の内部では温度が高く、ＰＴＣ素子１の表
面では温度が低くなっている。この結果、ＰＴＣ素子１
に急激に電圧が印加されると、素子内部と表面部との温
度差による熱応力破壊が生じる。
線４を通して急激に電圧を印加すると、素子本体２が発
熱する。赤外線温度解析装置を用いて、通電発熱時にお
けるＰＴＣ素子内部の温度分布を測定した結果を図２に
示す。これはＰＴＣ素子１の内部の温度分布を等温線５
を用いて示した図である。図２に示されているように、
ＰＴＣ素子１の内部では温度が高く、ＰＴＣ素子１の表
面では温度が低くなっている。この結果、ＰＴＣ素子１
に急激に電圧が印加されると、素子内部と表面部との温
度差による熱応力破壊が生じる。
【０００６】この熱応力破壊を詳細に検討すると、素子
破壊のメカニズムは次のように考えることができた。Ｐ
ＴＣ素子に急激に電圧を印加すると、ＰＴＣ素子に流れ
る電流によってＰＴＣ素子が発熱するが、素子内部と表
面部の間における熱放散性の違いによって素子内部の温
度が表面部の温度よりも高くなる。素子内部の温度が高
くなると、素子内部の抵抗率は表面部よりも高くなるの
で、ますます素子内部における発熱量が大きくなり、熱
放散性と素子内部の抵抗率の増大によって素子内部と表
面部との間の温度差が拡大し、素子内部と表面部との間
の熱膨張寸法の差によってＰＴＣ素子が破壊に至る。
破壊のメカニズムは次のように考えることができた。Ｐ
ＴＣ素子に急激に電圧を印加すると、ＰＴＣ素子に流れ
る電流によってＰＴＣ素子が発熱するが、素子内部と表
面部の間における熱放散性の違いによって素子内部の温
度が表面部の温度よりも高くなる。素子内部の温度が高
くなると、素子内部の抵抗率は表面部よりも高くなるの
で、ますます素子内部における発熱量が大きくなり、熱
放散性と素子内部の抵抗率の増大によって素子内部と表
面部との間の温度差が拡大し、素子内部と表面部との間
の熱膨張寸法の差によってＰＴＣ素子が破壊に至る。
【０００７】この熱応力破壊のため、ＰＴＣ素子に６０
０Ｖといった非常に大きな過電圧が印加された場合に
は、ＰＴＣ素子が破壊して回路を保護する。
０Ｖといった非常に大きな過電圧が印加された場合に
は、ＰＴＣ素子が破壊して回路を保護する。
【０００８】しかしながら、６００Ｖくらいの過電圧に
よって従来のＰＴＣ素子が破壊する場合、素子本体が完
全に破壊するのでなく、素子本体がひび割れる程度の破
壊に止まることが多い。ＰＴＣ素子がひび割れて完全に
破壊しない（以下、このような破壊モードをショート破
壊と呼ぶ）と、ひび割れた部分にスパークが発生してＰ
ＴＣ素子がショートし、例えば回路の過電流保護用部品
として用いている場合には、回路に非常に大きな過電流
が流れ、例えば端末装置の発火など重大な事故を引き起
こすことがある。
よって従来のＰＴＣ素子が破壊する場合、素子本体が完
全に破壊するのでなく、素子本体がひび割れる程度の破
壊に止まることが多い。ＰＴＣ素子がひび割れて完全に
破壊しない（以下、このような破壊モードをショート破
壊と呼ぶ）と、ひび割れた部分にスパークが発生してＰ
ＴＣ素子がショートし、例えば回路の過電流保護用部品
として用いている場合には、回路に非常に大きな過電流
が流れ、例えば端末装置の発火など重大な事故を引き起
こすことがある。
【０００９】また、ショート破壊の恐れのあるＰＴＣ素
子を用いないで電流ヒューズを用いる方法もあるが、電
流ヒューズは溶断して自己復帰性を有しないため、２０
０Ｖ程度の過電圧が印加された場合でも、電流ヒューズ
が機能して溶断する度に、新たな電流ヒューズと交換し
なければならず、繁雑なメンテナンス作業が必要となる
欠点があった。
子を用いないで電流ヒューズを用いる方法もあるが、電
流ヒューズは溶断して自己復帰性を有しないため、２０
０Ｖ程度の過電圧が印加された場合でも、電流ヒューズ
が機能して溶断する度に、新たな電流ヒューズと交換し
なければならず、繁雑なメンテナンス作業が必要となる
欠点があった。
【００１０】
【発明が解決しようとする課題】本発明は叙上の従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、非常に大きな過電圧、特に瞬時に非常に大きな
電圧が印加された時に、確実に電流を遮断して回路を開
状態にすることができる正特性サーミスタ素子を提供す
ることにある。
の欠点に鑑みてなされたものであり、その目的とすると
ころは、非常に大きな過電圧、特に瞬時に非常に大きな
電圧が印加された時に、確実に電流を遮断して回路を開
状態にすることができる正特性サーミスタ素子を提供す
ることにある。
【００１１】
【課題を解決するための手段】請求項１に記載の正特性
サーミスタ素子は、３層以上の半導体セラミック層から
なる多層構造の素子本体を有し、当該素子本体には、ポ
ア率の比較的小さなセラミック層に挟まれたポア率の比
較的大きなセラミック層が存在していることを特徴とし
ている。
サーミスタ素子は、３層以上の半導体セラミック層から
なる多層構造の素子本体を有し、当該素子本体には、ポ
ア率の比較的小さなセラミック層に挟まれたポア率の比
較的大きなセラミック層が存在していることを特徴とし
ている。
【００１２】この正特性サーミスタ素子にあっては、ポ
ア率の比較的大きなセラミック層がポア率の比較的小さ
なセラミック層によって挟まれているので、正特性サー
ミスタ素子に大きな過電圧が加わった場合や、大きな過
電流が流れた場合には、ポア率の大きなセラミック層で
は抵抗が大きいため発熱が大きく、ポア率の小さなセラ
ミック層では抵抗が小さいために発熱が小さくなり、ポ
ア率の大きなセラミック層とポア率の小さなセラミック
層とで熱膨張寸法の差が生じ、これらの領域に熱応力が
発生して正特性サーミスタ素子がポア率の大きなセラミ
ック層で層割れする。
ア率の比較的大きなセラミック層がポア率の比較的小さ
なセラミック層によって挟まれているので、正特性サー
ミスタ素子に大きな過電圧が加わった場合や、大きな過
電流が流れた場合には、ポア率の大きなセラミック層で
は抵抗が大きいため発熱が大きく、ポア率の小さなセラ
ミック層では抵抗が小さいために発熱が小さくなり、ポ
ア率の大きなセラミック層とポア率の小さなセラミック
層とで熱膨張寸法の差が生じ、これらの領域に熱応力が
発生して正特性サーミスタ素子がポア率の大きなセラミ
ック層で層割れする。
【００１３】また、ポア率の大きなセラミック層は強度
が低いから、過電圧が加わった場合や過電流が流れた場
合には、ポア率の大きなセラミック層がより層割れし易
くなる。この結果、正特性サーミスタ素子に過大な電圧
が加わった場合や過電流が流れた場合には、正特性サー
ミスタ素子を確実に非導通状態にすることができ、ショ
ート破壊する恐れをなくすことができる。
が低いから、過電圧が加わった場合や過電流が流れた場
合には、ポア率の大きなセラミック層がより層割れし易
くなる。この結果、正特性サーミスタ素子に過大な電圧
が加わった場合や過電流が流れた場合には、正特性サー
ミスタ素子を確実に非導通状態にすることができ、ショ
ート破壊する恐れをなくすことができる。
【００１４】請求項２に記載の正特性サーミスタ素子
は、半導体セラミック材料からなる素子本体の内部に、
周囲の領域よりもポア率の大きな領域を有していること
を特徴としている。
は、半導体セラミック材料からなる素子本体の内部に、
周囲の領域よりもポア率の大きな領域を有していること
を特徴としている。
【００１５】請求項２の正特性サーミスタ素子にあって
は、周囲よりもポア率が大きな領域を有しているので、
正特性サーミスタ素子に大きな過電圧が加わった場合
や、大きな過電流が流れた場合には、ポア率の大きな領
域で発熱が大きくなり、周囲の領域との間に熱応力が発
生し、正特性サーミスタ素子が層割れする。さらに、ポ
ア率の大きな領域は、周囲の領域で囲まれていて放熱が
悪いので、より熱応力が大きくなり、正特性サーミスタ
素子が層割れし易くなる。また、ポア率が大きな領域で
は強度も弱くなっているから、より層割れし易くなる。
この結果、請求項２に記載の正特性サーミスタ素子で
も、過大な電圧が加わった場合や過電流が流れた場合に
は、正特性サーミスタ素子を確実に非導通状態にするこ
とができ、ショート破壊する恐れをなくすことができ
る。
は、周囲よりもポア率が大きな領域を有しているので、
正特性サーミスタ素子に大きな過電圧が加わった場合
や、大きな過電流が流れた場合には、ポア率の大きな領
域で発熱が大きくなり、周囲の領域との間に熱応力が発
生し、正特性サーミスタ素子が層割れする。さらに、ポ
ア率の大きな領域は、周囲の領域で囲まれていて放熱が
悪いので、より熱応力が大きくなり、正特性サーミスタ
素子が層割れし易くなる。また、ポア率が大きな領域で
は強度も弱くなっているから、より層割れし易くなる。
この結果、請求項２に記載の正特性サーミスタ素子で
も、過大な電圧が加わった場合や過電流が流れた場合に
は、正特性サーミスタ素子を確実に非導通状態にするこ
とができ、ショート破壊する恐れをなくすことができ
る。
【００１６】請求項３に記載の正特性サーミスタ素子
は、表面部から内部に向かってポア率が連続的に変化し
ている半導体セラミック材料からなる素子本体を有し、
当該素子本体には、ポア率の変化が極大値を示すポア率
の比較的大きな領域が存在していることを特徴としてい
る。
は、表面部から内部に向かってポア率が連続的に変化し
ている半導体セラミック材料からなる素子本体を有し、
当該素子本体には、ポア率の変化が極大値を示すポア率
の比較的大きな領域が存在していることを特徴としてい
る。
【００１７】請求項３の正特性サーミスタ素子にあって
も、ポア率が極大になった領域を有しているので、正特
性サーミスタ素子に大きな過電圧が加わった場合や、大
きな過電流が流れた場合には、ポア率が極大のセラミッ
ク層で大きく発熱し、熱応力により正特性サーミスタ素
子がポア率の極大の領域で層割れする。また、ポア率が
極大の領域では強度も弱くなっているから、より層割れ
し易くなる。この結果、請求項３に記載の正特性サーミ
スタ素子でも、過大な電圧が加わった場合や過電流が流
れた場合には、正特性サーミスタ素子を確実に非導通状
態にすることができ、ショート破壊する恐れがなくな
る。なお、ポア率は１次元状（層状）に変化していて
も、２次元状に変化していても、３次元状に変化してい
てもよい。
も、ポア率が極大になった領域を有しているので、正特
性サーミスタ素子に大きな過電圧が加わった場合や、大
きな過電流が流れた場合には、ポア率が極大のセラミッ
ク層で大きく発熱し、熱応力により正特性サーミスタ素
子がポア率の極大の領域で層割れする。また、ポア率が
極大の領域では強度も弱くなっているから、より層割れ
し易くなる。この結果、請求項３に記載の正特性サーミ
スタ素子でも、過大な電圧が加わった場合や過電流が流
れた場合には、正特性サーミスタ素子を確実に非導通状
態にすることができ、ショート破壊する恐れがなくな
る。なお、ポア率は１次元状（層状）に変化していて
も、２次元状に変化していても、３次元状に変化してい
てもよい。
【００１８】さらに、請求項４に記載の実施態様は、請
求項１，２又は３に記載の正特性サーミスタ素子におい
て、前記素子本体のほぼ中央部でポア率が最大となって
いることを特徴としている。
求項１，２又は３に記載の正特性サーミスタ素子におい
て、前記素子本体のほぼ中央部でポア率が最大となって
いることを特徴としている。
【００１９】素子本体の中央部でポア率が最大となって
いる場合、つまり請求項１におけるポア率が比較的大き
なセラミック層や請求項２におけるポア率が周囲よりも
大きい領域や請求項３におけるポア率が極大値を示す領
域が素子本体の中央部にある場合には、これらの領域で
発生した熱は放熱しにくくなるので、その両側の領域と
の間で発生する熱応力がより大きくなる。このため、正
特性サーミスタ素子をより確実に層割れさせることがで
きるようになる。
いる場合、つまり請求項１におけるポア率が比較的大き
なセラミック層や請求項２におけるポア率が周囲よりも
大きい領域や請求項３におけるポア率が極大値を示す領
域が素子本体の中央部にある場合には、これらの領域で
発生した熱は放熱しにくくなるので、その両側の領域と
の間で発生する熱応力がより大きくなる。このため、正
特性サーミスタ素子をより確実に層割れさせることがで
きるようになる。
【００２０】
（ＰＴＣ素子の構造）図３は本発明の一実施形態による
ＰＴＣ素子１１を示す側面図である。このＰＴＣ素子１
１は、正の温度特性を示す半導体セラミック材料からな
る素子本体１２の相対向する面に電極１３が形成され、
さらに各電極１３にリード線１４が半田付けによって導
電的に接続されている。この正の温度特性を示す半導体
セラミック材料からなる素子本体１２は、中央の内層部
１５と当該内層部１５の両面に形成された外層部１６と
によって３層構造に構成されている。この素子本体１２
の内層部１５において、半導体セラミック材料中に占め
るポアの割合（ポア率）は、外層部１６において半導体
セラミック材料中に占めるポアの割合よりも大きくなっ
ている。
ＰＴＣ素子１１を示す側面図である。このＰＴＣ素子１
１は、正の温度特性を示す半導体セラミック材料からな
る素子本体１２の相対向する面に電極１３が形成され、
さらに各電極１３にリード線１４が半田付けによって導
電的に接続されている。この正の温度特性を示す半導体
セラミック材料からなる素子本体１２は、中央の内層部
１５と当該内層部１５の両面に形成された外層部１６と
によって３層構造に構成されている。この素子本体１２
の内層部１５において、半導体セラミック材料中に占め
るポアの割合（ポア率）は、外層部１６において半導体
セラミック材料中に占めるポアの割合よりも大きくなっ
ている。
【００２１】（ＰＴＣ素子の製造方法）このような構造
のＰＴＣ素子１１は、例えば以下に示すようにして製造
することができる。まず、樹脂ビーズを含まない正特性
サーミスタ用セラミック材料からなる外層用材料と、同
じ正特性サーミスタ用セラミック材料に樹脂ビーズを適
量混合させた内層用材料を用意する。ここで、樹脂ビー
ズの大きさ及び形状は、特にこだわらないが、大きさは
正特性サーミスタ用セラミック材料内に存在するポアよ
りも大きいことが好ましく、形状は球状が望ましい。ま
た、樹脂ビーズの主成分は、ＰＭＭＡ（メタクリル樹
脂）、ポリスチレンなど焼成時に消失するものであれ
ば、どのようなものでもよい。
のＰＴＣ素子１１は、例えば以下に示すようにして製造
することができる。まず、樹脂ビーズを含まない正特性
サーミスタ用セラミック材料からなる外層用材料と、同
じ正特性サーミスタ用セラミック材料に樹脂ビーズを適
量混合させた内層用材料を用意する。ここで、樹脂ビー
ズの大きさ及び形状は、特にこだわらないが、大きさは
正特性サーミスタ用セラミック材料内に存在するポアよ
りも大きいことが好ましく、形状は球状が望ましい。ま
た、樹脂ビーズの主成分は、ＰＭＭＡ（メタクリル樹
脂）、ポリスチレンなど焼成時に消失するものであれ
ば、どのようなものでもよい。
【００２２】この外層用材料を乾式プレス（図示せず）
の金型中に一定量充填し、低圧力で加圧する。ついで、
この加圧成形された外層用材料の上に内層用材料を一定
量充填し、低圧力で加圧する。さらに、加圧成形された
内層用材料の上に外層用材料を一定量充填した後、全体
を高圧力で加圧して３層からなる成形体を得る。そし
て、この内層部１５及び外層部１６からなる３層構造の
成形体を所定の温度で焼成する。樹脂ビーズは、この焼
成時に消失し、素子本体内にポアが形成される。また、
この際、成形体の相対向する両面に導電ペーストを塗布
しておくことにより、焼結された成形体（素子本体１
２）の両面に電極１３を付与する。さらに、電極１３に
は、リード線１４をそれぞれ半田付けによって導電的に
接続する。
の金型中に一定量充填し、低圧力で加圧する。ついで、
この加圧成形された外層用材料の上に内層用材料を一定
量充填し、低圧力で加圧する。さらに、加圧成形された
内層用材料の上に外層用材料を一定量充填した後、全体
を高圧力で加圧して３層からなる成形体を得る。そし
て、この内層部１５及び外層部１６からなる３層構造の
成形体を所定の温度で焼成する。樹脂ビーズは、この焼
成時に消失し、素子本体内にポアが形成される。また、
この際、成形体の相対向する両面に導電ペーストを塗布
しておくことにより、焼結された成形体（素子本体１
２）の両面に電極１３を付与する。さらに、電極１３に
は、リード線１４をそれぞれ半田付けによって導電的に
接続する。
【００２３】（保護動作）このような構造のＰＴＣ素子
１１に２００Ｖ程度の電圧を印加した場合には、従来の
ＰＴＣ素子１１と同様に破壊することなく復帰性のある
保護動作を行なう。しかし、ＰＴＣ素子１１に６００Ｖ
くらいの過大な電圧が加わると、ＰＴＣ素子１１はショ
ート破壊することなく、図４に示すように内層部１５に
おいて層状に２つに割れ、素子本体１２は破壊片１７と
１８に分割される。図４からも分かるように、ＰＴＣ素
子１１が層状破壊すれば、ＰＴＣ素子１１を挿入されて
いる回路は確実に開かれる。
１１に２００Ｖ程度の電圧を印加した場合には、従来の
ＰＴＣ素子１１と同様に破壊することなく復帰性のある
保護動作を行なう。しかし、ＰＴＣ素子１１に６００Ｖ
くらいの過大な電圧が加わると、ＰＴＣ素子１１はショ
ート破壊することなく、図４に示すように内層部１５に
おいて層状に２つに割れ、素子本体１２は破壊片１７と
１８に分割される。図４からも分かるように、ＰＴＣ素
子１１が層状破壊すれば、ＰＴＣ素子１１を挿入されて
いる回路は確実に開かれる。
【００２４】（測定結果）上記製造方法に従って２０個
のＰＴＣ素子（実施例）を作製した。ここで、外層用材
料及び内層用材料を形成するための正特性サーミスタ用
セラミック材料としては、チタン酸バリウム系半導体材
料を用い、乾式プレスの金型中に０.６２ｇの外層用材
料を充填し、４０ＭＰａの圧力で加圧し、その上に、粒
径が１０〜３０μｍの球状のＰＭＭＡ樹脂ビーズを含ん
だ内層用材料を０.６２ｇ充填し、４０ＭＰａで加圧し
た。さらに、この上に外層用材料を０.６２ｇ充填した
後、全体を１２０ＭＰａで加圧し、直径１７.８ｍｍ、
厚さ２ｍｍの３層成形体を得て、これを焼成した。ただ
し、焼成し電極加工した後には、３層成形体の直径は１
４.０ｍｍとなった。こうして製作したＰＴＣ素子にお
いては、樹脂ビーズを含まない外層部のポア率（面積
率）は１１％、樹脂ビーズを含んでいた内層部のポア率
（面積率）は１２〜１８％であった。また、比較例とし
て、樹脂ビーズを含まない１層の正特性サーミスタ用セ
ラミック材料から素子本体を形成したＰＴＣ素子を２０
個作製した。そして、実施例及び比較例の各２０個のＰ
ＴＣ素子の抵抗値測定試験とフラッシュ耐圧試験を行な
った。ここで、フラッシュ耐圧試験とは、瞬時にパルス
状の過電圧を印加してＰＴＣ素子が破壊するか否かを調
べるものであって、フラッシュ耐圧値とは、ＰＴＣ素子
が破壊に至る手前の耐電圧をさす。この試験結果を表１
に示す。表１では、抵抗値は２０個の平均値を示し、フ
ラッシュ耐圧値は２０個のうちの最小値を示している。
また、表１には、フラッシュ耐圧試験において層状破壊
したＰＴＣ素子の個数とショート破壊したＰＴＣ素子の
個数も併記している。
のＰＴＣ素子（実施例）を作製した。ここで、外層用材
料及び内層用材料を形成するための正特性サーミスタ用
セラミック材料としては、チタン酸バリウム系半導体材
料を用い、乾式プレスの金型中に０.６２ｇの外層用材
料を充填し、４０ＭＰａの圧力で加圧し、その上に、粒
径が１０〜３０μｍの球状のＰＭＭＡ樹脂ビーズを含ん
だ内層用材料を０.６２ｇ充填し、４０ＭＰａで加圧し
た。さらに、この上に外層用材料を０.６２ｇ充填した
後、全体を１２０ＭＰａで加圧し、直径１７.８ｍｍ、
厚さ２ｍｍの３層成形体を得て、これを焼成した。ただ
し、焼成し電極加工した後には、３層成形体の直径は１
４.０ｍｍとなった。こうして製作したＰＴＣ素子にお
いては、樹脂ビーズを含まない外層部のポア率（面積
率）は１１％、樹脂ビーズを含んでいた内層部のポア率
（面積率）は１２〜１８％であった。また、比較例とし
て、樹脂ビーズを含まない１層の正特性サーミスタ用セ
ラミック材料から素子本体を形成したＰＴＣ素子を２０
個作製した。そして、実施例及び比較例の各２０個のＰ
ＴＣ素子の抵抗値測定試験とフラッシュ耐圧試験を行な
った。ここで、フラッシュ耐圧試験とは、瞬時にパルス
状の過電圧を印加してＰＴＣ素子が破壊するか否かを調
べるものであって、フラッシュ耐圧値とは、ＰＴＣ素子
が破壊に至る手前の耐電圧をさす。この試験結果を表１
に示す。表１では、抵抗値は２０個の平均値を示し、フ
ラッシュ耐圧値は２０個のうちの最小値を示している。
また、表１には、フラッシュ耐圧試験において層状破壊
したＰＴＣ素子の個数とショート破壊したＰＴＣ素子の
個数も併記している。
【００２５】
【表１】
【００２６】表１から分かるように、本発明の実施例と
比較例とでは、抵抗値及びフラッシュ耐圧値に差がな
い。一方、フラッシュ耐圧試験における破壊モードは、
比較例のＰＴＣ素子のほぼ半数がショート破壊したのに
対し、実施例のＰＴＣ素子では、全数が層状破壊した。
比較例とでは、抵抗値及びフラッシュ耐圧値に差がな
い。一方、フラッシュ耐圧試験における破壊モードは、
比較例のＰＴＣ素子のほぼ半数がショート破壊したのに
対し、実施例のＰＴＣ素子では、全数が層状破壊した。
【００２７】（実験結果の解釈）このように、本発明の
ＰＴＣ素子のフラッシュ耐圧レベルが、従来のＰＴＣ素
子と差がなく、破壊モードのみが全て層状破壊となる理
由は以下のように考えられる。すなわち、本発明のＰＴ
Ｃ素子の場合には、ポアの導入によって内層部の電導経
路が細くなっているので、微細構造上、内層部の比抵抗
が大きくなっており、急激に過電圧が印加されると、比
抵抗の上昇した内層部に電界集中が起こり、この部分の
発熱量が大きくなる。しかし、導入したポアにより熱応
力の吸収緩和が行なわれるため、フラッシュ耐圧値の大
幅な低下は回避できる。
ＰＴＣ素子のフラッシュ耐圧レベルが、従来のＰＴＣ素
子と差がなく、破壊モードのみが全て層状破壊となる理
由は以下のように考えられる。すなわち、本発明のＰＴ
Ｃ素子の場合には、ポアの導入によって内層部の電導経
路が細くなっているので、微細構造上、内層部の比抵抗
が大きくなっており、急激に過電圧が印加されると、比
抵抗の上昇した内層部に電界集中が起こり、この部分の
発熱量が大きくなる。しかし、導入したポアにより熱応
力の吸収緩和が行なわれるため、フラッシュ耐圧値の大
幅な低下は回避できる。
【００２８】ところが、さらに大きな過電圧が印加され
ると、導入したポアによる熱応力の吸収緩和能力を越
え、ＰＴＣ素子は層状に破壊する。つまり、ポアの導入
により電導経路の総断面積が減少しているので、内層部
に電界集中が起こって内層部における発熱が大きくな
り、内層部と外層部の間での温度差が、従来例のＰＴＣ
素子に比較して非常に大きくなり、しかも、内層部では
外層部よりも熱放散性が悪いために内層部と外層部の温
度差がより顕著となる。そして、内層部と外層部との間
で熱膨張による寸法差が拡大する上、ポアによって内層
部の強度が脆弱になっているので、内層部全体に亀裂が
走って層状破壊に至る、と考えられる。また、本発明の
ようにポアによって内層部の比抵抗を大きくすれば、素
子本体を厚くすることなく比抵抗を大きくすることがで
き、小型で確実に層割れを起こさせることができるＰＴ
Ｃ素子を製作することができる。
ると、導入したポアによる熱応力の吸収緩和能力を越
え、ＰＴＣ素子は層状に破壊する。つまり、ポアの導入
により電導経路の総断面積が減少しているので、内層部
に電界集中が起こって内層部における発熱が大きくな
り、内層部と外層部の間での温度差が、従来例のＰＴＣ
素子に比較して非常に大きくなり、しかも、内層部では
外層部よりも熱放散性が悪いために内層部と外層部の温
度差がより顕著となる。そして、内層部と外層部との間
で熱膨張による寸法差が拡大する上、ポアによって内層
部の強度が脆弱になっているので、内層部全体に亀裂が
走って層状破壊に至る、と考えられる。また、本発明の
ようにポアによって内層部の比抵抗を大きくすれば、素
子本体を厚くすることなく比抵抗を大きくすることがで
き、小型で確実に層割れを起こさせることができるＰＴ
Ｃ素子を製作することができる。
【００２９】（第２の実施形態）上記実施形態では、内
層部１５とその両面の外層部１６からなる３層構造のＰ
ＴＣ素子１１を示したが、３層以上の多段構造にし、外
層側から内層側へ向かうに従って材料中のポアの占める
割合が増加するようにしてもよい。例えば、図５に示す
ものは、素子本体を５層構造としたものである。図５に
示すＰＴＣ素子２１では、素子本体１２の最外層２２が
ポア率の中くらいの半導体セラミック層となっており、
中央層２４がポア率の最も大きな層となっており、最外
層２２と中央層２４の間の中間層２３はポア率の最も小
さな層となっている。このような構造のＰＴＣ素子２１
でも、過大な電圧が印加されると、ポア率が最大の中央
層２４とポア率が最小の中間層２３との間の熱応力によ
って強度の小さな中央層２４が確実に層割れする。
層部１５とその両面の外層部１６からなる３層構造のＰ
ＴＣ素子１１を示したが、３層以上の多段構造にし、外
層側から内層側へ向かうに従って材料中のポアの占める
割合が増加するようにしてもよい。例えば、図５に示す
ものは、素子本体を５層構造としたものである。図５に
示すＰＴＣ素子２１では、素子本体１２の最外層２２が
ポア率の中くらいの半導体セラミック層となっており、
中央層２４がポア率の最も大きな層となっており、最外
層２２と中央層２４の間の中間層２３はポア率の最も小
さな層となっている。このような構造のＰＴＣ素子２１
でも、過大な電圧が印加されると、ポア率が最大の中央
層２４とポア率が最小の中間層２３との間の熱応力によ
って強度の小さな中央層２４が確実に層割れする。
【００３０】（第３の実施形態）図６に示すものは本発
明のさらに別な実施形態を示す側面図である。このＰＴ
Ｃ素子３１の素子本体１２は、ポア率の大きな層３２と
ポア率の小さな層３３を交互に７層積層したものであっ
て、最外層はポア率の小さな層３３となっており、中央
の層はポア率の大きな層３２となっている。このような
構造のＰＴＣ素子３１でも、過大な電圧が加わると、中
央のポア率の大きな層３２が確実に層割れする。
明のさらに別な実施形態を示す側面図である。このＰＴ
Ｃ素子３１の素子本体１２は、ポア率の大きな層３２と
ポア率の小さな層３３を交互に７層積層したものであっ
て、最外層はポア率の小さな層３３となっており、中央
の層はポア率の大きな層３２となっている。このような
構造のＰＴＣ素子３１でも、過大な電圧が加わると、中
央のポア率の大きな層３２が確実に層割れする。
【００３１】また、図示しないが、多層構造のＰＴＣ素
子としては、必ずしも奇数層になっている必要はなく、
４層以上の偶数層になっていても差し支えない。
子としては、必ずしも奇数層になっている必要はなく、
４層以上の偶数層になっていても差し支えない。
【００３２】（第４の実施形態）また、本発明のＰＴＣ
素子は上記実施例のように多層構造となったものに限ら
ず、表面部より内部ほど材料中のポアの占める割合が大
きくなるように連続的にポア率が変化した傾斜ポア率の
ものであってもよい。図７（ａ）は傾斜ポア率を有する
ＰＴＣ素子３４の側面図、図７（ｂ）はこのＰＴＣ素子
３４の素子本体１２の厚み方向におけるポア率の変化を
示す図である。ここに示すようにポア率は素子本体１２
の中央部で最大となっており、表面部３５へゆくほど次
第にポア率が減少している。しかして、このＰＴＣ素子
３４にあっても、過大な電圧が印加された場合には、中
央のポア率の最大となった領域３６で素子本体１２が層
割れする。
素子は上記実施例のように多層構造となったものに限ら
ず、表面部より内部ほど材料中のポアの占める割合が大
きくなるように連続的にポア率が変化した傾斜ポア率の
ものであってもよい。図７（ａ）は傾斜ポア率を有する
ＰＴＣ素子３４の側面図、図７（ｂ）はこのＰＴＣ素子
３４の素子本体１２の厚み方向におけるポア率の変化を
示す図である。ここに示すようにポア率は素子本体１２
の中央部で最大となっており、表面部３５へゆくほど次
第にポア率が減少している。しかして、このＰＴＣ素子
３４にあっても、過大な電圧が印加された場合には、中
央のポア率の最大となった領域３６で素子本体１２が層
割れする。
【００３３】（第５の実施形態）図８（ａ）（ｂ）は本
発明のさらに別な実施形態によるＰＴＣ素子３７を示す
平面図及び断面図である。このＰＴＣ素子３７の素子本
体１２にあっては、ポア率の小さな正特性サーミスタ用
セラミック材料からなる領域３８の内部に、ポア率の大
きな正特性サーミスタ用セラミック材料からなる領域３
９を設けている。つまり、ポア率の大きな領域３９がポ
ア率の小さな領域３８に包まれている。
発明のさらに別な実施形態によるＰＴＣ素子３７を示す
平面図及び断面図である。このＰＴＣ素子３７の素子本
体１２にあっては、ポア率の小さな正特性サーミスタ用
セラミック材料からなる領域３８の内部に、ポア率の大
きな正特性サーミスタ用セラミック材料からなる領域３
９を設けている。つまり、ポア率の大きな領域３９がポ
ア率の小さな領域３８に包まれている。
【００３４】このようなＰＴＣ素子３７の場合には、過
大な電圧が加わると、素子本体１２の中心部に電界集中
が起こり、さらに熱放散性の違いにより素子本体１２の
中心部の温度が上昇する。そして、素子本体１２の中心
部のポア率の大きな領域３９では強度が低いため、その
中心部を起点として亀裂が走り、層状破壊が起きる。
大な電圧が加わると、素子本体１２の中心部に電界集中
が起こり、さらに熱放散性の違いにより素子本体１２の
中心部の温度が上昇する。そして、素子本体１２の中心
部のポア率の大きな領域３９では強度が低いため、その
中心部を起点として亀裂が走り、層状破壊が起きる。
【００３５】（第６の実施形態）図９（ａ）（ｂ）は本
発明のさらに別な実施形態によるＰＴＣ素子４０を示す
平断面図及び縦断面図である。このＰＴＣ素子４０にあ
っても、図８（ａ）（ｂ）の実施形態と同様、素子本体
１２内におけるポア率の分布は３次元状に変化している
が、ポア率は不連続に変化するのでなく、中心領域４１
でポア率が最大となり、表面部４２へゆくほどポア率が
次第に小さくなるよう連続的にポア率が変化している。
発明のさらに別な実施形態によるＰＴＣ素子４０を示す
平断面図及び縦断面図である。このＰＴＣ素子４０にあ
っても、図８（ａ）（ｂ）の実施形態と同様、素子本体
１２内におけるポア率の分布は３次元状に変化している
が、ポア率は不連続に変化するのでなく、中心領域４１
でポア率が最大となり、表面部４２へゆくほどポア率が
次第に小さくなるよう連続的にポア率が変化している。
【００３６】このようなＰＴＣ素子４０の場合にも、図
８（ａ）（ｂ）のＰＴＣ素子３７と同様、過大な電圧が
加わると、ポア率の大きな中心部を起点として亀裂が走
り、層状破壊が起きる。
８（ａ）（ｂ）のＰＴＣ素子３７と同様、過大な電圧が
加わると、ポア率の大きな中心部を起点として亀裂が走
り、層状破壊が起きる。
【００３７】（その他の実施形態）上記各実施形態で
は、円板状のＰＴＣ素子を説明したが、ＰＴＣ素子の形
状はリング状、角板状等どのような形状であってもよ
い。また、素子本体において、外層部や表面部から内層
部や内部領域に向かうに従って材料中のポアの占める割
合を大きくする方法としては、内層部のポア数（密
度）、ポア径等を増加させる方法でもよく、外層部のポ
ア数、ポア径等を減少させる方法でもよく、内層部と外
層部で異なる材料を用いてポア数、ポア径等を異ならせ
る方法など、どのような方法を採用してもよい。
は、円板状のＰＴＣ素子を説明したが、ＰＴＣ素子の形
状はリング状、角板状等どのような形状であってもよ
い。また、素子本体において、外層部や表面部から内層
部や内部領域に向かうに従って材料中のポアの占める割
合を大きくする方法としては、内層部のポア数（密
度）、ポア径等を増加させる方法でもよく、外層部のポ
ア数、ポア径等を減少させる方法でもよく、内層部と外
層部で異なる材料を用いてポア数、ポア径等を異ならせ
る方法など、どのような方法を採用してもよい。
【００３８】また、上述の実施形態では、素子本体の作
製方法として、乾式プレスを用いる方法を説明したが、
押出成形法、ドクターブレード法等によりグリーンシー
トを作製し、それらを熱圧着する方法など、どのような
方法を用いてもよい。
製方法として、乾式プレスを用いる方法を説明したが、
押出成形法、ドクターブレード法等によりグリーンシー
トを作製し、それらを熱圧着する方法など、どのような
方法を用いてもよい。
【００３９】また、ポア率は素子本体内において、１次
元状に連続的あるいは不連続に変化していてもよく、２
次元状に連続的あるいは不連続に変化していてもよく、
３次元状に連続的あるいは不連続に変化していてもよ
い。さらには、素子本体内においてポアの占める割合が
変化する方向は、電極に対して平行、斜め等どのような
方向になっていてもかまわず、その界面の形状は、直線
状、波状、複雑形状等、どのような形状をとっていても
かまわない。
元状に連続的あるいは不連続に変化していてもよく、２
次元状に連続的あるいは不連続に変化していてもよく、
３次元状に連続的あるいは不連続に変化していてもよ
い。さらには、素子本体内においてポアの占める割合が
変化する方向は、電極に対して平行、斜め等どのような
方向になっていてもかまわず、その界面の形状は、直線
状、波状、複雑形状等、どのような形状をとっていても
かまわない。
【図１】従来例のＰＴＣ素子を示す側面図である。
【図２】同上の素子本体内の温度分布を示す等温線図で
ある。
ある。
【図３】本発明の一実施形態によるＰＴＣ素子を示す側
面図である。
面図である。
【図４】同上のＰＴＣ素子が層割れした状態を示す斜視
図である。
図である。
【図５】本発明の別な実施形態によるＰＴＣ素子を示す
側面図である。
側面図である。
【図６】本発明のさらに別な実施形態によるＰＴＣ素子
を示す側面図である。
を示す側面図である。
【図７】（ａ）は本発明のさらに別な実施形態によるＰ
ＴＣ素子を示す側面図、（ｂ）は素子本体内におけるポ
ア率の変化を示す図である。
ＴＣ素子を示す側面図、（ｂ）は素子本体内におけるポ
ア率の変化を示す図である。
【図８】（ａ）（ｂ）は本発明のさらに別な実施形態に
よるＰＴＣ素子を示す平面図及び断面図である。
よるＰＴＣ素子を示す平面図及び断面図である。
【図９】（ａ）（ｂ）は本発明のさらに別な実施形態に
よるＰＴＣ素子を示す平断面図及び縦断面図である。
よるＰＴＣ素子を示す平断面図及び縦断面図である。
１２ 素子本体 １３ 電極 １４ リード線 １５ 内層部（ポア率：大） １６ 外層部（ポア率：小） ２２ 最外層（ポア率：中） ２３ 中間層（ポア率：小） ２４ 中央層（ポア率：大） ３２ ポア率の大きな層 ３３ ポア率の小さな層 ３８ ポア率の小さな領域 ３９ ポア率の大きな領域
Claims (4)
- 【請求項１】 ３層以上の半導体セラミック層からなる
多層構造の素子本体を有し、当該素子本体には、ポア率
の比較的小さなセラミック層に挟まれたポア率の比較的
大きなセラミック層が存在していることを特徴とする正
特性サーミスタ素子。 - 【請求項２】 半導体セラミック材料からなる素子本体
の内部に、周囲の領域よりもポア率の大きな領域を有し
ていることを特徴とする正特性サーミスタ素子。 - 【請求項３】 表面部から内部に向かってポア率が連続
的に変化している半導体セラミック材料からなる素子本
体を有し、当該素子本体には、ポア率の変化が極大値を
示すポア率の比較的大きな領域が存在していることを特
徴とする正特性サーミスタ素子。 - 【請求項４】 前記素子本体のほぼ中央部でポア率が最
大となっていることを特徴とする、請求項１，２又は３
に記載の正特性サーミスタ素子。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347321A JPH09162004A (ja) | 1995-12-13 | 1995-12-13 | 正特性サーミスタ素子 |
| TW085115070A TW344829B (en) | 1995-12-13 | 1996-12-06 | Positive characteristic thermistor device |
| EP96119895A EP0779630B1 (en) | 1995-12-13 | 1996-12-11 | Positive characteristic thermistor device |
| DE69626615T DE69626615T2 (de) | 1995-12-13 | 1996-12-11 | Thermistor mit positivem Temperaturkoeffizient |
| US08/763,365 US5907271A (en) | 1995-12-13 | 1996-12-11 | Positive characteristic thermistor device |
| CN96123230A CN1087866C (zh) | 1995-12-13 | 1996-12-13 | 正特性热敏电阻 |
| KR1019960065369A KR100231650B1 (ko) | 1995-12-13 | 1996-12-13 | 정특성 서미스터 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347321A JPH09162004A (ja) | 1995-12-13 | 1995-12-13 | 正特性サーミスタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162004A true JPH09162004A (ja) | 1997-06-20 |
Family
ID=18389438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7347321A Pending JPH09162004A (ja) | 1995-12-13 | 1995-12-13 | 正特性サーミスタ素子 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5907271A (ja) |
| EP (1) | EP0779630B1 (ja) |
| JP (1) | JPH09162004A (ja) |
| KR (1) | KR100231650B1 (ja) |
| CN (1) | CN1087866C (ja) |
| DE (1) | DE69626615T2 (ja) |
| TW (1) | TW344829B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198947A (ja) * | 2010-03-18 | 2011-10-06 | Tdk Corp | セラミック電子部品およびセラミック電子部品の製造方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10326554A (ja) * | 1997-03-27 | 1998-12-08 | Ngk Insulators Ltd | Ｐｔｃ素子を備えた限流器及び／又は遮断器 |
| DE19739758C1 (de) * | 1997-09-10 | 1999-06-24 | Siemens Matsushita Components | Kaltleiter-Widerstandselement und Verfahren zur Herstellung solcher Kaltleiter-Widerstandselemente |
| JPH11135302A (ja) * | 1997-10-27 | 1999-05-21 | Murata Mfg Co Ltd | 正特性サーミスタ |
| US6640420B1 (en) * | 1999-09-14 | 2003-11-04 | Tyco Electronics Corporation | Process for manufacturing a composite polymeric circuit protection device |
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| US8183504B2 (en) | 2005-03-28 | 2012-05-22 | Tyco Electronics Corporation | Surface mount multi-layer electrical circuit protection device with active element between PPTC layers |
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| US7745910B1 (en) | 2007-07-10 | 2010-06-29 | Amkor Technology, Inc. | Semiconductor device having RF shielding and method therefor |
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| US8093691B1 (en) | 2009-07-14 | 2012-01-10 | Amkor Technology, Inc. | System and method for RF shielding of a semiconductor package |
| JP5551778B2 (ja) * | 2009-07-24 | 2014-07-16 | サン−ゴバン セラミックス アンド プラスティクス，インコーポレイティド | 乾湿低摩擦炭化ケイ素シール |
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