JP4475174B2 - 記憶装置 - Google Patents
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Description
本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及び半導体装置に係るものである。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
また、ＭＲＡＭは、記録に磁界を必要とし、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行なうメモリであるが、この相変化メモリは温度によってスイッチングを起すため、環境温度の変化に敏感であるという課題がある。
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。
即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にばらつきがあると、記録後の抵抗値にばらつきを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行なうことが困難である。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行なうことが困難である。
そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行なう必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値と異なっていた場合には、再記録を行って所望の抵抗値に補正をする。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行なうことが困難になる。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値と異なっていた場合には、再記録を行って所望の抵抗値に補正をする。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行なうことが困難になる。
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子の抵抗値を高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。
ところで、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義したとき、特許文献２に記載の記憶装置で書き込み及び消去を実現するためには、メモリセルに印加する電圧の範囲を規定すると共に、メモリセルを構成する記憶素子と回路素子との配置の適正化若しくは回路素子の極性の適正化を図る必要があり、所定範囲内の電圧をメモリセルに印加すると共に、記憶素子と回路素子とを所定の配置とする若しくは回路素子を所定の極性とすることによって記憶装置の書き込み及び消去が可能となる。
本発明は以上の点に鑑みて創案されたものであって、安定して記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み及び消去を実現することができる記憶装置及び半導体装置を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって第１の電気特性変化が生じ、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって前記第１の電気特性変化とは非対称である第２の電気特性変化が生じる第１の端子と第２の端子を有する記憶素子と、該記憶素子と直列に接続されたユニポーラトランジスタとを備える記憶装置であって、前記記憶素子の第１の端子若しくは第２の端子のいずれか一方のみが前記ユニポーラトランジスタと電気的に接続されており、前記ユニポーラトランジスタは、同ユニポーラトランジスタと電気的に接続された第１の端子若しくは第２の端子に応じてＮ型若しくはＰ型のいずれかの極性を有する様に構成されている。
ここで、記憶素子の第１の端子若しくは第２の端子のいずれか一方のみがユニポーラトランジスタと電気的に接続され、ユニポーラトランジスタが、同ユニポーラトランジスタと電気的に接続された第１の端子若しくは第２の端子に応じてＮ型若しくはＰ型のいずれかの極性を有することによって、記憶素子に第１の閾値信号以上の電気信号を印加して第１の電気特性変化を生じさせると共に、記憶素子に第２の閾値信号以上の電気信号を印加することによって第２の電気特性変化を生じさせることができる。
なお、第１の電気特性変化と第２の電気特性変化が非対称とは、印加される電圧や電流等の電気信号の向きに対して状態変化の状況が異なることを言う。例えば、第１の電気特性変化が記憶素子の抵抗値が高い状態から低い状態への状態変化であり、第２の電気特性変化が記憶素子の抵抗値が低い状態から高い状態への状態変化である場合には、第１の電気特性変化と第２の電気特性変化とは非対称である。電気特性変化が対称な素子の例としては、抵抗や容量を挙げることができ、電機特性変化が非対称な素子の例としては、ダイオードを挙げることができる。
また、ここでのユニポーラトランジスタの極性は、ユニポーラトランジスタと電気的に接続される第１の端子若しくは第２の端子に応じてＮ型若しくはＰ型のいずれか一方のみが採用されるということであり、両者ともに採用することはできない。
なお、第１の電気特性変化と第２の電気特性変化が非対称とは、印加される電圧や電流等の電気信号の向きに対して状態変化の状況が異なることを言う。例えば、第１の電気特性変化が記憶素子の抵抗値が高い状態から低い状態への状態変化であり、第２の電気特性変化が記憶素子の抵抗値が低い状態から高い状態への状態変化である場合には、第１の電気特性変化と第２の電気特性変化とは非対称である。電気特性変化が対称な素子の例としては、抵抗や容量を挙げることができ、電機特性変化が非対称な素子の例としては、ダイオードを挙げることができる。
また、ここでのユニポーラトランジスタの極性は、ユニポーラトランジスタと電気的に接続される第１の端子若しくは第２の端子に応じてＮ型若しくはＰ型のいずれか一方のみが採用されるということであり、両者ともに採用することはできない。
また、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続されたユニポーラトランジスタとを有してメモリセルが構成され、該メモリセルの一端に所定の電位が印加され、前記メモリセルの前記ユニポーラトランジスタ側となる他端に前記所定の電位よりも高電位である第１の電位及び前記所定の電位よりも低電位である第２の電位が印加される様に構成された記憶装置であって、前記メモリセルの他端に第１の電位を印加することにより前記記憶素子が書き込まれる場合には、前記ユニポーラトランジスタの極性はＮ型であり、前記メモリセルの他端に第２の電位を印加することにより前記記憶素子が書き込まれる場合には、前記ユニポーラトランジスタの極性はＰ型である。
ここで、メモリセルの他端に第１の電位を印加することにより記憶素子が書き込まれる場合には、ユニポーラトランジスタの極性がＮ型であり、メモリセルの他端に第２の電位を印加することにより記憶素子が書き込まれる場合には、ユニポーラトランジスタの極性がＰ型となる様に構成されたことによって、記憶素子に第１の閾値信号以上の電気信号を印加して記憶素子の抵抗値を高い状態から低い状態に変化させることができると共に、記憶素子に第１の閾値信号以上の電気信号を印加することにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができ、記憶素子の書き込み及び消去が可能となる。
ところで、記憶素子に第２の閾値信号以上の電気信号を印加したとしても、第１の閾値信号以上の電気信号を印加するこことにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができなければ、書き込みを行なった記憶素子の消去を行なうことができない。
ところで、記憶素子に第２の閾値信号以上の電気信号を印加したとしても、第１の閾値信号以上の電気信号を印加するこことにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができなければ、書き込みを行なった記憶素子の消去を行なうことができない。
また、本発明に係る記憶装置は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号と極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と前記第２の電極側に直列に接続されたユニポーラトランジスタから成るメモリセルを有する記憶装置であって、前記第１の電極は複数のメモリセルにて同一金属層から成ると共に、前記ユニポーラトランジスタはＰ型の極性を有している。
また、上記の目的を達成するために、本発明に係る半導体装置は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号と極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と前記第２の電極側に直列に接続されたユニポーラトランジスタから成るメモリセルを有する記憶装置を備える半導体装置であって、前記第１の電極は複数のメモリセルにて同一金属層から成ると共に、前記ユニポーラトランジスタはＰ型の極性を有している。
ここで、第１の電極は複数のメモリセルにて同一金属層から成ると共に、ユニポーラトランジスタがＰ型の極性を有することによって、記憶素子に第１の閾値信号以上の電気信号を印加して抵抗値を高い状態から低い状態に変化させることができると共に、記憶素子に第１の閾値信号以上の電気信号を印加することにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができ、記憶素子の書き込み及び消去が可能となる。
なお、複数のメモリセルにて同一金属層から成る第１の電極には、記憶素子に第１の閾値信号以上の電気信号を印加して、記憶素子の抵抗値を高い状態から低い状態に変化させることができると共に、記憶素子に第１の閾値信号以上の電気信号を印加することにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができる範囲内の電圧が印加されることとなる。
上記した本発明の記憶装置及び半導体装置では、安定して情報の記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み及び消去を実現することができる。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う）をメモリセルに使用して記憶装置を構成している。
図１は本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
さて、このメモリ素子は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れにくい状態であるが、図１の＋１．１X［V］（例えば＋０．５V）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えば、数ｋΩ）。そして、メモリ素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Vに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。
次に、メモリ素子に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。
この様にメモリ素子に正負の電圧を印加することにより、メモリ素子の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子では抵抗値はほとんど変化しない。
図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。これにより、ＭＯＳトランジスタがアクセスするメモリ素子を選択するスイッチング素子として作用するだけではなく、書き込み時のメモリ素子に対する負荷としても作用することになる。なお、本実施例では、特にＰ型である旨を明記しない限りＭＯＳトランジスタとはＮ型のＭＯＳトランジスタを意味するものとする。
また、メモリ素子のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
なお、メモリ素子の書き込み時の抵抗値は、ＭＯＳトランジスタのオン抵抗と同程度もしくは大きい方が望ましい。これは消去開始時のメモリ素子の抵抗値が低いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。なお、書き込み開始時のメモリ素子の抵抗値は十分高いため、メモリ素子に電圧がほとんど印加され、このような問題は生じない。
ここで、本発明で用いるメモリ素子の書き込み直後の抵抗は、素子固有の一意的な値とはならず、書き込み直後のメモリ素子に流れる電流で決定することが実験で知られており、図７はメモリ素子の書き込み直後の抵抗が、メモリ素子に流れる電流で決定する現象の概念を説明するための回路図であり、メモリ素子と負荷抵抗を直列に接続したものである。なお、メモリ素子は絶縁状態、即ち抵抗値が１ＭΩ以上の状態であるとする。
さて、図７中符合ＸＹ両端間に書き込み電圧閾値である０．５Ｖを書き込み方向（図７中符合Ｘから符合Ｙに向かう方向）に印加すると、メモリ素子の抵抗値が直列に接続された負荷抵抗値よりも充分に大きいために、メモリ素子間に０．５Ｖの電圧が印加され、メモリ素子が絶縁状態から導通状態に変化する。
更に、書き込み直後のメモリ素子の両端子間の電圧は、直列に接続された負荷抵抗値の大きさによらず一定（例えば０．２Ｖ程度）となることが実験で知られているために、［１］負荷抵抗値が１ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１ｋΩ＝０．３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．３ｍＡ＝０．６７ｋΩとなり、［２］負荷抵抗値が１０ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１０ｋΩ＝０．０３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．０３ｍＡ＝６．７ｋΩとなる。
この様に、メモリ素子の書き込み直後の抵抗値は、メモリ素子に流れる電流によって決定し、一度決定された書き込み後の抵抗値は、消去電圧閾値（書き込みとは正反対の電圧方向）を超えない限り変化せず一定となる。
なお、消去の場合には、この様な現象は生じず、絶縁抵抗値は書き込み抵抗値によらず数１０ｋΩ〜１ＭΩ以上に変化する。
なお、消去の場合には、この様な現象は生じず、絶縁抵抗値は書き込み抵抗値によらず数１０ｋΩ〜１ＭΩ以上に変化する。
ここで、メモリ素子の極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
図３〜図６は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子の極性及びメモリ素子とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる。
以上の点をふまえて、以下に具体例を挙げてメモリセルに印加する最適な電位について説明する。
先ず、図３で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは図２で示した様に、メモリ素子の一端がＭＯＳトランジスタの一端（ここではソース）に接続されて構成されている。
ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートはワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ドレイン）はビット線Ｂ（Ｂ０〜Ｂｎ）に接続され、メモリ素子の他端は共通コモン線Ｓに接続されている。
ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートはワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ドレイン）はビット線Ｂ（Ｂ０〜Ｂｎ）に接続され、メモリ素子の他端は共通コモン線Ｓに接続されている。
図８（ａ）は、上記した図３で示す回路図のメモリセルに、ゲート電位（ワード線に印加する電位）を２．５Ｖ、ビット・ソース間電位を０．５Ｖとした場合におけるメモリ素子への書き込み直後の抵抗値と共通コモン線に印加する電位との関係を表している。
図８（ａ）から、共通コモン線に印加する電位が１．４Ｖ以上では、書き込みが不可能となっていることが分かる。これは、共通コモン線に印加する電位が上昇すると、相対的にＭＯＳトランジスタのゲート電位が小さくなり、即ち、ＭＯＳトランジスタのオン抵抗が大きくなり、メモリ素子の書き込み直後の抵抗値が大きくなるために、共通コモン線に印加する電位が１．４Ｖ以上では、ビット線とコモン線の間の電位が、（ＭＯＳトランジスタの電圧閾値）＋（メモリ素子の書き込み電圧閾値）よりも小さくなるためである。
図８（ａ）から、共通コモン線に印加する電位が１．４Ｖ以上では、書き込みが不可能となっていることが分かる。これは、共通コモン線に印加する電位が上昇すると、相対的にＭＯＳトランジスタのゲート電位が小さくなり、即ち、ＭＯＳトランジスタのオン抵抗が大きくなり、メモリ素子の書き込み直後の抵抗値が大きくなるために、共通コモン線に印加する電位が１．４Ｖ以上では、ビット線とコモン線の間の電位が、（ＭＯＳトランジスタの電圧閾値）＋（メモリ素子の書き込み電圧閾値）よりも小さくなるためである。
図８（ｂ）は、上記した図３で示す回路図のメモリセルに、ゲート電位を２．５Ｖ、ビット線電位（ビット線に印加する電位）を０Ｖとした場合におけるメモリ素子の消去可能な最小抵抗値と共通コモン線に印加する電位との関係を表している。
ここで、ビット線とコモン線の間に印加された電圧は、ＭＯＳトランジスタのオン抵抗と、メモリ素子の抵抗との比で分圧されるため、メモリ素子の導通（書き込み）抵抗が小さい場合にはメモリ素子に印加される電圧が消去電圧閾値以下になり消去が不可能となる。共通コモン線に印加する電位が上昇すると、メモリ素子に流れる電流が増大し、（消去可能な抵抗値）＝（消去電圧閾値）／（メモリセルに流れる電流値）であるため、消去可能な抵抗値の下限は小さくなる。
なお、共通コモン線に印加する電位が０．５Ｖ以下では、メモリ素子間の電圧が消去電圧閾値０．５Ｖ以下となるため、どの様な抵抗値であろうとも消去不可能である。
ここで、ビット線とコモン線の間に印加された電圧は、ＭＯＳトランジスタのオン抵抗と、メモリ素子の抵抗との比で分圧されるため、メモリ素子の導通（書き込み）抵抗が小さい場合にはメモリ素子に印加される電圧が消去電圧閾値以下になり消去が不可能となる。共通コモン線に印加する電位が上昇すると、メモリ素子に流れる電流が増大し、（消去可能な抵抗値）＝（消去電圧閾値）／（メモリセルに流れる電流値）であるため、消去可能な抵抗値の下限は小さくなる。
なお、共通コモン線に印加する電位が０．５Ｖ以下では、メモリ素子間の電圧が消去電圧閾値０．５Ｖ以下となるため、どの様な抵抗値であろうとも消去不可能である。
図８（ｃ）は、上記した図８（ａ）と図８（ｂ）を重ね合わせたものであり、図８（ｃ）から、
<１>共通コモン線に印加する電位を０．９Ｖ〜１．４Ｖの範囲内に設定した場合には、書き込みが可能で、かつ、消去も可能である。
<２>共通コモン線に印加する電位を０．９Ｖ以下に設定した場合には、書き込みは可能であるが、書き込み直後の抵抗値が低すぎて消去ができない。
<３>共通コモン線に印加する電位を１．４Ｖ以上に設定した場合には、消去は可能であるが、書き込みができない。
ということが分かる。
<１>共通コモン線に印加する電位を０．９Ｖ〜１．４Ｖの範囲内に設定した場合には、書き込みが可能で、かつ、消去も可能である。
<２>共通コモン線に印加する電位を０．９Ｖ以下に設定した場合には、書き込みは可能であるが、書き込み直後の抵抗値が低すぎて消去ができない。
<３>共通コモン線に印加する電位を１．４Ｖ以上に設定した場合には、消去は可能であるが、書き込みができない。
ということが分かる。
従って、書き込みと消去を両方動作させるためには、共通コモン線に印加する電位は、図８（ｃ）中符合Ｘで示す０．９Ｖ〜１．４Ｖの範囲（最適電圧範囲）内に設定する必要がある。
同様にして、上記した図４〜図６で示す回路図における、メモリ素子への書き込み直後の抵抗値と共通コモン線に印加する電位との関係及びメモリ素子の消去可能な最小抵抗値と共通コモン線に印加する電位との関係を重ね合わせたものを図９に示す（図９（ａ）は図４で示す回路図、図９（ｂ）は図５で示す回路図、図９（ｃ）は図６で示す回路図における関係を示すものである。）。
図８（ｃ）及び図９から、図３及び図５で示す回路図には最適電圧範囲Ｘが存在するものの、図４及び図６で示す回路図には最適電圧範囲Ｘが全く存在しないことが分かる。即ち、図４及び図６で示す回路図では、書き込みは可能であるが、書き込み直後の抵抗値が低すぎて共通電位がどの様な電位であったとしても消去ができず、一端書き込みを行ったメモリ素子は２度と消去を行うことはできないということが分かる。
以下、メモリ素子の極性及びメモリ素子とＭＯＳトランジスタの配置関係により最適電圧範囲の有無が生じる理由について説明する。なお、以下ではビット線電位が接地電位若しくは電源電位であるとして説明を行っているが、メモリ素子の抵抗値を可逆的に変化するのに必要な電位を印加することができるのであれば、特にビット線電位が接地電位若しくは電源電位である必要は無い。
図３で示す回路と図４で示す回路とでは、ソース線から見たメモリ素子の極性が反対、即ち、書き込み時のビット・ソース間の電圧印加方向が逆向きとなるため、ＭＯＳトランジスタのゲート電圧Ｖｇｓが異なることとなる。
例えば、ビット線電位が接地電位若しくは電源電位であるとし、ゲート電位を２．５Ｖとし、ソース線に１．２５Ｖの電位を印加し、書き込み終了時のメモリ素子の両端子間の電圧が０．２Ｖである場合を例に挙げて考えると、図３で示す回路の書き込み終了後のＭＯＳトランジスタのソース側の電位は、ソース線の電位（１．２５Ｖ）に書き込み直後のメモリ素子の両端子間の電圧（０．２Ｖ）を加えた１．４５Ｖになり、ＭＯＳトランジスタのゲート電圧Ｖｇｓは１．０５Ｖ（＝２．５Ｖ−１．４５Ｖ）となる（図１０（ａ）参照。）。一方、図４で示すＭＯＳトランジスタのゲート電圧Ｖｇｓは２．５Ｖ（＝２．５Ｖ−０Ｖ）となる（図１０（ｂ）参照。）。
この様に、図３で示す回路と図４で示す回路とでは、図３で示す回路の方がＭＯＳトランジスタのゲート電圧Ｖｇｓが小さくなり、即ち、メモリ素子に流れる電流が小さくなり、書き込み終了時のメモリ素子の両端子間の電圧が一定であることを考慮すると、書き込み後のメモリ素子の抵抗値は、図３で示す回路の方が図４で示す回路よりも大きくなる。
例えば、ビット線電位が接地電位若しくは電源電位であるとし、ゲート電位を２．５Ｖとし、ソース線に１．２５Ｖの電位を印加し、書き込み終了時のメモリ素子の両端子間の電圧が０．２Ｖである場合を例に挙げて考えると、図３で示す回路の書き込み終了後のＭＯＳトランジスタのソース側の電位は、ソース線の電位（１．２５Ｖ）に書き込み直後のメモリ素子の両端子間の電圧（０．２Ｖ）を加えた１．４５Ｖになり、ＭＯＳトランジスタのゲート電圧Ｖｇｓは１．０５Ｖ（＝２．５Ｖ−１．４５Ｖ）となる（図１０（ａ）参照。）。一方、図４で示すＭＯＳトランジスタのゲート電圧Ｖｇｓは２．５Ｖ（＝２．５Ｖ−０Ｖ）となる（図１０（ｂ）参照。）。
この様に、図３で示す回路と図４で示す回路とでは、図３で示す回路の方がＭＯＳトランジスタのゲート電圧Ｖｇｓが小さくなり、即ち、メモリ素子に流れる電流が小さくなり、書き込み終了時のメモリ素子の両端子間の電圧が一定であることを考慮すると、書き込み後のメモリ素子の抵抗値は、図３で示す回路の方が図４で示す回路よりも大きくなる。
同様に、図３で示す回路と図４で示す回路とでは、消去時のビット・ソース間の電圧印加方向が逆向きとなるため、ＭＯＳトランジスタのゲート電圧Ｖｇｓが異なることとなる。
例えば、ビット線電位が接地電位若しくは電源電位であるとし、ゲート電位を２．５Ｖとし、ソース線に１．２５Ｖの電位を印加し、消去開始時のメモリ素子の両端子間の電圧が０．５Ｖである場合を例に挙げて考えると、図３で示す回路のＭＯＳトランジスタのゲート電圧Ｖｇｓは２．５Ｖ（＝２．５Ｖ−０Ｖ）となる（図１０（ｃ）参照。）。一方、図４で示す回路のＭＯＳトランジスタのソース側の電位は、ソース線の電位（１．２５Ｖ）に消去開始時のメモリ素子の両端子間の電圧（０．５Ｖ）を加えた１．７５Ｖになり、ＭＯＳトランジスタのゲート電圧Ｖｇｓは０．７５Ｖ（＝２．５Ｖ−１．７５Ｖ）となる（図１０（ｄ）参照。）。
この様に、図３で示す回路と図４で示す回路とでは、図３で示す回路の方がＭＯＳトランジスタのゲート電圧Ｖｇｓが大きくなり、即ち、メモリ素子に流れる電流が大きくなり、消去開始時のメモリ素子の両端子間の電圧が一定であることを考慮すると、消去可能な抵抗値の下限は、図３で示す回路の方が図４で示す回路よりも小さくなる。
例えば、ビット線電位が接地電位若しくは電源電位であるとし、ゲート電位を２．５Ｖとし、ソース線に１．２５Ｖの電位を印加し、消去開始時のメモリ素子の両端子間の電圧が０．５Ｖである場合を例に挙げて考えると、図３で示す回路のＭＯＳトランジスタのゲート電圧Ｖｇｓは２．５Ｖ（＝２．５Ｖ−０Ｖ）となる（図１０（ｃ）参照。）。一方、図４で示す回路のＭＯＳトランジスタのソース側の電位は、ソース線の電位（１．２５Ｖ）に消去開始時のメモリ素子の両端子間の電圧（０．５Ｖ）を加えた１．７５Ｖになり、ＭＯＳトランジスタのゲート電圧Ｖｇｓは０．７５Ｖ（＝２．５Ｖ−１．７５Ｖ）となる（図１０（ｄ）参照。）。
この様に、図３で示す回路と図４で示す回路とでは、図３で示す回路の方がＭＯＳトランジスタのゲート電圧Ｖｇｓが大きくなり、即ち、メモリ素子に流れる電流が大きくなり、消去開始時のメモリ素子の両端子間の電圧が一定であることを考慮すると、消去可能な抵抗値の下限は、図３で示す回路の方が図４で示す回路よりも小さくなる。
更に、消去開始時のメモリ素子の両端子間の電圧が一定であることを考慮すると、書き込み後のメモリ素子の抵抗値が大きい方が消去は容易であると言える。
こうした理由から、メモリ素子とＭＯＳトランジスタの配置関係により最適電圧範囲が図３においては存在し、図４においは存在しないという結果となったのである。
また、図５及び図６で示す回路については、ＭＯＳトランジスタのゲート電圧Ｖｇｓがメモリ素子両端子間の電圧分だけ異なるのみで、図３及び図４での考え方がそのまま適用でき、上記と同様の理由から最適電圧範囲が図５においては存在し、図６においては存在しないという結果になるのである。
また、図５及び図６で示す回路については、ＭＯＳトランジスタのゲート電圧Ｖｇｓがメモリ素子両端子間の電圧分だけ異なるのみで、図３及び図４での考え方がそのまま適用でき、上記と同様の理由から最適電圧範囲が図５においては存在し、図６においては存在しないという結果になるのである。
なお、印加する電位等の条件によっては、書き込み終了後の抵抗値が大きく、消去可能な抵抗値の下限が小さくて、図４及び図６の回路においても最適電圧範囲が存在することもあり得る。
さて、上記の様に、メモリ素子の極性により最適電圧範囲の有無が生じるために、以下、この点を考慮したメモリ素子とＭＯＳトランジスタの配置関係について説明を行う。
先ず、前提として、「メモリ素子の極性を反転して配置すること」と「ＭＯＳトランジスタの極性を反転すること、即ち、通常のＮ型のＭＯＳトランジスタ（以下、Ｎｍｏｓと称する。）の代わりにＰ型のＭＯＳトランジスタ（以下、Ｐｍｏｓと称する。）を使用すること」が特性上同等であるという点について図１１を用いて説明する。
図１１（ａ）は上記図４で示す回路と同様の回路であり、図１１（ｂ）は図１１（ａ）で示す回路に対して、ソース線から見たメモリ素子の極性を反転させた点が異なり、図１１（ｃ）は図１１（ａ）で示す回路に対して、ＭＯＳトランジスタとしてＮｍｏｓの代わりにＰｍｏｓを使用している点が異なり、図１１（ｄ）は図１１（ａ）で示す回路に対して、ソース線から見たメモリ素子の極性を反転させると共に、ＭＯＳトランジスタとしてＮｍｏｓの代わりにＰｍｏｓを使用している点が異なる回路である。
なお、図１１（ａ）で示す回路と図１１（ｄ）で示す回路とでは、メモリ素子の極性が反転しているために、書き込みを行う場合に図１１（ａ）で示すメモリセルはビット線をソース線よりもＶＳＳ側に、図１１（ｄ）で示すメモリセルはビット線をソース線よりもＶＤＤ側に印加しなければならない。また、ＮｍｏｓとＰｍｏｓではゲート電圧Ｖｇｓ等の極性は反対である。
なお、図１１（ａ）で示す回路と図１１（ｄ）で示す回路とでは、メモリ素子の極性が反転しているために、書き込みを行う場合に図１１（ａ）で示すメモリセルはビット線をソース線よりもＶＳＳ側に、図１１（ｄ）で示すメモリセルはビット線をソース線よりもＶＤＤ側に印加しなければならない。また、ＮｍｏｓとＰｍｏｓではゲート電圧Ｖｇｓ等の極性は反対である。
ところで、図１１（ａ）及び図１１（ｄ）で示す回路のメモリ素子の両端子間電圧、ＭＯＳトランジスタの電圧（ゲート・ソース間の電圧Ｖｇｓ、ドレイン・ソース間の電圧Ｖｄｓ、バルク・ソース間の電圧Ｖｂｓ）はそれぞれの図に記載野通りであるが、両者のメモリ素子の両端子間電圧、ＭＯＳトランジスタの電圧の全てにおいて極性は反転しているものの、絶対値は全く同じであることが分かる。
このことは、図１１（ａ）で示す回路と図１１（ｄ）で示す回路とは、極性は反転しているものの、電気的特性は同一であるということを意味する。
このことは、図１１（ａ）で示す回路と図１１（ｄ）で示す回路とは、極性は反転しているものの、電気的特性は同一であるということを意味する。
上記した図１１（ａ）及び図１１（ｄ）で示す回路の関係と同様に、図１１（ｂ）及び図１１（ｃ）で示す回路についても、極性は反転しているものの、電気的特性は同一であると考えられる。
従って、図１１（ａ）で示す回路を基準として考えると、図１１（ａ）の回路の「メモリ素子の極性を反転した」図１１（ｂ）で示す回路と、図１１（ａ）の回路の「ＭＯＳトランジスタの極性を反転した」図１１（ｃ）で示す回路とが電気的特性は同一ということから、「メモリ素子の極性を反転して配置すること」と「ＭＯＳトランジスタの極性を反転すること」が特性上同等であると言える。
従って、図１１（ａ）で示す回路を基準として考えると、図１１（ａ）の回路の「メモリ素子の極性を反転した」図１１（ｂ）で示す回路と、図１１（ａ）の回路の「ＭＯＳトランジスタの極性を反転した」図１１（ｃ）で示す回路とが電気的特性は同一ということから、「メモリ素子の極性を反転して配置すること」と「ＭＯＳトランジスタの極性を反転すること」が特性上同等であると言える。
但し、ＭＯＳトランジスタが同一のゲート幅を有する場合には、ＰｍｏｓはＮｍｏｓの半分程度の電流駆動力しか有さないので、同程度の電流駆動力を得るためにはＰｍｏｓのゲート幅はＮｍｏｓのゲート幅の約２倍とする必要がある。また、ＰｍｏｓとＮｍｏｓにおいては閾値電圧Ｖｔｈ等が若干異なるために完全に電気的特性が同一であるとは言い切れない。
上記した様に、「メモリ素子の極性を反転して配置すること」と「ＭＯＳトランジスタの極性を反転すること」は特性上同等であることをふまえて、メモリ素子への書き込み及び消去の実現を考えると、メモリ素子及びＭＯＳトランジスタの極性及びメモリ素子とＭＯＳトランジスタの配置関係によって図３〜図６で示す４種類のメモリアレイの構成が考えられるのであるが、Ｎｍｏｓを使用した場合には、図４及び図６で示す回路については最適電圧範囲が存在せず、いかなる電位を共通コモン線に印加したとしても一端書き込みを行ったメモリセルは２度と消去を行うことはできないが、図４及び図６で示す回路については、Ｎｍｏｓの代わりに電気的極性が反対であるＰｍｏｓを利用することによって、素子極性が反転した図３及び図５で示す回路と特性上同等ということとなり、最適電圧範囲を得ることができ、メモリ素子の書き込み及び消去が実現することとなる。
即ち、最適なＭＯＳトランジスタの極性を選択することによって、最適電圧範囲が存在することになり、最適電圧範囲内の電位を共通コモン線に印加することによって、メモリセルの書き込み及び消去が実現することとなる。具体的にはメモリ素子とＭＯＳトランジスタとの配置関係が図３及び図５で示す様な回路についてはＮｍｏｓを用いてメモリセルを構成し、メモリ素子とＭＯＳトランジスタとの配置関係が図４及び図６で示す様な回路についてはＰｍｏｓを用いてメモリセルを構成することによって、最適電圧範囲が存在することとなり、最適電圧範囲内の電位を共通コモン線に印加することによって、メモリセルの書き込み及び消去が実現できることとなる。
即ち、最適なＭＯＳトランジスタの極性を選択することによって、最適電圧範囲が存在することになり、最適電圧範囲内の電位を共通コモン線に印加することによって、メモリセルの書き込み及び消去が実現することとなる。具体的にはメモリ素子とＭＯＳトランジスタとの配置関係が図３及び図５で示す様な回路についてはＮｍｏｓを用いてメモリセルを構成し、メモリ素子とＭＯＳトランジスタとの配置関係が図４及び図６で示す様な回路についてはＰｍｏｓを用いてメモリセルを構成することによって、最適電圧範囲が存在することとなり、最適電圧範囲内の電位を共通コモン線に印加することによって、メモリセルの書き込み及び消去が実現できることとなる。
このことは、メモリ素子及びＭＯＳトランジスタの配置関係を反転させることがメモリセルの製造上不可能若しくは困難であり、図４や図６で示す回路の配置関係を採用する必要がある場合に、Ｎｍｏｓの代わりにＰｍｏｓを採用することによって、メモリ素子の書き込み及び消去を可能にする。
例えば、特願２００４−２１４６０３号明細書に記載されている様に、メモリ素子を構成するイオン配給層をメモリセル毎にパターニングすることなく全てのメモリセルで共通のものとした記憶装置については、図４に記載の回路構成となる（選択トランジスタはビット線側のみ接続可能である。また正イオンであるため、ビット線電位＜共通ソース線電位で書き込みが可能、すなわちメモリ素子の矢印の向きはビット線方向である。）。
しかしながら図４に記載の回路構成ではメモリ素子の書き込み及び消去が不可能なため、図３で示す回路の配置関係を採用しようとすると、イオン配給層が絶縁膜の下に配置されることとなり、全てのＭＯＳトランジスタが電気的にショートしてしまうこととなり、今度は回路構成上、実現不可能である。従って、この様にメモリ素子及びＭＯＳトランジスタの配置関係を反転させることがメモリセルの製造上不可能な場合にＮｍｏｓの代わりにＰｍｏｓを採用することによって、メモリ素子の書き込み及び消去が可能となる（図１２参照。図１２は図４のＮｍｏｓをＰｍｏｓに変更したものである。）。
なおメモリ素子がビット線側、選択トランジスタが共通端子側にある図５，６の構成は、明らかに不可能である。
しかしながら図４に記載の回路構成ではメモリ素子の書き込み及び消去が不可能なため、図３で示す回路の配置関係を採用しようとすると、イオン配給層が絶縁膜の下に配置されることとなり、全てのＭＯＳトランジスタが電気的にショートしてしまうこととなり、今度は回路構成上、実現不可能である。従って、この様にメモリ素子及びＭＯＳトランジスタの配置関係を反転させることがメモリセルの製造上不可能な場合にＮｍｏｓの代わりにＰｍｏｓを採用することによって、メモリ素子の書き込み及び消去が可能となる（図１２参照。図１２は図４のＮｍｏｓをＰｍｏｓに変更したものである。）。
なおメモリ素子がビット線側、選択トランジスタが共通端子側にある図５，６の構成は、明らかに不可能である。
なお、本実施例では、上記特性を有するメモリセルを用いて説明を行ったが一般に、１）素子の極性により電気特性が異なり、２）素子の極性によって製造容易性が異なる２つの特徴を有するメモリ素子からなるメモリアレイにおいて、それぞれのメモリ素子の構成をＡＢ（ＡとＢは素子の配置極性が正反対）とした場合、アクセスＴｒがＮｍｏｓにおいて
１ 「Ａは回路動作不可でＢは可能」もしくは「ＡよりＢの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
の特性を示す場合は、アクセスＴｒをＰｍｏｓに置き換えた特性は、
１ 「Ａは回路動作可能でＢは不可」もしくは「ＢよりＡの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
となり、この場合はアクセスＴｒにＰｍｏｓを採用するのが望ましい。
逆に、アクセスＴｒがＮｍｏｓの場合の特性が、
１ 「Ａは回路動作可能でＢは不可」もしくは「ＢよりＡの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
の場合のＰｍｏｓに置き換えた特性は、
１ 「Ａは動作可能でＢは動作不可」もしくは「ＡよりＢの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
となり、この場合はアクセスＴｒにＮｍｏｓを採用するのが望ましくなる。
１ 「Ａは回路動作不可でＢは可能」もしくは「ＡよりＢの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
の特性を示す場合は、アクセスＴｒをＰｍｏｓに置き換えた特性は、
１ 「Ａは回路動作可能でＢは不可」もしくは「ＢよりＡの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
となり、この場合はアクセスＴｒにＰｍｏｓを採用するのが望ましい。
逆に、アクセスＴｒがＮｍｏｓの場合の特性が、
１ 「Ａは回路動作可能でＢは不可」もしくは「ＢよりＡの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
の場合のＰｍｏｓに置き換えた特性は、
１ 「Ａは動作可能でＢは動作不可」もしくは「ＡよりＢの回路特性が良い」
２ 「Ａは製作可能でＢは製造不可」もしくは「ＡはＢより製作が容易」
となり、この場合はアクセスＴｒにＮｍｏｓを採用するのが望ましくなる。
Ｃ メモリセル
Ａ メモリ素子
Ｔ ＭＯＳトランジスタ
Ａ メモリ素子
Ｔ ＭＯＳトランジスタ
Claims (1)
- 第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続されると共に、その極性がＰ型であるユニポーラトランジスタとを有してメモリセルが構成され、
隣接する複数の前記メモリセルにおいて、前記記憶層を構成する層が同一層により共通に形成されると共に、
全ての前記メモリセルの前記記憶素子側の端部に共通の電位が印加されるべく構成された記憶装置であって、
前記記憶素子は、
前記メモリセルの前記記憶素子側の端部に１．２５Ｖの電位が印加され、前記メモリセルの前記ユニポーラトランジスタ側の端部に０Ｖの電位が印加され、前記ユニポーラトランジスタのゲート電極に０Ｖの電位が印加されることにより抵抗値が高い状態から低い状態に変化すると共に、抵抗値が高い状態から低い状態に変化した後の同記憶素子の両端子間の電位差が０．２Ｖであり、
前記メモリセルの前記記憶素子側の端部に１．２５Ｖの電位が印加され、前記メモリセルの前記ユニポーラトランジスタ側の端部に２．５Ｖの電位が印加され、前記ユニポーラトランジスタのゲート電極に０Ｖの電位が印加されることにより抵抗値が低い状態から高い状態に変化すると共に、抵抗値が低い状態から高い状態に変化する前の同記憶素子の両端子間の電位差が０．５Ｖである
記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
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