KR100479822B1 - 내부 전압 안정화 회로 - Google Patents

내부 전압 안정화 회로 Download PDF

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Abstract

본 발명은 내부 전압 안정화 회로에 관한 것으로, 외부 전원전압의 증가시에도 안정된 내부 코아전압을 발생할 수 있도록 하는 내부 전압 안정화 회로에 관한 것이다. 이를 위해, 본 발명은 레벨 검출기를 통해 기준전압과 외부 전원전압을 비교하고, 외부 전원전압 영역에 따라 코아전압의 구동 인에이블 시간을 상이하게 제어한다. 즉, 저 전원전압 영역에서는 충분한 시간동안 코아전압을 구동하도록 제어하고, 고 전원전압 영역에서는 코아전압의 상승이 발생되지 않고 동작상에 문제가 없는 적절한 시간만큼 코아전압을 구동하도록 제어한다.

Description

내부 전압 안정화 회로{Internal voltage stabilizing circuit}
본 발명은 내부 전압 안정화 회로에 관한 것으로, 외부 전원전압의 증가시에도 안정된 내부 코아전압을 발생할 수 있도록 하는 내부 전압 안정화 회로에 관한 것이다.
일반적으로, 디램에서 내부 전압(Vcore;이하 "코아전압"이라 한다)을 발생하여 사용하는 경우 외부 전원전압 Vdd의 증가시에도 코아전압 Vcore은 일률적인 레벨이 생성되어야 한다. 그러나, 계속되는 엑티브 동작시에 코아전압 Vcore 발생기를 구동하기 위한 인에이블 시간과, 외부 전원전압 Vdd에 대한 코아전압 Vcore 발생 구동 트랜지스터의 사이즈가 매칭(matching) 되지 않아 외부 전원전압 Vdd 증가에 따른 코아전압 Vcore이 증가될 수 있는 문제점이 있다.
도 1은 이러한 종래의 내부 전압 발생 회로의 구성도이다.
종래의 내부 전압 발생 회로는 엑티브 동작 이후에 비트라인 센싱을 위해 코아전압 Vcore의 소모가 가장 많이 발생하는 동작시에 외부 전원전압 Vdd을 통해 코아전압 Vcore를 구동한다.
먼저, 센싱 인에이블 신호 발생부(1)는 엑티브 동작 이후에 비트라인을 센싱하기 위해 입력되는 센싱신호 Sest에 따라 안정된 코아전압 Vcore 레벨을 유지하기 위한 센싱 인에이블 시간을 결정하여 센싱 인에이블 신호 S_en를 발생한다. 그리고, 전압 구동부(2)는 센싱 인에이블 신호 S_en에 따라 외부 전원전압 Vdd를 통해 코아전압 Vcore를 발생한다.
여기서, 전압 구동부(2)는 외부 전원전압 Vdd 인가단과 코아전압 Vcore 발생노드 사이에 연결되어 게이트를 통해 센싱 인에이블 신호 S_en가 인가되는 PMOS트랜지스터 P1를 구비한다.
이때, 센싱 인에이블 신호 S_en를 발생하는 센싱 인에이블 신호 발생부(1)는 도 2에 도시된 바와 같다.
센싱 인에이블 신호 발생부(1)는 센싱신호 Sest 및 센싱신호 Sest를 지연하여 출력하는 인버터 체인 IV1~IV7의 출력신호를 낸드연산하여 센싱 인에이블 신호 S_en를 출력하는 낸드게이트 ND1를 구비한다. 따라서, 상술된 인버터 체인 IV1~IV7의 지연시간 동안 코아전압 Vcore을 구동하기 위한 센싱 인에이블 신호 S_en를 발생한다.
또한, 도 3은 종래의 센싱 인에이블 신호 발생부(1)의 다른 실시예이다.
도 3의 실시예는, 외부 전원전압 Vdd 인가단과 인버터 IV8의 입력단 사이에 연결되어 게이트를 통해 인버터 IV8~IV10의 출력신호가 인가되는 PMOS트랜지스터 P2와, 인버터 IV10의 출력신호와 센싱신호 Sest를 낸드연산하는 낸드게이트 ND2를 구비한다. 그리고, 외부 전원전압 Vdd 인가단 사이에 연결되어 각각의 게이트가 스위치 S1~S4와 연결된 PMOS트랜지스터 P3~P7 및 PMOS트랜지스터 P7,P8을 구비한다.
또한, 낸드게이트 ND2의 출력을 비반전 지연하는 인버터 IV11,IV12와, 외부 전원전압 Vdd 인가단과 NMOS트랜지스터 N1 사이에 연결되어 게이트를 통해 인버터 IV12의 출력신호가 인가되는 PMOS트랜지스터 P9와, PMOS트랜지스터 P9와 접지전압단 사이에 연결되어 게이트를 통해 인버터 IV13에 의해 반전된 센싱신호 Sest가 인가되는 NMOS트랜지스터 N1을 구비한다.
따라서, 도 3의 실시예는 캐패시터의 차징(Charging)을 이용하여 코아전압 Vcore을 구동하기 위한 센싱 인에이블 신호 S_en의 발생시간을 제어한다.
이러한 구성을 갖는 종래의 내부 전압 발생 회로는, 엑티브시에 임의의 시간동안 코아전압 Vcore 구동 트랜지스터 P1를 인에이블시켜 외부 전원전압 Vdd으로서 코아전압 Vcore을 바이어스(Bias) 레벨까지 공급한다.
이때, 외부 전원전압 Vdd로 코아전압 Vcore을 구동함에 있어서 구동 트랜지스터 P1의 사이즈와 구동 인에이블 시간을 고려해야 한다. 여기서, 외부 전원전압 Vdd의 변화에 있어서 코아전압 Vcore의 구동 트랜지스터의 사이즈는 설정해 놓은 값에 따라 변할 수 없지만, 구동 인에이블 시간은 저 전원전압 Vdd 영역에서 고 전원전압 Vdd 영역으로 갈수록 짧아지게 된다.
일반적으로 구동 트랜지스터의 사이즈가 동일할 경우 고 전원전압 Vdd 레벨에서는 코아전압 Vcore의 구동력이 증가되므로 구동 인에이블 시간을 짧게 해야만 일정한 코아전압 Vcore 구동력을 갖게 된다.
그러나, 현재 저전원 디램을 설계함에 있어서 고 전원전압 Vdd 영역에서는 사용되는 코아전압 Vcore보다 과도한 구동을 하게 되어 코아전압 Vcore의 바이어스 레벨이 증가하게 된다. 따라서, 안정된 코아전압 Vcore 레벨을 유지하지 못하고, 불안정한 슬로프(Slop)를 가지는 코아전압 Vcore 바이어스 레벨이 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 저 전원전압 영역에서는 코아전압 구동 인에이블 시간을 길게 설정하고, 고 전원전압 영역에서는 코아전압 구동 인에이블 시간을 짧게 설정하여 안정된 코아전압을 발생할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 내부 전압 안정화 회로는, 기준전압과 외부 전원전압을 비교하여 외부 전원전압의 레벨에 대한 검출신호를 출력하는 레벨 검출부; 엑티브 동작 이후에 비트라인을 센싱하기 위해 입력되는 센싱신호가 활성화되면 검출신호가 활성화되는 저 전원전압 영역에서 코아전압 구동 인에이블 시간을 결정하는 센싱 인에이블 신호를 제 1지연시간동안 지연하고, 검출신호가 비활성화되는 고 전원전압 영역에서 센싱 인에이블 신호를 제 1지연시간 보다 짧은 제 2지연시간동안 지연하는 센싱 인에이블 신호 발생부; 및 센싱 인에이블 신호의 인에이블 구간동안 외부 전원전압을 구동하여 코아전압을 발생하는 전압 구동부를 구비함을 특징으로 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
삭제
도 4는 본 발명에 따른 내부 전압 안정화 회로의 구성도이다.
본 발명은 기준전압 VRC에 따라 전압 레벨을 검출하여 검출신호 comp_en를 출력하는 레벨 검출부(10)와, 엑티브 동작 이후에 비트라인을 센싱하기 위해 입력되는 센싱신호 Sest 및 검출신호 comp_en에 따라 코아전압 Vcore 레벨을 유지하기 위한 센싱 인에이블 시간을 결정하여 센싱 인에이블 신호 S_en_new를 출력하는 센싱 인에이블 신호 발생부(20) 및 센싱 인에이블 신호 S_en_new에 따라 외부 전원전압 Vdd를 통해 코아전압 Vcore를 발생하는 전압 구동부(30)를 구비한다.
여기서, 전압 구동부(30)는 외부 전원전압 Vdd 인가단과 코아전압 Vcore 발생노드 사이에 연결되어 게이트를 통해 센싱 인에이블 신호 S_en_new가 인가되는 PMOS트랜지스터 P10를 구비한다.
도 5는 상술된 레벨 검출부(10)의 상세 회로도이다.
레벨 검출부(10)는 외부 전원전압 Vdd 인가단과 접지전압단 사이에 직렬 연결되어 저항 분배에 따라 제어전압 Vdd_res을 출력하는 저항들 R1~R4를 구비한다. 그리고, 비교기(Comparator)는 소스 단자를 통해 외부 전원전압 Vdd이 인가되고 게이트가 공통 연결된 PMOS트랜지스터 P11,P12와, PMOS트랜지스터 P11,P12와 접지전압단 사이에 각각 연결되어 게이트를 통해 제어전압 Vdd_res 및 기준전압 VRC이 인가되는 NMOS트랜지스터 N2,N3와, 비교기의 출력을 반전하여 검출신호 comp_en를 출력하는 인버터 IV14를 구비한다.
이러한 비교기는 엑티브 이후 비트라인을 센싱하기 위한 센싱신호 Sest를 저항에 의해 분배한 제어전압 Vdd_res과 기준전압 VRC을 비교하여 검출신호 comp_en를 출력한다.
따라서, 레벨 검출부(10)는 도 6에서 보는 바와 같이 기준전압 VRC가 2V이고, 제어전압 Vdd_res는 Vdd로부터 일정한 슬로프를 갖는다. 그리고, 저 전원 2.5V 디바이스에서는 외부 전원전압 Vdd(max)=2.8V이고, 일반적인 3.3V 디바이스에서는 외부 전원전압 Vdd(min)=2.8V이므로 외부 전원전압 Vdd=2.8V에서 검출신호 Comp_en의 값이 바뀌게 된다. 즉, 제어전압 Vdd_res과 기준전압 VRC을 비교하여 외부 전원전압 Vdd가 2.8V일 경우 검출신호 comp_en를 "0" 또는 "1"로 출력한다.
도 7은 상술된 센싱 인에이블 신호 발생부(20)의 상세 회로도이다.
센싱 인에이블 신호 발생부(20)는 검출신호 Comp_en와 인버터 IV15에 의해 반전된 검출신호 Comp_en에 따라 센싱신호 Sest를 선택적으로 출력하는 전송게이트 T1과, 인버터 IV15에 의해 반전된 검출신호 Comp_en와 검출신호 Comp_en에 따라 인버터 IV16~IV19에 의해 비반전 지연된 센싱신호 Sest를 선택적으로 출력하는 전송게이트 T2를 구비한다.
그리고, 전송게이트 T1,T2의 출력을 비반전 지연하는 인버터 IV20~IV23와, 센싱신호 Sest와 인버터 IV23의 출력신호를 낸드연산하여 센싱 인에이블 신호 S_en_new를 발생하는 낸드게이트 ND3을 구비한다.
도 8은 본 발명의 센싱 인에이블 신호 발생부(20)의 다른 실시예이다.
도 8의 실시예는, 외부 전원전압 Vdd 인가단과 인버터 IV24의 입력단 사이에 연결되어 게이트를 통해 인버터 IV24~IV26의 출력신호가 인가되는 PMOS트랜지스터 P13와, 인버터 IV26의 출력신호와 센싱신호 Sest를 낸드연산하는 낸드게이트 ND4를 구비한다. 그리고, 외부 전원전압 Vdd 인가단 사이에 연결되어 각각의 게이트가 스위치 S5와 연결된 PMOS트랜지스터 P14~P16 및 게이트가 스위치 S6과 연결된 PMOS트랜지스터 P17,P19와, PMOS트랜지스터 P16의 게이트와 인버터 IV24의 입력노드와 연결되어 게이트를 통해 인버터 IV27의해 반전된 검출신호 Comp_en가 인가되는 PMOS트랜지스터 P20을 구비한다.
또한, 낸드게이트 ND4의 출력을 비반전 지연하는 인버터 IV28,IV29와, 외부 전원전압 Vdd 인가단과 NMOS트랜지스터 N4 사이에 연결되어 게이트를 통해 인버터 IV29의 출력신호가 인가되는 PMOS트랜지스터 P21와, PMOS트랜지스터 P21와 접지전압단 사이에 연결되어 게이트를 통해 인버터 IV30에 의해 반전된 센싱신호 Sest가 인가되는 NMOS트랜지스터 N4을 구비한다.
따라서, 센싱 인에이블 신호 발생부(20)는 도 7의 실시예를 사용할 경우 인버터 체인수를 조절하고, 도 8의 실시예를 사용할 경우 차지 캐패시터의 수를 조절하여 센싱 인에이블 신호 S_en_new의 인에이블 시간을 조절할 수 있도록 한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 9 및 도 10의 전압 파형도를 참조하여 상세히 설명하고자 한다.
먼저, 레벨 검출부(10)는 기준전압 VRC으로 2V를 사용하고, 외부 전원전압 Vdd를 저항 R1~R4으로 분배하여 임의의 슬로프(slop)를 갖는 제어전압 Vdd_res과 비교한다. 이때, 기준전압 VRC는 2.0V, 제어전압 Vdd_res는 2.0V에서 교차점이 발생하고, 이 교차점은 외부 전원전압 Vdd가 2.8V인 지점이다.
따라서, 외부 전원전압 Vdd가 2.8V 미만의 구간에서는 레벨 검출부(10)의 검출신호 Comp_en의 값이 1이 되고, 외부 전원전압 Vdd이 2.8V 이상의 구간에서는 레벨 검출부(10)의 검출신호 Comp_en의 값이 0이 된다.
이러한 값을 갖는 검출신호 Comp_en는 센싱 인에이블 신호 발생부(20)에 입력되어 코아전압 Vcore 구동 인에이블 시간을 조절하기 위한 센싱 인에이블 신호 S_en_new를 제어하게 된다. 즉, 저 전원전압 Vdd 영역에서는 전송게이트 T2가 턴온되어 인버터 체인 IV16~IV19를 거치게 됨으로써 충분한 시간동안 코아전압 Vcore를 구동하게 된다. 또한, 고 전원전압 Vdd 영역에서는 전송게이트 T1이 턴온되어 인버터 IV15를 거치게 됨으로써 코아전압 Vcore의 상승이 발생되지 않고 동작상에 문제가 없는 적절한 시간만큼 코아전압 Vcore을 구동한다.
도 9는 본 발명의 외부 전원전압 Vdd이 저 전원전압(2.5V) 영역일 경우 코아전압 Vcore 인에이블 시간을 나타낸다.
센싱신호 Sest는 외부 입력 신호로써 엑티브시에 비트라인 센싱 인에이블 구간(엑티브 구간)을 나타낸다. 그리고, 센싱 인에이블 신호 S_en는 종래의 센싱 인에이블 신호 발생부(1)의 출력신호로써 코아전압 Vcore 구동 인에이블 구간을 나타낸다. 이때, 검출신호 Comp_en는 하이 상태를 유지하고, 센싱 인에이블 신호 S_en_new는 본 발명의 코아전압 Vcore 구동 인에이블 구간을 나타낸다.
도 10은 본 발명의 외부 전원전압 Vdd이 고 전원전압(3.3V) 영역일 경우 코아전압 Vcore 인에이블 시간을 나타낸다.
상술된 도 9 및 도 10을 보면, 외부 전원전압 Vdd가 2.5V인 영역에서는 종래의 센싱 인에이블 신호 S_en가 본 발명의 센싱 인에이블 신호 S_en_new와 동일한 시간을 갖는 것을 볼수 있다. 하지만, 외부 전원전압 Vdd가 3.3V인 영역에서는 종래의 센싱 인에이블 신호 S_en 보다 본 발명의 센싱 인에이블 신호 S_en_new의 인에이블 구간이 더 짧아진 것을 볼 수 있다.
따라서, 고 전원전압 Vdd 영역에서는 코아전압 Vcore 구동 인에이블 시간을 짧게 제어하여 내부전압이 낮아지는 것을 방지할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 내부전압이 낮아지는 것을 보상하여 디바이스의 스피드 저하를 개선하도록 한다. 이와 더불어, 내부전압이 낮아짐으로인해 발생하는 노이즈 발생을 줄임으로써 디바이스의 안정성 및 수율을 개선할 수 있도록 하는 효과를 제공한다.
도 1은 종래의 내부 전압 발생 회로의 구성도.
도 2는 도 1의 센싱 인에이블 신호 발생부의 상세 회로도.
도 3은 도 1의 센싱 인에이블 신호 발생부의 다른 실시예.
도 4는 본 발명에 따른 내부 전압 안정화 회로의 구성도.
도 5는 도 4의 레벨 검출부의 상세 회로도.
도 6은 도 5의 레벨 검출부의 전압값을 나타내는 그래프.
도 7은 도 4의 센싱 인에이블 신호 발생부의 상세 회로도.
도 8은 도 4의 센싱 인에이블 신호 발생부의 다른 실시예.
도 9 및 도 10은 전원전압 영역에 따른 인에이블 시간을 나타내는 파형도.

Claims (7)

  1. 기준전압과 외부 전원전압을 비교하여 외부 전원전압의 레벨에 대한 검출신호를 출력하는 레벨 검출부;
    엑티브 동작 이후에 비트라인을 센싱하기 위해 입력되는 센싱신호가 활성화되면 상기 검출신호가 활성화되는 저 전원전압 영역에서 코아전압 구동 인에이블 시간을 결정하는 센싱 인에이블 신호를 제 1지연시간동안 지연하고, 상기 검출신호가 비활성화되는 고 전원전압 영역에서 상기 센싱 인에이블 신호를 상기 제 1지연시간 보다 짧은 제 2지연시간동안 지연하는 센싱 인에이블 신호 발생부; 및
    상기 센싱 인에이블 신호의 인에이블 구간동안 외부 전원전압을 구동하여 코아전압을 발생하는 전압 구동부를 구비함을 특징으로 하는 내부 전압 안정화 회로.
  2. 제 1 항에 있어서, 상기 레벨 검출부는
    상기 외부 전원전압 인가단과 접지전압단 사이에 직렬 연결되어 저항 분배에 따라 제어전압을 출력하는 저항부; 및
    상기 제어전압과 상기 기준전압을 비교하여 비교 결과에 따른 상기 검출신호를 출력하는 비교부를 구비함을 특징으로 하는 내부 전압 안정화 회로.
  3. 제 2 항에 있어서, 상기 비교부는
    소스 단자를 통해 상기 외부 전원전압이 인가되고 게이트가 공통 연결된 제 1 및 제 2PMOS트랜지스터;
    상기 제 1 및 제 2PMOS트랜지스터와 접지전압단 사이에 각각 연결되어 게이트를 통해 상기 제어전압 및 기준전압이 인가되는 제 1 및 제 2NMOS트랜지스터; 및
    상기 제 2PMOS트랜지스터 및 제 2NMOS트랜지스터의 공통 드레인 단자를 통해 출력되는 신호를 반전하여 상기 검출신호를 출력하는 제 1인버터를 구비함을 특징으로 하는 내부 전압 안정화 회로.
  4. 제 1 항에 있어서, 상기 센싱 인에이블 신호 발생부는
    상기 센싱신호를 일정시간 비반전 지연하여 출력하는 제 1인버터 체인;
    상기 검출신호의 디스에이블시 상기 센싱신호를 선택적으로 출력하는 제 1스위칭부;
    상기 검출신호의 인에이블시 상기 인버터 체인의 출력신호를 선택적으로 출력하는 제 2스위칭부;
    상기 제 1 및 제 2스위칭부의 출력신호를 일정시간 지연하여 출력하는 제 2인버터 체인; 및
    상기 센싱신호 및 상기 제 2인버터 체인의 출력신호를 논리연산하여 상기 센싱 인에이블 신호를 출력하는 낸드게이트를 구비함을 특징으로 하는 내부 전압 안정화 회로.
  5. 제 4 항에 있어서, 제 1 및 제 2스위칭부는
    상기 검출신호와 인버터에 의해 반전된 검출신호가 인가되는 전송게이트를 구비함을 특징으로 하는 내부 전압 안정화 회로.
  6. 제 1 항에 있어서, 상기 센싱 인에이블 신호 발생부는
    캐패시터의 충전시간을 선택적으로 제어하여 상기 센싱 인에이블 신호의 인에이블 시간을 제어하는 충전수단을 구비함을 특징으로 하는 내부 전압 안정화 회로.
  7. 제 1 항에 있어서, 상기 전압 구동부는
    상기 외부 전원전압 인가단과 상기 코아전압 발생 노드 사이에 연결되어 게이트를 통해 상기 센싱 인에이블 신호가 인가되는 제 3PMOS트랜지스터를 구비함을 특징으로 하는 내부 전압 안정화 회로.
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