JPH0519027A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JPH0519027A JPH0519027A JP3170825A JP17082591A JPH0519027A JP H0519027 A JPH0519027 A JP H0519027A JP 3170825 A JP3170825 A JP 3170825A JP 17082591 A JP17082591 A JP 17082591A JP H0519027 A JPH0519027 A JP H0519027A
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- JP
- Japan
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- signal
- output signal
- counter
- delay time
- delay
- Prior art date
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- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【構成】ＩＣチップ２０は内部論理回路１９と独立に試
験回路部１８を有している。試験回路部１８は、図４の
従来のモニタ用リングオッシレータ１の発振出力信号Ｓ
８を入力クロック端Ｃに、また計数指示信号Ｓ５を端子
Ｌに入力するカウンタ２を有しカウンタ出力Ｓ９を出力
する遅延時間測定回路１０と、カウンタ出力信号Ｓ９と
外部から入力する基準値Ｓ６とを比較して遅延オーバ信
号Ｓ１１を外部に出力する比較器１１とを有している。 【効果】外部テスタで試験する場合に単純な試験パタン
とプログラムで短時間に遅延を判定することができる。
験回路部１８を有している。試験回路部１８は、図４の
従来のモニタ用リングオッシレータ１の発振出力信号Ｓ
８を入力クロック端Ｃに、また計数指示信号Ｓ５を端子
Ｌに入力するカウンタ２を有しカウンタ出力Ｓ９を出力
する遅延時間測定回路１０と、カウンタ出力信号Ｓ９と
外部から入力する基準値Ｓ６とを比較して遅延オーバ信
号Ｓ１１を外部に出力する比較器１１とを有している。 【効果】外部テスタで試験する場合に単純な試験パタン
とプログラムで短時間に遅延を判定することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体論理集積回路に関
し、特に製造バラツキ等で発生する遅延時間のバラツキ
を判定するためにモニタ用遅延回路を内蔵する半導体論
理集積回路に関する。
し、特に製造バラツキ等で発生する遅延時間のバラツキ
を判定するためにモニタ用遅延回路を内蔵する半導体論
理集積回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体論理集積回路のモ
ニタ用遅延回路の遅延時間測定は、図４に示すように、
ＩＣチップ２０ｂに内蔵されているモニタ用リングオッ
シレータ１の発振出力信号Ｓ８を出力端子Ｔ８から出力
し、外部のテスタを用いて発振出力信号Ｓ８をサンプリ
ングすることによってリングオッシレータ１の発振周波
数をモニタ測定し、内部論理回路１９の遅延特性を判定
していた。
ニタ用遅延回路の遅延時間測定は、図４に示すように、
ＩＣチップ２０ｂに内蔵されているモニタ用リングオッ
シレータ１の発振出力信号Ｓ８を出力端子Ｔ８から出力
し、外部のテスタを用いて発振出力信号Ｓ８をサンプリ
ングすることによってリングオッシレータ１の発振周波
数をモニタ測定し、内部論理回路１９の遅延特性を判定
していた。
【０００３】すなわち、ＩＣチップ２０ｂが製造工程上
の条件のバラツキで内部論理回路１９の遅延特性に製品
差を生じた場合に、同一ＩＣチップ２０ａ内のモニタ用
リングオッシレータ１の遅延特性を試験すれば内部論理
回路を十分にモニタしたことになる。
の条件のバラツキで内部論理回路１９の遅延特性に製品
差を生じた場合に、同一ＩＣチップ２０ａ内のモニタ用
リングオッシレータ１の遅延特性を試験すれば内部論理
回路を十分にモニタしたことになる。
【０００４】
【発明が解決しようとする課題】この従来の半導体論理
集積回路では、モニタ用リングオッシレータの遅延時間
を試験をするのに出力信号を外部のテスタによって非同
期にサンプリングするために、そのテスタを制御するプ
ログラムが複雑になるだけでなく、テスト時間が長くな
るという欠点があった。
集積回路では、モニタ用リングオッシレータの遅延時間
を試験をするのに出力信号を外部のテスタによって非同
期にサンプリングするために、そのテスタを制御するプ
ログラムが複雑になるだけでなく、テスト時間が長くな
るという欠点があった。
【０００５】
【課題を解決するための手段】本発明の半導体論理集積
回路は、同一チップ上の内部論理回路の遅延時間特性に
対応する発振周波数の発振出力信号を出力するリングオ
ッシレータと前記発振出力信号をクロック信号としてま
た計数指示信号をそれぞれ入力して所定時間内の計数を
してカウンタ出力信号を出力するカウンタとを有する遅
延時間測定回路と、前記カウンタ出力信号の値と所定の
遅延時間基準値とを比較して遅延オーバ信号を出力する
遅延時間判定回路とを備えて構成されている。
回路は、同一チップ上の内部論理回路の遅延時間特性に
対応する発振周波数の発振出力信号を出力するリングオ
ッシレータと前記発振出力信号をクロック信号としてま
た計数指示信号をそれぞれ入力して所定時間内の計数を
してカウンタ出力信号を出力するカウンタとを有する遅
延時間測定回路と、前記カウンタ出力信号の値と所定の
遅延時間基準値とを比較して遅延オーバ信号を出力する
遅延時間判定回路とを備えて構成されている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図、図２は
図１のブロックの動作説明のための各信号のタイミング
チャートである。図１に示すようにＩＣチップ２０は内
部論理回路１９と独立に試験回路部１８を有している。
試験回路部１８は、図４の従来のモニタ用リングオッシ
レータ１の発振出力信号Ｓ８を入力クロック端Ｃに、ま
た計数指示信号Ｓ５を端子Ｌに入力するカウンタ２を有
しカウンタ出力Ｓ９を出力する遅延時間測定回路１０
と、カウンタ出力信号Ｓ９と外部から入力する基準値Ｓ
６とを比較して遅延オーバ信号Ｓ１１を外部に出力する
比較器１１とを有している。
る。図１は本発明の第１の実施例のブロック図、図２は
図１のブロックの動作説明のための各信号のタイミング
チャートである。図１に示すようにＩＣチップ２０は内
部論理回路１９と独立に試験回路部１８を有している。
試験回路部１８は、図４の従来のモニタ用リングオッシ
レータ１の発振出力信号Ｓ８を入力クロック端Ｃに、ま
た計数指示信号Ｓ５を端子Ｌに入力するカウンタ２を有
しカウンタ出力Ｓ９を出力する遅延時間測定回路１０
と、カウンタ出力信号Ｓ９と外部から入力する基準値Ｓ
６とを比較して遅延オーバ信号Ｓ１１を外部に出力する
比較器１１とを有している。
【０００７】図２に示すように発振制御信号Ｓ４が
“Ｈ”レベルのときに発振出力信号Ｓ８は発振する。カ
ウンタ２は発振出力信号Ｓ８を入力クロックとしてカウ
ントアップ動作を行なうが、計数指示端子Ｔ５に入力さ
れた計数指示信号Ｓ５が“Ｈ”レベルの間だけカウント
アップ動作を行ない、計数指示信号Ｓ５が“Ｌ”レベル
の間はカウンタ出力信号は“０”となる。
“Ｈ”レベルのときに発振出力信号Ｓ８は発振する。カ
ウンタ２は発振出力信号Ｓ８を入力クロックとしてカウ
ントアップ動作を行なうが、計数指示端子Ｔ５に入力さ
れた計数指示信号Ｓ５が“Ｈ”レベルの間だけカウント
アップ動作を行ない、計数指示信号Ｓ５が“Ｌ”レベル
の間はカウンタ出力信号は“０”となる。
【０００８】カウンタ出力信号Ｓ９は比較器３に入力さ
れ、基準値入力端子Ｔ６に入力された基準値Ｓ６と比較
される。このとき基準値Ｓ６よりもカウンタ出力信号Ｓ
９の値が大きくなった時点ｔ１で比較器３は遅延時間オ
ーバ信号Ｓ１１を“Ｌ”レベルから“Ｈ”レベルに変化
させ、遅延時間オーバ信号出力端子Ｔ７に出力する。
れ、基準値入力端子Ｔ６に入力された基準値Ｓ６と比較
される。このとき基準値Ｓ６よりもカウンタ出力信号Ｓ
９の値が大きくなった時点ｔ１で比較器３は遅延時間オ
ーバ信号Ｓ１１を“Ｌ”レベルから“Ｈ”レベルに変化
させ、遅延時間オーバ信号出力端子Ｔ７に出力する。
【０００９】出力端子Ｔ７に接続された外部回路は、計
数指示信号Ｓ５の立ち上がり時点ｔ２のタイミングで遅
延時間オーバ信号Ｓ１１を認識することでＩＣチップ２
０の内部論理回路１９の遅延特性を判定することができ
る。
数指示信号Ｓ５の立ち上がり時点ｔ２のタイミングで遅
延時間オーバ信号Ｓ１１を認識することでＩＣチップ２
０の内部論理回路１９の遅延特性を判定することができ
る。
【００１０】図３は本発明の第２の実施例のブロック図
である。半導体論理回路がマイクロプロセッサシステム
などで使用されるＩＣチップ２０ａの場合、試験回路部
１８ａはプロセッサバス１６に接続された命令デコーダ
１２がレジスタ１３とレジスタ１４に対してそれぞれ発
振制御信号Ｓ４と計数指示信号Ｓ５をオンまたはオフす
るように指示する。そして、レジスタ１５に対してプロ
セッサバス１６を経由して基準値を書き込むように指示
する。
である。半導体論理回路がマイクロプロセッサシステム
などで使用されるＩＣチップ２０ａの場合、試験回路部
１８ａはプロセッサバス１６に接続された命令デコーダ
１２がレジスタ１３とレジスタ１４に対してそれぞれ発
振制御信号Ｓ４と計数指示信号Ｓ５をオンまたはオフす
るように指示する。そして、レジスタ１５に対してプロ
セッサバス１６を経由して基準値を書き込むように指示
する。
【００１１】モニタ用リングオッシレータ１，カウンタ
２，比較器３の動作は前述の第１の実施例と同様であ
る。しかるのち遅延時間オーバ信号１１がプロセッサバ
ス１６に出力される。これによりＩＣチップ２０ａの外
部からプロセッサバス１６を介して内部論理回路の遅延
時間をモニタ判定を行なうことができる。
２，比較器３の動作は前述の第１の実施例と同様であ
る。しかるのち遅延時間オーバ信号１１がプロセッサバ
ス１６に出力される。これによりＩＣチップ２０ａの外
部からプロセッサバス１６を介して内部論理回路の遅延
時間をモニタ判定を行なうことができる。
【００１２】この場合は、第１の実施例のように試験用
の外部入力端子Ｔ５，Ｔ６の追加なく構成することがで
きるので経済的である。
の外部入力端子Ｔ５，Ｔ６の追加なく構成することがで
きるので経済的である。
【００１３】
【発明の効果】以上説明したように、本発明は、ＩＣチ
ップの素子の遅延時間に対応する周波数で発振するモニ
タ用リングオッシレータと、その発振出力信号をクロッ
ク信号として入力し、所定時間内で計数を行なうカウン
タを有する遅延時間測定回路と、指定値と遅延時間測定
回路内のカウンタ出力値とを比較し比較結果を出力する
遅延時間判定回路の試験回路部を有する。
ップの素子の遅延時間に対応する周波数で発振するモニ
タ用リングオッシレータと、その発振出力信号をクロッ
ク信号として入力し、所定時間内で計数を行なうカウン
タを有する遅延時間測定回路と、指定値と遅延時間測定
回路内のカウンタ出力値とを比較し比較結果を出力する
遅延時間判定回路の試験回路部を有する。
【００１４】従って本発明は、外部テスタで試験する場
合に単純な試験パタンとプログラムで短時間に遅延を判
定することができる。
合に単純な試験パタンとプログラムで短時間に遅延を判
定することができる。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のブロックの動作を説明するための各信号
のタイミングチャートである。
のタイミングチャートである。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来の半導体論理集積回路の一例のブロック図
である。
である。
【符号の説明】
１ モニタ用リングオッシレータ
２ カウンタ
３ 比較器
１０ 遅延時間測定回路
１１ 遅延時間判定回路
１２ 命令デコーダ
１３，１４，１５ レジスタ
１６ プロセッサバス
１８ 試験回路部
１９ 内部論理回路
２０，２０ａ ＩＣチップ
Ｔ４ 発振制御端子
Ｔ５ 計数指示端子
Ｔ６ 基準値入力端子
Ｔ７ 遅延時間オーバ信号出力端子
Ｓ８ 発振出力信号
Ｓ９ カウンタ出力信号
Ｓ１１ 遅延時間オーバ信号
Claims (2)
- 【請求項１】 発振制御信号を入力して同一チップ上の
内部論理回路の遅延時間特性に対応する発振周波数の発
振出力信号を出力するリングオッシレータと前記発振出
力信号をクロック信号としてまた計数指示信号をそれぞ
れ入力して所定時間内の計数をしてカウンタ出力信号を
出力するカウンタとを有する遅延時間測定回路と、前記
カウンタ出力信号の値と所定の遅延時間基準値とを比較
して遅延オーバ信号を出力する遅延時間判定回路とを備
えることを特徴とする半導体論理集積回路。 - 【請求項２】 プロセッサバスに接続された命令デコー
ダと、その制御により前記発振出力信号および計数指示
信号を出力するレジスタとを有することを特徴とする請
求項１記載の半導体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170825A JPH0519027A (ja) | 1991-07-11 | 1991-07-11 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170825A JPH0519027A (ja) | 1991-07-11 | 1991-07-11 | 半導体論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519027A true JPH0519027A (ja) | 1993-01-26 |
Family
ID=15912032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170825A Pending JPH0519027A (ja) | 1991-07-11 | 1991-07-11 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519027A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09127186A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置 |
| JP2008172328A (ja) * | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 電圧比較回路およびそれを用いた電源管理回路 |
| WO2011027553A1 (ja) * | 2009-09-07 | 2011-03-10 | 日本電気株式会社 | 経年劣化診断装置、経年劣化診断方法 |
| JPWO2009090703A1 (ja) * | 2008-01-18 | 2011-05-26 | パナソニック株式会社 | ランプ波出力回路、アナログデジタル変換回路、及びカメラ |
| KR20130054143A (ko) * | 2011-11-16 | 2013-05-24 | 에이알엠 리미티드 | 회로의 소정의 물리 특성의 변동을 판정하는 장치 및 방법 |
-
1991
- 1991-07-11 JP JP3170825A patent/JPH0519027A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09127186A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置 |
| JP2008172328A (ja) * | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 電圧比較回路およびそれを用いた電源管理回路 |
| JPWO2009090703A1 (ja) * | 2008-01-18 | 2011-05-26 | パナソニック株式会社 | ランプ波出力回路、アナログデジタル変換回路、及びカメラ |
| WO2011027553A1 (ja) * | 2009-09-07 | 2011-03-10 | 日本電気株式会社 | 経年劣化診断装置、経年劣化診断方法 |
| JP5382126B2 (ja) * | 2009-09-07 | 2014-01-08 | 日本電気株式会社 | 経年劣化診断装置、経年劣化診断方法 |
| US8674774B2 (en) | 2009-09-07 | 2014-03-18 | Nec Corporation | Aging diagnostic device, aging diagnostic method |
| KR20130054143A (ko) * | 2011-11-16 | 2013-05-24 | 에이알엠 리미티드 | 회로의 소정의 물리 특성의 변동을 판정하는 장치 및 방법 |
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