JPH0878520A - 多層配線を有する半導体装置及びその製造方法 - Google Patents
多層配線を有する半導体装置及びその製造方法Info
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- JPH0878520A JPH0878520A JP6207031A JP20703194A JPH0878520A JP H0878520 A JPH0878520 A JP H0878520A JP 6207031 A JP6207031 A JP 6207031A JP 20703194 A JP20703194 A JP 20703194A JP H0878520 A JPH0878520 A JP H0878520A
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Abstract
(57)【要約】 （修正有）
【目的】 下層配線として高融点金属を使用し、上層配
線形成後の熱処理においても上層配線と下層配線との接
触抵抗の増大を抑制することができる多層配線形成技術
を提供する。 【構成】 絶縁表面２上に形成され、高融点金属Ｔ，Ｗ
を主成分として含む第１の配線３，４，５と、前記第１
の配線を覆うように形成され、所定の領域にコンタクト
ホールが設けられた層間絶縁膜６と、前記第１の配線の
上面のうち前記コンタクトホールが設けられた領域で前
記第１の配線に電気的に接続するように形成され、Ａｌ
を主成分として含む第２の配線９と、前記第１の配線と
前記第２の配線とが電気的に接続される界面に配置さ
れ、前記第１の配線の主成分である高融点金属及びＡｌ
の双方と異なり、かつ双方と実質的に反応しない材料か
らなるバリア層７とを有する。
線形成後の熱処理においても上層配線と下層配線との接
触抵抗の増大を抑制することができる多層配線形成技術
を提供する。 【構成】 絶縁表面２上に形成され、高融点金属Ｔ，Ｗ
を主成分として含む第１の配線３，４，５と、前記第１
の配線を覆うように形成され、所定の領域にコンタクト
ホールが設けられた層間絶縁膜６と、前記第１の配線の
上面のうち前記コンタクトホールが設けられた領域で前
記第１の配線に電気的に接続するように形成され、Ａｌ
を主成分として含む第２の配線９と、前記第１の配線と
前記第２の配線とが電気的に接続される界面に配置さ
れ、前記第１の配線の主成分である高融点金属及びＡｌ
の双方と異なり、かつ双方と実質的に反応しない材料か
らなるバリア層７とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線を有する半導
体装置及びその製造方法に関し、特に、下層配線として
高融点金属を使用した多層配線形成技術に関する。
体装置及びその製造方法に関し、特に、下層配線として
高融点金属を使用した多層配線形成技術に関する。
【０００２】
【従来の技術】従来の半導体装置においては、Ａｌまた
はＡｌ合金を主体とした積層配線が用いられていた。例
えば、Ｔｉ層の上にＴｉＮ層とＡｌ合金層を積層したＡ
ｌ／ＴｉＮ／Ｔｉ積層構造、Ｔｉ層の上にＡｌ合金を積
層したＡｌ／Ｔｉ積層構造が用いられていた。特に、下
層配線には、一般的にＡｌ／ＴｉＮ／Ｔｉ積層構造が用
いられていた。
はＡｌ合金を主体とした積層配線が用いられていた。例
えば、Ｔｉ層の上にＴｉＮ層とＡｌ合金層を積層したＡ
ｌ／ＴｉＮ／Ｔｉ積層構造、Ｔｉ層の上にＡｌ合金を積
層したＡｌ／Ｔｉ積層構造が用いられていた。特に、下
層配線には、一般的にＡｌ／ＴｉＮ／Ｔｉ積層構造が用
いられていた。
【０００３】半導体装置の微細化が進むにつれて、特に
下層配線において配線幅、コンタクトホール径等が縮小
化してきた。これらパターンが微細化すると、Ａｌ配線
を流れる電流密度が増大し、Ａｌ配線のエレクトロマイ
グレーションによる抵抗の増大及び断線が発生しやすく
なる。このため、半導体装置の信頼性の低下が懸念され
るようになってきた。
下層配線において配線幅、コンタクトホール径等が縮小
化してきた。これらパターンが微細化すると、Ａｌ配線
を流れる電流密度が増大し、Ａｌ配線のエレクトロマイ
グレーションによる抵抗の増大及び断線が発生しやすく
なる。このため、半導体装置の信頼性の低下が懸念され
るようになってきた。
【０００４】さらに、微細化によるストレスマイグレー
ション耐性等の劣化による配線の信頼性に対する懸念が
増大してきた。上記問題点を解決するため、下層配線と
してＡｌの代わりに高融点金属のタングステン（Ｗ）を
用いる技術が注目されている。
ション耐性等の劣化による配線の信頼性に対する懸念が
増大してきた。上記問題点を解決するため、下層配線と
してＡｌの代わりに高融点金属のタングステン（Ｗ）を
用いる技術が注目されている。
【０００５】図９は、従来のＡｌを使用した多層配線構
造と同様の構造を有し、下層配線としてＷ層を使用した
場合の多層配線基板の断面を示す。シリコン基板５０の
上にボロンリンシリケートガラス（ＢＰＳＧ）膜５１が
形成されている。ＢＰＳＧ膜５１表面の所定の領域にＴ
ｉ層５２、ＴｉＮ層５３、Ｗ層５４がこの順序で積層さ
れた下層配線が形成されている。
造と同様の構造を有し、下層配線としてＷ層を使用した
場合の多層配線基板の断面を示す。シリコン基板５０の
上にボロンリンシリケートガラス（ＢＰＳＧ）膜５１が
形成されている。ＢＰＳＧ膜５１表面の所定の領域にＴ
ｉ層５２、ＴｉＮ層５３、Ｗ層５４がこの順序で積層さ
れた下層配線が形成されている。
【０００６】下層配線及びＢＰＳＧ膜５１を覆うように
層間絶縁膜５５が形成されている。層間絶縁膜５５に
は、下層配線と電気的接続をとるためのコンタクトホー
ルが設けられている。層間絶縁膜５５の上には、Ｔｉ層
５６、Ａｌ合金層５７の積層構造からなる上層配線が形
成されており、上層配線は、層間絶縁膜５５に設けられ
たコンタクトホールを介して下層配線と接続されてい
る。
層間絶縁膜５５が形成されている。層間絶縁膜５５に
は、下層配線と電気的接続をとるためのコンタクトホー
ルが設けられている。層間絶縁膜５５の上には、Ｔｉ層
５６、Ａｌ合金層５７の積層構造からなる上層配線が形
成されており、上層配線は、層間絶縁膜５５に設けられ
たコンタクトホールを介して下層配線と接続されてい
る。
【０００７】
【発明が解決しようとする課題】図９に示す多層配線構
造では、上層配線形成後のパッシベーション膜の形成あ
るいはアニール時の熱により、Ａｌ合金層５７とＷ層５
４とがＴｉ層５６を介して反応し、接触抵抗が増加する
という問題がある。
造では、上層配線形成後のパッシベーション膜の形成あ
るいはアニール時の熱により、Ａｌ合金層５７とＷ層５
４とがＴｉ層５６を介して反応し、接触抵抗が増加する
という問題がある。
【０００８】本発明の目的は、下層配線として高融点金
属を使用し、上層配線形成後の熱処理においても上層配
線と下層配線との接触抵抗の増大を抑制することができ
る多層配線形成技術を提供することである。
属を使用し、上層配線形成後の熱処理においても上層配
線と下層配線との接触抵抗の増大を抑制することができ
る多層配線形成技術を提供することである。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
絶縁表面上に形成され、高融点金属を主成分として含む
第１の配線と、前記第１の配線を覆うように形成され、
所定の領域にコンタクトホールが設けられた層間絶縁膜
と、前記第１の配線の上面のうち前記コンタクトホール
が設けられた領域で前記第１の配線に電気的に接続する
ように形成され、Ａｌを主成分として含む第２の配線
と、前記第１の配線と前記第２の配線とが電気的に接続
される界面に配置され、前記第１の配線の主成分である
高融点金属及びＡｌの双方と異なり、かつ双方と実質的
に反応しない材料からなるバリア層とを有する。
絶縁表面上に形成され、高融点金属を主成分として含む
第１の配線と、前記第１の配線を覆うように形成され、
所定の領域にコンタクトホールが設けられた層間絶縁膜
と、前記第１の配線の上面のうち前記コンタクトホール
が設けられた領域で前記第１の配線に電気的に接続する
ように形成され、Ａｌを主成分として含む第２の配線
と、前記第１の配線と前記第２の配線とが電気的に接続
される界面に配置され、前記第１の配線の主成分である
高融点金属及びＡｌの双方と異なり、かつ双方と実質的
に反応しない材料からなるバリア層とを有する。
【００１０】本発明の半導体装置の製造方法は、絶縁表
面上に、高融点金属を主成分として含む第１の配線を形
成する工程と、前記第１の配線を覆う層間絶縁膜を形成
し、前記第１の配線の表面のうち所定の領域が露出する
ように前記層間絶縁膜にビアホールを形成するビアホー
ル形成工程と、少なくとも前記ビアホールの底面に露出
した前記第１の配線の表面に、前記第１の配線の主成分
である高融点金属及びＡｌの双方と反応しにくい材料か
らなるバリア層を形成するバリア層形成工程と、前記バ
リア層表面を酸化し、酸化表面層を形成するバリア層表
面酸化工程と、前記層間絶縁膜及び前記酸化表面層の上
にＡｌを主成分として含む第２の配線層を形成する第２
の配線層形成工程とを含む。
面上に、高融点金属を主成分として含む第１の配線を形
成する工程と、前記第１の配線を覆う層間絶縁膜を形成
し、前記第１の配線の表面のうち所定の領域が露出する
ように前記層間絶縁膜にビアホールを形成するビアホー
ル形成工程と、少なくとも前記ビアホールの底面に露出
した前記第１の配線の表面に、前記第１の配線の主成分
である高融点金属及びＡｌの双方と反応しにくい材料か
らなるバリア層を形成するバリア層形成工程と、前記バ
リア層表面を酸化し、酸化表面層を形成するバリア層表
面酸化工程と、前記層間絶縁膜及び前記酸化表面層の上
にＡｌを主成分として含む第２の配線層を形成する第２
の配線層形成工程とを含む。
【００１１】
【作用】高融点金属からなる下層配線とその上に形成さ
れる上層配線との界面に、どちらの配線材料とも反応し
にくい材料からなるバリア層を形成することにより、バ
リア層材料と上下層配線材料との反応による各層の接触
抵抗の増加を防止することができる。
れる上層配線との界面に、どちらの配線材料とも反応し
にくい材料からなるバリア層を形成することにより、バ
リア層材料と上下層配線材料との反応による各層の接触
抵抗の増加を防止することができる。
【００１２】バリア層の上に上層配線となるＡｌ合金層
を形成する前に、バリア層表面に薄い酸化層を形成す
る。バリア層上に直接Ａｌ合金層を形成すると、上層配
線のエレクトロマイグレーション耐性が劣化するが、バ
リア層表面に酸化層を形成しておくことによりエレクト
ロマイグレーション耐性の劣化を防止することができ
る。
を形成する前に、バリア層表面に薄い酸化層を形成す
る。バリア層上に直接Ａｌ合金層を形成すると、上層配
線のエレクトロマイグレーション耐性が劣化するが、バ
リア層表面に酸化層を形成しておくことによりエレクト
ロマイグレーション耐性の劣化を防止することができ
る。
【００１３】
【実施例】図１、図２を参照して本発明の実施例による
多層配線の形成方法について説明する。なお、各工程毎
の説明のため、適宜、図３〜図７を参照しつつ説明す
る。
多層配線の形成方法について説明する。なお、各工程毎
の説明のため、適宜、図３〜図７を参照しつつ説明す
る。
【００１４】図１（Ａ）は、下層配線となる積層を形成
した基板断面を示す。シリコン基板１の表面に層間絶縁
膜としてのＢＰＳＧ膜２が形成されている。なお、図に
は示さないが、シリコン基板１表面の他の領域には、半
導体素子が形成されている。
した基板断面を示す。シリコン基板１の表面に層間絶縁
膜としてのＢＰＳＧ膜２が形成されている。なお、図に
は示さないが、シリコン基板１表面の他の領域には、半
導体素子が形成されている。
【００１５】ＢＰＳＧ膜２が形成された基板表面に、厚
さ２０ｎｍのＴｉ層３、厚さ５０ｎｍのＴｉＮ層４をこ
の順序に形成する。次に、ＴｉＮ層４の全面に原料ガス
としてＷＦ6 、還元性ガスとしてＨ2 を使用し、ＣＶＤ
（化学気相成長法）により厚さ３５０ｎｍのＷ層５を形
成する。
さ２０ｎｍのＴｉ層３、厚さ５０ｎｍのＴｉＮ層４をこ
の順序に形成する。次に、ＴｉＮ層４の全面に原料ガス
としてＷＦ6 、還元性ガスとしてＨ2 を使用し、ＣＶＤ
（化学気相成長法）により厚さ３５０ｎｍのＷ層５を形
成する。
【００１６】図１（Ｂ）に示すように、フォトリソグラ
フィにより、Ｗ層５、ＴｉＮ層４及びＴｉ層３を所定の
領域を残してエッチングし、下層配線を形成する。図１
（Ｃ）に示すように、下層配線及びＢＰＳＧ膜２表面を
覆うように、厚さ７００〜９００ｎｍの層間絶縁膜６を
形成する。層間絶縁膜６は、反応ガスとしてＳｉＨ4 と
Ｎ2 Ｏを用いプラズマＣＶＤによって形成された厚さ１
００ｎｍのＳｉＯＮ膜と、反応ガスとしてＯ3 とＴＥＯ
Ｓ（テトラエチルオルソシリケート）を用いＣＶＤによ
って形成された厚さ６００〜８００ｎｍのノンドープＳ
ｉＯ 2 膜の２層から構成される。
フィにより、Ｗ層５、ＴｉＮ層４及びＴｉ層３を所定の
領域を残してエッチングし、下層配線を形成する。図１
（Ｃ）に示すように、下層配線及びＢＰＳＧ膜２表面を
覆うように、厚さ７００〜９００ｎｍの層間絶縁膜６を
形成する。層間絶縁膜６は、反応ガスとしてＳｉＨ4 と
Ｎ2 Ｏを用いプラズマＣＶＤによって形成された厚さ１
００ｎｍのＳｉＯＮ膜と、反応ガスとしてＯ3 とＴＥＯ
Ｓ（テトラエチルオルソシリケート）を用いＣＶＤによ
って形成された厚さ６００〜８００ｎｍのノンドープＳ
ｉＯ 2 膜の２層から構成される。
【００１７】次に、層間絶縁膜６の下層配線上の所定の
領域に、下層配線と上層配線とを接続するためのビアホ
ールを形成する。図１（Ｄ）に示すように、Ｗ層５の露
出した表面のプレクリーン処理を行う。プレクリーン処
理は、Ａｒを用いたスパッタエッチにより、Ｗ層５の表
面を厚さ３０〜５０ｎｍエッチングすることにより行
う。通常のプレクリーン処理では、１０ｎｍ程度のエッ
チングで十分であるが、３０〜５０ｎｍエッチングする
ことにより、層間絶縁膜６がエッチングされる厚さも厚
くなるため、ビアホール開口面の周囲はなだらかな形状
になる。
領域に、下層配線と上層配線とを接続するためのビアホ
ールを形成する。図１（Ｄ）に示すように、Ｗ層５の露
出した表面のプレクリーン処理を行う。プレクリーン処
理は、Ａｒを用いたスパッタエッチにより、Ｗ層５の表
面を厚さ３０〜５０ｎｍエッチングすることにより行
う。通常のプレクリーン処理では、１０ｎｍ程度のエッ
チングで十分であるが、３０〜５０ｎｍエッチングする
ことにより、層間絶縁膜６がエッチングされる厚さも厚
くなるため、ビアホール開口面の周囲はなだらかな形状
になる。
【００１８】図２（Ａ）に示すように、層間絶縁膜６と
ビアホール底面に露出したＷ層５の表面を覆うように、
窒素雰囲気中でＴｉターゲットを用いたリアクティブス
パッタリングにより厚さ１００ｎｍのＴｉＮ層７を形成
する。ＴｉＮ層７の成膜は、基板温度５００℃で行う。
次に、Ｎ2 雰囲気中で、温度４５０℃で３０分間熱処理
を行い、ＴｉＮ層表面を僅かに酸化する。これにより、
ＴｉＮ層７の表面に薄いＴｉＮ酸化表面層８が形成され
る。
ビアホール底面に露出したＷ層５の表面を覆うように、
窒素雰囲気中でＴｉターゲットを用いたリアクティブス
パッタリングにより厚さ１００ｎｍのＴｉＮ層７を形成
する。ＴｉＮ層７の成膜は、基板温度５００℃で行う。
次に、Ｎ2 雰囲気中で、温度４５０℃で３０分間熱処理
を行い、ＴｉＮ層表面を僅かに酸化する。これにより、
ＴｉＮ層７の表面に薄いＴｉＮ酸化表面層８が形成され
る。
【００１９】ＴｉＮ層７を基板温度５００℃でリアクテ
ィブスパッタにより形成する場合には、基板温度が上昇
する前にＴｉＮの成膜を開始することが好ましい。以
下、ＴｉＮ成膜の好ましい開始時期について図３を参照
して説明する。
ィブスパッタにより形成する場合には、基板温度が上昇
する前にＴｉＮの成膜を開始することが好ましい。以
下、ＴｉＮ成膜の好ましい開始時期について図３を参照
して説明する。
【００２０】図３は、層間絶縁膜６からのデガス量の時
間変化を示す。横軸は基板の温度上昇開始からの時間を
単位秒で表し、縦軸は層間絶縁膜６からのデガス量を任
意目盛りで表す。温度上昇開始当初は、デガス量は少な
く、時間の増加とともに増加する。特に、温度上昇開始
から約１０秒経過後、デガス量の増加が大きくなる。デ
ガス量は、温度上昇開始から約３０秒後に最大となり、
それ以後はしだいに減少する。
間変化を示す。横軸は基板の温度上昇開始からの時間を
単位秒で表し、縦軸は層間絶縁膜６からのデガス量を任
意目盛りで表す。温度上昇開始当初は、デガス量は少な
く、時間の増加とともに増加する。特に、温度上昇開始
から約１０秒経過後、デガス量の増加が大きくなる。デ
ガス量は、温度上昇開始から約３０秒後に最大となり、
それ以後はしだいに減少する。
【００２１】層間絶縁膜からガスが放出されると、プレ
クリーン処理を行ったＷ層５の表面がガスにより汚染さ
れる。このため、Ｗ層５とＴｉＮ層７との接触抵抗が増
大する。接触抵抗の増大を抑制するためには、層間絶縁
膜６からのデガス量が増加する前にＴｉＮ層７の堆積を
開始すればよい。図３から、温度上昇開始後１０秒以内
にＴｉＮ層７の堆積を開始すればよいことがわかる。こ
れを基板温度で表せば、２００℃以下のときにＴｉＮ層
７の堆積を開始すればよいことになる。
クリーン処理を行ったＷ層５の表面がガスにより汚染さ
れる。このため、Ｗ層５とＴｉＮ層７との接触抵抗が増
大する。接触抵抗の増大を抑制するためには、層間絶縁
膜６からのデガス量が増加する前にＴｉＮ層７の堆積を
開始すればよい。図３から、温度上昇開始後１０秒以内
にＴｉＮ層７の堆積を開始すればよいことがわかる。こ
れを基板温度で表せば、２００℃以下のときにＴｉＮ層
７の堆積を開始すればよいことになる。
【００２２】また、基板加熱の十分な効果を得るために
は、温度上昇開始から５秒以上経過してＴｉＮ層の堆積
を開始することが好ましい。これを基板温度で表せば、
５０℃以上のときにＴｉＮ層７の堆積を開始すればよい
ことになる。なお、堆積終了時でのＴｉＮ層表面の温度
は、４００〜６００℃、さらには５００℃程度となるこ
とが好ましい。
は、温度上昇開始から５秒以上経過してＴｉＮ層の堆積
を開始することが好ましい。これを基板温度で表せば、
５０℃以上のときにＴｉＮ層７の堆積を開始すればよい
ことになる。なお、堆積終了時でのＴｉＮ層表面の温度
は、４００〜６００℃、さらには５００℃程度となるこ
とが好ましい。
【００２３】次に、ＴｉＮ層７を形成した後、表面をわ
ずかに酸化する理由について説明する。図４は、ＴｉＮ
層あるいはＴｉ層上に形成したＡｌ配線の抵抗の時間変
化を示す。横軸は電流を流し始めてからの経過時間を表
し、縦軸はＡｌ配線の抵抗を任意目盛りで表す。なお、
Ａｌ配線の幅は０．７μｍ、厚さは０．８μｍ、電流密
度は２〜３ＭＡ／ｃｍ2 、基板温度は２００℃である。
ずかに酸化する理由について説明する。図４は、ＴｉＮ
層あるいはＴｉ層上に形成したＡｌ配線の抵抗の時間変
化を示す。横軸は電流を流し始めてからの経過時間を表
し、縦軸はＡｌ配線の抵抗を任意目盛りで表す。なお、
Ａｌ配線の幅は０．７μｍ、厚さは０．８μｍ、電流密
度は２〜３ＭＡ／ｃｍ2 、基板温度は２００℃である。
【００２４】図中、曲線ｐ１は、Ａｌ配線をＴｉ／Ｔｉ
Ｎ層上に形成した場合、曲線ｑ１は、ＴｉＮ層を形成
し、ＴｉＮ層表面を大気にさらした後Ａｌ配線を形成し
た場合、曲線ｒ１は、ＴｉＮ層を形成した後、大気にさ
らすことなく連続してＡｌ配線を形成した場合を示す。
Ｎ層上に形成した場合、曲線ｑ１は、ＴｉＮ層を形成
し、ＴｉＮ層表面を大気にさらした後Ａｌ配線を形成し
た場合、曲線ｒ１は、ＴｉＮ層を形成した後、大気にさ
らすことなく連続してＡｌ配線を形成した場合を示す。
【００２５】曲線ｐ１、ｑ１で示すように、Ａｌ配線を
Ｔｉ／ＴｉＮ層上に形成した場合及びＴｉＮ層表面を大
気にさらした後Ａｌ配線を形成した場合には、通電開始
当初わずかに抵抗が増加するが、その後は、ほとんど抵
抗の増加は見られない。これに対し、曲線ｒ１で示すよ
うに、ＴｉＮ層形成後連続してＡｌ配線を形成した場合
には、電流を流し始めてから約５００時間経過すると、
抵抗の増加率が大きくなる。これは、Ａｌ配線のエレク
トロマイグレーションにより抵抗が増加するためと考え
られる。
Ｔｉ／ＴｉＮ層上に形成した場合及びＴｉＮ層表面を大
気にさらした後Ａｌ配線を形成した場合には、通電開始
当初わずかに抵抗が増加するが、その後は、ほとんど抵
抗の増加は見られない。これに対し、曲線ｒ１で示すよ
うに、ＴｉＮ層形成後連続してＡｌ配線を形成した場合
には、電流を流し始めてから約５００時間経過すると、
抵抗の増加率が大きくなる。これは、Ａｌ配線のエレク
トロマイグレーションにより抵抗が増加するためと考え
られる。
【００２６】従って、Ａｌ配線の抵抗の増加を抑制する
ためには、ＴｉＮ層形成後、大気にさらすかまたは熱処
理を行うことにより、表面をわずかに酸化することが好
ましい。なお、Ｔｉ／ＴｉＮ層上にＡｌ配線を形成する
方法については、後に他の実施例で説明する。
ためには、ＴｉＮ層形成後、大気にさらすかまたは熱処
理を行うことにより、表面をわずかに酸化することが好
ましい。なお、Ｔｉ／ＴｉＮ層上にＡｌ配線を形成する
方法については、後に他の実施例で説明する。
【００２７】図２（Ｂ）に示すように、ＴｉＮ酸化表面
層８の上にＡｌ合金層９を形成する。以下、Ａｌ合金層
９の形成方法について説明する。まず、ＴｉＮ層７の表
面を酸化した後、基板を５００℃に加熱しデガスを行
う。これにより、ＴｉＮ層表面に吸着していた水分を除
去することができる。
層８の上にＡｌ合金層９を形成する。以下、Ａｌ合金層
９の形成方法について説明する。まず、ＴｉＮ層７の表
面を酸化した後、基板を５００℃に加熱しデガスを行
う。これにより、ＴｉＮ層表面に吸着していた水分を除
去することができる。
【００２８】図５（Ａ）は、デガスを行うための加熱装
置を示す。処理容器２０の底面にほぼ平坦な上面を有す
るサセプタ２４が配置されている。サセプタ２４の内部
にはヒータ２３が収納されている。サセプタ２４の上面
のほぼ中央部には、処理容器２０内にガスを導入するた
めのガス配管２２が開口している。また、処理容器２０
には、ガス排気用配管２５が設けられており内部のガス
を排気することができる。
置を示す。処理容器２０の底面にほぼ平坦な上面を有す
るサセプタ２４が配置されている。サセプタ２４の内部
にはヒータ２３が収納されている。サセプタ２４の上面
のほぼ中央部には、処理容器２０内にガスを導入するた
めのガス配管２２が開口している。また、処理容器２０
には、ガス排気用配管２５が設けられており内部のガス
を排気することができる。
【００２９】サセプタ２４の上面からわずか上方に、上
面とほぼ平行に処理基板２１を配置する。ヒータ２３で
サセプタ２４の上面を加熱しながら、ガス配管２２から
Ａｒガスを導入する。Ａｒガスはサセプタ２４と処理基
板２１との間隙を流れ、サセプタ２４によって加熱され
る。この間隙部の圧力は、１〜２０Ｔｏｒｒ程度とする
ことが好ましい。加熱されたＡｒガスにより処理基板表
面が所望の温度まで加熱される。
面とほぼ平行に処理基板２１を配置する。ヒータ２３で
サセプタ２４の上面を加熱しながら、ガス配管２２から
Ａｒガスを導入する。Ａｒガスはサセプタ２４と処理基
板２１との間隙を流れ、サセプタ２４によって加熱され
る。この間隙部の圧力は、１〜２０Ｔｏｒｒ程度とする
ことが好ましい。加熱されたＡｒガスにより処理基板表
面が所望の温度まで加熱される。
【００３０】図５（Ｂ）は、処理基板表面の温度変化を
示す。横軸は加熱開始からの時間を単位秒で表し、縦軸
は処理基板表面の温度を任意目盛りで表す。曲線ｐ２
は、図５（Ａ）に示す方法で加熱した場合を示す。曲線
ｑ２は、ランプ加熱により加熱した場合を示す。なお、
曲線ｒ２は表面にＴｉＮ層が形成されていない基板をラ
ンプ加熱した場合を示す。曲線ｑ２、ｒ２で示すように
ランプ加熱の場合、表面にＴｉＮ層が形成されていない
場合には効果があるが、ＴｉＮ層が形成されている場合
には加熱の効果が少なく、所望の温度まで加熱するため
に長時間を要する。
示す。横軸は加熱開始からの時間を単位秒で表し、縦軸
は処理基板表面の温度を任意目盛りで表す。曲線ｐ２
は、図５（Ａ）に示す方法で加熱した場合を示す。曲線
ｑ２は、ランプ加熱により加熱した場合を示す。なお、
曲線ｒ２は表面にＴｉＮ層が形成されていない基板をラ
ンプ加熱した場合を示す。曲線ｑ２、ｒ２で示すように
ランプ加熱の場合、表面にＴｉＮ層が形成されていない
場合には効果があるが、ＴｉＮ層が形成されている場合
には加熱の効果が少なく、所望の温度まで加熱するため
に長時間を要する。
【００３１】これに対し、図５（Ａ）に示すように、基
板裏面に沿ってＡｒガスを流しながら、ガスを媒介とし
て加熱すると、ＴｉＮ層の有無に関係なく所望の温度ま
で比較的短時間に加熱することができる。加熱開始から
約４０秒後にほぼ所望の温度に達する。図５（Ａ）に示
す方法の場合、加熱を開始してから約６０秒間デガスを
行うことが好ましい。なお、十分な水分のデガスを行う
ためには、ＴｉＮ層表面の温度を２５０〜５００℃とす
ることが好ましい。
板裏面に沿ってＡｒガスを流しながら、ガスを媒介とし
て加熱すると、ＴｉＮ層の有無に関係なく所望の温度ま
で比較的短時間に加熱することができる。加熱開始から
約４０秒後にほぼ所望の温度に達する。図５（Ａ）に示
す方法の場合、加熱を開始してから約６０秒間デガスを
行うことが好ましい。なお、十分な水分のデガスを行う
ためには、ＴｉＮ層表面の温度を２５０〜５００℃とす
ることが好ましい。
【００３２】このように、Ａｌ合金層９を形成する前に
ＴｉＮ層７、ＴｉＮ酸化表面層８のデガスを十分行うこ
とにより、後の熱処理工程でＡｌ合金層９が陥没するこ
とを防止することができる。
ＴｉＮ層７、ＴｉＮ酸化表面層８のデガスを十分行うこ
とにより、後の熱処理工程でＡｌ合金層９が陥没するこ
とを防止することができる。
【００３３】図６は、ＴｉＮ層７、ＴｉＮ酸化表面層８
のデガスを十分行わなかった場合の積層構造の断面図を
示す。図６（Ａ）に示すように、図２（Ａ）までと同様
の工程により層間絶縁膜６、ＴｉＮ層７、ＴｉＮ酸化表
面層８が形成されている。ＴｉＮ酸化表面層８の上に、
デガスを行わないでＡｌ合金層９を形成する。さらに、
Ａｌ合金層９の上にリンシリケートガラス（ＰＳＧ）膜
１０を形成する。
のデガスを十分行わなかった場合の積層構造の断面図を
示す。図６（Ａ）に示すように、図２（Ａ）までと同様
の工程により層間絶縁膜６、ＴｉＮ層７、ＴｉＮ酸化表
面層８が形成されている。ＴｉＮ酸化表面層８の上に、
デガスを行わないでＡｌ合金層９を形成する。さらに、
Ａｌ合金層９の上にリンシリケートガラス（ＰＳＧ）膜
１０を形成する。
【００３４】図６（Ｂ）に示すように、ＰＳＧ膜１０の
上にパッシベーション膜としてＳｉＮ膜１１を形成す
る。このとき、Ａｌ合金層９の一部が陥没し、陥没部１
２が発生する。これは、ＴｉＮ層７、ＴｉＮ酸化表面層
８表面に吸着された水分が原因と考えられる。Ａｌ合金
層９を形成する前に十分デガスを行うことにより、この
ような陥没の発生を防止することができる。
上にパッシベーション膜としてＳｉＮ膜１１を形成す
る。このとき、Ａｌ合金層９の一部が陥没し、陥没部１
２が発生する。これは、ＴｉＮ層７、ＴｉＮ酸化表面層
８表面に吸着された水分が原因と考えられる。Ａｌ合金
層９を形成する前に十分デガスを行うことにより、この
ような陥没の発生を防止することができる。
【００３５】デガスが完了した後、図５（Ａ）に示すサ
セプタ２４の温度を５０〜２００℃、さらに好ましくは
１００℃としてＡｒガスを流し、基板を５０〜２００℃
まで冷却する。その後、基板温度約３５０℃の条件で、
堆積速度１０ｎｍ／ｓで厚さ０．４〜０．５μｍのＡｌ
合金層を堆積し、その後、堆積速度２０ｎｍ／ｓで全体
の厚さが０．８〜１．０μｍとなるまでＡｌ合金層を堆
積する。この時、前半の堆積時には、サセプタのＡｒガ
スを流さず、基板温度の上昇を抑制する。また、前半の
堆積速度を後半の堆積速度よりも遅くすることによって
も、基板温度の上昇を抑制することができる。なお、Ａ
ｌ合金層は、Ａｌに０．１％のＣｕと０．１５％のＴｉ
が含有されたものである。
セプタ２４の温度を５０〜２００℃、さらに好ましくは
１００℃としてＡｒガスを流し、基板を５０〜２００℃
まで冷却する。その後、基板温度約３５０℃の条件で、
堆積速度１０ｎｍ／ｓで厚さ０．４〜０．５μｍのＡｌ
合金層を堆積し、その後、堆積速度２０ｎｍ／ｓで全体
の厚さが０．８〜１．０μｍとなるまでＡｌ合金層を堆
積する。この時、前半の堆積時には、サセプタのＡｒガ
スを流さず、基板温度の上昇を抑制する。また、前半の
堆積速度を後半の堆積速度よりも遅くすることによって
も、基板温度の上昇を抑制することができる。なお、Ａ
ｌ合金層は、Ａｌに０．１％のＣｕと０．１５％のＴｉ
が含有されたものである。
【００３６】このように、約５００℃でＴｉＮ酸化膜表
面層８のデガスを行なった後、Ａｌ合金層堆積時に基板
温度を３００〜４００℃程度とすることが好ましい。基
板温度を３００〜４００℃としてＡｌ合金層を堆積する
ことにより、Ａｌ合金層のステップカバレージ率を改善
することができる。
面層８のデガスを行なった後、Ａｌ合金層堆積時に基板
温度を３００〜４００℃程度とすることが好ましい。基
板温度を３００〜４００℃としてＡｌ合金層を堆積する
ことにより、Ａｌ合金層のステップカバレージ率を改善
することができる。
【００３７】図７は、温度５００℃程度でＡｌ合金層９
を形成した場合の積層構造の断面図を示す。５００℃程
度の比較的高温の基板表面に付着したＡｌ原子群は、そ
の表面積を小さくしようとして球状になる。このため、
図７に示すようにビアホール内に堆積したＡｌ合金層９
の表面に凹凸が生じ、ステップカバレージ率が悪くな
る。Ａｌ合金層９を形成する前に基板温度を３００〜４
００℃程度とすることにより、Ａｌ合金層９の表面を滑
らかにすることができる。
を形成した場合の積層構造の断面図を示す。５００℃程
度の比較的高温の基板表面に付着したＡｌ原子群は、そ
の表面積を小さくしようとして球状になる。このため、
図７に示すようにビアホール内に堆積したＡｌ合金層９
の表面に凹凸が生じ、ステップカバレージ率が悪くな
る。Ａｌ合金層９を形成する前に基板温度を３００〜４
００℃程度とすることにより、Ａｌ合金層９の表面を滑
らかにすることができる。
【００３８】このように、Ａｌ合金層９、ＴｉＮ酸化表
面層８、ＴｉＮ層７からなる上層配線積層構造を形成す
る。図２（Ｃ）は、上層配線の上にパッシベーション膜
を形成した積層配線構造の断面図を示す。
面層８、ＴｉＮ層７からなる上層配線積層構造を形成す
る。図２（Ｃ）は、上層配線の上にパッシベーション膜
を形成した積層配線構造の断面図を示す。
【００３９】まず、Ａｌ合金層９を形成した後、上層配
線を形成すべき領域をレジストパターンで覆い、レジス
トパターンをマスクとしてＡｌ合金層９、ＴｉＮ酸化表
面層８、ＴｉＮ層７をエッチングする。次に、厚さ０．
２μｍのＰＳＧ膜１０を全面に形成する。その後、ＰＳ
Ｇ膜形成時のダメージを回復するために４５０℃で３０
分程度フォーミングガス雰囲気中で熱処理を行う。フォ
ーミングガスとしては、例えば、Ｎ2 ガスに３％のＨ2
ガスが含まれた混合ガスを用いる。熱処理後、厚さ１．
０μｍのＳｉＮ膜１１を形成する。このように、ＰＳＧ
膜１０とＳｉＮ膜１１の２層からなるパッシベーション
膜を形成する。
線を形成すべき領域をレジストパターンで覆い、レジス
トパターンをマスクとしてＡｌ合金層９、ＴｉＮ酸化表
面層８、ＴｉＮ層７をエッチングする。次に、厚さ０．
２μｍのＰＳＧ膜１０を全面に形成する。その後、ＰＳ
Ｇ膜形成時のダメージを回復するために４５０℃で３０
分程度フォーミングガス雰囲気中で熱処理を行う。フォ
ーミングガスとしては、例えば、Ｎ2 ガスに３％のＨ2
ガスが含まれた混合ガスを用いる。熱処理後、厚さ１．
０μｍのＳｉＮ膜１１を形成する。このように、ＰＳＧ
膜１０とＳｉＮ膜１１の２層からなるパッシベーション
膜を形成する。
【００４０】このように形成された図２（Ｃ）に示す積
層配線構造においては、Ｗ層５とＡｌ合金層９との間に
ＴｉＮ層７が形成されているため、ＷとＡｌとの反応に
よる接触抵抗の増加を防止することができる。また、既
に述べたように、ＴｉＮ層７を形成する際に、層間絶縁
膜６からのデガス量が増加する前にＴｉＮ層の堆積を開
始することにより、Ｗ層５とＴｉＮ層７との接触抵抗の
増加を防止することができる。
層配線構造においては、Ｗ層５とＡｌ合金層９との間に
ＴｉＮ層７が形成されているため、ＷとＡｌとの反応に
よる接触抵抗の増加を防止することができる。また、既
に述べたように、ＴｉＮ層７を形成する際に、層間絶縁
膜６からのデガス量が増加する前にＴｉＮ層の堆積を開
始することにより、Ｗ層５とＴｉＮ層７との接触抵抗の
増加を防止することができる。
【００４１】さらに、ＴｉＮ層７の表面をわずかに酸化
することにより、その上に形成するＡｌ合金層９のエレ
クトロマイグレーション耐性を向上することができる。
なお、図４の曲線ｒ１で示すように、ＴｉＮ層上にＡｌ
合金層を連続して形成する方法は、Ａｌ合金層のエレク
トロマイグレーション耐性が悪くなるというデメリット
はあるが、Ａｌ合金層とＷ層との間にＴｉＮ層が形成さ
れているため、ＡｌとＷとの反応による抵触抵抗の増加
を防止するという点では同様の効果が期待できる。
することにより、その上に形成するＡｌ合金層９のエレ
クトロマイグレーション耐性を向上することができる。
なお、図４の曲線ｒ１で示すように、ＴｉＮ層上にＡｌ
合金層を連続して形成する方法は、Ａｌ合金層のエレク
トロマイグレーション耐性が悪くなるというデメリット
はあるが、Ａｌ合金層とＷ層との間にＴｉＮ層が形成さ
れているため、ＡｌとＷとの反応による抵触抵抗の増加
を防止するという点では同様の効果が期待できる。
【００４２】また、Ｗ層５とＴｉＮ層７との間にＴｉ層
を設けてもよい。例えば、図１（Ｄ）に示すように、Ｗ
層５の露出した表面のプレクリーン処理を行なった後、
基板温度２００〜３００℃で厚さ１０〜５０ｎｍのＴｉ
層、基板温度２００〜４００℃で厚さ５０〜１５０ｎｍ
のＴｉＮ層をこの順番に堆積する。
を設けてもよい。例えば、図１（Ｄ）に示すように、Ｗ
層５の露出した表面のプレクリーン処理を行なった後、
基板温度２００〜３００℃で厚さ１０〜５０ｎｍのＴｉ
層、基板温度２００〜４００℃で厚さ５０〜１５０ｎｍ
のＴｉＮ層をこの順番に堆積する。
【００４３】続いて、ＴｉＮ層表面を酸化することな
く、図２（Ｂ）で説明した方法と同様にＡｌ合金層を堆
積する。ＴｉＮ層の下にＴｉ層を形成することにより、
Ａｌ合金層のエレクトロマイグレーション耐性を向上す
ることができる。これは、Ｔｉ層の存在により、Ａｌ合
金層の（１１１）配向が強まるためと考えられる。この
方法ではＡｌ合金層堆積前にＴｉＮ層表面を酸化する必
要がないため、図１、図２に示した方法に比べて工程数
削減の効果がある。
く、図２（Ｂ）で説明した方法と同様にＡｌ合金層を堆
積する。ＴｉＮ層の下にＴｉ層を形成することにより、
Ａｌ合金層のエレクトロマイグレーション耐性を向上す
ることができる。これは、Ｔｉ層の存在により、Ａｌ合
金層の（１１１）配向が強まるためと考えられる。この
方法ではＡｌ合金層堆積前にＴｉＮ層表面を酸化する必
要がないため、図１、図２に示した方法に比べて工程数
削減の効果がある。
【００４４】Ａｌ合金層９の形成前にＴｉＮ層７のデガ
スを十分行うことにより、Ａｌ合金層９の陥没を防止す
ることができる。また、Ａｌ合金層９を３５０℃程度の
比較的低温で堆積することにより、Ａｌ合金層９のステ
ップカバレージ率を向上することができる。
スを十分行うことにより、Ａｌ合金層９の陥没を防止す
ることができる。また、Ａｌ合金層９を３５０℃程度の
比較的低温で堆積することにより、Ａｌ合金層９のステ
ップカバレージ率を向上することができる。
【００４５】次に、図８を参照して本発明の他の実施例
について説明する。図８（Ａ）は、他の実施例による多
層配線構造の断面図を示す。シリコン基板１の表面に形
成されたＢＰＳＧ膜２の上に図１（Ａ）〜（Ｄ）の工程
と同様の方法で、Ｗ層５、ＴｉＮ層４、Ｔｉ層３の３層
からなる下層配線層、及び層間絶縁膜６を形成する。
について説明する。図８（Ａ）は、他の実施例による多
層配線構造の断面図を示す。シリコン基板１の表面に形
成されたＢＰＳＧ膜２の上に図１（Ａ）〜（Ｄ）の工程
と同様の方法で、Ｗ層５、ＴｉＮ層４、Ｔｉ層３の３層
からなる下層配線層、及び層間絶縁膜６を形成する。
【００４６】ビアホール底面に露出したＷ層５の表面を
前述のプレクリーン処理した後、図２（Ａ）の工程と同
様の条件で厚さ１００ｎｍのＴｉＮ層７を形成する。次
に、基板温度を１００℃としスパッタリングにより、厚
さ３０ｎｍのＴｉ層１３を形成する。Ｔｉ層１３の上に
基板温度を１００℃に維持したまま、その他の条件は図
２（Ｂ）の工程と同様の条件でＡｌ合金層９を形成す
る。なお、Ｔｉ層１３及びＡｌ合金層９の形成開始時の
基板温度は、５０〜２００℃でもよい。
前述のプレクリーン処理した後、図２（Ａ）の工程と同
様の条件で厚さ１００ｎｍのＴｉＮ層７を形成する。次
に、基板温度を１００℃としスパッタリングにより、厚
さ３０ｎｍのＴｉ層１３を形成する。Ｔｉ層１３の上に
基板温度を１００℃に維持したまま、その他の条件は図
２（Ｂ）の工程と同様の条件でＡｌ合金層９を形成す
る。なお、Ｔｉ層１３及びＡｌ合金層９の形成開始時の
基板温度は、５０〜２００℃でもよい。
【００４７】図８（Ａ）に示す多層配線構造において
も、Ｗ層５とＡｌ合金層９との間にＴｉＮ層７が形成さ
れているため、ＷとＡｌとの反応による接触抵抗の増加
を防止することができる。また、Ａｌ合金層９とＴｉＮ
層７との間にＴｉ層１３が挟まれているため、図４の曲
線ｐ１で示すように上層配線のエレクトロマイグレーシ
ョンによる抵抗の増加を抑制することができる。
も、Ｗ層５とＡｌ合金層９との間にＴｉＮ層７が形成さ
れているため、ＷとＡｌとの反応による接触抵抗の増加
を防止することができる。また、Ａｌ合金層９とＴｉＮ
層７との間にＴｉ層１３が挟まれているため、図４の曲
線ｐ１で示すように上層配線のエレクトロマイグレーシ
ョンによる抵抗の増加を抑制することができる。
【００４８】なお、図８（Ａ）の多層配線構造において
は、Ａｌ合金層９とＴｉ層１３との界面におけるＡｌと
Ｔｉとの反応が問題になる。ＡｌとＴｉが反応しＡｌ3
Ｔｉ合金が形成されると、Ａｌ合金層９の実効的な膜厚
が薄くなりシート抵抗が増加する。このシート抵抗の増
加はＡｌ合金層９のＴｉ濃度の減少、あるいはＡｌ合金
層９形成後に行う熱処理温度の低温化により抑制するこ
とが可能である。
は、Ａｌ合金層９とＴｉ層１３との界面におけるＡｌと
Ｔｉとの反応が問題になる。ＡｌとＴｉが反応しＡｌ3
Ｔｉ合金が形成されると、Ａｌ合金層９の実効的な膜厚
が薄くなりシート抵抗が増加する。このシート抵抗の増
加はＡｌ合金層９のＴｉ濃度の減少、あるいはＡｌ合金
層９形成後に行う熱処理温度の低温化により抑制するこ
とが可能である。
【００４９】図８（Ｂ）は、上層配線層のシート抵抗の
時間変化を示す。横軸は熱処理時間、縦軸はシート抵抗
を、それぞれ任意目盛りで表す。曲線ｐ３は、Ａｌ合金
層９としてＡｌに０．１％のＣｕと０．１５％のＴｉを
混入したＡｌ合金を使用した場合、曲線ｑ３は、Ａｌに
０．１％のＣｕと０．０５％のＴｉを混入したＡｌ合金
を使用した場合のシート抵抗の変化を示す。
時間変化を示す。横軸は熱処理時間、縦軸はシート抵抗
を、それぞれ任意目盛りで表す。曲線ｐ３は、Ａｌ合金
層９としてＡｌに０．１％のＣｕと０．１５％のＴｉを
混入したＡｌ合金を使用した場合、曲線ｑ３は、Ａｌに
０．１％のＣｕと０．０５％のＴｉを混入したＡｌ合金
を使用した場合のシート抵抗の変化を示す。
【００５０】曲線ｐ３、ｑ３の場合、共に熱処理開始当
初は、熱処理時間の増加に伴ってシート抵抗は増加す
る。所定の時間が経過するとシート抵抗の増加は飽和
し、それ以上熱処理を行ってもシート抵抗はほぼ一定の
値を維持する。この一定の値までの増加量は、Ｔｉ層１
３の厚さにより決まる。このように、シート抵抗の熱処
理時間に対する変化は同様の傾向を示すが、Ａｌ合金中
のＴｉ濃度を０．０５％としたときには、曲線ｑ３で示
すように、Ｔｉ濃度を０．１５％としたときに比べてシ
ート抵抗が小さい。これは、Ｔｉ濃度を減少させたＡｌ
合金の抵抗率が小さいためと考えられる。Ｔｉ濃度の減
少の効果を得るためには、Ｔｉ濃度を０．１％以下とす
ることが好ましい。
初は、熱処理時間の増加に伴ってシート抵抗は増加す
る。所定の時間が経過するとシート抵抗の増加は飽和
し、それ以上熱処理を行ってもシート抵抗はほぼ一定の
値を維持する。この一定の値までの増加量は、Ｔｉ層１
３の厚さにより決まる。このように、シート抵抗の熱処
理時間に対する変化は同様の傾向を示すが、Ａｌ合金中
のＴｉ濃度を０．０５％としたときには、曲線ｑ３で示
すように、Ｔｉ濃度を０．１５％としたときに比べてシ
ート抵抗が小さい。これは、Ｔｉ濃度を減少させたＡｌ
合金の抵抗率が小さいためと考えられる。Ｔｉ濃度の減
少の効果を得るためには、Ｔｉ濃度を０．１％以下とす
ることが好ましい。
【００５１】図８（Ｂ）の曲線ｒ３は、曲線ｑ３の場合
と同一組成のＡｌ合金層を形成し、その後、より低い温
度で熱処理を行った場合のシート抵抗の変化を示す。熱
処理温度が低いと、熱処理時間に対するシート抵抗の増
加は緩やかになる。このため、熱処理温度を低下するこ
とにより、シート抵抗の増加を抑制することができる。
と同一組成のＡｌ合金層を形成し、その後、より低い温
度で熱処理を行った場合のシート抵抗の変化を示す。熱
処理温度が低いと、熱処理時間に対するシート抵抗の増
加は緩やかになる。このため、熱処理温度を低下するこ
とにより、シート抵抗の増加を抑制することができる。
【００５２】シート抵抗の増加抑制の効果を十分得るた
めには、上層配線形成後の熱処理の温度を４００℃程度
以下とすることが好ましい。例えば、上層配線の上に形
成するパッシベーション膜堆積時の基板温度、リード線
取り出し用のパッドを露出させるためのパッシベーショ
ン膜エッチング後の熱処理温度等を４００℃程度以下と
することが好ましい。
めには、上層配線形成後の熱処理の温度を４００℃程度
以下とすることが好ましい。例えば、上層配線の上に形
成するパッシベーション膜堆積時の基板温度、リード線
取り出し用のパッドを露出させるためのパッシベーショ
ン膜エッチング後の熱処理温度等を４００℃程度以下と
することが好ましい。
【００５３】Ａｌ合金層９を形成後、Ａｌ合金層９の上
に上層配線層をパターニングする際の露光光の反射防止
膜として厚さ３０〜１００ｎｍのＴｉＮ層１４を形成す
る。このように、Ａｌ合金層９は、下側のＴｉ層１３と
ＴｉＮ層７からなるバリアメタル層と、上側の反射防止
用のＴｉＮ層１４に挟まれた構造となる。
に上層配線層をパターニングする際の露光光の反射防止
膜として厚さ３０〜１００ｎｍのＴｉＮ層１４を形成す
る。このように、Ａｌ合金層９は、下側のＴｉ層１３と
ＴｉＮ層７からなるバリアメタル層と、上側の反射防止
用のＴｉＮ層１４に挟まれた構造となる。
【００５４】バリアメタル層としてのＴｉＮ層７は、成
膜温度５００℃、作動ガスとしてＡｒとＮ2 の混合ガス
を用いたリアクティブスパッタリングにより形成する。
このとき、ＴｉＮ層７の抵抗率を小さくするために、成
膜温度は高い方が好ましい。また、混合ガス全流量に対
するＮ2 ガスの流量比は、７０〜１００％、さらには８
０％程度が好ましい。Ｎ2 ガスの流量比を８０％程度と
すると、形成されるＴｉＮ層は（２００）配向する傾向
が強くなる。（２００）配向することにより、グレイン
サイズが大きくなり、表面がより平坦になる。さらに
は、高密度化しやすく抵抗率の低減を図ることができ
る。
膜温度５００℃、作動ガスとしてＡｒとＮ2 の混合ガス
を用いたリアクティブスパッタリングにより形成する。
このとき、ＴｉＮ層７の抵抗率を小さくするために、成
膜温度は高い方が好ましい。また、混合ガス全流量に対
するＮ2 ガスの流量比は、７０〜１００％、さらには８
０％程度が好ましい。Ｎ2 ガスの流量比を８０％程度と
すると、形成されるＴｉＮ層は（２００）配向する傾向
が強くなる。（２００）配向することにより、グレイン
サイズが大きくなり、表面がより平坦になる。さらに
は、高密度化しやすく抵抗率の低減を図ることができ
る。
【００５５】これに対して、Ａｌ合金層９の上に形成さ
れる反射防止用のＴｉＮ層１４は、成膜温度を２００〜
３００℃とし、ＴｉＮ層７と同様に作動ガスとしてＡｒ
とＮ 2 の混合ガスを用いたリアクティブスパッタリング
により形成する。このとき、Ｎ2 ガスの流量比をＴｉＮ
層７の形成の場合と同様に８０％程度とすると、窒素原
子が下地のＡｌと反応してＡｌＮが形成される。このた
め、ＴｉＮ層１４とＡｌ合金層９との接触抵抗が大きく
なる。ＡｌＮの形成を防止するためには、ＡｒとＮ2 の
混合ガス全流量に対するＮ2 ガスの流量比を４０〜６０
％、さらには５０％程度とすることが好ましい。
れる反射防止用のＴｉＮ層１４は、成膜温度を２００〜
３００℃とし、ＴｉＮ層７と同様に作動ガスとしてＡｒ
とＮ 2 の混合ガスを用いたリアクティブスパッタリング
により形成する。このとき、Ｎ2 ガスの流量比をＴｉＮ
層７の形成の場合と同様に８０％程度とすると、窒素原
子が下地のＡｌと反応してＡｌＮが形成される。このた
め、ＴｉＮ層１４とＡｌ合金層９との接触抵抗が大きく
なる。ＡｌＮの形成を防止するためには、ＡｒとＮ2 の
混合ガス全流量に対するＮ2 ガスの流量比を４０〜６０
％、さらには５０％程度とすることが好ましい。
【００５６】また、Ａｌ合金層９の上に、さらに３層目
の配線を形成する場合にも２層目の配線と同様の方法に
より配線層を形成することができる。すなわち、２層目
配線の反射防止用ＴｉＮ層１４上に、バリアメタル層、
Ａｌ合金層及び反射防止用ＴｉＮ層からなる３層目の配
線を形成することができる。２層目配線表面に反射防止
用ＴｉＮ層１４がある場合の３層目配線のバリアメタル
層は、２層目配線と３層目配線との接触抵抗を少なくす
るために必要となる。
の配線を形成する場合にも２層目の配線と同様の方法に
より配線層を形成することができる。すなわち、２層目
配線の反射防止用ＴｉＮ層１４上に、バリアメタル層、
Ａｌ合金層及び反射防止用ＴｉＮ層からなる３層目の配
線を形成することができる。２層目配線表面に反射防止
用ＴｉＮ層１４がある場合の３層目配線のバリアメタル
層は、２層目配線と３層目配線との接触抵抗を少なくす
るために必要となる。
【００５７】上記実施例では、高融点金属配線上のバリ
アメタル層としてＴｉＮを用いた場合について説明した
が、下層配線の主成分であるＷと、上層配線の主成分で
あるＡｌとの双方と反応しにくい材料であればその他の
金属あるいは金属化合物を使用してもよい。例えば、Ｔ
ｉＷ、Ｗ、Ｔａ等を使用してもよい。
アメタル層としてＴｉＮを用いた場合について説明した
が、下層配線の主成分であるＷと、上層配線の主成分で
あるＡｌとの双方と反応しにくい材料であればその他の
金属あるいは金属化合物を使用してもよい。例えば、Ｔ
ｉＷ、Ｗ、Ｔａ等を使用してもよい。
【００５８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
高融点金属を用いた下層配線と、その上に形成される上
層配線との接触抵抗の増加を抑制することができ、半導
体装置の信頼性及び性能の向上を図ることができる。
高融点金属を用いた下層配線と、その上に形成される上
層配線との接触抵抗の増加を抑制することができ、半導
体装置の信頼性及び性能の向上を図ることができる。
【図１】本発明の実施例による多層配線形成方法を説明
するための多層配線構造の断面図である。
するための多層配線構造の断面図である。
【図２】本発明の実施例による多層配線形成方法を説明
するための多層配線構造の断面図である。
するための多層配線構造の断面図である。
【図３】図１（Ｄ）に示す多層配線構造基板を加熱した
ときの、層間絶縁膜からのデガス量の時間変化を示すグ
ラフである。
ときの、層間絶縁膜からのデガス量の時間変化を示すグ
ラフである。
【図４】ＴｉＮ層上に連続してＡｌ合金層を形成した場
合、ＴｉＮ層を一旦大気にさらした後Ａｌ合金層を形成
した場合、またはＴｉ／ＴｉＮ積層構造上にＡｌ合金層
を形成した場合に、積層配線に通電したときの、抵抗の
時間変化を示すグラフである。
合、ＴｉＮ層を一旦大気にさらした後Ａｌ合金層を形成
した場合、またはＴｉ／ＴｉＮ積層構造上にＡｌ合金層
を形成した場合に、積層配線に通電したときの、抵抗の
時間変化を示すグラフである。
【図５】本発明の実施例で使用したデガス処理装置の概
略断面図、及びこのデガス処理装置を使用して基板を加
熱した場合の基板の温度変化を示すグラフである。
略断面図、及びこのデガス処理装置を使用して基板を加
熱した場合の基板の温度変化を示すグラフである。
【図６】ＴｉＮ層上に形成したＡｌ合金層の陥没の様子
を示すための積層構造の断面図である。
を示すための積層構造の断面図である。
【図７】ＴｉＮ層の酸化表面上に比較的高温でＡｌ合金
層を形成した場合の多層配線構造の断面図である。
層を形成した場合の多層配線構造の断面図である。
【図８】本発明の他の実施例による多層配線構造の断面
図、及びこの多層配線構造が形成された基板を熱処理し
た場合の上層配線層のシート抵抗の時間変化を示すグラ
フである。
図、及びこの多層配線構造が形成された基板を熱処理し
た場合の上層配線層のシート抵抗の時間変化を示すグラ
フである。
【図９】従来例による多層配線構造の断面図である。
１ シリコン基板 ２ ＢＰＳＧ膜 ３ Ｔｉ層 ４ ＴｉＮ層 ５ Ｗ層 ６ 層間絶縁膜 ７ ＴｉＮ層 ８ ＴｉＮ酸化表面層 ９ Ａｌ合金層 １０ ＰＳＧ膜 １１ ＳｉＮ膜 １２ 陥没部 １３ Ｔｉ層 １４ 反射防止用ＴｉＮ層 ２０ 処理容器 ２１ 処理基板 ２２ ガス導入配管 ２３ ヒータ ２４ サセプタ ２５ ガス排気用配管 ５０ シリコン基板 ５１ ＢＰＳＧ膜 ５２ Ｔｉ層 ５３ ＴｉＮ層 ５４ Ｗ層 ５５ 層間絶縁膜 ５６ Ｔｉ層 ５７ Ａｌ合金層
Claims (15)
- 【請求項１】 絶縁表面上に形成され、高融点金属を主
成分として含む第１の配線と、 前記第１の配線を覆うように形成され、所定の領域にコ
ンタクトホールが設けられた層間絶縁膜と、 前記第１の配線の上面のうち前記コンタクトホールが設
けられた領域で前記第１の配線に電気的に接続するよう
に形成され、Ａｌを主成分として含む第２の配線と、 前記第１の配線と前記第２の配線とが電気的に接続され
る界面に配置され、前記第１の配線の主成分である高融
点金属及びＡｌの双方と異なり、かつ双方と実質的に反
応しない材料からなるバリア層とを有する半導体装置。 - 【請求項２】 前記バリア層は、ＴｉＮ層、ＴｉＷ層、
Ｗ層、Ｔａ層からなる群から選ばれた少なくとも１つの
層から構成される請求項１記載の半導体装置。 - 【請求項３】 さらに、前記バリア層と前記第２の配線
との界面に形成され、前記バリア層の表面を酸化して形
成した酸化表面層を含む請求項１または２記載の半導体
装置。 - 【請求項４】 前記バリア層は、Ｔｉ層とその上に形成
されたＴｉＮ層を含む少なくとも２層から構成されてい
る請求項１または２記載の半導体装置。 - 【請求項５】 前記バリア層は、ＴｉＮ層であり、 さらに、前記バリア層と前記第２の配線との界面に形成
されたＴｉ層を有し、 前記第２の配線は、Ｔｉ濃度が０．１％以下である請求
項１または３記載の半導体装置。 - 【請求項６】 絶縁表面上に、高融点金属を主成分とし
て含む第１の配線を形成する工程と、 前記第１の配線を覆う層間絶縁膜を形成し、前記第１の
配線の表面のうち所定の領域が露出するように前記層間
絶縁膜にビアホールを形成するビアホール形成工程と、 少なくとも前記ビアホールの底面に露出した前記第１の
配線の表面に、前記第１の配線の主成分である高融点金
属及びＡｌの双方と異なり、かつ双方と反応しにくい材
料からなるバリア層を形成するバリア層形成工程と、 前記バリア層表面を酸化し、酸化表面層を形成するバリ
ア層表面酸化工程と、 前記層間絶縁膜及び前記酸化表面層の上にＡｌを主成分
として含む第２の配線層を形成する第２の配線層形成工
程とを含む半導体装置の製造方法。 - 【請求項７】 さらに、前記バリア層表面酸化工程の
後、前記第２の配線層形成工程前に、少なくとも前記バ
リア層を２５０〜５００℃の温度に加熱しバリア層表面
に吸着したガスを放出するデガス工程を含む請求項６記
載の半導体装置の製造方法。 - 【請求項８】 さらに、前記第２の配線層形成工程は前
記バリア層表面を３００〜４００℃にして前記第２の配
線を形成する請求項７記載の半導体装置の製造方法。 - 【請求項９】 絶縁表面上に、高融点金属を主成分とし
て含む第１の配線を形成する工程と、 前記第１の配線を覆う層間絶縁膜を形成し、前記第１の
配線の表面のうち所定の領域が露出するように前記層間
絶縁膜にビアホールを形成するビアホール形成工程と、 少なくとも前記ビアホールの底面に露出した前記第１の
配線の表面に、ＴｉＮからなるバリア層を形成するバリ
ア層形成工程と、 少なくとも前記バリア層表面に、Ｔｉ層を形成するＴｉ
層形成工程と、 前記層間絶縁膜及び前記Ｔｉ層の上に、Ａｌを主成分と
して含み、Ｔｉ濃度が０．１％以下である第２の配線層
を形成する第２の配線層形成工程とを含む半導体装置の
製造方法。 - 【請求項１０】 前記Ｔｉ層形成工程は、前記第１の配
線の表面温度が５０〜２００℃でＴｉ層を形成し、 前記第２の配線層形成工程は、前記Ｔｉ層形成工程とほ
ぼ同じ温度で前記第２の配線を形成する請求項９記載の
半導体装置の製造方法。 - 【請求項１１】 前記バリア層形成工程は、前記層間絶
縁膜及び第１の配線の表面を加熱し、該表面温度が５０
〜２００℃のときにＴｉＮ層の堆積を開始し、該ＴｉＮ
層の堆積終了時には、該ＴｉＮ層表面の温度が４００〜
６００℃となるように温度制御しつつ、少なくとも前記
ビアホールの底面に露出した前記第１の配線の表面にＴ
ｉＮ層を堆積する請求項６〜１０のいずれかに記載の半
導体装置の製造方法。 - 【請求項１２】 絶縁表面上に、高融点金属を主成分と
して含む第１の配線を形成する工程と、 前記第１の配線を覆う層間絶縁膜を形成し、前記第１の
配線の表面のうち所定の領域が露出するように前記層間
絶縁膜にビアホールを形成するビアホール形成工程と、 少なくとも前記ビアホールの底面に露出した前記第１の
配線の表面に、Ｔｉ層を形成する工程と、 少なくとも前記Ｔｉ層表面に、ＴｉＮからなるバリア層
を形成するバリア層形成工程と、 前記層間絶縁膜及び前記バリア層の上に、Ａｌを主成分
として含む第２の配線層を形成する第２の配線層形成工
程とを含む半導体装置の製造方法。 - 【請求項１３】 さらに、ビアホール形成工程の後に、
Ａｒを用いたスパッタエッチングにより、前記ビアホー
ル底面に露出した前記第１の配線の表面及び前記層間絶
縁膜の表面を３０〜５０ｎｍエッチングする工程を含む
請求項６〜１２のいずれかに記載の半導体装置の製造方
法。 - 【請求項１４】 さらに、前記第２の配線層の表面に、
反応ガスとしてＡｒとＮ2 を含む混合ガスを用い、混合
ガスの流量に対するＮ2 ガスの流量比が４０〜６０％の
条件でリアクティブスパッタリングによりＴｉＮ層を形
成する工程を含む請求項６〜１３のいずれかに記載の半
導体装置の製造方法。 - 【請求項１５】 さらに、前記第２の配線層を部分的に
エッチングして所定のパターンの第２の配線を形成する
工程と、 前記第２の配線を覆うように、４００℃以下の温度でパ
ッシベーション膜を形成する工程を含む請求項６〜１４
のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20703194A JP3599199B2 (ja) | 1994-08-31 | 1994-08-31 | 多層配線を有する半導体装置の製造方法 |
| US08/502,894 US5847459A (en) | 1994-08-31 | 1995-07-17 | Multi-level wiring using refractory metal |
| KR1019950021317A KR100211627B1 (ko) | 1994-08-31 | 1995-07-20 | 다층배선을 가지는 반도체장치 및 그 제조방법 |
| US09/159,601 US6204167B1 (en) | 1994-08-31 | 1998-09-24 | Method of making a multi-level interconnect having a refractory metal wire and a degassed oxidized, TiN barrier layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20703194A JP3599199B2 (ja) | 1994-08-31 | 1994-08-31 | 多層配線を有する半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0878520A true JPH0878520A (ja) | 1996-03-22 |
| JP3599199B2 JP3599199B2 (ja) | 2004-12-08 |
Family
ID=16533063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20703194A Expired - Lifetime JP3599199B2 (ja) | 1994-08-31 | 1994-08-31 | 多層配線を有する半導体装置の製造方法 |
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|---|---|
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| KR (1) | KR100211627B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0807974A1 (fr) * | 1996-04-10 | 1997-11-19 | STMicroelectronics S.A. | Interconnexions multicouches à faible capacité parasite latérale |
| JPH11345872A (ja) * | 1998-05-11 | 1999-12-14 | Samsung Electronics Co Ltd | 金属配線連結方法 |
| KR100235959B1 (ko) * | 1996-10-22 | 1999-12-15 | 김영환 | 반도체소자의 금속배선 제조방법 |
| US6344411B1 (en) | 1997-11-21 | 2002-02-05 | Nec Corporation | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same |
| US7279416B2 (en) | 2003-06-03 | 2007-10-09 | Samsung Electronics Co., Ltd. | Methods of forming a conductive structure in an integrated circuit device |
| JP2010219130A (ja) * | 2009-03-13 | 2010-09-30 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005277A (en) * | 1996-07-15 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | ARC layer enhancement for reducing metal loss during via etch |
| US20040222525A1 (en) * | 1997-03-14 | 2004-11-11 | Rhodes Howard E. | Advanced VLSI metallization |
| US6395629B1 (en) * | 1997-04-16 | 2002-05-28 | Stmicroelectronics, Inc. | Interconnect method and structure for semiconductor devices |
| US6188097B1 (en) * | 1997-07-02 | 2001-02-13 | Micron Technology, Inc. | Rough electrode (high surface area) from Ti and TiN |
| US6054768A (en) * | 1997-10-02 | 2000-04-25 | Micron Technology, Inc. | Metal fill by treatment of mobility layers |
| US6034420A (en) * | 1997-12-18 | 2000-03-07 | Advanced Micro Devices, Inc. | Electromigration resistant patterned metal layer gap filled with HSQ |
| JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US6413858B1 (en) | 1999-08-27 | 2002-07-02 | Micron Technology, Inc. | Barrier and electroplating seed layer |
| JP2001274143A (ja) * | 2000-03-28 | 2001-10-05 | Tdk Corp | ドライエッチング方法、微細加工方法及びドライエッチング用マスク |
| US7038320B1 (en) * | 2001-02-20 | 2006-05-02 | Advanced Micro Devices, Inc. | Single damascene integration scheme for preventing copper contamination of dielectric layer |
| US6426293B1 (en) * | 2001-06-01 | 2002-07-30 | Advanced Micro Devices, Inc. | Minimizing resistance and electromigration of interconnect by adjusting anneal temperature and amount of seed layer dopant |
| US20040203230A1 (en) * | 2002-01-31 | 2004-10-14 | Tetsuo Usami | Semiconductor device having multilayered conductive layers |
| US6777328B2 (en) * | 2002-01-31 | 2004-08-17 | Oki Electric Industry Co., Ltd. | Method of forming multilayered conductive layers for semiconductor device |
| US6800494B1 (en) * | 2002-05-17 | 2004-10-05 | Advanced Micro Devices, Inc. | Method and apparatus for controlling copper barrier/seed deposition processes |
| JP2005244178A (ja) * | 2004-01-26 | 2005-09-08 | Toshiba Corp | 半導体装置の製造方法 |
| US7462560B2 (en) * | 2005-08-11 | 2008-12-09 | United Microelectronics Corp. | Process of physical vapor depositing mirror layer with improved reflectivity |
| KR100835442B1 (ko) | 2006-12-21 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 패드 구조 및 그 제조 방법 |
| KR101550526B1 (ko) * | 2014-02-21 | 2015-09-04 | 에스티에스반도체통신 주식회사 | 클러스터형 반도체 제조장치 및 이를 이용한 반도체 소자 제조방법 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4566026A (en) * | 1984-04-25 | 1986-01-21 | Honeywell Inc. | Integrated circuit bimetal layer |
| JPS61133646A (ja) * | 1984-12-03 | 1986-06-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62118525A (ja) * | 1985-11-19 | 1987-05-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62213159A (ja) * | 1986-03-13 | 1987-09-19 | Matsushita Electronics Corp | 半導体装置の電極配線層 |
| US5055908A (en) * | 1987-07-27 | 1991-10-08 | Texas Instruments Incorporated | Semiconductor circuit having metallization with TiW |
| JPH0719841B2 (ja) * | 1987-10-02 | 1995-03-06 | 株式会社東芝 | 半導体装置 |
| JP2537413B2 (ja) * | 1989-03-14 | 1996-09-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5658828A (en) * | 1989-11-30 | 1997-08-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming an aluminum contact through an insulating layer |
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
| JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| US5278448A (en) * | 1991-03-19 | 1994-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2533414B2 (ja) * | 1991-04-09 | 1996-09-11 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
| JP2655213B2 (ja) * | 1991-10-14 | 1997-09-17 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| JP2924450B2 (ja) * | 1992-05-22 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
| JP2861629B2 (ja) * | 1992-05-27 | 1999-02-24 | 日本電気株式会社 | 半導体装置 |
| US5378660A (en) * | 1993-02-12 | 1995-01-03 | Applied Materials, Inc. | Barrier layers and aluminum contacts |
| US5416045A (en) * | 1993-02-18 | 1995-05-16 | Micron Technology, Inc. | Method for chemical vapor depositing a titanium nitride layer on a semiconductor wafer and method of annealing tin films |
| JP3045928B2 (ja) * | 1994-06-28 | 2000-05-29 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US5385868A (en) * | 1994-07-05 | 1995-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Upward plug process for metal via holes |
| US5686761A (en) * | 1995-06-06 | 1997-11-11 | Advanced Micro Devices, Inc. | Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology |
-
1994
- 1994-08-31 JP JP20703194A patent/JP3599199B2/ja not_active Expired - Lifetime
-
1995
- 1995-07-17 US US08/502,894 patent/US5847459A/en not_active Expired - Lifetime
- 1995-07-20 KR KR1019950021317A patent/KR100211627B1/ko not_active IP Right Cessation
-
1998
- 1998-09-24 US US09/159,601 patent/US6204167B1/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0807974A1 (fr) * | 1996-04-10 | 1997-11-19 | STMicroelectronics S.A. | Interconnexions multicouches à faible capacité parasite latérale |
| KR100235959B1 (ko) * | 1996-10-22 | 1999-12-15 | 김영환 | 반도체소자의 금속배선 제조방법 |
| US6344411B1 (en) | 1997-11-21 | 2002-02-05 | Nec Corporation | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same |
| US6787913B2 (en) | 1997-11-21 | 2004-09-07 | Nec Electronics Corporation | Ohmic contact plug having an improved crack free TiN barrier metal in a contact hole and method of forming the same |
| JPH11345872A (ja) * | 1998-05-11 | 1999-12-14 | Samsung Electronics Co Ltd | 金属配線連結方法 |
| JP4653866B2 (ja) * | 1998-05-11 | 2011-03-16 | 三星電子株式会社 | 金属配線連結方法 |
| US7279416B2 (en) | 2003-06-03 | 2007-10-09 | Samsung Electronics Co., Ltd. | Methods of forming a conductive structure in an integrated circuit device |
| JP2010219130A (ja) * | 2009-03-13 | 2010-09-30 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6204167B1 (en) | 2001-03-20 |
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