JPH0869694A - センスアンプ - Google Patents
センスアンプInfo
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- JPH0869694A JPH0869694A JP6205155A JP20515594A JPH0869694A JP H0869694 A JPH0869694 A JP H0869694A JP 6205155 A JP6205155 A JP 6205155A JP 20515594 A JP20515594 A JP 20515594A JP H0869694 A JPH0869694 A JP H0869694A
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Abstract
(57)【要約】
【目的】 半導体基板の占有面積を低減できるセンスア
ンプを提供することを目的とするものである。 【構成】 メモリセルアレイ１からデータ線Ｄ０，Ｄ０
＊、Ｄ１，Ｄ１＊、Ｄ２，Ｄ２＊、…が列選択トランジ
スタＴ１０，Ｔ１１，Ｔ１２，…を介してソースを共通
接続するＮＭＯＳトランジスタ１００，１０１、１０
２，１０３、１０４，１０５、…の夫々のゲートに接続
され、且つそれらのトランジスタ差動対Ａ１，Ａ２，Ａ
３，…は能動負荷回路ＣＭ１を共有し、トランジスタ差
動対と能動負荷回路との接続点を出力端子ＯＵＴ，ＯＵ
Ｔ＊とし、トランジスタ差動対の共通接続されたソース
に駆動用のＮＭＯＳトランジスタ１０６〜１０８のドレ
インが接続され、それらのゲートにイネーブル信号ＥＮ
０，ＥＮ１，…が印加されるようになされ、上記データ
線に対応して複数のトランジスタ差動対と共通の能動負
荷回路で構成することによってセンスアンプの占有面積
を低減したものである。
ンプを提供することを目的とするものである。 【構成】 メモリセルアレイ１からデータ線Ｄ０，Ｄ０
＊、Ｄ１，Ｄ１＊、Ｄ２，Ｄ２＊、…が列選択トランジ
スタＴ１０，Ｔ１１，Ｔ１２，…を介してソースを共通
接続するＮＭＯＳトランジスタ１００，１０１、１０
２，１０３、１０４，１０５、…の夫々のゲートに接続
され、且つそれらのトランジスタ差動対Ａ１，Ａ２，Ａ
３，…は能動負荷回路ＣＭ１を共有し、トランジスタ差
動対と能動負荷回路との接続点を出力端子ＯＵＴ，ＯＵ
Ｔ＊とし、トランジスタ差動対の共通接続されたソース
に駆動用のＮＭＯＳトランジスタ１０６〜１０８のドレ
インが接続され、それらのゲートにイネーブル信号ＥＮ
０，ＥＮ１，…が印加されるようになされ、上記データ
線に対応して複数のトランジスタ差動対と共通の能動負
荷回路で構成することによってセンスアンプの占有面積
を低減したものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に用
いられるセンスアンプに関し、特に、センスアンプの占
有面積を低減し得るとともに、出力信号の伝達時間を短
縮し得るセンスアンプに係るものである。
いられるセンスアンプに関し、特に、センスアンプの占
有面積を低減し得るとともに、出力信号の伝達時間を短
縮し得るセンスアンプに係るものである。
【０００２】
【従来の技術】図５は従来の半導体メモリ装置（ＳＲＡ
Ｍ装置）の概略を示すブロック図である。同図に於い
て、１はＳＲＡＭセルＭ11, Ｍ12, Ｍ13, …、Ｍ21, Ｍ
22, Ｍ23 , …がマトリック状に配列されたメモリセルア
レイ、２は任意のワード線を選択する行デコーダ、３は
列選択トランジスタＴ11, Ｔ12, Ｔ13, Ｔ14、Ｔ21…を
選択する列デコーダ、４はプルアップ回路であり、デー
タ線Ｄ０，Ｄ０＊（＊は反転を意味する）には列方向に
ＳＲＡＭセルＭ11, Ｍ21, Ｍ31, Ｍ41…が接続されてい
る。同様に、データ線Ｄ１，Ｄ１＊には列方向にＳＲＡ
ＭセルＭ12, Ｍ22,…が接続されている。Ａ1 〜Ａ5 は
センスアンプであり、Ｂ11〜Ｂ51，Ｂ12〜Ｂ52はバッフ
ァであり、Ｉ1 〜Ｉ5 はインバータである。
Ｍ装置）の概略を示すブロック図である。同図に於い
て、１はＳＲＡＭセルＭ11, Ｍ12, Ｍ13, …、Ｍ21, Ｍ
22, Ｍ23 , …がマトリック状に配列されたメモリセルア
レイ、２は任意のワード線を選択する行デコーダ、３は
列選択トランジスタＴ11, Ｔ12, Ｔ13, Ｔ14、Ｔ21…を
選択する列デコーダ、４はプルアップ回路であり、デー
タ線Ｄ０，Ｄ０＊（＊は反転を意味する）には列方向に
ＳＲＡＭセルＭ11, Ｍ21, Ｍ31, Ｍ41…が接続されてい
る。同様に、データ線Ｄ１，Ｄ１＊には列方向にＳＲＡ
ＭセルＭ12, Ｍ22,…が接続されている。Ａ1 〜Ａ5 は
センスアンプであり、Ｂ11〜Ｂ51，Ｂ12〜Ｂ52はバッフ
ァであり、Ｉ1 〜Ｉ5 はインバータである。
【０００３】データ線Ｄ０，Ｄ０＊は夫々列選択トラン
ジスタＴ11を介してセンスアンプＡ 1 の入力端子に接続
され、その出力端子がバッファＢ11の入力端子に接続さ
れる。更に、データ線Ｄ０，Ｄ０＊はバッファＢ12とイ
ンバータＩ1 の出力端子に接続されるとともに、それら
の入力端子がバッファＢ11の出力端子に接続されて入出
力端子Ｄ0 に接続されている。列選択トランジスタＴ12
〜Ｔ14, Ｔ21…と入出力端子Ｄ1 〜Ｄ4 間のセンスアン
プＡ2 〜Ａ5 やバッファ及びインバータからなる入出力
回路も同様な回路構成であるのでその説明は省略する。
ジスタＴ11を介してセンスアンプＡ 1 の入力端子に接続
され、その出力端子がバッファＢ11の入力端子に接続さ
れる。更に、データ線Ｄ０，Ｄ０＊はバッファＢ12とイ
ンバータＩ1 の出力端子に接続されるとともに、それら
の入力端子がバッファＢ11の出力端子に接続されて入出
力端子Ｄ0 に接続されている。列選択トランジスタＴ12
〜Ｔ14, Ｔ21…と入出力端子Ｄ1 〜Ｄ4 間のセンスアン
プＡ2 〜Ａ5 やバッファ及びインバータからなる入出力
回路も同様な回路構成であるのでその説明は省略する。
【０００４】次に、図５のＳＲＡＭ装置の書き込み及び
読み出し動作について簡単に説明する。先ず、書き込み
動作について説明する。行デコーダ２と列デコーダ３に
よって入出力端子数に応じた任意のＳＲＡＭセルが複数
選択される。同時にライトイネーブル信号ＷＥ＊
（“Ｌ”レベルでイネーブル）をインバータで反転し
て、“Ｈ”レベルの信号をバッファＢ12〜Ｂ52及びイン
バータＩ1 〜Ｉ5 の駆動段に印加し、メモリセルアレイ
１を書き込み状態にする。入出力端子Ｄ0 〜Ｄ4 から入
力されるデータは選択されたＳＲＡＭセルに書き込まれ
る。続いて、読み出し動作について説明する。行デコー
ダ２と列デコーダ３によって入出力端子数に応じた任意
のＳＲＡＭセルが複数選択され、同時にアウトプットイ
ネーブル信号ＯＥ＊（“Ｌ”レベルでイネーブル）をイ
ンバータで反転して、“Ｈ”レベルの信号をセンスアン
プＡ1 〜Ａ5 の出力段に設けられたバッファＢ11〜Ｂ51
の駆動段に印加して、選択されたＳＲＡＭセルのデータ
が読み出される。読み出し時は、ライトイネーブル信号
ＷＥ＊は“Ｈ”レベルである。
読み出し動作について簡単に説明する。先ず、書き込み
動作について説明する。行デコーダ２と列デコーダ３に
よって入出力端子数に応じた任意のＳＲＡＭセルが複数
選択される。同時にライトイネーブル信号ＷＥ＊
（“Ｌ”レベルでイネーブル）をインバータで反転し
て、“Ｈ”レベルの信号をバッファＢ12〜Ｂ52及びイン
バータＩ1 〜Ｉ5 の駆動段に印加し、メモリセルアレイ
１を書き込み状態にする。入出力端子Ｄ0 〜Ｄ4 から入
力されるデータは選択されたＳＲＡＭセルに書き込まれ
る。続いて、読み出し動作について説明する。行デコー
ダ２と列デコーダ３によって入出力端子数に応じた任意
のＳＲＡＭセルが複数選択され、同時にアウトプットイ
ネーブル信号ＯＥ＊（“Ｌ”レベルでイネーブル）をイ
ンバータで反転して、“Ｈ”レベルの信号をセンスアン
プＡ1 〜Ａ5 の出力段に設けられたバッファＢ11〜Ｂ51
の駆動段に印加して、選択されたＳＲＡＭセルのデータ
が読み出される。読み出し時は、ライトイネーブル信号
ＷＥ＊は“Ｈ”レベルである。
【０００５】続いて、図６〜図９を参照して、従来のセ
ンスアンプについて説明する。これらのセンスアンプは
図５のセンスアンプＡ1 〜Ａ5 の具体例である。図６は
電流ミラー型の差動増幅器からなるセンスアンプであ
る。図６のセンスアンプは一対の電流ミラー型の差動増
幅器からなり、差動増幅器Ａ１０，Ａ１１はトランジス
タ差動対を形成するＮＭＯＳ１０，１１及び１６，１７
と、電流ミラー型の能動負荷回路を形成するＰＭＯＳ１
２，１３及び１８，１９と、夫々の差動対の共通接続さ
れたソースに接続されたＮＭＯＳ１４，１５とから形成
されている。データ線Ｄ０はＮＭＯＳ１０，１６のゲー
トに夫々接続され、データ線Ｄ０＊はＮＭＯＳ１１，１
７のゲートに夫々接続されている。ＰＭＯＳ１２とＮＭ
ＯＳ１０の共通接続されたドレイン及びＰＭＯＳ１９と
ＮＭＯＳ１７の共通接続されたドレインを夫々出力端子
ＯＵＴ＊，ＯＵＴとする。イネーブル信号ＥＮはＮＭＯ
Ｓ１４，１５のゲートに入力される。
ンスアンプについて説明する。これらのセンスアンプは
図５のセンスアンプＡ1 〜Ａ5 の具体例である。図６は
電流ミラー型の差動増幅器からなるセンスアンプであ
る。図６のセンスアンプは一対の電流ミラー型の差動増
幅器からなり、差動増幅器Ａ１０，Ａ１１はトランジス
タ差動対を形成するＮＭＯＳ１０，１１及び１６，１７
と、電流ミラー型の能動負荷回路を形成するＰＭＯＳ１
２，１３及び１８，１９と、夫々の差動対の共通接続さ
れたソースに接続されたＮＭＯＳ１４，１５とから形成
されている。データ線Ｄ０はＮＭＯＳ１０，１６のゲー
トに夫々接続され、データ線Ｄ０＊はＮＭＯＳ１１，１
７のゲートに夫々接続されている。ＰＭＯＳ１２とＮＭ
ＯＳ１０の共通接続されたドレイン及びＰＭＯＳ１９と
ＮＭＯＳ１７の共通接続されたドレインを夫々出力端子
ＯＵＴ＊，ＯＵＴとする。イネーブル信号ＥＮはＮＭＯ
Ｓ１４，１５のゲートに入力される。
【０００６】図７のセンスアンプはラッチ型センスアン
プであり、ラッチ回路とトランジスタ差動対から構成さ
れている。ラッチ回路はＰＭＯＳ２４とＮＭＯＳ２２か
らなるＣＭＯＳインバータと、ＰＭＯＳ２５とＮＭＯＳ
２３からなるＣＭＯＳインバータとからなり、それらの
入出力端子が相互に接続されて構成されている。差動部
は、イネーブル信号ＥＮによって差動対を駆動するＮＭ
ＯＳ２６と、ソースを共通とする差動対ＮＭＯＳ２０，
２１とで構成されている。ＣＭＯＳインバータの入出力
端子がセンスアンプの出力端子ＯＵＴ＊，ＯＵＴであ
る。データ線Ｄ０，Ｄ０＊がＮＭＯＳ２０，２１のゲー
トに夫々接続されている。
プであり、ラッチ回路とトランジスタ差動対から構成さ
れている。ラッチ回路はＰＭＯＳ２４とＮＭＯＳ２２か
らなるＣＭＯＳインバータと、ＰＭＯＳ２５とＮＭＯＳ
２３からなるＣＭＯＳインバータとからなり、それらの
入出力端子が相互に接続されて構成されている。差動部
は、イネーブル信号ＥＮによって差動対を駆動するＮＭ
ＯＳ２６と、ソースを共通とする差動対ＮＭＯＳ２０，
２１とで構成されている。ＣＭＯＳインバータの入出力
端子がセンスアンプの出力端子ＯＵＴ＊，ＯＵＴであ
る。データ線Ｄ０，Ｄ０＊がＮＭＯＳ２０，２１のゲー
トに夫々接続されている。
【０００７】図８のセンスアンプは正帰還型センスアン
プであり、ソースを共通としたＰＭＯＳ３２，３３から
なるトランジスタ差動対と、ソースを共通接続してドレ
インとゲートを相互に接続したＮＭＯＳ３０，３１から
なる正帰還回路と、ソースが電源電圧ＶCCに接続された
ＰＭＯＳ３４からなる駆動段とから構成されている。Ｐ
ＭＯＳ３２，３３のドレインにはデータ線Ｄ０，Ｄ０＊
が夫々接続される。出力端子ＯＵＴ＊，ＯＵＴはＰＭＯ
Ｓ３２とＮＭＯＳ３０並びにＰＭＯＳ３３とＮＭＯＳ３
１の共通接続されたドレインに夫々設けられている。
プであり、ソースを共通としたＰＭＯＳ３２，３３から
なるトランジスタ差動対と、ソースを共通接続してドレ
インとゲートを相互に接続したＮＭＯＳ３０，３１から
なる正帰還回路と、ソースが電源電圧ＶCCに接続された
ＰＭＯＳ３４からなる駆動段とから構成されている。Ｐ
ＭＯＳ３２，３３のドレインにはデータ線Ｄ０，Ｄ０＊
が夫々接続される。出力端子ＯＵＴ＊，ＯＵＴはＰＭＯ
Ｓ３２とＮＭＯＳ３０並びにＰＭＯＳ３３とＮＭＯＳ３
１の共通接続されたドレインに夫々設けられている。
【０００８】図９のセンスアンプは正帰還型センスアン
プであり、ソースを共通とするＮＭＯＳ４０，４１から
なる差動対と、ドレインとゲートが相互に接続されたＰ
ＭＯＳ４２，４３からなる正帰還回路と、イネーブル信
号ＥＮ０によって差動対を駆動するＮＭＯＳ４４とから
なる。データ線Ｄ０，Ｄ０＊はＮＭＯＳ４０，４１のゲ
ートに接続される。出力端子ＯＵＴ＊，ＯＵＴはＰＭＯ
Ｓ４２とＮＭＯＳ４０並びにＰＭＯＳ４３とＮＭＯＳ４
１の共通接続されたドレインに夫々設けられている。
プであり、ソースを共通とするＮＭＯＳ４０，４１から
なる差動対と、ドレインとゲートが相互に接続されたＰ
ＭＯＳ４２，４３からなる正帰還回路と、イネーブル信
号ＥＮ０によって差動対を駆動するＮＭＯＳ４４とから
なる。データ線Ｄ０，Ｄ０＊はＮＭＯＳ４０，４１のゲ
ートに接続される。出力端子ＯＵＴ＊，ＯＵＴはＰＭＯ
Ｓ４２とＮＭＯＳ４０並びにＰＭＯＳ４３とＮＭＯＳ４
１の共通接続されたドレインに夫々設けられている。
【０００９】
【発明が解決しようとする課題】上記のように、センス
アンプはトランジスタ差動対と能動負荷回路とからな
り、メモリセルアレイの列方向に設けられるデータ線対
にこのようなセンスアンプが一個設けられる。従って、
データ線対の数が多ければ多い程、センスアンプの半導
体基板面に占める面積が大きくなる欠点がある。更に、
半導体基板面におけるセンスアンプの占める面積が大き
くなると、出力回路（出力ロジック）をセンスアンプの
能動負荷から離れた位置に設けねばならない。そのため
センスアンプの出力段の配線長が増大し、負荷抵抗が増
大するとともに、半導体基板と配線との間の線間容量が
増大する。その結果、配線の分布遅延定数が大きくなる
ので、出力データの転送時間が増大する欠点がある。
アンプはトランジスタ差動対と能動負荷回路とからな
り、メモリセルアレイの列方向に設けられるデータ線対
にこのようなセンスアンプが一個設けられる。従って、
データ線対の数が多ければ多い程、センスアンプの半導
体基板面に占める面積が大きくなる欠点がある。更に、
半導体基板面におけるセンスアンプの占める面積が大き
くなると、出力回路（出力ロジック）をセンスアンプの
能動負荷から離れた位置に設けねばならない。そのため
センスアンプの出力段の配線長が増大し、負荷抵抗が増
大するとともに、半導体基板と配線との間の線間容量が
増大する。その結果、配線の分布遅延定数が大きくなる
ので、出力データの転送時間が増大する欠点がある。
【００１０】本発明は、上述の課題に鑑みなされたもの
であり、半導体基板の占有面積を低減できるセンスアン
プを提供することを目的とするものである。更に、本発
明は、センスアンプの半導体基板に占める面積を低減す
ることによって、センスアンプの出力段（負荷）の配線
長を短くして分布遅延定数を低減し、遅延時間の短縮が
図られるセンスアンプを提供することを目的とするもの
である。
であり、半導体基板の占有面積を低減できるセンスアン
プを提供することを目的とするものである。更に、本発
明は、センスアンプの半導体基板に占める面積を低減す
ることによって、センスアンプの出力段（負荷）の配線
長を短くして分布遅延定数を低減し、遅延時間の短縮が
図られるセンスアンプを提供することを目的とするもの
である。
【００１１】
【課題を解決するための手段】上述の課題を解決する為
に、本発明のセンスアンプは、メモリセルアレイに設け
られた複数のデータ線対に夫々設けられたトランジスタ
差動対と、複数の前記トランジスタ差動対が共有する能
動負荷回路とを備えることを特徴とするセンスアンプで
ある。又、本発明の第２のセンスアンプは、メモリセル
アレイに設けられた複数のデータ線対に対して夫々ゲー
トを接続した一対のトランジスタ差動対と、複数の前記
一対のトランジスタ差動対の夫々が共有する一対の電流
ミラー回路からなる能動負荷回路とを備えることを特徴
とするセンスアンプである。又、本発明の第３のセンス
アンプは、メモリセルアレイに設けられた複数のデータ
線対に夫々設けられたトランジスタ差動対と、前記トラ
ンジスタ差動対が共有するラッチ回路とを備えることを
特徴とするセンスアンプである。又、本発明の第４のセ
ンスアンプは、メモリセルアレイに設けられた複数のデ
ータ線対に夫々トランジスタ差動対と、前記トランジス
タ差動対が共有する正帰還回路とを備えることを特徴と
するセンスアンプである。
に、本発明のセンスアンプは、メモリセルアレイに設け
られた複数のデータ線対に夫々設けられたトランジスタ
差動対と、複数の前記トランジスタ差動対が共有する能
動負荷回路とを備えることを特徴とするセンスアンプで
ある。又、本発明の第２のセンスアンプは、メモリセル
アレイに設けられた複数のデータ線対に対して夫々ゲー
トを接続した一対のトランジスタ差動対と、複数の前記
一対のトランジスタ差動対の夫々が共有する一対の電流
ミラー回路からなる能動負荷回路とを備えることを特徴
とするセンスアンプである。又、本発明の第３のセンス
アンプは、メモリセルアレイに設けられた複数のデータ
線対に夫々設けられたトランジスタ差動対と、前記トラ
ンジスタ差動対が共有するラッチ回路とを備えることを
特徴とするセンスアンプである。又、本発明の第４のセ
ンスアンプは、メモリセルアレイに設けられた複数のデ
ータ線対に夫々トランジスタ差動対と、前記トランジス
タ差動対が共有する正帰還回路とを備えることを特徴と
するセンスアンプである。
【００１２】
【作用】本発明のセンスアンプは、複数のデータ線対に
トランジスタ差動対を夫々設け、各トランジスタ差動対
が一つの能動負荷回路を共有した構成となっており、能
動負荷回路を共有することで、センスアンプが半導体基
板面に占有する割合を低減している。また、メモリセル
の検出感度を高めることを目的とし、二つの差動増幅器
からなるセンスアンプを用いた場合であってもそれらの
能動負荷回路を共有することで、センスアンプが占有す
る面積の増大を抑制するものである。また、電流ミラー
回路、ラッチ回路或いは正帰還回路を包含する能動負荷
回路を共有化することで、センスアンプの占有面積を低
減して、その出力回路（出力ロジック）を中央に配置
し、センスアンプの出力段（負荷）の配線長を短くし
て、出力データの転送時間を短縮するものである。
トランジスタ差動対を夫々設け、各トランジスタ差動対
が一つの能動負荷回路を共有した構成となっており、能
動負荷回路を共有することで、センスアンプが半導体基
板面に占有する割合を低減している。また、メモリセル
の検出感度を高めることを目的とし、二つの差動増幅器
からなるセンスアンプを用いた場合であってもそれらの
能動負荷回路を共有することで、センスアンプが占有す
る面積の増大を抑制するものである。また、電流ミラー
回路、ラッチ回路或いは正帰還回路を包含する能動負荷
回路を共有化することで、センスアンプの占有面積を低
減して、その出力回路（出力ロジック）を中央に配置
し、センスアンプの出力段（負荷）の配線長を短くし
て、出力データの転送時間を短縮するものである。
【００１３】
【実施例】以下、本発明の実施例について、図を参照し
て説明する。図１は本発明のセンスアンプの一実施例を
示す回路図である。同図に於いて、メモリセルアレイ１
から一対のデータ線（Ｄ０，Ｄ０＊），（Ｄ１，Ｄ１
＊），（Ｄ２，Ｄ２＊）…が設けられ、夫々のデータ線
が列選択トランジスタＴ１０，Ｔ１１，Ｔ１２…を介し
てトランジスタ差動対Ａ１〜Ａ３…に接続されている。
トランジスタ差動対Ａ１〜Ａ３…はソースを共通とする
ＮＭＯＳトランジスタ（１００，１０１）、（１０２，
１０３）、（１０４，１０５）、…で構成されている。
トランジスタ差動対をなすＮＭＯＳトランジスタ（１０
０，１０１）、（１０２，１０３）、（１０４，１０
５）、…の能動負荷回路ＣＭ１は、電流ミラー回路を形
成するＰＭＯＳ１０９，１１０によって構成されてい
る。即ち、電流ミラー回路は、ＰＭＯＳ１０９，１１０
のゲートが共通接続され、ＰＭＯＳ１０９のゲートとソ
ースが接続されて形成される。トランジスタ差動対Ａ１
〜Ａ３…に対し一個の能動負荷回路ＣＭ１が設けられて
いる。列選択トランジスタＴ１０，Ｔ１１，Ｔ１２…
は、列デコーダ３によって所定の一つが選択される。
て説明する。図１は本発明のセンスアンプの一実施例を
示す回路図である。同図に於いて、メモリセルアレイ１
から一対のデータ線（Ｄ０，Ｄ０＊），（Ｄ１，Ｄ１
＊），（Ｄ２，Ｄ２＊）…が設けられ、夫々のデータ線
が列選択トランジスタＴ１０，Ｔ１１，Ｔ１２…を介し
てトランジスタ差動対Ａ１〜Ａ３…に接続されている。
トランジスタ差動対Ａ１〜Ａ３…はソースを共通とする
ＮＭＯＳトランジスタ（１００，１０１）、（１０２，
１０３）、（１０４，１０５）、…で構成されている。
トランジスタ差動対をなすＮＭＯＳトランジスタ（１０
０，１０１）、（１０２，１０３）、（１０４，１０
５）、…の能動負荷回路ＣＭ１は、電流ミラー回路を形
成するＰＭＯＳ１０９，１１０によって構成されてい
る。即ち、電流ミラー回路は、ＰＭＯＳ１０９，１１０
のゲートが共通接続され、ＰＭＯＳ１０９のゲートとソ
ースが接続されて形成される。トランジスタ差動対Ａ１
〜Ａ３…に対し一個の能動負荷回路ＣＭ１が設けられて
いる。列選択トランジスタＴ１０，Ｔ１１，Ｔ１２…
は、列デコーダ３によって所定の一つが選択される。
【００１４】ＮＭＯＳ１０６〜１０８…はトランジスタ
差動対Ａ1 〜Ａ3 …の駆動段であり、それらのゲートに
イネーブル信号ＥＮ０〜ＥＮ２…が入力されることによ
り、任意のトランジスタ差動対が選択され、メモリセル
に書き込まれたデータの読み出しが可能である。更に、
書き込み回路として、データ線Ｄ０にバッファＢ１の出
力端子が接続され、データ線Ｄ０＊にインバータＩ１の
出力端子が接続され、それらの入力端子は共通接続され
て入力端子Ｄ0 に接続されている。データ線Ｄ１，Ｄ１
＊にも同様にバッファＢ２とインバータＩ２の夫々の出
力端子が接続され、それらの入力端子は入力端子Ｄ1 に
接続されている。データ線Ｄ２，Ｄ２＊にも同様にバッ
ファＢ３とインバータＩ３が接続されている。
差動対Ａ1 〜Ａ3 …の駆動段であり、それらのゲートに
イネーブル信号ＥＮ０〜ＥＮ２…が入力されることによ
り、任意のトランジスタ差動対が選択され、メモリセル
に書き込まれたデータの読み出しが可能である。更に、
書き込み回路として、データ線Ｄ０にバッファＢ１の出
力端子が接続され、データ線Ｄ０＊にインバータＩ１の
出力端子が接続され、それらの入力端子は共通接続され
て入力端子Ｄ0 に接続されている。データ線Ｄ１，Ｄ１
＊にも同様にバッファＢ２とインバータＩ２の夫々の出
力端子が接続され、それらの入力端子は入力端子Ｄ1 に
接続されている。データ線Ｄ２，Ｄ２＊にも同様にバッ
ファＢ３とインバータＩ３が接続されている。
【００１５】次に、図２乃至図４に基づいて、半導体記
憶装置に用いられるセンスアンプの他の実施例について
説明する。図２のセンスアンプは、入力データ線Ｄ０
＊，Ｄ０に接続されたトランジスタ差動対５０1a，５０
1bと、入力データ線Ｄ１＊，Ｄ１に接続されたトランジ
スタ差動対５０2a，５０2bと、それらのトランジスタ差
動対の共通の電流ミラー型の能動負荷回路ＣＭ１ａ，Ｃ
Ｍ１ｂとから構成されている。能動負荷回路ＣＭ１ａは
電流ミラー回路を形成するＰＭＯＳ１２，１３で構成さ
れ、能動負荷回路ＣＭ１ｂは電流ミラー回路を形成する
ＰＭＯＳ１８，１９で構成されている。そして、ＰＭＯ
Ｓ１２，１３，１８，１９のソースは電源電圧ＶCCに接
続され、ＰＭＯＳ１２のドレインを出力端子ＯＵＴと
し、ＰＭＯＳ１９のドレインを出力端子ＯＵＴ＊として
いる。
憶装置に用いられるセンスアンプの他の実施例について
説明する。図２のセンスアンプは、入力データ線Ｄ０
＊，Ｄ０に接続されたトランジスタ差動対５０1a，５０
1bと、入力データ線Ｄ１＊，Ｄ１に接続されたトランジ
スタ差動対５０2a，５０2bと、それらのトランジスタ差
動対の共通の電流ミラー型の能動負荷回路ＣＭ１ａ，Ｃ
Ｍ１ｂとから構成されている。能動負荷回路ＣＭ１ａは
電流ミラー回路を形成するＰＭＯＳ１２，１３で構成さ
れ、能動負荷回路ＣＭ１ｂは電流ミラー回路を形成する
ＰＭＯＳ１８，１９で構成されている。そして、ＰＭＯ
Ｓ１２，１３，１８，１９のソースは電源電圧ＶCCに接
続され、ＰＭＯＳ１２のドレインを出力端子ＯＵＴと
し、ＰＭＯＳ１９のドレインを出力端子ＯＵＴ＊として
いる。
【００１６】データ線Ｄ０＊はＮＭＯＳ１０ａ，１６ａ
のゲートに接続され、データ線Ｄ０はＮＭＯＳ１１ａ，
１７ａのゲートに接続され、データ線Ｄ１＊がＮＭＯＳ
１０ｂ，１６ｂのゲートに接続され、データ線Ｄ１がＮ
ＭＯＳ１１ｂ，１７ｂのゲートに接続されている。ＮＭ
ＯＳ１０ａ，１１ａはそのソースを共通接続してトラン
ジスタ差動対５０1aを形成し、その共通接続されたソー
スにＮＭＯＳ１４ａのドレインが接続されている。ＮＭ
ＯＳ１６ａ，１７ａはそのソースを共通接続してトラン
ジスタ差動対５０1bを形成し、その共通接続されたソー
スＮＭＯＳ１５ａのドレインが接続されている。トラン
ジスタ差動対５０2a, ５０2bも同様な接続となってい
る。ＮＭＯＳ１４ａ，１５ａのゲートにはイネーブル信
号ＥＮ０が入力され、ＮＭＯＳ１４ｂ，１５ｂのゲート
にはイネーブル信号ＥＮ１は入力される。この実施例で
は、各データ線に接続された一対のトランジスタ差動対
が多数接続されたとしても一対の能動負荷回路ＣＭ１
ａ，ＣＭ１ｂでよいので、半導体基板におけるセンスア
ンプの占有面積を低減できる。
のゲートに接続され、データ線Ｄ０はＮＭＯＳ１１ａ，
１７ａのゲートに接続され、データ線Ｄ１＊がＮＭＯＳ
１０ｂ，１６ｂのゲートに接続され、データ線Ｄ１がＮ
ＭＯＳ１１ｂ，１７ｂのゲートに接続されている。ＮＭ
ＯＳ１０ａ，１１ａはそのソースを共通接続してトラン
ジスタ差動対５０1aを形成し、その共通接続されたソー
スにＮＭＯＳ１４ａのドレインが接続されている。ＮＭ
ＯＳ１６ａ，１７ａはそのソースを共通接続してトラン
ジスタ差動対５０1bを形成し、その共通接続されたソー
スＮＭＯＳ１５ａのドレインが接続されている。トラン
ジスタ差動対５０2a, ５０2bも同様な接続となってい
る。ＮＭＯＳ１４ａ，１５ａのゲートにはイネーブル信
号ＥＮ０が入力され、ＮＭＯＳ１４ｂ，１５ｂのゲート
にはイネーブル信号ＥＮ１は入力される。この実施例で
は、各データ線に接続された一対のトランジスタ差動対
が多数接続されたとしても一対の能動負荷回路ＣＭ１
ａ，ＣＭ１ｂでよいので、半導体基板におけるセンスア
ンプの占有面積を低減できる。
【００１７】図３のセンスアンプはラッチ型のセンスア
ンプであり、ラッチ回路ＬＣとトランジスタ差動対５１
ａ，５１ｂ…とで構成されている。ラッチ回路ＬＣはＰ
ＭＯＳ２４ａとＮＭＯＳ２２ａからなるＣＭＯＳインバ
ータと、ＰＭＯＳ２５ａとＮＭＯＳ２３ａからなるＣＭ
ＯＳインバータとで構成され、その入出力端子が相互に
接続されている。トランジスタ差動対５１ａはソースを
共通接続するＮＭＯＳ２０ａ，２１ａで構成され、デー
タ線Ｄ０，Ｄ０＊がＮＭＯＳ２０ａ，２１ａのゲートに
接続され、共通接続されたソースにＮＭＯＳ２６ａのド
レインが接続されている。トランジスタ差動対５１ｂは
ソースを共通接続するＮＭＯＳ２０ｂ，２１ｂで構成さ
れ、その共通接続されたソースはＮＭＯＳ２６ｂのドレ
インに接続されている。データ線Ｄ１，Ｄ１＊がＮＭＯ
Ｓ２０ｂ，２１ｂのゲートに接続されている。出力端子
ＯＵＴ，ＯＵＴ＊は各ＣＭＯＳインバータの出力端子で
あり、イネーブル信号ＥＮ０，ＥＮ１はＮＭＯＳ２６
ａ，２６ｂのゲートに夫々印加される。この実施例で
は、ラッチ回路ＬＣがこれらのトランジスタ差動対の能
動負荷回路を兼ねており、ラッチ回路ＬＣは各ビット線
に接続された複数のトランジスタ差動対に対して一つ設
けられており、センスアンプの半導体基板に占める面積
は極めて低減することができる。
ンプであり、ラッチ回路ＬＣとトランジスタ差動対５１
ａ，５１ｂ…とで構成されている。ラッチ回路ＬＣはＰ
ＭＯＳ２４ａとＮＭＯＳ２２ａからなるＣＭＯＳインバ
ータと、ＰＭＯＳ２５ａとＮＭＯＳ２３ａからなるＣＭ
ＯＳインバータとで構成され、その入出力端子が相互に
接続されている。トランジスタ差動対５１ａはソースを
共通接続するＮＭＯＳ２０ａ，２１ａで構成され、デー
タ線Ｄ０，Ｄ０＊がＮＭＯＳ２０ａ，２１ａのゲートに
接続され、共通接続されたソースにＮＭＯＳ２６ａのド
レインが接続されている。トランジスタ差動対５１ｂは
ソースを共通接続するＮＭＯＳ２０ｂ，２１ｂで構成さ
れ、その共通接続されたソースはＮＭＯＳ２６ｂのドレ
インに接続されている。データ線Ｄ１，Ｄ１＊がＮＭＯ
Ｓ２０ｂ，２１ｂのゲートに接続されている。出力端子
ＯＵＴ，ＯＵＴ＊は各ＣＭＯＳインバータの出力端子で
あり、イネーブル信号ＥＮ０，ＥＮ１はＮＭＯＳ２６
ａ，２６ｂのゲートに夫々印加される。この実施例で
は、ラッチ回路ＬＣがこれらのトランジスタ差動対の能
動負荷回路を兼ねており、ラッチ回路ＬＣは各ビット線
に接続された複数のトランジスタ差動対に対して一つ設
けられており、センスアンプの半導体基板に占める面積
は極めて低減することができる。
【００１８】図４（ａ），（ｂ）のセンスアンプは正帰
還型センスアンプである。図４（ａ）の正帰還型センス
アンプは、トランジスタ差動対５２ａ，５２ｂ…と正帰
還回路５３とで構成されている。トランジスタ差動対５
２ａはソースを共通とするＰＭＯＳ３２ａ，３３ａで構
成され、その共通接続されたソースに駆動段のＰＭＯＳ
３４ａのドレインが接続され、そのソースが電源電圧Ｖ
ccに接続されている。ＰＭＯＳ３２ａ，３３ａのゲート
がデータ線Ｄ０，Ｄ０＊に接続され、それらのドレイン
は正帰還回路５３を形成するＮＭＯＳ３０ｂ，３１ｂの
ドレインに接続されている。正帰還回路５３はＮＭＯＳ
３０ｂ，３１ｂのゲートとドレインが相互に接続さて形
成されている。ＰＭＯＳ３２ａ，３２ｂのドレインはＮ
ＭＯＳ３０ｂのドレインに接続され、ＰＭＯＳ３３ａ，
３３ｂのドレインはＮＭＯＳ３１ｂのドレインに接続さ
れる。
還型センスアンプである。図４（ａ）の正帰還型センス
アンプは、トランジスタ差動対５２ａ，５２ｂ…と正帰
還回路５３とで構成されている。トランジスタ差動対５
２ａはソースを共通とするＰＭＯＳ３２ａ，３３ａで構
成され、その共通接続されたソースに駆動段のＰＭＯＳ
３４ａのドレインが接続され、そのソースが電源電圧Ｖ
ccに接続されている。ＰＭＯＳ３２ａ，３３ａのゲート
がデータ線Ｄ０，Ｄ０＊に接続され、それらのドレイン
は正帰還回路５３を形成するＮＭＯＳ３０ｂ，３１ｂの
ドレインに接続されている。正帰還回路５３はＮＭＯＳ
３０ｂ，３１ｂのゲートとドレインが相互に接続さて形
成されている。ＰＭＯＳ３２ａ，３２ｂのドレインはＮ
ＭＯＳ３０ｂのドレインに接続され、ＰＭＯＳ３３ａ，
３３ｂのドレインはＮＭＯＳ３１ｂのドレインに接続さ
れる。
【００１９】図４（ａ）の正帰還型センスアンプの動作
について、簡単に説明する。データ線Ｄ０が“Ｈ”レベ
ルで、データ線Ｄ０＊が“Ｌ”レベルであるとすると、
ＰＭＯＳ３２ａがオフ状態となり、ＰＭＯＳ３３ａがオ
ン状態となる。ＮＭＯＳ３０ｂのゲートにバイアス電圧
が印加されてオン状態となり、ＮＭＯＳ３１ｂのゲート
は低電位となるので、オフ状態を維持する。従って、出
力端子ＯＵＴは“Ｈ”レベルとなり、出力端子ＯＵＴ＊
は“Ｌ”レベルとなり、データの読み出しがなされる。
図４（ｂ）の正帰還型センスアンプは、図４（ａ）の反
対導電型の正帰還型センスアンプであり、正帰還回路５
４とトランジスタ差動対５５ａ，５５ｂとで構成されて
いる。以下、その回路構成及びその動作の説明は省略す
る。
について、簡単に説明する。データ線Ｄ０が“Ｈ”レベ
ルで、データ線Ｄ０＊が“Ｌ”レベルであるとすると、
ＰＭＯＳ３２ａがオフ状態となり、ＰＭＯＳ３３ａがオ
ン状態となる。ＮＭＯＳ３０ｂのゲートにバイアス電圧
が印加されてオン状態となり、ＮＭＯＳ３１ｂのゲート
は低電位となるので、オフ状態を維持する。従って、出
力端子ＯＵＴは“Ｈ”レベルとなり、出力端子ＯＵＴ＊
は“Ｌ”レベルとなり、データの読み出しがなされる。
図４（ｂ）の正帰還型センスアンプは、図４（ａ）の反
対導電型の正帰還型センスアンプであり、正帰還回路５
４とトランジスタ差動対５５ａ，５５ｂとで構成されて
いる。以下、その回路構成及びその動作の説明は省略す
る。
【００２０】上述のように、図１乃至図４に示した本発
明のセンスアンプは、データ線Ｄ０，Ｄ０＊、Ｄ１，Ｄ
１＊、…にセンスアンプのトランジスタ差動対のみが接
続され、これらトランジスタ差動対には共有の能動負荷
回路が設けられている。即ち、これらのセンスアンプ
は、能動負荷回路が占めていた領域が共有化された分だ
け削減できる為に、半導体基板のセンスアンプの占める
割合を極めて低減することができる。又、センスアンプ
の占有面積を狭くすることができるので、センスアンプ
の出力段（負荷）の配線長が短くできる。従って、その
負荷抵抗及びその配線の基板との線間容量を小さくする
ことができる為に、その分布遅延定数を低減でき、信号
の伝達時間を短縮することができる。
明のセンスアンプは、データ線Ｄ０，Ｄ０＊、Ｄ１，Ｄ
１＊、…にセンスアンプのトランジスタ差動対のみが接
続され、これらトランジスタ差動対には共有の能動負荷
回路が設けられている。即ち、これらのセンスアンプ
は、能動負荷回路が占めていた領域が共有化された分だ
け削減できる為に、半導体基板のセンスアンプの占める
割合を極めて低減することができる。又、センスアンプ
の占有面積を狭くすることができるので、センスアンプ
の出力段（負荷）の配線長が短くできる。従って、その
負荷抵抗及びその配線の基板との線間容量を小さくする
ことができる為に、その分布遅延定数を低減でき、信号
の伝達時間を短縮することができる。
【００２１】
【発明の効果】上述のように、本発明のセンスアンプ
は、電流ミラー回路、ラッチ回路或いは正帰還回路等を
包含する能動負荷回路とトランジスタ差動対とからな
り、各トランジスタ差動対が能動負荷回路を共有化した
センスアンプであり、従来のセンスアンプと比べ共有化
した能動負荷回路の分だけ面積を低減することができる
極めて効果的なものである。また、本発明のセンスアン
プは、センスアンプの占有面積を狭くすることがで、出
力回路（出力ロジック）の配置に自由度が生まれ、セン
スアンプの出力段（負荷）を小さくすることができる。
即ち、出力信号が転送される配線長が短かくなり、分布
遅延定数を低減できるので、出力信号の伝達時間を短縮
することができる利点がある。
は、電流ミラー回路、ラッチ回路或いは正帰還回路等を
包含する能動負荷回路とトランジスタ差動対とからな
り、各トランジスタ差動対が能動負荷回路を共有化した
センスアンプであり、従来のセンスアンプと比べ共有化
した能動負荷回路の分だけ面積を低減することができる
極めて効果的なものである。また、本発明のセンスアン
プは、センスアンプの占有面積を狭くすることがで、出
力回路（出力ロジック）の配置に自由度が生まれ、セン
スアンプの出力段（負荷）を小さくすることができる。
即ち、出力信号が転送される配線長が短かくなり、分布
遅延定数を低減できるので、出力信号の伝達時間を短縮
することができる利点がある。
【図１】本発明に係る一実施例のセンスアンプとその周
辺回路を含む回路図である。
辺回路を含む回路図である。
【図２】本発明に係るセンスアンプの他の実施例を示す
回路図である。
回路図である。
【図３】本発明に係るセンスアンプの他の実施例を示す
回路図である。
回路図である。
【図４】（ａ），（ｂ）は本発明のセンスアンプの他の
実施例を示す回路図である。
実施例を示す回路図である。
【図５】従来の半導体メモリ装置の配置を示すブロック
図である。
図である。
【図６】従来のセンスアンプの一例を示す回路図であ
る。
る。
【図７】従来のラッチ型センスアンプの一例を示す回路
図である。
図である。
【図８】従来の正帰還型センスアンプの一例を示す回路
図である。
図である。
【図９】従来の正帰還型センスアンプの一例を示す回路
図である。
図である。
１ メモリセルアレイ ３ 列デコーダ ５０1a, ５０2a，５０1b, ５０2b トランジスタ差動対 ５２ａ，５２ｂ，５５ａ，５５ｂ トランジスタ差動対 ５３，５４ 正帰還回路 １００〜１０８ ＮＭＯＳトランジスタ １０９，１１０ ＰＭＯＳトランジスタ Ａ１〜Ａ３ トランジスタ差動対 Ｂ１〜Ｂ３ バッファ ＣＭ１，ＣＭ１ａ，ＣＭ１ｂ 能動負荷回路 Ｉ１〜Ｉ３ インバータ Ｔ１０〜Ｔ１２ 列選択トランジスタ ＬＣ ラッチ回路
Claims (4)
- 【請求項１】 メモリセルアレイに設けられた複数のデ
ータ線対に夫々設けられたトランジスタ差動対と、複数
の前記トランジスタ差動対が共有する能動負荷回路とを
備えることを特徴とするセンスアンプ。 - 【請求項２】 メモリセルアレイに設けられた複数のデ
ータ線対に対して夫々ゲートを接続した一対のトランジ
スタ差動対と、複数の前記一対のトランジスタ差動対の
夫々が共有する一対の電流ミラー回路からなる能動負荷
回路とを備えることを特徴とするセンスアンプ。 - 【請求項３】 メモリセルアレイに設けられた複数のデ
ータ線対に夫々設けられたトランジスタ差動対と、複数
の前記トランジスタ差動対が共有するラッチ回路とを備
えることを特徴とするセンスアンプ。 - 【請求項４】 メモリセルアレイに設けられた複数のデ
ータ線対に夫々設けられたトランジスタ差動対と、複数
の前記トランジスタ差動対が共有する正帰還回路とを備
えることを特徴とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205155A JPH0869694A (ja) | 1994-08-30 | 1994-08-30 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205155A JPH0869694A (ja) | 1994-08-30 | 1994-08-30 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0869694A true JPH0869694A (ja) | 1996-03-12 |
Family
ID=16502337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6205155A Pending JPH0869694A (ja) | 1994-08-30 | 1994-08-30 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0869694A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088276A (en) * | 1998-04-20 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with a circuit performing fast data reading with a low power consumption |
| KR100831678B1 (ko) * | 2006-11-24 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체 장치의 센스 앰프 |
-
1994
- 1994-08-30 JP JP6205155A patent/JPH0869694A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088276A (en) * | 1998-04-20 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with a circuit performing fast data reading with a low power consumption |
| KR100831678B1 (ko) * | 2006-11-24 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체 장치의 센스 앰프 |
| US7525859B2 (en) | 2006-11-24 | 2009-04-28 | Hynix Semiconductor Inc. | Sense amplifier of semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001228 |