JPH0376095A - 論理回路用メモリ - Google Patents
論理回路用メモリInfo
- Publication number
- JPH0376095A JPH0376095A JP1211113A JP21111389A JPH0376095A JP H0376095 A JPH0376095 A JP H0376095A JP 1211113 A JP1211113 A JP 1211113A JP 21111389 A JP21111389 A JP 21111389A JP H0376095 A JPH0376095 A JP H0376095A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- logic circuit
- memory cells
- wiring
- bit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
従来、半導体装置には、そのチップ上のメモリ部が、第
２図に示すようなインバータ１０の組合わせからなるメ
モリセル１２で構成されたものがある。第２図の各メモ
リセル１２に、読み出し、書き込み信号を伝達する際に
は、各々２本のビット線１４Ａ、１４Ｂ、１６Ａ、１６
Ｂをパストランジスタ１８を介して、メモリセル１２に
接続する。ここで、このパストランジスタ１８は各行毎
にワード線２ＯＡ、２０Ｂ、、、を介して入力される行
指定信号でオンとなり、当該行のメモリセル１２のみを
ビット線に接続する。又、メモリセル１２を列方向のい
ずれのものから読み出すかは、セレクタスイッチ回路２
２へ入力されるセレクタ信号で選択される。従って、行
指定信号、セレクタ信号によって指定されたアドレスの
メモリセル１２のみ出力回路２３に繋がり、そのメモリ
セル１２の情報がアンプ２４で増幅されて出力される。 前記ビット線は、通常、アルミニウムを素材として形成
されている。これに対して、前記ワード線は、通常、ア
ルミニウムを素材とせずに、ボリシリコン（あるいはポ
リシリサイド〉を素材として形成されている。
２図に示すようなインバータ１０の組合わせからなるメ
モリセル１２で構成されたものがある。第２図の各メモ
リセル１２に、読み出し、書き込み信号を伝達する際に
は、各々２本のビット線１４Ａ、１４Ｂ、１６Ａ、１６
Ｂをパストランジスタ１８を介して、メモリセル１２に
接続する。ここで、このパストランジスタ１８は各行毎
にワード線２ＯＡ、２０Ｂ、、、を介して入力される行
指定信号でオンとなり、当該行のメモリセル１２のみを
ビット線に接続する。又、メモリセル１２を列方向のい
ずれのものから読み出すかは、セレクタスイッチ回路２
２へ入力されるセレクタ信号で選択される。従って、行
指定信号、セレクタ信号によって指定されたアドレスの
メモリセル１２のみ出力回路２３に繋がり、そのメモリ
セル１２の情報がアンプ２４で増幅されて出力される。 前記ビット線は、通常、アルミニウムを素材として形成
されている。これに対して、前記ワード線は、通常、ア
ルミニウムを素材とせずに、ボリシリコン（あるいはポ
リシリサイド〉を素材として形成されている。
【発明が解決しようとする課題］
前記の如きメモリセルを半導体チップ上の論理回路の中
に組み込もうとする場合、ビット線の他にアルミニウム
からなる論理回路配線を設ける必要がある。 しかしながら、ビット線は、各メモリセル毎に２本ずつ
形成されているため、列方向に配線が密になり易いと共
に、各ビット線がアルミニウムからなるものであるため
、論理回路配線が通りにくくなり、配線の自由度や集積
度が制限されてしまうという問題点が生じる。 本発明は、前記従来の問題点を解消するべく成されたも
ので、メモリセルへの配線の密度を下げ、論理回路との
配線を容易化することができる論理回路用メモリを提供
することを課題とする。 【課題を達成するための手段】 本発明は、読み出し、書き込み信号を２本のビット線を
介してメモリセルに伝達するようにした論理回路用メモ
リにおいて、隣り合うメモリセル間にスイッチング素子
を介して設けられた、各セルの信号を伝達するためのビ
ット線と、前記隣り合うメモリセルのうちのいずれにビ
ット線を接続するかを指令する信号を、前記スイッチン
グ素子に伝達するためのワード線とを備えることにより
、前記ｖＲ題を達成したものである。
に組み込もうとする場合、ビット線の他にアルミニウム
からなる論理回路配線を設ける必要がある。 しかしながら、ビット線は、各メモリセル毎に２本ずつ
形成されているため、列方向に配線が密になり易いと共
に、各ビット線がアルミニウムからなるものであるため
、論理回路配線が通りにくくなり、配線の自由度や集積
度が制限されてしまうという問題点が生じる。 本発明は、前記従来の問題点を解消するべく成されたも
ので、メモリセルへの配線の密度を下げ、論理回路との
配線を容易化することができる論理回路用メモリを提供
することを課題とする。 【課題を達成するための手段】 本発明は、読み出し、書き込み信号を２本のビット線を
介してメモリセルに伝達するようにした論理回路用メモ
リにおいて、隣り合うメモリセル間にスイッチング素子
を介して設けられた、各セルの信号を伝達するためのビ
ット線と、前記隣り合うメモリセルのうちのいずれにビ
ット線を接続するかを指令する信号を、前記スイッチン
グ素子に伝達するためのワード線とを備えることにより
、前記ｖＲ題を達成したものである。
【作用Ｊ
本発明は、論理回路用メモリにおいて、従来、各セル毎
に２本ずつのビット線を設けていたのに対して１本のビ
ット線を、隣り合うメモリセル間にスイッチング素子を
介して設けたものであり、隣り合うメモリセルのいずれ
かをビット線に接続するかの信号をワード線を介して伝
達し、当該信号に従ってスイッチング素子でビット線を
メモリセルに接続する。 従って、隣り合うメモリセルのビット線が共通の１本に
なるため、ビット線の本数を、各メモリセル毎に設けて
いた場合の２分の１倍に一本足した本数に減少できる。 よって、配線の密度が下がるため、論理回路を形成する
ための配線を容易に形成できるようになり、配線の自由
度や集積度が向上する。 【実施例】 以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、第１図に示すような、半導体チップ上に
設けられる論理回路用メモリである。なお、第１図には
、このメモリの一部のメモリセル１２Ａ、１２Ｂを示す
が、このメモリには、このセル１２Ａ、１２Ｂが多数並
んでいる。 第１図に示すように、この論理回路用メモリは、列方向
に隣り合うメモリセル１２Ａ、１２Ｂ間に、パストラン
ジスタ（スイッチング素子に相当）１８Ａ、１８Ｂを介
して、各セル１２Ａ、１２Ｂからの信号を伝達するため
のビット線３０Ａ、３０Ｂ、３０Ｃを設けたものである
。即ち、ビット線３０Ａ、３０８，３００を隣り合うメ
モリセル１２Ａ、１２Ｂ、・・・同士で共有するように
したものである。 このビット線３０Ａ、３０Ｂ、３０Ｃ・・・は、パスト
ランジスタ１８Ａ、１８Ｂへのワード線３２Ａ１３２Ｂ
、３３Ａ、３３Ｂを介した接続指令信号で各メモリセル
１２Ａ、１２Ｂに接続される。 前記ビット線３０Ａ、３０Ｂは、例えばアルミニウムの
第二層の配線層に形成することができ、当該層には論理
回路の配線を設けることができる。 又、ワード線３２Ａ、３２Ｂ、３３Ａ、３３Ｂ・・・は
一つの行に対して、２本づつ設けられるため、従来１本
ずつであったのに対して増加するが、ポリシリコン層に
形成するため、アルミニウム配線層の密度には影響しな
い。 前記ビット線３０Ａ１３０Ｂ、３０Ｃの出力側には、セ
レクタ回路３４Ａ、３４Ｂが設けられており、このセレ
クタ回路３４Ａ、３４Ｂを介して出力される読み出し信
号は、アンプ２４で増幅されるようになっている。この
アンプ２４の出力側には、読み出し信号の極性を整合す
るための整合回路３６が設けられている。この整合回路
３６は、メモリセル１２Ａ、１２Ｂから出力される信号
の極性が隣のメモリヒル１２Ａ、１２Ｂ側士で逆になり
、アドレスの反転が生じる虜があることから、各出力信
号を整合させようとするものである。 なお、その他の構成は前出第２図の論理回路用メモリと
同様であるため、同様の部分に同一の番号をしてその説
明は略す。 実施例の論理回路用メモリにおいて、メモリセル１２Ａ
を選ぶ場合には、ワード線３２Ａを介して、パストラン
ジスタ１８Ａに接続指令信号を入力し、ビット線３０Ａ
、３０Ｂにメモリセル１２Ａを接続する。次いで、セレ
クタ回路３４Ａに選択信号を入力してビット線３０８，
３００を出力線３５に接続して、アンプ２４で増幅する
。又、セレクタ回路３４Ａの選択と同時に、整合回路３
６にも選択信号を入力してインバータ３６Ａ側を選択し
、その読み出し信号の極性を反転させる。 一方、隣りのメモリセル１２Ｂからデータを読み出す際
には、ワード線３２Ｂを介してパストランジスタ１８Ｂ
に接続指令信号を入力し、該パストランジスタ１８Ｂを
動作させ、当該メモリセル１２Ｂをビット線３０Ｂ、３
０Ｃに接続する。次いで、セレクタ回路を３４Ｂ側に切
り替えて、ビット線３０Ａ、３０Ｂを出力線３５に接続
する。 同時に整合回路３６では、３６Ｂ側をオンさせて、増幅
した読み出し信号を反転させずにそのまま出力する。こ
の様にして、隣り合うメモリセル１２Ａ、１２Ｂから読
み出される信号が整合したものとなり、アドレスの反転
が防げる。
に２本ずつのビット線を設けていたのに対して１本のビ
ット線を、隣り合うメモリセル間にスイッチング素子を
介して設けたものであり、隣り合うメモリセルのいずれ
かをビット線に接続するかの信号をワード線を介して伝
達し、当該信号に従ってスイッチング素子でビット線を
メモリセルに接続する。 従って、隣り合うメモリセルのビット線が共通の１本に
なるため、ビット線の本数を、各メモリセル毎に設けて
いた場合の２分の１倍に一本足した本数に減少できる。 よって、配線の密度が下がるため、論理回路を形成する
ための配線を容易に形成できるようになり、配線の自由
度や集積度が向上する。 【実施例】 以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、第１図に示すような、半導体チップ上に
設けられる論理回路用メモリである。なお、第１図には
、このメモリの一部のメモリセル１２Ａ、１２Ｂを示す
が、このメモリには、このセル１２Ａ、１２Ｂが多数並
んでいる。 第１図に示すように、この論理回路用メモリは、列方向
に隣り合うメモリセル１２Ａ、１２Ｂ間に、パストラン
ジスタ（スイッチング素子に相当）１８Ａ、１８Ｂを介
して、各セル１２Ａ、１２Ｂからの信号を伝達するため
のビット線３０Ａ、３０Ｂ、３０Ｃを設けたものである
。即ち、ビット線３０Ａ、３０８，３００を隣り合うメ
モリセル１２Ａ、１２Ｂ、・・・同士で共有するように
したものである。 このビット線３０Ａ、３０Ｂ、３０Ｃ・・・は、パスト
ランジスタ１８Ａ、１８Ｂへのワード線３２Ａ１３２Ｂ
、３３Ａ、３３Ｂを介した接続指令信号で各メモリセル
１２Ａ、１２Ｂに接続される。 前記ビット線３０Ａ、３０Ｂは、例えばアルミニウムの
第二層の配線層に形成することができ、当該層には論理
回路の配線を設けることができる。 又、ワード線３２Ａ、３２Ｂ、３３Ａ、３３Ｂ・・・は
一つの行に対して、２本づつ設けられるため、従来１本
ずつであったのに対して増加するが、ポリシリコン層に
形成するため、アルミニウム配線層の密度には影響しな
い。 前記ビット線３０Ａ１３０Ｂ、３０Ｃの出力側には、セ
レクタ回路３４Ａ、３４Ｂが設けられており、このセレ
クタ回路３４Ａ、３４Ｂを介して出力される読み出し信
号は、アンプ２４で増幅されるようになっている。この
アンプ２４の出力側には、読み出し信号の極性を整合す
るための整合回路３６が設けられている。この整合回路
３６は、メモリセル１２Ａ、１２Ｂから出力される信号
の極性が隣のメモリヒル１２Ａ、１２Ｂ側士で逆になり
、アドレスの反転が生じる虜があることから、各出力信
号を整合させようとするものである。 なお、その他の構成は前出第２図の論理回路用メモリと
同様であるため、同様の部分に同一の番号をしてその説
明は略す。 実施例の論理回路用メモリにおいて、メモリセル１２Ａ
を選ぶ場合には、ワード線３２Ａを介して、パストラン
ジスタ１８Ａに接続指令信号を入力し、ビット線３０Ａ
、３０Ｂにメモリセル１２Ａを接続する。次いで、セレ
クタ回路３４Ａに選択信号を入力してビット線３０８，
３００を出力線３５に接続して、アンプ２４で増幅する
。又、セレクタ回路３４Ａの選択と同時に、整合回路３
６にも選択信号を入力してインバータ３６Ａ側を選択し
、その読み出し信号の極性を反転させる。 一方、隣りのメモリセル１２Ｂからデータを読み出す際
には、ワード線３２Ｂを介してパストランジスタ１８Ｂ
に接続指令信号を入力し、該パストランジスタ１８Ｂを
動作させ、当該メモリセル１２Ｂをビット線３０Ｂ、３
０Ｃに接続する。次いで、セレクタ回路を３４Ｂ側に切
り替えて、ビット線３０Ａ、３０Ｂを出力線３５に接続
する。 同時に整合回路３６では、３６Ｂ側をオンさせて、増幅
した読み出し信号を反転させずにそのまま出力する。こ
の様にして、隣り合うメモリセル１２Ａ、１２Ｂから読
み出される信号が整合したものとなり、アドレスの反転
が防げる。
以上説明した通り、本発明によれば、論理回路用メモリ
のビット線を節減させて、アルミニウム配線の密度を下
げ、論理回路を形成するための配線が容易にできるよう
になる。よって、配線の自由度や集積度を向上させ得る
という浸れた効果が得られる。
のビット線を節減させて、アルミニウム配線の密度を下
げ、論理回路を形成するための配線が容易にできるよう
になる。よって、配線の自由度や集積度を向上させ得る
という浸れた効果が得られる。
第１図は、本発明の実施例に係る、論理回路用メモリの
構成例を示す回路図、 第２図は、従来の論理回路用メモリの構成例を示す回路
図である。 １０・・・インバータ、 １２Ａ、１２Ｂ・・・メモリセル、 １８Ａ、１８Ｂ・・・パストランジスタ、３０Ａ、３０
８，３００・・・ビット線、３２Ａ１３２８１３３Ａ、
３３Ｂ・・・ワード線。 第１図
構成例を示す回路図、 第２図は、従来の論理回路用メモリの構成例を示す回路
図である。 １０・・・インバータ、 １２Ａ、１２Ｂ・・・メモリセル、 １８Ａ、１８Ｂ・・・パストランジスタ、３０Ａ、３０
８，３００・・・ビット線、３２Ａ１３２８１３３Ａ、
３３Ｂ・・・ワード線。 第１図
Claims (1)
- （１）読み出し、書き込み信号を２本のビット線を介し
てメモリセルに伝達するようにした論理回路用メモリに
おいて、 隣り合うメモリセル間にスイッチング素子を介して設け
られた、各セルの信号を伝達するためのビット線と、 前記隣り合うメモリセルのうちのいずれにビット線を接
続するかを指令する信号を、前記スイッチング素子に伝
達するためのワード線とを備えたことを特徴とする論理
回路用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211113A JPH0376095A (ja) | 1989-08-16 | 1989-08-16 | 論理回路用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211113A JPH0376095A (ja) | 1989-08-16 | 1989-08-16 | 論理回路用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376095A true JPH0376095A (ja) | 1991-04-02 |
Family
ID=16600625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211113A Pending JPH0376095A (ja) | 1989-08-16 | 1989-08-16 | 論理回路用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376095A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373468A (en) * | 1993-03-19 | 1994-12-13 | Fujitsu Limited | Semiconductor memory device |
| JPH0855479A (ja) * | 1994-06-15 | 1996-02-27 | Samsung Electron Co Ltd | 半導体メモリ装置のメモリセルアレイとそのアレイ配列方法 |
| JPH09293380A (ja) * | 1996-04-15 | 1997-11-11 | United Microelectron Corp | Ｓｒａｍ用共用ビット線とそのアクセス方法 |
| KR20010062926A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 |
-
1989
- 1989-08-16 JP JP1211113A patent/JPH0376095A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373468A (en) * | 1993-03-19 | 1994-12-13 | Fujitsu Limited | Semiconductor memory device |
| JPH0855479A (ja) * | 1994-06-15 | 1996-02-27 | Samsung Electron Co Ltd | 半導体メモリ装置のメモリセルアレイとそのアレイ配列方法 |
| JPH09293380A (ja) * | 1996-04-15 | 1997-11-11 | United Microelectron Corp | Ｓｒａｍ用共用ビット線とそのアクセス方法 |
| KR20010062926A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 |
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