JPH06162784A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06162784A JPH06162784A JP4307263A JP30726392A JPH06162784A JP H06162784 A JPH06162784 A JP H06162784A JP 4307263 A JP4307263 A JP 4307263A JP 30726392 A JP30726392 A JP 30726392A JP H06162784 A JPH06162784 A JP H06162784A
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 読出し時の出力フローティングモードにおい
て低消費電力化を図る。 【構成】 読出し動作の場合、制御信号ＣＮが“Ｈ”、
反転アウトプットイネーブル信号ＯＥN が“Ｌ”とな
り、制御回路５０の出力が“Ｈ”で、センスアンプ３０
が選択状態となる。ワード線ＷＬが“Ｈ”、カラム線Ｃ
Ｌが“Ｈ”で、メモリセル１０が選択されれば、該メモ
リセル１０の記憶データがビット線ＢＬa ，ＢＬb 対及
びデータ線Ｄa ，Ｄb 対を介してセンスアンプ３０で増
幅される。ＯＥN が“Ｈ”となる出力フローティングモ
ード時では、制御回路５０の出力が“Ｌ”で、センスア
ンプ３０が非選択状態となり、同時に、出力ラッチ回路
６０によってセンスアンプ回路３０の出力がラッチされ
る。
て低消費電力化を図る。 【構成】 読出し動作の場合、制御信号ＣＮが“Ｈ”、
反転アウトプットイネーブル信号ＯＥN が“Ｌ”とな
り、制御回路５０の出力が“Ｈ”で、センスアンプ３０
が選択状態となる。ワード線ＷＬが“Ｈ”、カラム線Ｃ
Ｌが“Ｈ”で、メモリセル１０が選択されれば、該メモ
リセル１０の記憶データがビット線ＢＬa ，ＢＬb 対及
びデータ線Ｄa ，Ｄb 対を介してセンスアンプ３０で増
幅される。ＯＥN が“Ｈ”となる出力フローティングモ
ード時では、制御回路５０の出力が“Ｌ”で、センスア
ンプ３０が非選択状態となり、同時に、出力ラッチ回路
６０によってセンスアンプ回路３０の出力がラッチされ
る。
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップ構造
のメモリセルを有するスタティク・ランダム・アクセス
・メモリ（以下、ＳＲＡＭという）等の半導体記憶装置
といった半導体集積回路装置に関するものである。
のメモリセルを有するスタティク・ランダム・アクセス
・メモリ（以下、ＳＲＡＭという）等の半導体記憶装置
といった半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、例えばＳＲＡＭでは、マトリクス
状にメモリセルを配置し、アドレス入力より決定される
１本のワード線と一対のビット線を選択することによ
り、ただ１つのメモリセルを選択するようになってい
る。その構成例を図２及び図３に示す。図２は、従来の
ＳＲＡＭの主要部を示す回路図である。このＳＲＡＭ
は、フリップフロップ構造の複数のメモリセル１０を有
し、それらが相補的な第１，第２のビット線ＢＬa ，Ｂ
Ｌb 対にそれぞれ接続され、さらにワード線ＷＬに接続
されている。第１，第２のビット線対ＢＬa ，ＢＬb 対
の一端は、負荷抵抗用のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳという）２０ａ，２０ｂを介して電源
電位ＶＣＣに接続され、他端が、ＮＭＯＳからなるトラ
ンスファゲート２１ａ，２１ｂを介して相補的なデータ
線Ｄa ，Ｄb 対に接続されている。トランスファゲート
２１ａ，２１ｂは、カラム線ＣＬからの信号によりオ
ン，オフ制御される。データ線Ｄa ，Ｄb 対の他端に
は、センスアンプ３０の非反転入力端子３０ａ及び反転
入力端子３０ｂが接続され、さらにライトアンプ４０の
出力側が接続されている。センスアンプ３０は、反転ラ
イトイネーブル信号ＷＥN や反転チップセレクト信号Ｃ
ＳN といった制御信号ＣＮによって制御され、非反転入
力端子３０ａ及び反転入力端子３０ｂの電位差を増幅し
て出力端子３０ｃから出力する回路である。このセンス
アンプ３０は、非反転入力端子３０ａの信号によってゲ
ート制御されるＮＭＯＳ３１と、反転入力端子３０ｂの
信号によってゲート制御されるＮＭＯＳ３２と、該ＮＭ
ＯＳ３１，３２と電源電位ＶＣＣとの間に接続されたＰ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）
３３，３４からなるカレントミラー回路と、該ＮＭＯＳ
３１，３２とグランドＧＮＤとの間に接続され制御信号
ＣＮによってオン，オフ制御される電流源用のＮＭＯＳ
３５とで、構成されている。
状にメモリセルを配置し、アドレス入力より決定される
１本のワード線と一対のビット線を選択することによ
り、ただ１つのメモリセルを選択するようになってい
る。その構成例を図２及び図３に示す。図２は、従来の
ＳＲＡＭの主要部を示す回路図である。このＳＲＡＭ
は、フリップフロップ構造の複数のメモリセル１０を有
し、それらが相補的な第１，第２のビット線ＢＬa ，Ｂ
Ｌb 対にそれぞれ接続され、さらにワード線ＷＬに接続
されている。第１，第２のビット線対ＢＬa ，ＢＬb 対
の一端は、負荷抵抗用のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳという）２０ａ，２０ｂを介して電源
電位ＶＣＣに接続され、他端が、ＮＭＯＳからなるトラ
ンスファゲート２１ａ，２１ｂを介して相補的なデータ
線Ｄa ，Ｄb 対に接続されている。トランスファゲート
２１ａ，２１ｂは、カラム線ＣＬからの信号によりオ
ン，オフ制御される。データ線Ｄa ，Ｄb 対の他端に
は、センスアンプ３０の非反転入力端子３０ａ及び反転
入力端子３０ｂが接続され、さらにライトアンプ４０の
出力側が接続されている。センスアンプ３０は、反転ラ
イトイネーブル信号ＷＥN や反転チップセレクト信号Ｃ
ＳN といった制御信号ＣＮによって制御され、非反転入
力端子３０ａ及び反転入力端子３０ｂの電位差を増幅し
て出力端子３０ｃから出力する回路である。このセンス
アンプ３０は、非反転入力端子３０ａの信号によってゲ
ート制御されるＮＭＯＳ３１と、反転入力端子３０ｂの
信号によってゲート制御されるＮＭＯＳ３２と、該ＮＭ
ＯＳ３１，３２と電源電位ＶＣＣとの間に接続されたＰ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）
３３，３４からなるカレントミラー回路と、該ＮＭＯＳ
３１，３２とグランドＧＮＤとの間に接続され制御信号
ＣＮによってオン，オフ制御される電流源用のＮＭＯＳ
３５とで、構成されている。
【０００３】ライトアンプ４０は、制御信号ＣＮをイン
バータ３６で反転した反転制御信号ＣＮN によって制御
され、書込みデータ線ＷＤa ，ＷＤb 対のデータを駆動
してデータ線Ｄa ，Ｄb 対へ入力する回路である。この
ライトアンプ４０は、書込みデータ線ＷＤa と反転制御
信号ＣＮN の否定論理積を求めてデータ線Ｄa へ出力す
る２入力ＮＡＮＤゲート４１と、書込みデータ線ＷＤb
と反転制御信号ＣＮNの否定論理積を求めてデータ線Ｄ
b へ出力する２入力ＮＡＮＤゲート４２とで、構成され
ている。
バータ３６で反転した反転制御信号ＣＮN によって制御
され、書込みデータ線ＷＤa ，ＷＤb 対のデータを駆動
してデータ線Ｄa ，Ｄb 対へ入力する回路である。この
ライトアンプ４０は、書込みデータ線ＷＤa と反転制御
信号ＣＮN の否定論理積を求めてデータ線Ｄa へ出力す
る２入力ＮＡＮＤゲート４１と、書込みデータ線ＷＤb
と反転制御信号ＣＮNの否定論理積を求めてデータ線Ｄ
b へ出力する２入力ＮＡＮＤゲート４２とで、構成され
ている。
【０００４】次に、図２の読出し動作及び書込み動作に
ついて説明する。読出し動作の場合、制御信号ＣＮが
“Ｈ”レベルとなってセンスアンプ３０が選択される。
制御信号ＣＮはインバータ３６で反転され、その反転制
御信号ＣＮN が“Ｌ”レベルとなるため、ライトアンプ
４０が非選択の状態になり、該ライトアンプ４０の出力
が“Ｈ”レベルとなる。そして、図示しないデコーダに
よってワード線ＷＬが“Ｈ”レベル、及びカラム線ＣＬ
が“Ｈ”レベルとなり、そのワード線ＷＬに接続された
メモリセル１０が選択され、該メモリセル１０の記憶デ
ータがビット線ＢＬa ，ＢＬb 対へ出力され、オン状態
のトランスファゲート２１ａ，２１ｂ及びデータ線
Ｄa ，Ｄb 対を介してセンスアンプ３０で増幅され、出
力端子３０ｃから出力される。
ついて説明する。読出し動作の場合、制御信号ＣＮが
“Ｈ”レベルとなってセンスアンプ３０が選択される。
制御信号ＣＮはインバータ３６で反転され、その反転制
御信号ＣＮN が“Ｌ”レベルとなるため、ライトアンプ
４０が非選択の状態になり、該ライトアンプ４０の出力
が“Ｈ”レベルとなる。そして、図示しないデコーダに
よってワード線ＷＬが“Ｈ”レベル、及びカラム線ＣＬ
が“Ｈ”レベルとなり、そのワード線ＷＬに接続された
メモリセル１０が選択され、該メモリセル１０の記憶デ
ータがビット線ＢＬa ，ＢＬb 対へ出力され、オン状態
のトランスファゲート２１ａ，２１ｂ及びデータ線
Ｄa ，Ｄb 対を介してセンスアンプ３０で増幅され、出
力端子３０ｃから出力される。
【０００５】書込み動作の場合、制御信号ＣＮが“Ｌ”
レベルとなってセンスアンプ３０が非選択の状態にな
る。このとき、“Ｈ”レベルの反転制御信号ＣＮN によ
ってライトアンプ４０が選択される。そして、図示しな
いデコーダによってワード線ＷＬが“Ｈ”レベル、及び
カラム線ＣＬが“Ｈ”レベルとなり、そのワード線ＷＬ
に接続されたメモリセル１０が選択される。書込みデー
タ線ＷＤa ，ＷＤb 対から供給された書込みデータが、
ライトアンプ４０で駆動され、データ線Ｄa ，Ｄb 対、
オン状態のトランスファゲート２１ａ，２１ｂ、及びビ
ット線ＢＬa ，ＢＬb 対を介してメモリセル１０へ書込
まれる。
レベルとなってセンスアンプ３０が非選択の状態にな
る。このとき、“Ｈ”レベルの反転制御信号ＣＮN によ
ってライトアンプ４０が選択される。そして、図示しな
いデコーダによってワード線ＷＬが“Ｈ”レベル、及び
カラム線ＣＬが“Ｈ”レベルとなり、そのワード線ＷＬ
に接続されたメモリセル１０が選択される。書込みデー
タ線ＷＤa ，ＷＤb 対から供給された書込みデータが、
ライトアンプ４０で駆動され、データ線Ｄa ，Ｄb 対、
オン状態のトランスファゲート２１ａ，２１ｂ、及びビ
ット線ＢＬa ，ＢＬb 対を介してメモリセル１０へ書込
まれる。
【０００６】図３は、従来の他のＳＲＡＭの主要部を示
す回路図である。このＳＲＡＭは、図２と同様に、複数
のメモリセル１０を有し、それらをワード線ＷＬによっ
て選択し、該メモリセル１０から読出されたデータをセ
ンスアンプ３０で増幅し、出力端子３０ｃより出力する
ようになっている。各メモリセル１０は、ワード線ＷＬ
によりゲート制御されビット線ＢＬa ，ＢＬb との間で
電荷の転送を行う転送用のＮＭＯＳ１１，１２と、該Ｎ
ＭＯＳ１１，１２間に接続され電源電位ＶＣＣとグラン
ドＧＮＤとの間にたすき掛け接続されたＮＭＯＳ１３，
１４及びＰＭＯＳ１５，１６からなるフリップフロップ
とで、構成されている。
す回路図である。このＳＲＡＭは、図２と同様に、複数
のメモリセル１０を有し、それらをワード線ＷＬによっ
て選択し、該メモリセル１０から読出されたデータをセ
ンスアンプ３０で増幅し、出力端子３０ｃより出力する
ようになっている。各メモリセル１０は、ワード線ＷＬ
によりゲート制御されビット線ＢＬa ，ＢＬb との間で
電荷の転送を行う転送用のＮＭＯＳ１１，１２と、該Ｎ
ＭＯＳ１１，１２間に接続され電源電位ＶＣＣとグラン
ドＧＮＤとの間にたすき掛け接続されたＮＭＯＳ１３，
１４及びＰＭＯＳ１５，１６からなるフリップフロップ
とで、構成されている。
【０００７】次に、図３の読出し動作及び書込み動作を
説明する。読出し動作の場合、センスアンプ３０が選択
され、図示しないデコーダによってワード線ＷＬが
“Ｈ”レベルとなり、メモリセル１０内のＮＭＯＳ１
１，１２がオンし、該メモリセル１０が選択される。メ
モリセル１０が選択されると、ＮＭＯＳ１３，１４及び
ＰＭＯＳ１５，１６により保持されたデータが、ＮＭＯ
Ｓ１１，１２を介してビット線ＢＬa ，ＢＬb 対へ読出
される。このとき、例えばメモリセル１０内のＮＭＯＳ
１３がオン状態、ＮＭＯＳ１４がオフ状態の記憶状態で
あるとすると、該ＮＭＯＳ１３の駆動力により、ビット
線ＢＬa が“Ｌ”レベルへ、ビット線ＢＬb が“Ｈ”レ
ベルとなる。そして、ワード線ＷＬが“Ｈ”レベルにな
るのとほぼ同時に、カラム線ＣＬが“Ｈ”レベルとなっ
てトランスファゲート２１ａ，２１ｂがオン状態とな
り、データ線Ｄa が“Ｌ”レベル、データ線Ｄb が
“Ｈ”レベルとなり、その電位差がセンスアンプ３０で
増幅されて出力端子３０ｃから出力される。書込み動作
の場合、センスアンプ３０が非選択状態となり、読出し
動作と同様にしてメモリセル１０が選択され、データ線
Ｄa ，Ｄb 対及びビット線ＢＬa ，ＢＬb 対を介して所
定のデータがメモリセル１０に書込まれる。
説明する。読出し動作の場合、センスアンプ３０が選択
され、図示しないデコーダによってワード線ＷＬが
“Ｈ”レベルとなり、メモリセル１０内のＮＭＯＳ１
１，１２がオンし、該メモリセル１０が選択される。メ
モリセル１０が選択されると、ＮＭＯＳ１３，１４及び
ＰＭＯＳ１５，１６により保持されたデータが、ＮＭＯ
Ｓ１１，１２を介してビット線ＢＬa ，ＢＬb 対へ読出
される。このとき、例えばメモリセル１０内のＮＭＯＳ
１３がオン状態、ＮＭＯＳ１４がオフ状態の記憶状態で
あるとすると、該ＮＭＯＳ１３の駆動力により、ビット
線ＢＬa が“Ｌ”レベルへ、ビット線ＢＬb が“Ｈ”レ
ベルとなる。そして、ワード線ＷＬが“Ｈ”レベルにな
るのとほぼ同時に、カラム線ＣＬが“Ｈ”レベルとなっ
てトランスファゲート２１ａ，２１ｂがオン状態とな
り、データ線Ｄa が“Ｌ”レベル、データ線Ｄb が
“Ｈ”レベルとなり、その電位差がセンスアンプ３０で
増幅されて出力端子３０ｃから出力される。書込み動作
の場合、センスアンプ３０が非選択状態となり、読出し
動作と同様にしてメモリセル１０が選択され、データ線
Ｄa ，Ｄb 対及びビット線ＢＬa ，ＢＬb 対を介して所
定のデータがメモリセル１０に書込まれる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。 （１） 図２のＳＲＡＭでは、通常、センスアンプ３０
の選択／非選択が制御信号ＣＮで制御され、読出し時の
反転アウトプットイネーブル信号ＯＥN による動作には
依存していない。これは、アウトプットイネーブルアク
セス時間Ｔoeを保障するためである。そのため、読出し
の際の反転アウトプットイネーブル信号ＯＥN が“Ｈ”
レベルとなる出力フローティングモード時にも、センス
アンプ３０が動作を続けており、低消費電力化の妨げと
なっている。
成の装置では、次のような課題があった。 （１） 図２のＳＲＡＭでは、通常、センスアンプ３０
の選択／非選択が制御信号ＣＮで制御され、読出し時の
反転アウトプットイネーブル信号ＯＥN による動作には
依存していない。これは、アウトプットイネーブルアク
セス時間Ｔoeを保障するためである。そのため、読出し
の際の反転アウトプットイネーブル信号ＯＥN が“Ｈ”
レベルとなる出力フローティングモード時にも、センス
アンプ３０が動作を続けており、低消費電力化の妨げと
なっている。
【０００９】（２） 図３のＳＲＡＭでは、書込み直後
の読出し動作において、書込みデータがデータ線Ｄa ，
Ｄb 対に大きな電位差をつけたまま、読出し動作へ移行
し、かつカラム線ＣＬあるいはワード線ＷＬが遷移した
場合（他の番地のメモリセルが選択された場合）、該デ
ータ線Ｄa ，Ｄb 対及びビット線ＢＬa ，ＢＬb 対の容
量がメモリセル１０に比べて充分大きいため、誤書込み
が生じるおそれがある。そのため、データを書込んだ
後、一定の時間をおいて読出し動作を行わなければなら
ないので、高速動作の妨げになるという問題がある。
の読出し動作において、書込みデータがデータ線Ｄa ，
Ｄb 対に大きな電位差をつけたまま、読出し動作へ移行
し、かつカラム線ＣＬあるいはワード線ＷＬが遷移した
場合（他の番地のメモリセルが選択された場合）、該デ
ータ線Ｄa ，Ｄb 対及びビット線ＢＬa ，ＢＬb 対の容
量がメモリセル１０に比べて充分大きいため、誤書込み
が生じるおそれがある。そのため、データを書込んだ
後、一定の時間をおいて読出し動作を行わなければなら
ないので、高速動作の妨げになるという問題がある。
【００１０】本発明は、前記従来技術が持っていた課題
として、読出し時の出力フローティングモードにおいて
センスアンプが動作し続けているために消費電力が大き
くなる点、及び高速動作時における書込み直後の読出し
動作において誤書込みが生じる点について解決したＳＲ
ＡＭ等の半導体集積回路装置を提供するものである。
として、読出し時の出力フローティングモードにおいて
センスアンプが動作し続けているために消費電力が大き
くなる点、及び高速動作時における書込み直後の読出し
動作において誤書込みが生じる点について解決したＳＲ
ＡＭ等の半導体集積回路装置を提供するものである。
【００１１】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ワード線と相補的な第１及び第２の
ビット線との交差箇所に接続されたメモリセルと、制御
信号により選択されて前記第１及び第２のビット線上の
電位差を検知・増幅するセンスアンプとを、備えた半導
体集積回路装置において、“Ｈ”レベル又は“Ｌ”レベ
ルのいずれか一方で出力フローティングモードにするア
ウトプットイネーブル信号と前記制御信号との論理をと
って前記センスアンプを選択／非選択にする構成にして
いる。第２の発明では、第１の発明のアウトプットイネ
ーブル信号をラッチ信号として前記センスアンプの出力
をラッチする出力ラッチ回路を設けている。第３の発明
では、第１及び第２のワード線と第１及び第２のビット
線との交差箇所に接続され、フリップフロップで構成さ
れたメモリセルと、前記メモリセルへのデータ書込み時
には前記第１のワード線のみを選択して前記第１のビッ
ト線よりデータを書込み、かつ前記メモリセルからのデ
ータ読出し時には前記第１及び第２のワード線を選択し
て前記第１及び第２のビット線よりデータを読出す回路
とを、備えている。
を解決するために、ワード線と相補的な第１及び第２の
ビット線との交差箇所に接続されたメモリセルと、制御
信号により選択されて前記第１及び第２のビット線上の
電位差を検知・増幅するセンスアンプとを、備えた半導
体集積回路装置において、“Ｈ”レベル又は“Ｌ”レベ
ルのいずれか一方で出力フローティングモードにするア
ウトプットイネーブル信号と前記制御信号との論理をと
って前記センスアンプを選択／非選択にする構成にして
いる。第２の発明では、第１の発明のアウトプットイネ
ーブル信号をラッチ信号として前記センスアンプの出力
をラッチする出力ラッチ回路を設けている。第３の発明
では、第１及び第２のワード線と第１及び第２のビット
線との交差箇所に接続され、フリップフロップで構成さ
れたメモリセルと、前記メモリセルへのデータ書込み時
には前記第１のワード線のみを選択して前記第１のビッ
ト線よりデータを書込み、かつ前記メモリセルからのデ
ータ読出し時には前記第１及び第２のワード線を選択し
て前記第１及び第２のビット線よりデータを読出す回路
とを、備えている。
【００１２】
【作用】第１の発明によれば、以上のようにＳＲＡＭ等
の半導体集積回路装置を構成したので、センスアンプの
選択／非選択に、アウトプットイネーブル信号の論理が
加えられ、出力フローティングモード時において全ての
センスアンプが非選択状態となり、低消費電力化が図れ
る。第２の発明によれば、ラッチ回路はアウトプットイ
ネーブル信号に基づきセンスアンプの出力をラッチする
ので、アウトプットイネーブルアクセス時間を長引かせ
ることなく、出力フローティングモード時において全て
のセンスアンプを非選択とし、低消費電力化が図れる。
第３の発明によれば、メモリセルへのデータ書込み時
に、一方の第２のワード線を非選択状態として片方だけ
の第１のビット線によりデータの書込みを行うことは、
データ書込み直後の読出し時の誤書込みを防止する働き
がある。従って、前記課題を解決できるのである。
の半導体集積回路装置を構成したので、センスアンプの
選択／非選択に、アウトプットイネーブル信号の論理が
加えられ、出力フローティングモード時において全ての
センスアンプが非選択状態となり、低消費電力化が図れ
る。第２の発明によれば、ラッチ回路はアウトプットイ
ネーブル信号に基づきセンスアンプの出力をラッチする
ので、アウトプットイネーブルアクセス時間を長引かせ
ることなく、出力フローティングモード時において全て
のセンスアンプを非選択とし、低消費電力化が図れる。
第３の発明によれば、メモリセルへのデータ書込み時
に、一方の第２のワード線を非選択状態として片方だけ
の第１のビット線によりデータの書込みを行うことは、
データ書込み直後の読出し時の誤書込みを防止する働き
がある。従って、前記課題を解決できるのである。
【００１３】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＳＲＡＭの主要部
の回路図であり、従来の図２中の要素と共通の要素には
共通の符号が付されている。このＳＲＡＭでは、センス
アンプ３０内のＮＭＯＳ３５のゲートに該センスアンプ
３０を制御する制御回路５０が接続されると共に、該セ
ンスアンプ３０の出力端子３０ｃに出力ラッチ回路６０
が接続されている。その他の回路構成は、従来の図２と
同一である。制御回路５０は、制御信号ＣＮと反転アウ
トプットイネーブル信号ＯＥN との論理をとってセンス
アンプ３０内のＮＭＯＳ３５をゲート制御し、該センス
アンプ３０の選択／非選択を制御する回路である。この
制御回路５０は、制御信号ＣＮと電源電位ＶＣＣの否定
論理積を求める２入力ＮＡＮＤゲート５１と、該ＮＡＮ
Ｄゲート５１の出力と反転アウトプットイネーブル信号
ＯＥN の否定論理和を求めてセンスアンプ３０内のＮＭ
ＯＳ３５をゲート制御する２入力ＮＯＲゲート５２と
で、構成されている。出力ラッチ回路６０は、反転アウ
トプットイネーブル信号ＯＥN 及びアウトプットイネー
ブル信号ＯＥをラッチ信号としてセンスアンプ３０の出
力をラッチする回路であり、たすき掛け接続されたＮＭ
ＯＳ６１，６２及びＰＭＯＳ６３，６４からなるフリッ
プフロップと、該フリップフロップと電源電位ＶＣＣと
の間に接続されアウトプットイネーブル信号ＯＥによっ
てゲート制御されるＰＭＯＳ６５と、該フリップフロッ
プとＧＮＤとの間に接続され反転アウトプットイネーブ
ル信号ＯＥN によりゲート制御されるＮＭＯＳ６６と
で、構成されている。
の回路図であり、従来の図２中の要素と共通の要素には
共通の符号が付されている。このＳＲＡＭでは、センス
アンプ３０内のＮＭＯＳ３５のゲートに該センスアンプ
３０を制御する制御回路５０が接続されると共に、該セ
ンスアンプ３０の出力端子３０ｃに出力ラッチ回路６０
が接続されている。その他の回路構成は、従来の図２と
同一である。制御回路５０は、制御信号ＣＮと反転アウ
トプットイネーブル信号ＯＥN との論理をとってセンス
アンプ３０内のＮＭＯＳ３５をゲート制御し、該センス
アンプ３０の選択／非選択を制御する回路である。この
制御回路５０は、制御信号ＣＮと電源電位ＶＣＣの否定
論理積を求める２入力ＮＡＮＤゲート５１と、該ＮＡＮ
Ｄゲート５１の出力と反転アウトプットイネーブル信号
ＯＥN の否定論理和を求めてセンスアンプ３０内のＮＭ
ＯＳ３５をゲート制御する２入力ＮＯＲゲート５２と
で、構成されている。出力ラッチ回路６０は、反転アウ
トプットイネーブル信号ＯＥN 及びアウトプットイネー
ブル信号ＯＥをラッチ信号としてセンスアンプ３０の出
力をラッチする回路であり、たすき掛け接続されたＮＭ
ＯＳ６１，６２及びＰＭＯＳ６３，６４からなるフリッ
プフロップと、該フリップフロップと電源電位ＶＣＣと
の間に接続されアウトプットイネーブル信号ＯＥによっ
てゲート制御されるＰＭＯＳ６５と、該フリップフロッ
プとＧＮＤとの間に接続され反転アウトプットイネーブ
ル信号ＯＥN によりゲート制御されるＮＭＯＳ６６と
で、構成されている。
【００１４】次に、読出し時の出力及び出力フローティ
ング動作等について説明する。メモリセル１０からデー
タを読出す場合、制御信号ＣＮが“Ｈ”レベル、及び反
転アウトプットイネーブル信号ＯＥN が“Ｌ”レベルと
なり、制御回路５０の出力が“Ｈ”レベルとなってセン
スアンプ３０内のＮＭＯＳ３５がオンし、該センスアン
プ３０が選択される。反転アウトプットイネーブル信号
ＯＥN が“Ｌ”レベルのとき、アウトプットイネーブル
信号ＯＥが“Ｈ”レベルのため、出力ラッチ回路６０内
のＰＭＯＳ６５及びＮＭＯＳ６６がオフ状態となり、該
出力ラッチ回路６０が出力をラッチしていない状態であ
る。次に、図示しないデコーダによってワード線ＷＬが
“Ｈ”レベル、及びカラム線ＣＬが“Ｈ”レベルになる
と、メモリセル１０が選択されると共に、トランスファ
ゲート２１ａ，２１b がオン状態となる。メモリセル１
０が選択されると、該メモリセル１０の記憶データがビ
ット線ＢＬa ，ＢＬb 対、トランスファゲート２１ａ，
２１ｂ、及びデータ線Ｄa ，Ｄb 対を介してセンスアン
プ３０へ送られ、該センスアンプ３０で増幅されて出力
端子３０ｃから出力される。この状態で、反転アウトプ
ットイネーブル信号ＯＥN が“Ｈ”レベルとなって出力
フローティングモードになると、制御回路５０の出力が
“Ｌ”レベルとなり、センスアンプ３０内のＮＭＯＳ３
５がオフ状態となって該センスアンプ３０が非選択状態
となる。このとき、反転アウトプットイネーブル信号Ｏ
ＥN の“Ｈ”レベル及びアウトプットイネーブル信号Ｏ
Ｅの“Ｌ”レベルにより、出力ラッチ回路６０内のＰＭ
ＯＳ６５及びＮＭＯＳ６６がオン状態となり、センスア
ンプ３０の出力端子３０ｃ上のデータが該出力ラッチ回
路６０でラッチされ、ラッチされたデータが該出力端子
３０ｃから出力し続けられる。
ング動作等について説明する。メモリセル１０からデー
タを読出す場合、制御信号ＣＮが“Ｈ”レベル、及び反
転アウトプットイネーブル信号ＯＥN が“Ｌ”レベルと
なり、制御回路５０の出力が“Ｈ”レベルとなってセン
スアンプ３０内のＮＭＯＳ３５がオンし、該センスアン
プ３０が選択される。反転アウトプットイネーブル信号
ＯＥN が“Ｌ”レベルのとき、アウトプットイネーブル
信号ＯＥが“Ｈ”レベルのため、出力ラッチ回路６０内
のＰＭＯＳ６５及びＮＭＯＳ６６がオフ状態となり、該
出力ラッチ回路６０が出力をラッチしていない状態であ
る。次に、図示しないデコーダによってワード線ＷＬが
“Ｈ”レベル、及びカラム線ＣＬが“Ｈ”レベルになる
と、メモリセル１０が選択されると共に、トランスファ
ゲート２１ａ，２１b がオン状態となる。メモリセル１
０が選択されると、該メモリセル１０の記憶データがビ
ット線ＢＬa ，ＢＬb 対、トランスファゲート２１ａ，
２１ｂ、及びデータ線Ｄa ，Ｄb 対を介してセンスアン
プ３０へ送られ、該センスアンプ３０で増幅されて出力
端子３０ｃから出力される。この状態で、反転アウトプ
ットイネーブル信号ＯＥN が“Ｈ”レベルとなって出力
フローティングモードになると、制御回路５０の出力が
“Ｌ”レベルとなり、センスアンプ３０内のＮＭＯＳ３
５がオフ状態となって該センスアンプ３０が非選択状態
となる。このとき、反転アウトプットイネーブル信号Ｏ
ＥN の“Ｈ”レベル及びアウトプットイネーブル信号Ｏ
Ｅの“Ｌ”レベルにより、出力ラッチ回路６０内のＰＭ
ＯＳ６５及びＮＭＯＳ６６がオン状態となり、センスア
ンプ３０の出力端子３０ｃ上のデータが該出力ラッチ回
路６０でラッチされ、ラッチされたデータが該出力端子
３０ｃから出力し続けられる。
【００１５】なお、データの読出し時においては制御信
号ＣＮが“Ｈ”レベルとなるので、それがインバータ３
６で反転され、ライトアンプ４０が非選択の状態にな
り、該ライトアンプ４０の出力が“Ｈ”レベルとなる。
メモリセル１０へのデータ書込み時には、制御信号ＣＮ
によってライトアンプ４０が選択され、書込みデータ線
ＷＤa ，ＷＤb 対から供給された書込みデータが、該ラ
イトアンプ４０で駆動され、データ線Ｄa ，Ｄb 対、ト
ランスファゲート２１ａ，２１ｂ、及びビット線Ｂ
Ｌa ，ＢＬb 対を介してメモリセル１０に書込まれる。
本実施例では、センスアンプ３０の選択／非選択を行う
際に、制御信号ＣＮに反転アウトプットイネーブル信号
ＯＥN の論理を加え、出力フローティングモード時には
全てのセンスアンプ３０を非選択状態にするようにした
ので、低消費電力化が可能となる。しかも、センスアン
プ３０の選択時に、反転アウトプットイネーブル信号Ｏ
ＥN 及びアウトプットイネーブル信号ＯＥにより、該セ
ンスアンプ３０の出力を出力ラッチ回路６０でラッチす
るようにしたので、アウトプットイネーブルアクセス時
間Ｔoeを長引かせることなく、出力フローティングモー
ド時における低消費電力化が可能となる。
号ＣＮが“Ｈ”レベルとなるので、それがインバータ３
６で反転され、ライトアンプ４０が非選択の状態にな
り、該ライトアンプ４０の出力が“Ｈ”レベルとなる。
メモリセル１０へのデータ書込み時には、制御信号ＣＮ
によってライトアンプ４０が選択され、書込みデータ線
ＷＤa ，ＷＤb 対から供給された書込みデータが、該ラ
イトアンプ４０で駆動され、データ線Ｄa ，Ｄb 対、ト
ランスファゲート２１ａ，２１ｂ、及びビット線Ｂ
Ｌa ，ＢＬb 対を介してメモリセル１０に書込まれる。
本実施例では、センスアンプ３０の選択／非選択を行う
際に、制御信号ＣＮに反転アウトプットイネーブル信号
ＯＥN の論理を加え、出力フローティングモード時には
全てのセンスアンプ３０を非選択状態にするようにした
ので、低消費電力化が可能となる。しかも、センスアン
プ３０の選択時に、反転アウトプットイネーブル信号Ｏ
ＥN 及びアウトプットイネーブル信号ＯＥにより、該セ
ンスアンプ３０の出力を出力ラッチ回路６０でラッチす
るようにしたので、アウトプットイネーブルアクセス時
間Ｔoeを長引かせることなく、出力フローティングモー
ド時における低消費電力化が可能となる。
【００１６】第２の実施例 図４は、本発明の第２の実施例を示すＳＲＡＭの主要部
の回路図であり、従来の図３中の要素と共通の要素には
共通の符号が付されている。このＳＲＡＭでは、従来の
図３と同様に、複数のメモリセル１０を有し、そのメモ
リセル１０内の転送用ＮＭＯＳ１１が、第１のビット線
ＢＬa に、転送用ＮＭＯＳ１２が、第２のビット線ＢＬ
b にそれぞれ接続されている。このＳＲＡＭでは、図３
と異なり、読出し用の第１のワード線ＷＬa と書込み用
の第２のワード線ＷＬb とを有し、その第１のワード線
ＷＬa がＮＭＯＳ１１のゲートに、第２のワード線ＷＬ
b がＮＭＯＳ１２のゲートにそれぞれ接続されている。
ビット線ＢＬa ，ＢＬb 対の一端は、図３と同様に、負
荷抵抗用のＮＭＯＳ２０ａ，２０ｂを介して電源電位Ｖ
ＣＣに接続され、他端が、読出し用カラム線ＣＬの信号
によってゲート制御されるトランスファゲート２１ａ，
２１ｂを介してデータ線Ｄa ，Ｄb 対に接続されてい
る。また、本実施例のＳＲＡＭでは、選択時に“Ｌ”レ
ベル、非選択時に“Ｈ”レベルとなるアドレス線ＡＬ
と、２入力ＮＯＲゲート７０と、信号反転用インバータ
７１と、書込み用カラム線ＣＬa によりゲート制御され
るＮＭＯＳ７２とが、新たに設けられている。２入力Ｎ
ＯＲゲート７０は、読出し時に“Ｌ”レベル、書込み時
に“Ｈ”レベルとなるライトイネーブル信号ＷＥとアド
レス線ＡＬとの否定論理和を求めてその出力を第１のワ
ード線ＷＬa へ出力する回路である。アドレス線ＡＬに
は、インバータ７１が接続され、その出力側が第２のワ
ード線ＷＬb に接続されている。書込み用カラム線ＣＬ
a によりゲート制御されるＮＭＯＳ７２のソースは、第
２のビット線ＢＬb に接続され、そのドレインが書込み
データ線ＷＤに接続されている。なお、本実施例のＳＲ
ＡＭにおいても、従来の図３と同様にセンスアンプ３０
等が設けられている。
の回路図であり、従来の図３中の要素と共通の要素には
共通の符号が付されている。このＳＲＡＭでは、従来の
図３と同様に、複数のメモリセル１０を有し、そのメモ
リセル１０内の転送用ＮＭＯＳ１１が、第１のビット線
ＢＬa に、転送用ＮＭＯＳ１２が、第２のビット線ＢＬ
b にそれぞれ接続されている。このＳＲＡＭでは、図３
と異なり、読出し用の第１のワード線ＷＬa と書込み用
の第２のワード線ＷＬb とを有し、その第１のワード線
ＷＬa がＮＭＯＳ１１のゲートに、第２のワード線ＷＬ
b がＮＭＯＳ１２のゲートにそれぞれ接続されている。
ビット線ＢＬa ，ＢＬb 対の一端は、図３と同様に、負
荷抵抗用のＮＭＯＳ２０ａ，２０ｂを介して電源電位Ｖ
ＣＣに接続され、他端が、読出し用カラム線ＣＬの信号
によってゲート制御されるトランスファゲート２１ａ，
２１ｂを介してデータ線Ｄa ，Ｄb 対に接続されてい
る。また、本実施例のＳＲＡＭでは、選択時に“Ｌ”レ
ベル、非選択時に“Ｈ”レベルとなるアドレス線ＡＬ
と、２入力ＮＯＲゲート７０と、信号反転用インバータ
７１と、書込み用カラム線ＣＬa によりゲート制御され
るＮＭＯＳ７２とが、新たに設けられている。２入力Ｎ
ＯＲゲート７０は、読出し時に“Ｌ”レベル、書込み時
に“Ｈ”レベルとなるライトイネーブル信号ＷＥとアド
レス線ＡＬとの否定論理和を求めてその出力を第１のワ
ード線ＷＬa へ出力する回路である。アドレス線ＡＬに
は、インバータ７１が接続され、その出力側が第２のワ
ード線ＷＬb に接続されている。書込み用カラム線ＣＬ
a によりゲート制御されるＮＭＯＳ７２のソースは、第
２のビット線ＢＬb に接続され、そのドレインが書込み
データ線ＷＤに接続されている。なお、本実施例のＳＲ
ＡＭにおいても、従来の図３と同様にセンスアンプ３０
等が設けられている。
【００１７】次に、書込み直後の読出し動作等を説明す
る。書込み動作の場合、ライトイネーブル信号ＷＥが
“Ｈ”レベルへ、選択メモリセル１０のアドレス線ＡＬ
が“Ｌ”レベルへそれぞれ遷移する。このため、ＮＯＲ
ゲート７０の出力側に接続されたワード線ＷＬa が
“Ｌ”レベルへ、インバータ７１の出力側に接続された
ワード線ＷＬb が“Ｈ”レベルへそれぞれ遷移する。こ
れにより、メモリセル１０内のＮＭＯＳ１１がオフ状
態、ＮＭＯＳ１２がオン状態となる。このとき、書込み
用カラム線ＣＬa を“Ｈ”レベルにすると共に、書込み
データ線ＷＤに所定電位のデータを入力すれば、オン状
態のＮＭＯＳ７２及びビット線ＢＬb を介して、書込み
データ線ＷＤからの書込みデータをメモリセル１０へ書
込むことができる。
る。書込み動作の場合、ライトイネーブル信号ＷＥが
“Ｈ”レベルへ、選択メモリセル１０のアドレス線ＡＬ
が“Ｌ”レベルへそれぞれ遷移する。このため、ＮＯＲ
ゲート７０の出力側に接続されたワード線ＷＬa が
“Ｌ”レベルへ、インバータ７１の出力側に接続された
ワード線ＷＬb が“Ｈ”レベルへそれぞれ遷移する。こ
れにより、メモリセル１０内のＮＭＯＳ１１がオフ状
態、ＮＭＯＳ１２がオン状態となる。このとき、書込み
用カラム線ＣＬa を“Ｈ”レベルにすると共に、書込み
データ線ＷＤに所定電位のデータを入力すれば、オン状
態のＮＭＯＳ７２及びビット線ＢＬb を介して、書込み
データ線ＷＤからの書込みデータをメモリセル１０へ書
込むことができる。
【００１８】読出し動作の場合、ライトイネーブル信号
ＷＥが“Ｌ”レベルへ、選択メモリセル１０のアドレス
線ＡＬが“Ｌ”レベルへそれぞれ遷移する。このため、
ＮＯＲゲート７０の出力側のワード線ＷＬa が“Ｈ”レ
ベルへ、インバータ７１の出力側のワード線ＷＬb が
“Ｈ”レベルへそれぞれ遷移し、メモリセル１０内のＮ
ＭＯＳ１１，１２がオン状態となる。このとき、読出し
用のカラム線ＣＬを“Ｈ”レベルにすれば、トランスフ
ァゲート２１ａ，２１ｂがオン状態となり、メモリセル
１０の記憶データがビット線ＢＬa ，ＢＬb 対へ出力さ
れ、それが該トランスファゲート２１ａ，２１ｂを介し
てデータ線Ｄa ，Ｄb 対へ出力され、読出し動作が終了
する。
ＷＥが“Ｌ”レベルへ、選択メモリセル１０のアドレス
線ＡＬが“Ｌ”レベルへそれぞれ遷移する。このため、
ＮＯＲゲート７０の出力側のワード線ＷＬa が“Ｈ”レ
ベルへ、インバータ７１の出力側のワード線ＷＬb が
“Ｈ”レベルへそれぞれ遷移し、メモリセル１０内のＮ
ＭＯＳ１１，１２がオン状態となる。このとき、読出し
用のカラム線ＣＬを“Ｈ”レベルにすれば、トランスフ
ァゲート２１ａ，２１ｂがオン状態となり、メモリセル
１０の記憶データがビット線ＢＬa ，ＢＬb 対へ出力さ
れ、それが該トランスファゲート２１ａ，２１ｂを介し
てデータ線Ｄa ，Ｄb 対へ出力され、読出し動作が終了
する。
【００１９】本実施例では、メモリセル１０へのデータ
の書込みを、ＮＭＯＳ７２を介して片方のビット線ＢＬ
b より行うため、従来のように両方のビット線ＢＬa ，
ＢＬb より書込む場合に比べて両ビット線ＢＬa ，ＢＬ
b 間の電位差が小さくなる。そのため、メモリセル１０
の記憶データが誤って書き換えられるおそれがなく、書
込み直後の読出し動作の高速化が可能となる。なお、本
発明は上記実施例に限定されず、種々の変形が可能であ
る。例えば、メモリセル１０及びセンスアンプ３０等を
他のトランジスタ構成にしたり、図１の制御回路５０を
他のゲート回路等で構成したり、出力ラッチ回路６０を
他のトランジスタ構成にしたり、図４のＮＯＲゲート７
０を他のゲート回路等で構成したり、あるいはＮＭＯＳ
７２を他のトランジスタで構成してもよい。また、上記
実施例は、ＳＲＡＭ以外の他の半導体メモリ等の半導体
集積回路装置にも適用可能である。
の書込みを、ＮＭＯＳ７２を介して片方のビット線ＢＬ
b より行うため、従来のように両方のビット線ＢＬa ，
ＢＬb より書込む場合に比べて両ビット線ＢＬa ，ＢＬ
b 間の電位差が小さくなる。そのため、メモリセル１０
の記憶データが誤って書き換えられるおそれがなく、書
込み直後の読出し動作の高速化が可能となる。なお、本
発明は上記実施例に限定されず、種々の変形が可能であ
る。例えば、メモリセル１０及びセンスアンプ３０等を
他のトランジスタ構成にしたり、図１の制御回路５０を
他のゲート回路等で構成したり、出力ラッチ回路６０を
他のトランジスタ構成にしたり、図４のＮＯＲゲート７
０を他のゲート回路等で構成したり、あるいはＮＭＯＳ
７２を他のトランジスタで構成してもよい。また、上記
実施例は、ＳＲＡＭ以外の他の半導体メモリ等の半導体
集積回路装置にも適用可能である。
【００２０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、センスアンプの選択／非選択に、アウトプッ
トイネーブル信号の論理を加えるようにしたので、出力
フローティングモード時において全てのセンスアンプを
非選択状態にでき、低消費電力化を図ることができる。
第２の発明によれば、第１の発明に加えて、アウトプッ
トイネーブル信号に基づき、ラッチ回路によってセンス
アンプの出力をラッチするようにしたので、アウトプッ
トイネーブルアクセス時間を長引かせることなく、出力
フローティングモード時には全てのセンスアンプを非選
択状態とし、低消費電力化を図ることができる。第３の
発明によれば、一方のワード線を非選択状態にし、片方
だけのビット線によりデータの書込みを行うようにした
ので、従来のように両方のビット線よりデータを書込む
場合に比べて両ビット線間の電位差が小さくなり、書込
み直後の読出し時においてメモリセルの記憶データが誤
って書き換えられるという誤書込みを防止でき、書込み
直後の読出し動作の高速化が可能となる。
によれば、センスアンプの選択／非選択に、アウトプッ
トイネーブル信号の論理を加えるようにしたので、出力
フローティングモード時において全てのセンスアンプを
非選択状態にでき、低消費電力化を図ることができる。
第２の発明によれば、第１の発明に加えて、アウトプッ
トイネーブル信号に基づき、ラッチ回路によってセンス
アンプの出力をラッチするようにしたので、アウトプッ
トイネーブルアクセス時間を長引かせることなく、出力
フローティングモード時には全てのセンスアンプを非選
択状態とし、低消費電力化を図ることができる。第３の
発明によれば、一方のワード線を非選択状態にし、片方
だけのビット線によりデータの書込みを行うようにした
ので、従来のように両方のビット線よりデータを書込む
場合に比べて両ビット線間の電位差が小さくなり、書込
み直後の読出し時においてメモリセルの記憶データが誤
って書き換えられるという誤書込みを防止でき、書込み
直後の読出し動作の高速化が可能となる。
【図１】本発明の第１の実施例を示すＳＲＡＭの主要部
の回路図である。
の回路図である。
【図２】従来のＳＲＡＭの主要部の回路図である。
【図３】従来の他のＳＲＡＭの主要部の回路図である。
【図４】本発明の第２の実施例を示すＳＲＡＭの主要部
の回路図である。
の回路図である。
１０ メモリセル ３０ センスアンプ ４０ ライトアンプ ５０ 制御回路 ６０ 出力ラッチ回路 ７０ ＮＯＲゲート ７１ インバータ ７２ ＮＭＯＳ ＡＬ アドレス線 ＢＬa ，ＢＬb 第１，第２のビット線 ＣＬ 読出し用カラム線 ＣＬa 書込み用カラム線 ＣＮ 制御信号 Ｄa ，Ｄb データ線 ＯＥ アウトプットイネーブル信号 ＯＥN 反転アウトプットイネーブル
信号 ＶＣＣ 電源電位 ＷＤ，ＷＤa ，ＷＤb 書込みデータ線 ＷＬ ワード線 ＷＬa 読出し用の第１のワード線 ＷＬb 書込み用の第２のワード線
信号 ＶＣＣ 電源電位 ＷＤ，ＷＤa ，ＷＤb 書込みデータ線 ＷＬ ワード線 ＷＬa 読出し用の第１のワード線 ＷＬb 書込み用の第２のワード線
Claims (3)
- 【請求項１】 ワード線と相補的な第１及び第２のビッ
ト線との交差箇所に接続されたメモリセルと、制御信号
により選択されて前記第１及び第２のビット線上の電位
差を検知・増幅するセンスアンプとを、備えた半導体集
積回路装置において、 “Ｈ”レベル又は“Ｌ”レベルのいずれか一方で出力フ
ローティングモードにするアウトプットイネーブル信号
と前記制御信号との論理をとって前記センスアンプを選
択／非選択にする構成にしたことを特徴とする半導体集
積回路装置。 - 【請求項２】 前記アウトプットイネーブル信号をラッ
チ信号として前記センスアンプの出力をラッチする出力
ラッチ回路を、設けたことを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項３】 第１及び第２のワード線と第１及び第２
のビット線との交差箇所に接続され、フリップフロップ
で構成されたメモリセルと、 前記メモリセルへのデータ書込み時には前記第１のワー
ド線のみを選択して前記第１のビット線よりデータを書
込み、かつ前記メモリセルからのデータ読出し時には前
記第１及び第２のワード線を選択して前記第１及び第２
のビット線よりデータを読出す回路とを、 備えたことを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4307263A JPH06162784A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
| KR1019930020215A KR100207861B1 (ko) | 1992-11-17 | 1993-09-28 | 반도체 집적회로 장치 |
| US08/152,014 US5400285A (en) | 1992-11-17 | 1993-11-15 | Semiconductor integrated circuit device |
| US08/368,631 US5490111A (en) | 1992-11-17 | 1995-01-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4307263A JPH06162784A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162784A true JPH06162784A (ja) | 1994-06-10 |
Family
ID=17967008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4307263A Withdrawn JPH06162784A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5400285A (ja) |
| JP (1) | JPH06162784A (ja) |
| KR (1) | KR100207861B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102888607A (zh) * | 2012-09-24 | 2013-01-23 | 中国人民解放军第五七一九工厂 | 快速去除镍镉扩散镀层的清除剂组合物及其退镀方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| US5506524A (en) * | 1995-03-01 | 1996-04-09 | Lin; Jyhfong | Low-voltage low-power dynamic folded sense amplifier |
| US5778428A (en) * | 1995-12-22 | 1998-07-07 | International Business Machines Corporation | Programmable high performance mode for multi-way associative cache/memory designs |
| US5894434A (en) * | 1995-12-22 | 1999-04-13 | Texas Instruments Incorporated | MOS static memory array |
| US5828245A (en) * | 1996-10-24 | 1998-10-27 | Stmicroelectronics, Inc. | Driver circuit including amplifier operated in a switching mode |
| US5898625A (en) * | 1997-08-07 | 1999-04-27 | Micron Technologies, Inc. | Fast power up reference voltage circuit and method |
| US5883841A (en) * | 1997-09-26 | 1999-03-16 | Advanced Micro Devices, Inc. | Selective bit line recovery in a memory array |
| DE19929095B4 (de) * | 1998-06-29 | 2005-12-08 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung |
| JP4469531B2 (ja) * | 1999-10-04 | 2010-05-26 | セイコーエプソン株式会社 | 半導体集積回路、インクカートリッジ及びインクジェット記録装置 |
| US7061793B2 (en) * | 2004-03-19 | 2006-06-13 | International Business Machines Corporation | Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices |
| US7466614B2 (en) * | 2006-10-10 | 2008-12-16 | Taiwan Semiconductor Manufacturing Co. | Sense amplifier for non-volatile memory |
| US20080143125A1 (en) * | 2006-12-13 | 2008-06-19 | Shape Corporation | Step bumper with tow hitch |
| US8659937B2 (en) | 2012-02-08 | 2014-02-25 | International Business Machines Corporation | Implementing low power write disabled local evaluation for SRAM |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039793B2 (ja) * | 1990-07-05 | 2000-05-08 | 株式会社東芝 | 半導体メモリ装置 |
| US5285414A (en) * | 1990-09-26 | 1994-02-08 | Hitachi, Ltd. | Semiconductor memory having transistors which drive data lines in accordance with values of write data and column select signal |
| JPH05225774A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | マルチポート半導体記憶装置 |
| JP2716912B2 (ja) * | 1992-07-23 | 1998-02-18 | 株式会社東芝 | 半導体記憶装置 |
| US5323353A (en) * | 1993-04-08 | 1994-06-21 | Sharp Microelectronics Technology Inc. | Method and apparatus for repair of memory by redundancy |
-
1992
- 1992-11-17 JP JP4307263A patent/JPH06162784A/ja not_active Withdrawn
-
1993
- 1993-09-28 KR KR1019930020215A patent/KR100207861B1/ko not_active IP Right Cessation
- 1993-11-15 US US08/152,014 patent/US5400285A/en not_active Expired - Fee Related
-
1995
- 1995-01-04 US US08/368,631 patent/US5490111A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102888607A (zh) * | 2012-09-24 | 2013-01-23 | 中国人民解放军第五七一九工厂 | 快速去除镍镉扩散镀层的清除剂组合物及其退镀方法 |
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| Publication number | Publication date |
|---|---|
| US5400285A (en) | 1995-03-21 |
| KR100207861B1 (ko) | 1999-07-15 |
| US5490111A (en) | 1996-02-06 |
| KR940012632A (ko) | 1994-06-24 |
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