JPH06162784A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06162784A JPH06162784A JP4307263A JP30726392A JPH06162784A JP H06162784 A JPH06162784 A JP H06162784A JP 4307263 A JP4307263 A JP 4307263A JP 30726392 A JP30726392 A JP 30726392A JP H06162784 A JPH06162784 A JP H06162784A
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- sense amplifier
- memory cell
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 読出し時の出力フローティングモードにおい
て低消費電力化を図る。 【構成】 読出し動作の場合、制御信号CNが“H”、
反転アウトプットイネーブル信号OEN が“L”とな
り、制御回路50の出力が“H”で、センスアンプ30
が選択状態となる。ワード線WLが“H”、カラム線C
Lが“H”で、メモリセル10が選択されれば、該メモ
リセル10の記憶データがビット線BLa ,BLb 対及
びデータ線Da ,Db 対を介してセンスアンプ30で増
幅される。OEN が“H”となる出力フローティングモ
ード時では、制御回路50の出力が“L”で、センスア
ンプ30が非選択状態となり、同時に、出力ラッチ回路
60によってセンスアンプ回路30の出力がラッチされ
る。
て低消費電力化を図る。 【構成】 読出し動作の場合、制御信号CNが“H”、
反転アウトプットイネーブル信号OEN が“L”とな
り、制御回路50の出力が“H”で、センスアンプ30
が選択状態となる。ワード線WLが“H”、カラム線C
Lが“H”で、メモリセル10が選択されれば、該メモ
リセル10の記憶データがビット線BLa ,BLb 対及
びデータ線Da ,Db 対を介してセンスアンプ30で増
幅される。OEN が“H”となる出力フローティングモ
ード時では、制御回路50の出力が“L”で、センスア
ンプ30が非選択状態となり、同時に、出力ラッチ回路
60によってセンスアンプ回路30の出力がラッチされ
る。
Description
【0001】
【産業上の利用分野】本発明は、フリップフロップ構造
のメモリセルを有するスタティク・ランダム・アクセス
・メモリ(以下、SRAMという)等の半導体記憶装置
といった半導体集積回路装置に関するものである。
のメモリセルを有するスタティク・ランダム・アクセス
・メモリ(以下、SRAMという)等の半導体記憶装置
といった半導体集積回路装置に関するものである。
【0002】
【従来の技術】従来、例えばSRAMでは、マトリクス
状にメモリセルを配置し、アドレス入力より決定される
1本のワード線と一対のビット線を選択することによ
り、ただ1つのメモリセルを選択するようになってい
る。その構成例を図2及び図3に示す。図2は、従来の
SRAMの主要部を示す回路図である。このSRAM
は、フリップフロップ構造の複数のメモリセル10を有
し、それらが相補的な第1,第2のビット線BLa ,B
Lb 対にそれぞれ接続され、さらにワード線WLに接続
されている。第1,第2のビット線対BLa ,BLb 対
の一端は、負荷抵抗用のNチャネルMOSトランジスタ
(以下、NMOSという)20a,20bを介して電源
電位VCCに接続され、他端が、NMOSからなるトラ
ンスファゲート21a,21bを介して相補的なデータ
線Da ,Db 対に接続されている。トランスファゲート
21a,21bは、カラム線CLからの信号によりオ
ン,オフ制御される。データ線Da ,Db 対の他端に
は、センスアンプ30の非反転入力端子30a及び反転
入力端子30bが接続され、さらにライトアンプ40の
出力側が接続されている。センスアンプ30は、反転ラ
イトイネーブル信号WEN や反転チップセレクト信号C
SN といった制御信号CNによって制御され、非反転入
力端子30a及び反転入力端子30bの電位差を増幅し
て出力端子30cから出力する回路である。このセンス
アンプ30は、非反転入力端子30aの信号によってゲ
ート制御されるNMOS31と、反転入力端子30bの
信号によってゲート制御されるNMOS32と、該NM
OS31,32と電源電位VCCとの間に接続されたP
チャネルMOSトランジスタ(以下、PMOSという)
33,34からなるカレントミラー回路と、該NMOS
31,32とグランドGNDとの間に接続され制御信号
CNによってオン,オフ制御される電流源用のNMOS
35とで、構成されている。
状にメモリセルを配置し、アドレス入力より決定される
1本のワード線と一対のビット線を選択することによ
り、ただ1つのメモリセルを選択するようになってい
る。その構成例を図2及び図3に示す。図2は、従来の
SRAMの主要部を示す回路図である。このSRAM
は、フリップフロップ構造の複数のメモリセル10を有
し、それらが相補的な第1,第2のビット線BLa ,B
Lb 対にそれぞれ接続され、さらにワード線WLに接続
されている。第1,第2のビット線対BLa ,BLb 対
の一端は、負荷抵抗用のNチャネルMOSトランジスタ
(以下、NMOSという)20a,20bを介して電源
電位VCCに接続され、他端が、NMOSからなるトラ
ンスファゲート21a,21bを介して相補的なデータ
線Da ,Db 対に接続されている。トランスファゲート
21a,21bは、カラム線CLからの信号によりオ
ン,オフ制御される。データ線Da ,Db 対の他端に
は、センスアンプ30の非反転入力端子30a及び反転
入力端子30bが接続され、さらにライトアンプ40の
出力側が接続されている。センスアンプ30は、反転ラ
イトイネーブル信号WEN や反転チップセレクト信号C
SN といった制御信号CNによって制御され、非反転入
力端子30a及び反転入力端子30bの電位差を増幅し
て出力端子30cから出力する回路である。このセンス
アンプ30は、非反転入力端子30aの信号によってゲ
ート制御されるNMOS31と、反転入力端子30bの
信号によってゲート制御されるNMOS32と、該NM
OS31,32と電源電位VCCとの間に接続されたP
チャネルMOSトランジスタ(以下、PMOSという)
33,34からなるカレントミラー回路と、該NMOS
31,32とグランドGNDとの間に接続され制御信号
CNによってオン,オフ制御される電流源用のNMOS
35とで、構成されている。
【0003】ライトアンプ40は、制御信号CNをイン
バータ36で反転した反転制御信号CNN によって制御
され、書込みデータ線WDa ,WDb 対のデータを駆動
してデータ線Da ,Db 対へ入力する回路である。この
ライトアンプ40は、書込みデータ線WDa と反転制御
信号CNN の否定論理積を求めてデータ線Da へ出力す
る2入力NANDゲート41と、書込みデータ線WDb
と反転制御信号CNNの否定論理積を求めてデータ線D
b へ出力する2入力NANDゲート42とで、構成され
ている。
バータ36で反転した反転制御信号CNN によって制御
され、書込みデータ線WDa ,WDb 対のデータを駆動
してデータ線Da ,Db 対へ入力する回路である。この
ライトアンプ40は、書込みデータ線WDa と反転制御
信号CNN の否定論理積を求めてデータ線Da へ出力す
る2入力NANDゲート41と、書込みデータ線WDb
と反転制御信号CNNの否定論理積を求めてデータ線D
b へ出力する2入力NANDゲート42とで、構成され
ている。
【0004】次に、図2の読出し動作及び書込み動作に
ついて説明する。読出し動作の場合、制御信号CNが
“H”レベルとなってセンスアンプ30が選択される。
制御信号CNはインバータ36で反転され、その反転制
御信号CNN が“L”レベルとなるため、ライトアンプ
40が非選択の状態になり、該ライトアンプ40の出力
が“H”レベルとなる。そして、図示しないデコーダに
よってワード線WLが“H”レベル、及びカラム線CL
が“H”レベルとなり、そのワード線WLに接続された
メモリセル10が選択され、該メモリセル10の記憶デ
ータがビット線BLa ,BLb 対へ出力され、オン状態
のトランスファゲート21a,21b及びデータ線
Da ,Db 対を介してセンスアンプ30で増幅され、出
力端子30cから出力される。
ついて説明する。読出し動作の場合、制御信号CNが
“H”レベルとなってセンスアンプ30が選択される。
制御信号CNはインバータ36で反転され、その反転制
御信号CNN が“L”レベルとなるため、ライトアンプ
40が非選択の状態になり、該ライトアンプ40の出力
が“H”レベルとなる。そして、図示しないデコーダに
よってワード線WLが“H”レベル、及びカラム線CL
が“H”レベルとなり、そのワード線WLに接続された
メモリセル10が選択され、該メモリセル10の記憶デ
ータがビット線BLa ,BLb 対へ出力され、オン状態
のトランスファゲート21a,21b及びデータ線
Da ,Db 対を介してセンスアンプ30で増幅され、出
力端子30cから出力される。
【0005】書込み動作の場合、制御信号CNが“L”
レベルとなってセンスアンプ30が非選択の状態にな
る。このとき、“H”レベルの反転制御信号CNN によ
ってライトアンプ40が選択される。そして、図示しな
いデコーダによってワード線WLが“H”レベル、及び
カラム線CLが“H”レベルとなり、そのワード線WL
に接続されたメモリセル10が選択される。書込みデー
タ線WDa ,WDb 対から供給された書込みデータが、
ライトアンプ40で駆動され、データ線Da ,Db 対、
オン状態のトランスファゲート21a,21b、及びビ
ット線BLa ,BLb 対を介してメモリセル10へ書込
まれる。
レベルとなってセンスアンプ30が非選択の状態にな
る。このとき、“H”レベルの反転制御信号CNN によ
ってライトアンプ40が選択される。そして、図示しな
いデコーダによってワード線WLが“H”レベル、及び
カラム線CLが“H”レベルとなり、そのワード線WL
に接続されたメモリセル10が選択される。書込みデー
タ線WDa ,WDb 対から供給された書込みデータが、
ライトアンプ40で駆動され、データ線Da ,Db 対、
オン状態のトランスファゲート21a,21b、及びビ
ット線BLa ,BLb 対を介してメモリセル10へ書込
まれる。
【0006】図3は、従来の他のSRAMの主要部を示
す回路図である。このSRAMは、図2と同様に、複数
のメモリセル10を有し、それらをワード線WLによっ
て選択し、該メモリセル10から読出されたデータをセ
ンスアンプ30で増幅し、出力端子30cより出力する
ようになっている。各メモリセル10は、ワード線WL
によりゲート制御されビット線BLa ,BLb との間で
電荷の転送を行う転送用のNMOS11,12と、該N
MOS11,12間に接続され電源電位VCCとグラン
ドGNDとの間にたすき掛け接続されたNMOS13,
14及びPMOS15,16からなるフリップフロップ
とで、構成されている。
す回路図である。このSRAMは、図2と同様に、複数
のメモリセル10を有し、それらをワード線WLによっ
て選択し、該メモリセル10から読出されたデータをセ
ンスアンプ30で増幅し、出力端子30cより出力する
ようになっている。各メモリセル10は、ワード線WL
によりゲート制御されビット線BLa ,BLb との間で
電荷の転送を行う転送用のNMOS11,12と、該N
MOS11,12間に接続され電源電位VCCとグラン
ドGNDとの間にたすき掛け接続されたNMOS13,
14及びPMOS15,16からなるフリップフロップ
とで、構成されている。
【0007】次に、図3の読出し動作及び書込み動作を
説明する。読出し動作の場合、センスアンプ30が選択
され、図示しないデコーダによってワード線WLが
“H”レベルとなり、メモリセル10内のNMOS1
1,12がオンし、該メモリセル10が選択される。メ
モリセル10が選択されると、NMOS13,14及び
PMOS15,16により保持されたデータが、NMO
S11,12を介してビット線BLa ,BLb 対へ読出
される。このとき、例えばメモリセル10内のNMOS
13がオン状態、NMOS14がオフ状態の記憶状態で
あるとすると、該NMOS13の駆動力により、ビット
線BLa が“L”レベルへ、ビット線BLb が“H”レ
ベルとなる。そして、ワード線WLが“H”レベルにな
るのとほぼ同時に、カラム線CLが“H”レベルとなっ
てトランスファゲート21a,21bがオン状態とな
り、データ線Da が“L”レベル、データ線Db が
“H”レベルとなり、その電位差がセンスアンプ30で
増幅されて出力端子30cから出力される。書込み動作
の場合、センスアンプ30が非選択状態となり、読出し
動作と同様にしてメモリセル10が選択され、データ線
Da ,Db 対及びビット線BLa ,BLb 対を介して所
定のデータがメモリセル10に書込まれる。
説明する。読出し動作の場合、センスアンプ30が選択
され、図示しないデコーダによってワード線WLが
“H”レベルとなり、メモリセル10内のNMOS1
1,12がオンし、該メモリセル10が選択される。メ
モリセル10が選択されると、NMOS13,14及び
PMOS15,16により保持されたデータが、NMO
S11,12を介してビット線BLa ,BLb 対へ読出
される。このとき、例えばメモリセル10内のNMOS
13がオン状態、NMOS14がオフ状態の記憶状態で
あるとすると、該NMOS13の駆動力により、ビット
線BLa が“L”レベルへ、ビット線BLb が“H”レ
ベルとなる。そして、ワード線WLが“H”レベルにな
るのとほぼ同時に、カラム線CLが“H”レベルとなっ
てトランスファゲート21a,21bがオン状態とな
り、データ線Da が“L”レベル、データ線Db が
“H”レベルとなり、その電位差がセンスアンプ30で
増幅されて出力端子30cから出力される。書込み動作
の場合、センスアンプ30が非選択状態となり、読出し
動作と同様にしてメモリセル10が選択され、データ線
Da ,Db 対及びビット線BLa ,BLb 対を介して所
定のデータがメモリセル10に書込まれる。
【0008】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。 (1) 図2のSRAMでは、通常、センスアンプ30
の選択/非選択が制御信号CNで制御され、読出し時の
反転アウトプットイネーブル信号OEN による動作には
依存していない。これは、アウトプットイネーブルアク
セス時間Toeを保障するためである。そのため、読出し
の際の反転アウトプットイネーブル信号OEN が“H”
レベルとなる出力フローティングモード時にも、センス
アンプ30が動作を続けており、低消費電力化の妨げと
なっている。
成の装置では、次のような課題があった。 (1) 図2のSRAMでは、通常、センスアンプ30
の選択/非選択が制御信号CNで制御され、読出し時の
反転アウトプットイネーブル信号OEN による動作には
依存していない。これは、アウトプットイネーブルアク
セス時間Toeを保障するためである。そのため、読出し
の際の反転アウトプットイネーブル信号OEN が“H”
レベルとなる出力フローティングモード時にも、センス
アンプ30が動作を続けており、低消費電力化の妨げと
なっている。
【0009】(2) 図3のSRAMでは、書込み直後
の読出し動作において、書込みデータがデータ線Da ,
Db 対に大きな電位差をつけたまま、読出し動作へ移行
し、かつカラム線CLあるいはワード線WLが遷移した
場合(他の番地のメモリセルが選択された場合)、該デ
ータ線Da ,Db 対及びビット線BLa ,BLb 対の容
量がメモリセル10に比べて充分大きいため、誤書込み
が生じるおそれがある。そのため、データを書込んだ
後、一定の時間をおいて読出し動作を行わなければなら
ないので、高速動作の妨げになるという問題がある。
の読出し動作において、書込みデータがデータ線Da ,
Db 対に大きな電位差をつけたまま、読出し動作へ移行
し、かつカラム線CLあるいはワード線WLが遷移した
場合(他の番地のメモリセルが選択された場合)、該デ
ータ線Da ,Db 対及びビット線BLa ,BLb 対の容
量がメモリセル10に比べて充分大きいため、誤書込み
が生じるおそれがある。そのため、データを書込んだ
後、一定の時間をおいて読出し動作を行わなければなら
ないので、高速動作の妨げになるという問題がある。
【0010】本発明は、前記従来技術が持っていた課題
として、読出し時の出力フローティングモードにおいて
センスアンプが動作し続けているために消費電力が大き
くなる点、及び高速動作時における書込み直後の読出し
動作において誤書込みが生じる点について解決したSR
AM等の半導体集積回路装置を提供するものである。
として、読出し時の出力フローティングモードにおいて
センスアンプが動作し続けているために消費電力が大き
くなる点、及び高速動作時における書込み直後の読出し
動作において誤書込みが生じる点について解決したSR
AM等の半導体集積回路装置を提供するものである。
【0011】
【課題を解決するための手段】第1の発明は、前記課題
を解決するために、ワード線と相補的な第1及び第2の
ビット線との交差箇所に接続されたメモリセルと、制御
信号により選択されて前記第1及び第2のビット線上の
電位差を検知・増幅するセンスアンプとを、備えた半導
体集積回路装置において、“H”レベル又は“L”レベ
ルのいずれか一方で出力フローティングモードにするア
ウトプットイネーブル信号と前記制御信号との論理をと
って前記センスアンプを選択/非選択にする構成にして
いる。第2の発明では、第1の発明のアウトプットイネ
ーブル信号をラッチ信号として前記センスアンプの出力
をラッチする出力ラッチ回路を設けている。第3の発明
では、第1及び第2のワード線と第1及び第2のビット
線との交差箇所に接続され、フリップフロップで構成さ
れたメモリセルと、前記メモリセルへのデータ書込み時
には前記第1のワード線のみを選択して前記第1のビッ
ト線よりデータを書込み、かつ前記メモリセルからのデ
ータ読出し時には前記第1及び第2のワード線を選択し
て前記第1及び第2のビット線よりデータを読出す回路
とを、備えている。
を解決するために、ワード線と相補的な第1及び第2の
ビット線との交差箇所に接続されたメモリセルと、制御
信号により選択されて前記第1及び第2のビット線上の
電位差を検知・増幅するセンスアンプとを、備えた半導
体集積回路装置において、“H”レベル又は“L”レベ
ルのいずれか一方で出力フローティングモードにするア
ウトプットイネーブル信号と前記制御信号との論理をと
って前記センスアンプを選択/非選択にする構成にして
いる。第2の発明では、第1の発明のアウトプットイネ
ーブル信号をラッチ信号として前記センスアンプの出力
をラッチする出力ラッチ回路を設けている。第3の発明
では、第1及び第2のワード線と第1及び第2のビット
線との交差箇所に接続され、フリップフロップで構成さ
れたメモリセルと、前記メモリセルへのデータ書込み時
には前記第1のワード線のみを選択して前記第1のビッ
ト線よりデータを書込み、かつ前記メモリセルからのデ
ータ読出し時には前記第1及び第2のワード線を選択し
て前記第1及び第2のビット線よりデータを読出す回路
とを、備えている。
【0012】
【作用】第1の発明によれば、以上のようにSRAM等
の半導体集積回路装置を構成したので、センスアンプの
選択/非選択に、アウトプットイネーブル信号の論理が
加えられ、出力フローティングモード時において全ての
センスアンプが非選択状態となり、低消費電力化が図れ
る。第2の発明によれば、ラッチ回路はアウトプットイ
ネーブル信号に基づきセンスアンプの出力をラッチする
ので、アウトプットイネーブルアクセス時間を長引かせ
ることなく、出力フローティングモード時において全て
のセンスアンプを非選択とし、低消費電力化が図れる。
第3の発明によれば、メモリセルへのデータ書込み時
に、一方の第2のワード線を非選択状態として片方だけ
の第1のビット線によりデータの書込みを行うことは、
データ書込み直後の読出し時の誤書込みを防止する働き
がある。従って、前記課題を解決できるのである。
の半導体集積回路装置を構成したので、センスアンプの
選択/非選択に、アウトプットイネーブル信号の論理が
加えられ、出力フローティングモード時において全ての
センスアンプが非選択状態となり、低消費電力化が図れ
る。第2の発明によれば、ラッチ回路はアウトプットイ
ネーブル信号に基づきセンスアンプの出力をラッチする
ので、アウトプットイネーブルアクセス時間を長引かせ
ることなく、出力フローティングモード時において全て
のセンスアンプを非選択とし、低消費電力化が図れる。
第3の発明によれば、メモリセルへのデータ書込み時
に、一方の第2のワード線を非選択状態として片方だけ
の第1のビット線によりデータの書込みを行うことは、
データ書込み直後の読出し時の誤書込みを防止する働き
がある。従って、前記課題を解決できるのである。
【0013】
【実施例】第1の実施例 図1は、本発明の第1の実施例を示すSRAMの主要部
の回路図であり、従来の図2中の要素と共通の要素には
共通の符号が付されている。このSRAMでは、センス
アンプ30内のNMOS35のゲートに該センスアンプ
30を制御する制御回路50が接続されると共に、該セ
ンスアンプ30の出力端子30cに出力ラッチ回路60
が接続されている。その他の回路構成は、従来の図2と
同一である。制御回路50は、制御信号CNと反転アウ
トプットイネーブル信号OEN との論理をとってセンス
アンプ30内のNMOS35をゲート制御し、該センス
アンプ30の選択/非選択を制御する回路である。この
制御回路50は、制御信号CNと電源電位VCCの否定
論理積を求める2入力NANDゲート51と、該NAN
Dゲート51の出力と反転アウトプットイネーブル信号
OEN の否定論理和を求めてセンスアンプ30内のNM
OS35をゲート制御する2入力NORゲート52と
で、構成されている。出力ラッチ回路60は、反転アウ
トプットイネーブル信号OEN 及びアウトプットイネー
ブル信号OEをラッチ信号としてセンスアンプ30の出
力をラッチする回路であり、たすき掛け接続されたNM
OS61,62及びPMOS63,64からなるフリッ
プフロップと、該フリップフロップと電源電位VCCと
の間に接続されアウトプットイネーブル信号OEによっ
てゲート制御されるPMOS65と、該フリップフロッ
プとGNDとの間に接続され反転アウトプットイネーブ
ル信号OEN によりゲート制御されるNMOS66と
で、構成されている。
の回路図であり、従来の図2中の要素と共通の要素には
共通の符号が付されている。このSRAMでは、センス
アンプ30内のNMOS35のゲートに該センスアンプ
30を制御する制御回路50が接続されると共に、該セ
ンスアンプ30の出力端子30cに出力ラッチ回路60
が接続されている。その他の回路構成は、従来の図2と
同一である。制御回路50は、制御信号CNと反転アウ
トプットイネーブル信号OEN との論理をとってセンス
アンプ30内のNMOS35をゲート制御し、該センス
アンプ30の選択/非選択を制御する回路である。この
制御回路50は、制御信号CNと電源電位VCCの否定
論理積を求める2入力NANDゲート51と、該NAN
Dゲート51の出力と反転アウトプットイネーブル信号
OEN の否定論理和を求めてセンスアンプ30内のNM
OS35をゲート制御する2入力NORゲート52と
で、構成されている。出力ラッチ回路60は、反転アウ
トプットイネーブル信号OEN 及びアウトプットイネー
ブル信号OEをラッチ信号としてセンスアンプ30の出
力をラッチする回路であり、たすき掛け接続されたNM
OS61,62及びPMOS63,64からなるフリッ
プフロップと、該フリップフロップと電源電位VCCと
の間に接続されアウトプットイネーブル信号OEによっ
てゲート制御されるPMOS65と、該フリップフロッ
プとGNDとの間に接続され反転アウトプットイネーブ
ル信号OEN によりゲート制御されるNMOS66と
で、構成されている。
【0014】次に、読出し時の出力及び出力フローティ
ング動作等について説明する。メモリセル10からデー
タを読出す場合、制御信号CNが“H”レベル、及び反
転アウトプットイネーブル信号OEN が“L”レベルと
なり、制御回路50の出力が“H”レベルとなってセン
スアンプ30内のNMOS35がオンし、該センスアン
プ30が選択される。反転アウトプットイネーブル信号
OEN が“L”レベルのとき、アウトプットイネーブル
信号OEが“H”レベルのため、出力ラッチ回路60内
のPMOS65及びNMOS66がオフ状態となり、該
出力ラッチ回路60が出力をラッチしていない状態であ
る。次に、図示しないデコーダによってワード線WLが
“H”レベル、及びカラム線CLが“H”レベルになる
と、メモリセル10が選択されると共に、トランスファ
ゲート21a,21b がオン状態となる。メモリセル1
0が選択されると、該メモリセル10の記憶データがビ
ット線BLa ,BLb 対、トランスファゲート21a,
21b、及びデータ線Da ,Db 対を介してセンスアン
プ30へ送られ、該センスアンプ30で増幅されて出力
端子30cから出力される。この状態で、反転アウトプ
ットイネーブル信号OEN が“H”レベルとなって出力
フローティングモードになると、制御回路50の出力が
“L”レベルとなり、センスアンプ30内のNMOS3
5がオフ状態となって該センスアンプ30が非選択状態
となる。このとき、反転アウトプットイネーブル信号O
EN の“H”レベル及びアウトプットイネーブル信号O
Eの“L”レベルにより、出力ラッチ回路60内のPM
OS65及びNMOS66がオン状態となり、センスア
ンプ30の出力端子30c上のデータが該出力ラッチ回
路60でラッチされ、ラッチされたデータが該出力端子
30cから出力し続けられる。
ング動作等について説明する。メモリセル10からデー
タを読出す場合、制御信号CNが“H”レベル、及び反
転アウトプットイネーブル信号OEN が“L”レベルと
なり、制御回路50の出力が“H”レベルとなってセン
スアンプ30内のNMOS35がオンし、該センスアン
プ30が選択される。反転アウトプットイネーブル信号
OEN が“L”レベルのとき、アウトプットイネーブル
信号OEが“H”レベルのため、出力ラッチ回路60内
のPMOS65及びNMOS66がオフ状態となり、該
出力ラッチ回路60が出力をラッチしていない状態であ
る。次に、図示しないデコーダによってワード線WLが
“H”レベル、及びカラム線CLが“H”レベルになる
と、メモリセル10が選択されると共に、トランスファ
ゲート21a,21b がオン状態となる。メモリセル1
0が選択されると、該メモリセル10の記憶データがビ
ット線BLa ,BLb 対、トランスファゲート21a,
21b、及びデータ線Da ,Db 対を介してセンスアン
プ30へ送られ、該センスアンプ30で増幅されて出力
端子30cから出力される。この状態で、反転アウトプ
ットイネーブル信号OEN が“H”レベルとなって出力
フローティングモードになると、制御回路50の出力が
“L”レベルとなり、センスアンプ30内のNMOS3
5がオフ状態となって該センスアンプ30が非選択状態
となる。このとき、反転アウトプットイネーブル信号O
EN の“H”レベル及びアウトプットイネーブル信号O
Eの“L”レベルにより、出力ラッチ回路60内のPM
OS65及びNMOS66がオン状態となり、センスア
ンプ30の出力端子30c上のデータが該出力ラッチ回
路60でラッチされ、ラッチされたデータが該出力端子
30cから出力し続けられる。
【0015】なお、データの読出し時においては制御信
号CNが“H”レベルとなるので、それがインバータ3
6で反転され、ライトアンプ40が非選択の状態にな
り、該ライトアンプ40の出力が“H”レベルとなる。
メモリセル10へのデータ書込み時には、制御信号CN
によってライトアンプ40が選択され、書込みデータ線
WDa ,WDb 対から供給された書込みデータが、該ラ
イトアンプ40で駆動され、データ線Da ,Db 対、ト
ランスファゲート21a,21b、及びビット線B
La ,BLb 対を介してメモリセル10に書込まれる。
本実施例では、センスアンプ30の選択/非選択を行う
際に、制御信号CNに反転アウトプットイネーブル信号
OEN の論理を加え、出力フローティングモード時には
全てのセンスアンプ30を非選択状態にするようにした
ので、低消費電力化が可能となる。しかも、センスアン
プ30の選択時に、反転アウトプットイネーブル信号O
EN 及びアウトプットイネーブル信号OEにより、該セ
ンスアンプ30の出力を出力ラッチ回路60でラッチす
るようにしたので、アウトプットイネーブルアクセス時
間Toeを長引かせることなく、出力フローティングモー
ド時における低消費電力化が可能となる。
号CNが“H”レベルとなるので、それがインバータ3
6で反転され、ライトアンプ40が非選択の状態にな
り、該ライトアンプ40の出力が“H”レベルとなる。
メモリセル10へのデータ書込み時には、制御信号CN
によってライトアンプ40が選択され、書込みデータ線
WDa ,WDb 対から供給された書込みデータが、該ラ
イトアンプ40で駆動され、データ線Da ,Db 対、ト
ランスファゲート21a,21b、及びビット線B
La ,BLb 対を介してメモリセル10に書込まれる。
本実施例では、センスアンプ30の選択/非選択を行う
際に、制御信号CNに反転アウトプットイネーブル信号
OEN の論理を加え、出力フローティングモード時には
全てのセンスアンプ30を非選択状態にするようにした
ので、低消費電力化が可能となる。しかも、センスアン
プ30の選択時に、反転アウトプットイネーブル信号O
EN 及びアウトプットイネーブル信号OEにより、該セ
ンスアンプ30の出力を出力ラッチ回路60でラッチす
るようにしたので、アウトプットイネーブルアクセス時
間Toeを長引かせることなく、出力フローティングモー
ド時における低消費電力化が可能となる。
【0016】第2の実施例 図4は、本発明の第2の実施例を示すSRAMの主要部
の回路図であり、従来の図3中の要素と共通の要素には
共通の符号が付されている。このSRAMでは、従来の
図3と同様に、複数のメモリセル10を有し、そのメモ
リセル10内の転送用NMOS11が、第1のビット線
BLa に、転送用NMOS12が、第2のビット線BL
b にそれぞれ接続されている。このSRAMでは、図3
と異なり、読出し用の第1のワード線WLa と書込み用
の第2のワード線WLb とを有し、その第1のワード線
WLa がNMOS11のゲートに、第2のワード線WL
b がNMOS12のゲートにそれぞれ接続されている。
ビット線BLa ,BLb 対の一端は、図3と同様に、負
荷抵抗用のNMOS20a,20bを介して電源電位V
CCに接続され、他端が、読出し用カラム線CLの信号
によってゲート制御されるトランスファゲート21a,
21bを介してデータ線Da ,Db 対に接続されてい
る。また、本実施例のSRAMでは、選択時に“L”レ
ベル、非選択時に“H”レベルとなるアドレス線AL
と、2入力NORゲート70と、信号反転用インバータ
71と、書込み用カラム線CLa によりゲート制御され
るNMOS72とが、新たに設けられている。2入力N
ORゲート70は、読出し時に“L”レベル、書込み時
に“H”レベルとなるライトイネーブル信号WEとアド
レス線ALとの否定論理和を求めてその出力を第1のワ
ード線WLa へ出力する回路である。アドレス線ALに
は、インバータ71が接続され、その出力側が第2のワ
ード線WLb に接続されている。書込み用カラム線CL
a によりゲート制御されるNMOS72のソースは、第
2のビット線BLb に接続され、そのドレインが書込み
データ線WDに接続されている。なお、本実施例のSR
AMにおいても、従来の図3と同様にセンスアンプ30
等が設けられている。
の回路図であり、従来の図3中の要素と共通の要素には
共通の符号が付されている。このSRAMでは、従来の
図3と同様に、複数のメモリセル10を有し、そのメモ
リセル10内の転送用NMOS11が、第1のビット線
BLa に、転送用NMOS12が、第2のビット線BL
b にそれぞれ接続されている。このSRAMでは、図3
と異なり、読出し用の第1のワード線WLa と書込み用
の第2のワード線WLb とを有し、その第1のワード線
WLa がNMOS11のゲートに、第2のワード線WL
b がNMOS12のゲートにそれぞれ接続されている。
ビット線BLa ,BLb 対の一端は、図3と同様に、負
荷抵抗用のNMOS20a,20bを介して電源電位V
CCに接続され、他端が、読出し用カラム線CLの信号
によってゲート制御されるトランスファゲート21a,
21bを介してデータ線Da ,Db 対に接続されてい
る。また、本実施例のSRAMでは、選択時に“L”レ
ベル、非選択時に“H”レベルとなるアドレス線AL
と、2入力NORゲート70と、信号反転用インバータ
71と、書込み用カラム線CLa によりゲート制御され
るNMOS72とが、新たに設けられている。2入力N
ORゲート70は、読出し時に“L”レベル、書込み時
に“H”レベルとなるライトイネーブル信号WEとアド
レス線ALとの否定論理和を求めてその出力を第1のワ
ード線WLa へ出力する回路である。アドレス線ALに
は、インバータ71が接続され、その出力側が第2のワ
ード線WLb に接続されている。書込み用カラム線CL
a によりゲート制御されるNMOS72のソースは、第
2のビット線BLb に接続され、そのドレインが書込み
データ線WDに接続されている。なお、本実施例のSR
AMにおいても、従来の図3と同様にセンスアンプ30
等が設けられている。
【0017】次に、書込み直後の読出し動作等を説明す
る。書込み動作の場合、ライトイネーブル信号WEが
“H”レベルへ、選択メモリセル10のアドレス線AL
が“L”レベルへそれぞれ遷移する。このため、NOR
ゲート70の出力側に接続されたワード線WLa が
“L”レベルへ、インバータ71の出力側に接続された
ワード線WLb が“H”レベルへそれぞれ遷移する。こ
れにより、メモリセル10内のNMOS11がオフ状
態、NMOS12がオン状態となる。このとき、書込み
用カラム線CLa を“H”レベルにすると共に、書込み
データ線WDに所定電位のデータを入力すれば、オン状
態のNMOS72及びビット線BLb を介して、書込み
データ線WDからの書込みデータをメモリセル10へ書
込むことができる。
る。書込み動作の場合、ライトイネーブル信号WEが
“H”レベルへ、選択メモリセル10のアドレス線AL
が“L”レベルへそれぞれ遷移する。このため、NOR
ゲート70の出力側に接続されたワード線WLa が
“L”レベルへ、インバータ71の出力側に接続された
ワード線WLb が“H”レベルへそれぞれ遷移する。こ
れにより、メモリセル10内のNMOS11がオフ状
態、NMOS12がオン状態となる。このとき、書込み
用カラム線CLa を“H”レベルにすると共に、書込み
データ線WDに所定電位のデータを入力すれば、オン状
態のNMOS72及びビット線BLb を介して、書込み
データ線WDからの書込みデータをメモリセル10へ書
込むことができる。
【0018】読出し動作の場合、ライトイネーブル信号
WEが“L”レベルへ、選択メモリセル10のアドレス
線ALが“L”レベルへそれぞれ遷移する。このため、
NORゲート70の出力側のワード線WLa が“H”レ
ベルへ、インバータ71の出力側のワード線WLb が
“H”レベルへそれぞれ遷移し、メモリセル10内のN
MOS11,12がオン状態となる。このとき、読出し
用のカラム線CLを“H”レベルにすれば、トランスフ
ァゲート21a,21bがオン状態となり、メモリセル
10の記憶データがビット線BLa ,BLb 対へ出力さ
れ、それが該トランスファゲート21a,21bを介し
てデータ線Da ,Db 対へ出力され、読出し動作が終了
する。
WEが“L”レベルへ、選択メモリセル10のアドレス
線ALが“L”レベルへそれぞれ遷移する。このため、
NORゲート70の出力側のワード線WLa が“H”レ
ベルへ、インバータ71の出力側のワード線WLb が
“H”レベルへそれぞれ遷移し、メモリセル10内のN
MOS11,12がオン状態となる。このとき、読出し
用のカラム線CLを“H”レベルにすれば、トランスフ
ァゲート21a,21bがオン状態となり、メモリセル
10の記憶データがビット線BLa ,BLb 対へ出力さ
れ、それが該トランスファゲート21a,21bを介し
てデータ線Da ,Db 対へ出力され、読出し動作が終了
する。
【0019】本実施例では、メモリセル10へのデータ
の書込みを、NMOS72を介して片方のビット線BL
b より行うため、従来のように両方のビット線BLa ,
BLb より書込む場合に比べて両ビット線BLa ,BL
b 間の電位差が小さくなる。そのため、メモリセル10
の記憶データが誤って書き換えられるおそれがなく、書
込み直後の読出し動作の高速化が可能となる。なお、本
発明は上記実施例に限定されず、種々の変形が可能であ
る。例えば、メモリセル10及びセンスアンプ30等を
他のトランジスタ構成にしたり、図1の制御回路50を
他のゲート回路等で構成したり、出力ラッチ回路60を
他のトランジスタ構成にしたり、図4のNORゲート7
0を他のゲート回路等で構成したり、あるいはNMOS
72を他のトランジスタで構成してもよい。また、上記
実施例は、SRAM以外の他の半導体メモリ等の半導体
集積回路装置にも適用可能である。
の書込みを、NMOS72を介して片方のビット線BL
b より行うため、従来のように両方のビット線BLa ,
BLb より書込む場合に比べて両ビット線BLa ,BL
b 間の電位差が小さくなる。そのため、メモリセル10
の記憶データが誤って書き換えられるおそれがなく、書
込み直後の読出し動作の高速化が可能となる。なお、本
発明は上記実施例に限定されず、種々の変形が可能であ
る。例えば、メモリセル10及びセンスアンプ30等を
他のトランジスタ構成にしたり、図1の制御回路50を
他のゲート回路等で構成したり、出力ラッチ回路60を
他のトランジスタ構成にしたり、図4のNORゲート7
0を他のゲート回路等で構成したり、あるいはNMOS
72を他のトランジスタで構成してもよい。また、上記
実施例は、SRAM以外の他の半導体メモリ等の半導体
集積回路装置にも適用可能である。
【0020】
【発明の効果】以上詳細に説明したように、第1の発明
によれば、センスアンプの選択/非選択に、アウトプッ
トイネーブル信号の論理を加えるようにしたので、出力
フローティングモード時において全てのセンスアンプを
非選択状態にでき、低消費電力化を図ることができる。
第2の発明によれば、第1の発明に加えて、アウトプッ
トイネーブル信号に基づき、ラッチ回路によってセンス
アンプの出力をラッチするようにしたので、アウトプッ
トイネーブルアクセス時間を長引かせることなく、出力
フローティングモード時には全てのセンスアンプを非選
択状態とし、低消費電力化を図ることができる。第3の
発明によれば、一方のワード線を非選択状態にし、片方
だけのビット線によりデータの書込みを行うようにした
ので、従来のように両方のビット線よりデータを書込む
場合に比べて両ビット線間の電位差が小さくなり、書込
み直後の読出し時においてメモリセルの記憶データが誤
って書き換えられるという誤書込みを防止でき、書込み
直後の読出し動作の高速化が可能となる。
によれば、センスアンプの選択/非選択に、アウトプッ
トイネーブル信号の論理を加えるようにしたので、出力
フローティングモード時において全てのセンスアンプを
非選択状態にでき、低消費電力化を図ることができる。
第2の発明によれば、第1の発明に加えて、アウトプッ
トイネーブル信号に基づき、ラッチ回路によってセンス
アンプの出力をラッチするようにしたので、アウトプッ
トイネーブルアクセス時間を長引かせることなく、出力
フローティングモード時には全てのセンスアンプを非選
択状態とし、低消費電力化を図ることができる。第3の
発明によれば、一方のワード線を非選択状態にし、片方
だけのビット線によりデータの書込みを行うようにした
ので、従来のように両方のビット線よりデータを書込む
場合に比べて両ビット線間の電位差が小さくなり、書込
み直後の読出し時においてメモリセルの記憶データが誤
って書き換えられるという誤書込みを防止でき、書込み
直後の読出し動作の高速化が可能となる。
【図1】本発明の第1の実施例を示すSRAMの主要部
の回路図である。
の回路図である。
【図2】従来のSRAMの主要部の回路図である。
【図3】従来の他のSRAMの主要部の回路図である。
【図4】本発明の第2の実施例を示すSRAMの主要部
の回路図である。
の回路図である。
10 メモリセル 30 センスアンプ 40 ライトアンプ 50 制御回路 60 出力ラッチ回路 70 NORゲート 71 インバータ 72 NMOS AL アドレス線 BLa ,BLb 第1,第2のビット線 CL 読出し用カラム線 CLa 書込み用カラム線 CN 制御信号 Da ,Db データ線 OE アウトプットイネーブル信号 OEN 反転アウトプットイネーブル
信号 VCC 電源電位 WD,WDa ,WDb 書込みデータ線 WL ワード線 WLa 読出し用の第1のワード線 WLb 書込み用の第2のワード線
信号 VCC 電源電位 WD,WDa ,WDb 書込みデータ線 WL ワード線 WLa 読出し用の第1のワード線 WLb 書込み用の第2のワード線
Claims (3)
- 【請求項1】 ワード線と相補的な第1及び第2のビッ
ト線との交差箇所に接続されたメモリセルと、制御信号
により選択されて前記第1及び第2のビット線上の電位
差を検知・増幅するセンスアンプとを、備えた半導体集
積回路装置において、 “H”レベル又は“L”レベルのいずれか一方で出力フ
ローティングモードにするアウトプットイネーブル信号
と前記制御信号との論理をとって前記センスアンプを選
択/非選択にする構成にしたことを特徴とする半導体集
積回路装置。 - 【請求項2】 前記アウトプットイネーブル信号をラッ
チ信号として前記センスアンプの出力をラッチする出力
ラッチ回路を、設けたことを特徴とする請求項1記載の
半導体集積回路装置。 - 【請求項3】 第1及び第2のワード線と第1及び第2
のビット線との交差箇所に接続され、フリップフロップ
で構成されたメモリセルと、 前記メモリセルへのデータ書込み時には前記第1のワー
ド線のみを選択して前記第1のビット線よりデータを書
込み、かつ前記メモリセルからのデータ読出し時には前
記第1及び第2のワード線を選択して前記第1及び第2
のビット線よりデータを読出す回路とを、 備えたことを特徴とする半導体集積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4307263A JPH06162784A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
KR1019930020215A KR100207861B1 (ko) | 1992-11-17 | 1993-09-28 | 반도체 집적회로 장치 |
US08/152,014 US5400285A (en) | 1992-11-17 | 1993-11-15 | Semiconductor integrated circuit device |
US08/368,631 US5490111A (en) | 1992-11-17 | 1995-01-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4307263A JPH06162784A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06162784A true JPH06162784A (ja) | 1994-06-10 |
Family
ID=17967008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4307263A Withdrawn JPH06162784A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5400285A (ja) |
JP (1) | JPH06162784A (ja) |
KR (1) | KR100207861B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102888607A (zh) * | 2012-09-24 | 2013-01-23 | 中国人民解放军第五七一九工厂 | 快速去除镍镉扩散镀层的清除剂组合物及其退镀方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
US5506524A (en) * | 1995-03-01 | 1996-04-09 | Lin; Jyhfong | Low-voltage low-power dynamic folded sense amplifier |
US5778428A (en) * | 1995-12-22 | 1998-07-07 | International Business Machines Corporation | Programmable high performance mode for multi-way associative cache/memory designs |
US5894434A (en) * | 1995-12-22 | 1999-04-13 | Texas Instruments Incorporated | MOS static memory array |
US5828245A (en) * | 1996-10-24 | 1998-10-27 | Stmicroelectronics, Inc. | Driver circuit including amplifier operated in a switching mode |
US5898625A (en) * | 1997-08-07 | 1999-04-27 | Micron Technologies, Inc. | Fast power up reference voltage circuit and method |
US5883841A (en) * | 1997-09-26 | 1999-03-16 | Advanced Micro Devices, Inc. | Selective bit line recovery in a memory array |
DE19929095B4 (de) * | 1998-06-29 | 2005-12-08 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung |
JP4469531B2 (ja) * | 1999-10-04 | 2010-05-26 | セイコーエプソン株式会社 | 半導体集積回路、インクカートリッジ及びインクジェット記録装置 |
US7061793B2 (en) * | 2004-03-19 | 2006-06-13 | International Business Machines Corporation | Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices |
US7466614B2 (en) * | 2006-10-10 | 2008-12-16 | Taiwan Semiconductor Manufacturing Co. | Sense amplifier for non-volatile memory |
US20080143125A1 (en) * | 2006-12-13 | 2008-06-19 | Shape Corporation | Step bumper with tow hitch |
US8659937B2 (en) | 2012-02-08 | 2014-02-25 | International Business Machines Corporation | Implementing low power write disabled local evaluation for SRAM |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3039793B2 (ja) * | 1990-07-05 | 2000-05-08 | 株式会社東芝 | 半導体メモリ装置 |
US5285414A (en) * | 1990-09-26 | 1994-02-08 | Hitachi, Ltd. | Semiconductor memory having transistors which drive data lines in accordance with values of write data and column select signal |
JPH05225774A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | マルチポート半導体記憶装置 |
JP2716912B2 (ja) * | 1992-07-23 | 1998-02-18 | 株式会社東芝 | 半導体記憶装置 |
US5323353A (en) * | 1993-04-08 | 1994-06-21 | Sharp Microelectronics Technology Inc. | Method and apparatus for repair of memory by redundancy |
-
1992
- 1992-11-17 JP JP4307263A patent/JPH06162784A/ja not_active Withdrawn
-
1993
- 1993-09-28 KR KR1019930020215A patent/KR100207861B1/ko not_active IP Right Cessation
- 1993-11-15 US US08/152,014 patent/US5400285A/en not_active Expired - Fee Related
-
1995
- 1995-01-04 US US08/368,631 patent/US5490111A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102888607A (zh) * | 2012-09-24 | 2013-01-23 | 中国人民解放军第五七一九工厂 | 快速去除镍镉扩散镀层的清除剂组合物及其退镀方法 |
Also Published As
Publication number | Publication date |
---|---|
US5400285A (en) | 1995-03-21 |
KR100207861B1 (ko) | 1999-07-15 |
US5490111A (en) | 1996-02-06 |
KR940012632A (ko) | 1994-06-24 |
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