JPH11134866A

JPH11134866A - 半導体記憶装置

Info

Publication number: JPH11134866A
Application number: JP29429497A
Authority: JP
Inventors: Kazuki Ninomiya; 和貴二宮; Masahiro Tani; 匡弘谷
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-10-27
Filing date: 1997-10-27
Publication date: 1999-05-21

Abstract

(57)【要約】【課題】従来、スタティック型メモリは差動型で動作
するが、ダイナミック型メモリはシングルビット線で動
作するため、センスアンプを共用することが困難であっ
た。【解決手段】差動型で動作するスタティック型メモリ
セル２２に対して第１と第２のビット線Ｂ２，ＸＢ２で
動作させ、シングルビット線で動作するダイナミック型
メモリセル２３に対して第３と第４のビット線Ｂｒ，Ｘ
Ｂｒで動作させ、ダイナミック型メモリセル２３にはプ
リチャージ時に電位差を与えておくことによりダイナミ
ック型メモリセル２３を差動型センスアンプ１５で読み
出すことを可能とし、その結果、スタティック型メモリ
とダイナミック型メモリとを共用した構成でセンスアン
プを共用させて素子面積の大幅な削減を可能とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像プロセッサな
どに搭載する半導体記憶装置に関するものである。

【０００２】

【従来の技術】半導体記憶装置としては、ダイナミック
型メモリ（ＤＲＡＭ）とスタティック型メモリ（ＳＲＡ
Ｍ）とがある。従来、映像処理を行う半導体記憶装置で
は、データが常に入れ替わり、データ保持時間も数ｍｓ
以内でよいためダイナミック型メモリが用いられてい
る。例えばダイナミック型メモリの構成として図３に示
すような半導体記憶装置が用いられる。図３に示すダイ
ナミック型メモリの半導体記憶装置で読み出しを行う場
合、まずビット線Ｂｒをプリチャージしておき、デコー
ダ３２４に入力するアドレス信号１に対応するワード線
Ｗｒが駆動されてトランジスタ３４がオンする。このと
き、トランジスタ３５のゲート電位によりトランジスタ
３５がオン／オフとなり、ビット線Ｂｒがディスチャー
ジあるいは保持され、その結果がセンスアンプ３１５に
よって外部に出力される。このようにしてメモリセル３
２３のデータが読み出される。一方、書き込みを行う場
合は、デコーダ３２５からのワード線Ｗｗによってトラ
ンジスタ３３が駆動され、ビット線Ｂｗのデータがトラ
ンジスタ３５のゲート電位としてメモリセル３２３に書
き込まれる。

【０００３】一方、差動型のスタティック型メモリの構
成として図４に示すような半導体記憶装置がある。図４
に示すスタティック型メモリの半導体記憶装置で読み出
しを行う場合、メモリセル４２２のＡ点の電位がＬｏｗ
の場合は、トランジスタ４１１，４１２を介してビット
線Ｂ２の電圧＞ビット線ＸＢ２の電圧となる。次にＳＡ
ＥＮおよびＸＳＡＥＮがセンスアンプ４１５に入力され
てビット線Ｂ２，ＸＢ２の電位差を増幅しビット線Ｂ２
がＨｉｇｈとなる。読み出し回路４１７ではビット線Ｂ
２のＨｉｇｈのデータを論理反転してＬｏｗのデータが
外部へ出力される。メモリセル４２２のＡ点の電位がＨ
ｉｇｈの場合も同様にして読み出し回路４１７からメモ
リセル４２２のＨｉｇｈのデータが読み出される。この
ようにしてメモリセル４２２のデータが読み出される。
一方、書き込みを行う場合、外部から書き込み回路４１
６にデータが入力され、制御線ＷＥの制御によりデータ
をビット線Ｂ２，ＸＢ２ヘ出力する。またデコーダ４２
４からのワード線Ｗ２が駆動され、メモリセル４２２の
トランジスタ４１１，４１２が駆動され、ビット線Ｂ
２，ＸＢ２のデータがメモリセル４２２に書き込まれ
る。

【０００４】

【発明が解決しようとする課題】ところで、半導体素子
の微細化によりトランジスタ素子の駆動能力は大きくな
るが、逆にトランジスタ素子のリーク電流は大きくなる
傾向がある。このため、ダイナミック型メモリでは保持
時間を確保するための容量部分の面積が大きくなって半
導体素子の面積削減が難しくなってきている。そこで、
ダイナミック型メモリとスタティック型メモリとを共用
した構成を用いて半導体素子の面積を削減することが試
みられる。しかしながら、スタティック型メモリでは図
４の構成のように差動型で動作するため２本のビット線
Ｂ２，ＸＢ２間の電位差をセンスアンプ４１５で増幅し
て読み出す構成を要し、これに対して、ダイナミック型
メモリでは図３の構成のようにシングルビット線Ｂｒで
動作し、そのため、スタティック型メモリとダイナミッ
ク型メモリとを共用した構成ではセンスアンプを共用す
ることができないという問題があった。

【０００５】本発明は、上記の問題点に鑑みてなされた
ものであり、シングルビット構成のダイナミック型メモ
リセルと差動型のスタティック型メモリセルとを共通の
センスアンプで読み出すことを可能とする半導体記憶装
置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、第１のビット線と第２のビット線と
に接続され、差動型で動作する１または複数のスタティ
ック型メモリセルと、第３のビット線に接続される１ま
たは複数のダイナミック型メモリセルと、上記第１のビ
ット線と上記第２のビット線とに接続される第１のプリ
チャージ手段と、上記第３のビット線と第４のビット線
とに接続され、該第３のビット線と該第４のビット線と
を異なる電圧でプリチャージする第２のプリチャージ手
段と、上記第１のビット線と第５のビット線とを接続す
る第１の接続手段と、上記第２のビット線と第６のビッ
ト線とを接続する第２の接続手段と、上記第３のビット
線と上記第５のビット線とを接続する第３の接続手段
と、上記第４のビット線と上記第６のビット線とを接続
する第４の接続手段と、上記第５のビット線および上記
第６のビット線に接続するセンスアンプと、上記第５の
ビット線および上記第６のビット線に接続し、外部から
のデータを該第５のビット線および該第６のビット線に
出力する書き込み手段と、上記第５のビット線あるいは
上記第６のビット線に接続し、該第５のビット線あるい
は該第６のビット線のデータを出力する読み出し手段と
を備えてなることを特徴とするものである。

【０００７】また、本発明の請求項２に係る半導体記憶
装置は、上記請求項１に記載の半導体記憶装置におい
て、上記第２のプリチャージ手段としては、上記第３の
ビット線をプリチャージするＰｃｈトランジスタと、上
記第４のビット線をプリチャージするＮｃｈトランジス
タとで構成してなることを特徴とするものである。

【０００８】さらに、本発明の請求項３に係る半導体記
憶装置は、第１のビット線と第２のビット線とに接続さ
れ、差動型で動作する１または複数のスタティック型メ
モリセルと、第３のビット線に接続される１または複数
のダイナミック型メモリセルと、上記第１のビット線と
上記第２のビット線とに接続される第１のプリチャージ
手段と、上記第３のビット線に接続される第２のプリチ
ャージ手段と、第４のビット線と第５のビット線とをプ
リチャージする第３のプリチャージ手段と、上記第３の
ビット線に接続し、該第３のビット線のデータの論理反
転データを上記第５のビット線に出力するインバータ回
路と、上記第１のビット線と上記第４のビット線とを接
続する第１の接続手段と、上記第２のビット線と上記第
５のビット線とを接続する第２の接続手段と、上記第３
のビット線と上記第４のビット線とを接続する第３の接
続手段と、上記インバータ回路を介して上記第３のビッ
ト線と上記第５のビット線とを接続する第４の接続手段
と、上記第４のビット線および上記第５のビット線とに
接続するセンスアンプと、上記第４のビット線および上
記第５のビット線に接続し、外部からのデータを該第４
のビット線および該第５のビット線に出力する書き込み
手段と、上記第４のビット線あるいは上記第５のビット
線に接続し、該第４のビット線あるいは該第５のビット
線のデータを出力する読み出し手段とを備えてなること
を特徴とするものである。

【０００９】

【発明の実施の形態】

実施の形態１．図１は、本発明の実施の形態１による半
導体記憶装置の回路図である。この実施の形態１は、図
１に示すように、ビット数が１、ワード数が２の半導体
記憶装置となっており、スタティック型メモリセル２２
とダイナミック型メモリセル２３とが１つのセンスアン
プ１５を共用した構成を有するものである。

【００１０】この実施の形態１は、請求項１、２に対応
している。ここで、ビット線Ｂ２は第１のビット線、ビ
ット線ＸＢ２は第２のビット線、ビット線Ｂｒは第３の
ビット線、ビット線ＸＢｒは第４のビット線、ビット線
Ｂ３は第５のビット線、ビット線ＸＢ３は第６のビット
線にそれぞれ相当する。また、トランスファーゲート１
４は第１の接続手段、トランスファーゲート１３は第２
の接続手段、トランスファーゲート６は第３の接続手
段、トランスファーゲート７は第４の接続手段にそれぞ
れ相当する。また、トランジスタ８，９，１０は第１の
プリチャージ手段、トランジスタ１，２は第２のプリチ
ャージ手段にそれぞれ相当する。なお、第１のプリチャ
ージ手段のトランジスタ８，９，１０は同一の電源に接
続され、また第２のプリチャージ手段のトランジスタ
１，２も同一の電源に接続されている。

【００１１】上記トランジスタ１は、Ｎｃｈトランジス
タで構成され、ビット線ＸＢｒに接続しており、プリチ
ャージ電圧は電源電圧−しきい値電圧Ｖｔの電圧とな
る。上記トランジスタ２は、Ｐｃｈトランジスタで構成
され、ビット線Ｂｒに接続しており、プリチャージ電圧
は電源電圧となる。よってビット線Ｂｒ，ＸＢｒを異な
る電圧でプリチャージを行う。

【００１２】トランジスタ３は、ダイナミック型メモリ
セル２３の書き込みトランジスタであり、ワード線Ｗｗ
の制御により、ビット線Ｂｗのデータの書き込みを行
う。トランジスタ４は、ダイナミック型メモリセル２３
の読み出しトランジスタであり、ワード線Ｗｒの制御に
より読み出しを行う。トランジスタ５は、ダイナミック
型メモリセル２３の読み出しトランジスタであり、その
ゲート容量はメモリセル２３の容量セルを構成する。ト
ランジスタ３からのデータがトランジスタ５のゲート電
圧として書き込まれる。トランジスタ５のゲート電圧に
より、トランジスタ５のオン／オフが決定し、トランジ
スタ４がオンすると、トランジスタ５のオン／オフの状
態によりビット線Ｂｒの電荷がディスチャージ／保持さ
れ、データが読み出される。

【００１３】上記トランスファーゲート６は、ビット線
Ｂｒとビット線Ｂ３とを接続している。上記トランスフ
ァーゲート７は、ビット線ＸＢｒとビット線ＸＢ３とを
接続している。上記トランジスタ８，９，１０は、ビッ
ト線Ｂ２とビット線ＸＢ２とを等電位にプリチャージを
行う。

【００１４】トランジスタ１１，１２は、スタティック
型メモリセル２２の書き込み／読み出しトランジスタで
あり、スタティック型メモリセル２２におけるデータ保
持回路２１のデータをワード線Ｗ２の制御により、ビッ
ト線Ｂ２，ＸＢ２から入力、あるいはビット線Ｂ２，Ｘ
Ｂ２へ出力を行う。上記トランスファーゲート１３は、
ビット線ＸＢ２とビット線ＸＢ３を接続するものであ
る。上記トランスファーゲート１４は、ビット線Ｂ２と
ビット線Ｂ３を接続するものである。

【００１５】上記センスアンプ１５は、ビット線Ｂ３，
ＸＢ３に接続され、制御線ＳＡＥＮ, ＸＳＡＥＮによっ
てビット線Ｂ３，ＸＢ３のデータを増幅して読み出し回
路１７へ出力する。書き込み回路１６は、外部から入力
したデータをビット線Ｂ３，ＸＢ３へ出力するものであ
る。読み出し回路１７は、センスアンプ１５により増幅
されたビット線Ｂ３のデータを外部へ出力するものであ
る。

【００１６】デコーダ２４は、外部よりアドレス信号１
を入力しワード線Ｗｒ，Ｗ２，ＷＢ１，ＷＢ２を駆動す
るデコード回路である。デコーダ２５は外部よりアドレ
ス信号２を入力しワード線Ｗｗを駆動するデコード回路
である。なお、上記ダイナミック型メモリセル２３、上
記スタティック型メモリセル２２、および上記センスア
ンプ１５は、同一の半導体基板上に形成されてなる。

【００１７】次に動作を説明する。まず、書き込み動作
について説明する。書き込み動作については、スタティ
ック型メモリセル２２とダイナミック型メモリセル２３
とで異なる。

【００１８】スタティック型メモリセル２２では、外部
から書き込み回路１６にデータが入力される。入力され
たデータは制御線ＷＥの制御によりデータをビット線Ｂ
３，ＸＢ３ヘそれぞれ出力する。また、外部からアドレ
ス信号１がデコーダ２４に入力される。このとき、デコ
ーダ２４は入力したアドレスに相当するワード線Ｗ２，
ＷＢ２を駆動する。ワード線ＷＢ２が駆動されたことに
より、ビット線Ｂ３，ＸＢ３のデータがビット線Ｂ２，
ＸＢ２に出力される。また、ワード線Ｗ２が駆動された
ことにより、スタティック型メモリセル２２のトランジ
スタ１１，１２が駆動され、ビット線Ｂ２，ＸＢ２のデ
ータがデータ保持回路２１に書き込まれる。このように
してスタティック型メモリセル２２への書き込み動作が
行われる。

【００１９】一方、ダイナミック型メモリセル２３で
は、まず外部からビット線Ｂｗにデータが入力される。
また、外部からアドレス信号２がデコーダ２５に入力さ
れる。このとき、デコーダ２５は入力したアドレスに相
当するワード線Ｗｗを駆動する。ワード線Ｗｗが駆動さ
れることにより、トランジスタ３が駆動されてビット線
Ｂｗのデータがダイナミック型メモリセル２３における
トランジスタ５のゲート電圧として書き込まれる。この
ようにしてダイナミック型メモリセル２３への書き込み
動作が行われる。上記のような動作により、本実施の形
態１による半導体記憶装置での書き込み動作が行われ
る。

【００２０】次に、読み出し動作について説明する。読
み出し動作では、スタティック型メモリセル２２、ダイ
ナミック型メモリセル２３のいずれから読み出す場合で
も、まず初めにビット線のプリチャージ動作が行われ
る。すなわち、外部から制御信号Ｐ１が入力されて第１
のプリチャージ手段であるトランジスタ８，９，１０が
オンになりビット線Ｂ２，ＸＢ２に対してプリチャージ
が行われ、また外部から制御信号Ｐ２が入力されて第２
のプリチャージ手段であるトランジスタ１，２がオンに
なりビット線Ｂｒ，ＸＢｒに対してプリチャージが行わ
れる。そして、外部からアドレス信号１がデコーダ２４
に入力されて入力したアドレスに対応して、ワード線Ｗ
Ｂ１あるいはＷＢ２が駆動される。

【００２１】ワード線ＷＢ１が駆動するとトランスファ
ーゲート６，７が駆動してトランジスタ１および２から
ビット線Ｂ３およびＸＢ３に対してプリチャージが行わ
れる。このとき、トランジスタ１はＮｃｈトランジスタ
であり、トランジスタ２はＰｃｈトランジスタであるた
め、ビット線ＸＢｒおよびＸＢ３は電源電圧−トランジ
スタ１のしきい値電圧Ｖｔにプリチャージされ、ビット
線ＢｒおよびＢ３は電源電圧にプリチャージされる。

【００２２】また、ワード線ＷＢ２が駆動するとトラン
スファーゲート１３，１４が駆動してトランジスタ８，
９，１０からビット線Ｂ３およびＸＢ３に対してプリチ
ャージが行われる。このとき、トランジスタ８，９，１
０はいずれもＮｃｈトランジスタであり、ビット線Ｂ
２，ＸＢ２，Ｂ３，ＸＢ３はすべて電源電圧−しきい値
電圧Ｖｔにプリチャージされる。

【００２３】次に、ダイナミック型メモリセル２３から
の読み出し動作を説明する。アドレス信号１に対応して
デコーダ２４からワード線Ｗｒが駆動される。ワード線
Ｗｒが駆動するとトランジスタ４がオンとなる。このと
き、トランジスタ５のゲート電位がＬｏｗの場合は、ト
ランジスタ５はオフのため、ビット線Ｂｒの電圧は変化
しない。したがって、ビット線Ｂｒは電源電圧にプリチ
ャージされ、ビット線ＸＢｒは電源電圧−しきい値電圧
Ｖｔにプリチャージされているため、ビット線Ｂｒの電
圧＞ビット線ＸＢｒの電圧となっている。また、ビット
線ＢｒとＢ３およびビット線ＸＢｒとＸＢ３はトランス
ファーゲート６，７により接続されているので同様にビ
ット線Ｂ３の電圧＞ビット線ＸＢ３の電圧となってい
る。そして、制御線ＳＡＥＮおよびＸＳＡＥＮから制御
信号がセンスアンプ１５に入力され、センスアンプ１５
が駆動すると、ビット線Ｂ３，ＸＢ３の電位差を増幅す
る。この結果、ビット線Ｂ３はＨｉｇｈとなる。読み出
し回路１７ではビット線Ｂ３のデータを入力して、論理
反転して外部へ出力する。この結果、Ｌｏｗのデータが
外部へ出力される。よって、ダイナミック型メモリセル
２３のＬｏｗのデータが外部へ出力される。

【００２４】また、トランジスタ５のゲート電位がＨｉ
ｇｈの場合は、トランジスタ５はオンのため、ビット線
Ｂｒの電荷がディスチャージされ、電圧は低下する。よ
って上記のトランジスタ５のゲート電位がＬｏｗの場合
とは逆に、ビット線Ｂｒの電圧＜ビット線ＸＢｒの電圧
となる。また同様にビット線ＢｒとＢ３およびビット線
ＸＢｒとＸＢ３はそれぞれトランスファーゲート６，７
により接続されているので、ビット線Ｂ３の電圧＜ビッ
ト線ＸＢ３の電圧となっている。そして、制御線ＳＡＥ
ＮおよびＸＳＡＥＮから制御信号がセンスアンプ１５に
入力され、センスアンプ１５が駆動すると、ビット線Ｂ
３，ＸＢ３の電位差を増幅する。この結果、ビット線Ｂ
３はＬｏｗとなる。読み出し回路１７ではビット線Ｂ３
のデータを入力して、論理反転して外部へ出力する。こ
の結果、Ｈｉｇｈのデータが外部へ出力される。よっ
て、ダイナミック型メモリセル２３のＨｉｇｈのデータ
が外部へ出力される。このようにしてダイナミック型メ
モリセル２３からの読み出し動作が行われる。

【００２５】次に、スタティック型メモリセル２２から
の読み出し動作を説明する。アドレス信号１に対応して
デコーダ２４からワード線Ｗ２が駆動される。ワード線
Ｗ２が駆動するとトランジスタ１１，１２がオンとな
る。また、このときはワード線ＷＢ２が駆動されてい
る。スタティック型メモリセル２２のＡ点の電位がＬｏ
ｗの場合は、トランジスタ１１を介してビット線ＸＢ２
はＬｏｗとなり、またトランジスタ１２を介してビット
線Ｂ２はＨｉｇｈとなる。よってビット線Ｂ２の電圧＞
ビット線ＸＢ２の電圧となる。また、ビット線Ｂ２とＢ
３およびビット線ＸＢ２とＸＢ３はそれぞれトランスフ
ァーゲート１３，１４により接続されているので同様に
ビット線Ｂ３の電圧＞ビット線ＸＢ３の電圧となってい
る。そして、制御線ＳＡＥＮおよびＸＳＡＥＮから制御
信号がセンスアンプ１５に入力され、センスアンプ１５
を駆動すると、ビット線Ｂ３，ＸＢ３の電位差を増幅す
る。この結果、ビット線Ｂ３はＨｉｇｈとなる。読み出
し回路１７ではビット線Ｂ３のデータを入力して、論理
反転して外部へ出力する。この結果、Ｌｏｗのデータが
外部へ出力される。よって、スタティック型メモリセル
２２のＬｏｗのデータが外部へ出力される。

【００２６】また、スタティック型メモリセル２２のＡ
点の電位がＨｉｇｈの場合は、トランジスタ１１を介し
てビット線ＸＢ２の電位はＨｉｇｈとなり、またトラン
ジスタ１２を介してビット線Ｂ２の電圧はトランジスタ
１２を介してＬｏｗとなる。よってビット線Ｂ２の電圧
＜ビット線ＸＢ２の電圧となる。また同様にビット線Ｂ
２とＢ３およびビット線ＸＢ２とＸＢ３はトランスファ
ーゲート１３，１４により接続されているのでビット線
Ｂ３の電圧＜ビット線ＸＢ３の電圧となっている。そし
て、制御線ＳＡＥＮおよびＸＳＡＥＮから制御信号がセ
ンスアンプ１５に入力され、センスアンプ１５が駆動す
ると、ビット線Ｂ３，ＸＢ３の電位差を増幅する。この
結果、ビット線Ｂ３はＬｏｗとなる。読み出し回路１７
ではビット線Ｂ３のデータを入力して、論理反転して外
部へ出力する。この結果、Ｈｉｇｈのデータが外部へ出
力される。よって、スタティック型メモリセル２２のＨ
ｉｇｈのデータが外部へ出力される。このようにしてス
タティック型メモリセル２２からの読み出し動作が行わ
れる。

【００２７】上記のような動作により、本実施の形態１
による半導体記憶装置での読み出し動作が行なわれる。
なお、上記の読み出し動作では、まず最初にすべてのビ
ット線Ｂｒ，ＸＢｒ，Ｂ２，ＸＢ２をプリチャージする
ようにしたが、ダイナミック型メモリセル２３からの読
み出し動作を行う場合はビット線Ｂｒ，ＸＢｒだけをプ
リチャージするようにし、また、スタティック型メモリ
セル２２からの読み出し動作を行う場合はビット線Ｂ
２，ＸＢ２だけをプリチャージするようにしてもよい。

【００２８】このように、本実施の形態１による半導体
記憶装置によれば、差動型で動作するスタティック型メ
モリセル２２に対してビット線Ｂ２，ＸＢ２で動作さ
せ、シングルビット線で動作するダイナミック型メモリ
セル２３に対してビット線Ｂｒ，ＸＢｒで動作させ、ダ
イナミック型メモリセル２３にはプリチャージ時に電位
差を与えておくことによりダイナミック型メモリセル２
３を差動型センスアンプ１５で読み出すことを可能と
し、これによりスタティック型メモリとダイナミック型
メモリとを共用した構成でセンスアンプを共用すること
ができ、半導体素子の面積を大幅に削減することができ
るという効果がある。

【００２９】なお、本実施の形態１は、１ビット×２ワ
ードの半導体記憶装置であるが、スタティック型メモリ
セル２２およびダイナミック型メモリセル２３の数を増
やすことにより、複数ビット×複数ワードの半導体記憶
装置として構成可能である。また、本実施の形態１で
は、プリチャージ手段としてトランジスタ１にＮｃｈト
ランジスタを用い、トランジスタ２にＰｃｈトランジス
タを用いてビット線Ｂｒ，ＸＢｒのプリチャージに電位
差を発生させているが、電源を２系統にして、トランジ
スタ１および２をＰｃｈトランジスタのみ、あるいはＮ
ｃｈトランジスタのみにして電位差を生成させても上記
同様の効果が得られる。また、本実施の形態１では、ト
ランジスタ８，９，１０をＮｃｈトランジスタで構成し
たが、Ｐｃｈトランジスタで構成してもよい。

【００３０】実施の形態２．図２は、本発明の実施の形
態２による半導体記憶装置の回路図である。この実施の
形態２は、図２に示すように、上記の実施の形態１と同
様にビット数が１、ワード数が２の半導体記憶装置とな
っており、スタティック型メモリセル２２とダイナミッ
ク型メモリセル２３とが１つのセンスアンプ１５を共用
した構成を有するが、さらにはダイナミック型メモリセ
ル２３を接続するビット線Ｂｒの論理反転信号を生成す
るインバータ回路２６を備えてなるものである。

【００３１】この実施の形態２は、請求項３に対応して
いる。ここで、ビット線Ｂ２は第１のビット線、ビット
線ＸＢ２は第２のビット線、ビット線Ｂｒは第３のビッ
ト線、ビット線Ｂ３は第４のビット線、ビット線ＸＢ３
は第５のビット線にそれぞれ相当する。また、トランス
ファーゲート１４は第１の接続手段、トランスファーゲ
ート１３は第２の接続手段、トランスファーゲート６は
第３の接続手段、トランスファーゲート７は第４の接続
手段にそれぞれ相当する。また、トランジスタ８，９，
１０は第１のプリチャージ手段、トランジスタ１９は第
２のプリチャージ手段、トランジスタ１８，２０は第３
のプリチャージ手段にそれぞれ相当する。なお、第１の
プリチャージ手段のトランジスタ８，９，１０は同一の
電源に接続され、また第３のプリチャージ手段のトラン
ジスタ１８，２０も同一の電源に接続されている。

【００３２】この実施の形態２の半導体記憶装置では、
上記実施の形態１におけるビット線ＸＢｒは無くて、こ
れと同様の動作を行わせるためにビット線Ｂｒとトラン
スファーゲート７との間にインバータ回路２６を接続さ
せており、また、上記実施の形態１における第２のプリ
チャージ手段１，２に相当するものとしてＮｃｈトラン
ジスタ１９を備え、さらにはビット線Ｂ３，ＸＢ３のプ
リチャージを行うためのＮｃｈトランジスタ１８，２０
を備えてなるものである。なお、その他の構成は、上記
実施の形態１のものと同様であり、ここではその説明を
省略する。

【００３３】次に動作を説明する。まず、書き込み動作
について説明する。なお、この書き込み動作について
は、上記実施の形態１の場合と同様にして行うことがで
きる。すなわち、スタティック型メモリセル２２とダイ
ナミック型メモリセル２３とで書き込み動作が異なる。

【００３４】スタティック型メモリセル２２では、外部
から書き込み回路１６にデータが入力される。入力され
たデータは制御線ＷＥの制御によりデータをビット線Ｂ
３，ＸＢ３ヘそれぞれ出力する。また、外部からアドレ
ス信号１がデコーダ２４に入力される。このとき、デコ
ーダ２４は入力したアドレスに相当するワード線Ｗ２，
ＷＢ２を駆動する。ワード線ＷＢ２が駆動されたことに
より、ビット線Ｂ３，ＸＢ３のデータがビット線Ｂ２，
ＸＢ２に出力される。また、ワード線Ｗ２が駆動された
ことにより、スタティック型メモリセル２２のトランジ
スタ１１，１２が駆動され、ビット線Ｂ２，ＸＢ２のデ
ータがデータ保持回路２１に書き込まれる。このように
してスタティック型メモリセル２２への書き込み動作が
行われる。

【００３５】一方、ダイナミック型メモリセル２３で
は、まず外部からビット線Ｂｗにデータが入力される。
また、外部からアドレス信号２がデコーダ２５に入力さ
れる。このとき、デコーダ２５は入力したアドレスに相
当するワード線Ｗｗを駆動する。ワード線Ｗｗが駆動さ
れることにより、トランジスタ３が駆動されてビット線
Ｂｗのデータがダイナミック型メモリセル２３における
トランジスタ５のゲート電圧として書き込まれる。この
ようにしてダイナミック型メモリセル２３への書き込み
動作が行われる。上記のような動作により、本実施の形
態２による半導体記憶装置での書き込み動作が行われ
る。

【００３６】次に、読み出し動作について説明する。読
み出し動作では、スタティック型メモリセル２２、ダイ
ナミック型メモリセル２３のいずれから読み出す場合で
も、まず初めにビット線のプリチャージ動作が行われ
る。すなわち、外部から制御信号Ｐ１が入力されて第１
のプリチャージ手段であるトランジスタ８，９，１０が
オンになりビット線Ｂ２，ＸＢ２に対してプリチャージ
が行われ、また外部から制御信号Ｐ２が入力されてトラ
ンジスタ１８，１９，２０がオンになりビット線ＸＢ
３，Ｂ３，Ｂｒに対してプリチャージが行われる。

【００３７】ダイナミック型メモリセル２３から読み出
し動作を行う場合、アドレス信号１に対応してデコーダ
２４からワード線Ｗｒが駆動される。ワード線Ｗｒが駆
動するとトランジスタ４がオンとなる。このとき、トラ
ンジスタ５のゲート電位がＬｏｗの場合は、トランジス
タ５はオフのため、ビット線Ｂｒの電圧は変化しない。
したがって、ビット線Ｂｒは電源電圧−トランジスタ１
９のしきい値電圧Ｖｔにプリチャージされており、また
インバータ２６が論理反転信号を生成しているため、ビ
ット線ＢｒはＨｉｇｈとなり、インバータ２６の出力は
Ｌｏｗとなる。次にワード線ＷＢ１を駆動してトランス
ファーゲート６，７を駆動してビット線Ｂ３とビット線
Ｂｒが接続され、またビット線ＸＢ３とインバータ２６
の出力が接続される。この結果、ビット線ＸＢ３はＬｏ
ｗとなり、ビット線Ｂ３はＨｉｇｈとなるため、ビット
線Ｂ３の電圧＞ビット線ＸＢ３の電圧となっている。そ
して、制御線ＳＡＥＮおよびＸＳＡＥＮから制御信号が
センスアンプ１５に入力され、センスアンプ１５が駆動
すると、ビット線Ｂ３，ＸＢ３の電位差を増幅する。こ
の結果、ビット線Ｂ３はＨｉｇｈとなる。読み出し回路
１７ではビット線Ｂ３のデータを入力して、論理反転し
て外部へ出力する。この結果、Ｌｏｗのデータが外部へ
出力される。よって、ダイナミック型メモリセル２３の
Ｌｏｗのデータが外部へ出力される。

【００３８】また、トランジスタ５のゲート電位がＨｉ
ｇｈの場合は、トランジスタ５はオンのため、ビット線
Ｂｒの電荷がディスチャージされ、電圧は低下する。よ
ってインバータ２６の出力はＨｉｇｈとなる。同様にビ
ット線ＢｒとＢ３およびインバータ２６の出力とビット
線ＸＢ３はトランスファーゲート６，７により接続され
ているので、ビット線Ｂ３の電圧＜ビット線ＸＢ３の電
圧となっている。そして、制御線ＳＡＥＮおよびＸＳＡ
ＥＮから制御信号がセンスアンプ１５に入力され、セン
スアンプ１５が駆動すると、ビット線Ｂ３，ＸＢ３の電
位差を増幅する。この結果ビット線Ｂ３はＬｏｗとな
る。読み出し回路１７ではビット線Ｂ３のデータを入力
して、論理反転して外部へ出力する。この結果、Ｈｉｇ
ｈのデータが外部へ出力される。よって、ダイナミック
型メモリセル２３のＨｉｇｈのデータが外部へ出力され
る。このようにしてダイナミック型メモリセル２３から
の読み出し動作が行われる。

【００３９】次に、スタティック型メモリセル２２から
の読み出し動作を説明する。アドレス信号１に対応して
デコーダ２４からワード線Ｗ２が駆動される。ワード線
Ｗ２が駆動するとトランジスタ１１，１２がオンとな
る。また、このときはＷＢ２が駆動されている。スタテ
ィック型メモリセル２２のＡ点の電位がＬｏｗの場合
は、トランジスタ１１を介してビット線ＸＢ２はＬｏｗ
となり、またトランジスタ１２を介してビット線Ｂ２は
Ｈｉｇｈとなる。よってビット線Ｂ２の電圧＞ビット線
ＸＢ２の電圧となる。また、ビット線Ｂ２とＢ３および
ビット線ＸＢ２とＸＢ３はトランスファーゲート１３，
１４により接続されているので同様にビット線Ｂ３の電
圧＞ビット線ＸＢ３の電圧となっている。そして、制御
線ＳＡＥＮおよびＸＳＡＥＮから制御信号がセンスアン
プ１５に入力され、センスアンプ１５が駆動すると、ビ
ット線Ｂ３，ＸＢ３の電位差を増幅する。この結果、ビ
ット線Ｂ３はＨｉｇｈとなる。読み出し回路１７ではビ
ット線Ｂ３のデータを入力して、論理反転して外部へ出
力する。この結果、Ｌｏｗのデータが外部へ出力され
る。よってスタティック型メモリセル２２のＬｏｗのデ
ータが外部へ出力される。

【００４０】また、スタティック型メモリセル２２のＡ
点の電位がＨｉｇｈの場合は、トランジスタ１１を介し
てＸＢ２の電位はＨｉｇｈとなり、ビット線Ｂ２の電圧
はトランジスタ１２を介してＬｏｗとなる。また同様に
ビット線Ｂ２とＢ３およびビット線ＸＢ２とＸＢ３は接
続されているのでビット線Ｂ３の電圧＜ビット線ＸＢ３
の電圧となっている。そして、制御線ＳＡＥＮおよびＸ
ＳＡＥＮから制御信号がセンスアンプ１５に入力され、
センスアンプ１５が駆動されて、ビット線Ｂ３，ＸＢ３
の電位差を増幅する。この結果、ビット線Ｂ３はＬｏｗ
となる。読み出し回路１７ではビット線Ｂ３のデータを
入力して、論理反転して外部へ出力する。この結果、Ｈ
ｉｇｈのデータが外部へ出力される。よってスタティッ
ク型メモリセル２２のＨｉｇｈのデータが外部へ出力さ
れる。このようにしてスタティック型メモリセル２２か
らの読み出し動作が行われる。

【００４１】上記のような動作により、本実施の形態２
による半導体記憶装置での読み出し動作が行われる。こ
のように、本実施の形態２による半導体記憶装置によれ
ば、スタティック型メモリセル２２とダイナミック型メ
モリセル２３とが１つのセンスアンプ１５を共用して構
成し、シングルビット線のダイナミック型メモリセル２
２に接続されるビット線Ｂｒに論理反転を行なうインバ
ータ回路２６を付加し、差動型のスタティック型メモリ
セル２２の反転ビット線ＸＢ３に出力する構成をとるの
で、ダイナミック型メモリセル２３とスタティック型メ
モリセル２２を共通のセンスアンプ１５で読み出すこと
ができ、その結果、スタティック型メモリとダイナミッ
ク型メモリとを共用した構成でセンスアンプを共用する
ことで半導体素子の面積を大幅に削減することができる
という効果がある。

【００４２】なお、本実施の形態２は、１ビット×２ワ
ードの半導体記憶装置であるが、スタティック型メモリ
セル２２およびダイナミック型メモリセル２３の数を増
やすことにより、複数ビット×複数ワードの半導体記憶
装置として構成可能である。また、本実施の形態２で
は、プリチャージ手段としてトランジスタ１８，１９，
２０にＮｃｈトランジスタを用いたが、Ｐｃｈトランジ
スタを用いてプリチャージしてもよい。また、トランジ
スタ８，９，１０をＮｃｈトランジスタで構成したが、
Ｐｃｈトランジスタで構成してもよい。

【００４３】

【発明の効果】以上のように、本発明の請求項１、２に
係る半導体記憶装置によれば、スタティック型メモリセ
ルとダイナミック型メモリセルとが１つのセンスアンプ
を共用して構成を有するので、差動型で動作するスタテ
ィック型メモリに対して第１のビット線と第２のビット
線とで動作させ、シングルビット線で動作するダイナミ
ック型メモリに対して第３のビット線と第４のビット線
とで動作させ、ダイナミック型メモリにはプリチャージ
時に電位差を与えておくことによりダイナミック型メモ
リセルを差動型センスアンプで読み出すことを可能と
し、これにより、ダイナミック型メモリセルとスタティ
ック型メモリセルを共通のセンスアンプで読み出すこと
ができ、その結果、スタティック型メモリとダイナミッ
ク型メモリとを共用した構成でセンスアンプを共用する
ことで半導体素子の面積を大幅に削減することができる
という効果がある。

【００４４】また、本発明の請求項３に係る半導体記憶
装置によれば、スタティック型メモリセルとダイナミッ
ク型メモリセルとが１つのセンスアンプを共用して構成
し、シングルビット線のダイナミック型メモリセルに接
続されるビット線に論理反転を行なうインバータ回路を
付加し、差動型のスタティック型メモリセルの反転ビッ
ト線に出力する構成をとるので、ダイナミック型メモリ
セルとスタティック型メモリセルを共通のセンスアンプ
で読み出すことができ、その結果、スタティック型メモ
リとダイナミック型メモリとを共用した構成でセンスア
ンプを共用することで半導体素子の面積を大幅に削減す
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体記憶装置の
回路図である。

【図２】本発明の実施の形態２による半導体記憶装置の
回路図である。

【図３】ダイナミック型メモリの半導体記憶装置の回路
図である。

【図４】スタティック型メモリの半導体記憶装置の回路
図である。

【符号の説明】

１、２、３、４、５、８、９、１０、１１、１２、１
８、１９、２０…トランジスタ６、７、１３、１４…トランスファーゲート１５…センスアンプ１６…書き込み回路１７…読み出し回路２１…データ保持回路２２…スタティック型メモリセル２３…ダイナミック型メモリセル２４…デコーダ（書き込み用）２５…デコーダ（読み出し用）

Claims

【特許請求の範囲】

【請求項１】第１のビット線と第２のビット線とに接
続され、差動型で動作する１または複数のスタティック
型メモリセルと、第３のビット線に接続される１または複数のダイナミッ
ク型メモリセルと、上記第１のビット線と上記第２のビット線とに接続され
る第１のプリチャージ手段と、上記第３のビット線と第４のビット線とに接続され、該
第３のビット線と該第４のビット線とを異なる電圧でプ
リチャージする第２のプリチャージ手段と、上記第１のビット線と第５のビット線とを接続する第１
の接続手段と、上記第２のビット線と第６のビット線とを接続する第２
の接続手段と、上記第３のビット線と上記第５のビット線とを接続する
第３の接続手段と、上記第４のビット線と上記第６のビット線とを接続する
第４の接続手段と、上記第５のビット線および上記第６のビット線に接続す
るセンスアンプと、上記第５のビット線および上記第６のビット線に接続
し、外部からのデータを該第５のビット線および該第６
のビット線に出力する書き込み手段と、上記第５のビット線あるいは上記第６のビット線に接続
し、該第５のビット線あるいは該第６のビット線のデー
タを出力する読み出し手段とを備えてなることを特徴と
する半導体記憶装置。
【請求項２】請求項１に記載の半導体記録装置におい
て、上記第２のプリチャージ手段としては、上記第３のビッ
ト線をプリチャージするＰｃｈトランジスタと、上記第
４のビット線をプリチャージするＮｃｈトランジスタと
で構成してなることを特徴とする半導体記憶装置。
【請求項３】第１のビット線と第２のビット線とに接
続され、差動型で動作する１または複数のスタティック
型メモリセルと、第３のビット線に接続される１または複数のダイナミッ
ク型メモリセルと、上記第１のビット線と上記第２のビット線とに接続され
る第１のプリチャージ手段と、上記第３のビット線に接続される第２のプリチャージ手
段と、第４のビット線と第５のビット線とをプリチャージする
第３のプリチャージ手段と、上記第３のビット線に接続し、該第３のビット線のデー
タの論理反転データを上記第５のビット線に出力するイ
ンバータ回路と、上記第１のビット線と上記第４のビット線とを接続する
第１の接続手段と、上記第２のビット線と上記第５のビット線とを接続する
第２の接続手段と、上記第３のビット線と上記第４のビット線とを接続する
第３の接続手段と、上記インバータ回路を介して上記第３のビット線と上記
第５のビット線とを接続する第４の接続手段と、上記第４のビット線および上記第５のビット線とに接続
するセンスアンプと、上記第４のビット線および上記第５のビット線に接続
し、外部からのデータを該第４のビット線および該第５
のビット線に出力する書き込み手段と、上記第４のビット線あるいは上記第５のビット線に接続
し、該第４のビット線あるいは該第５のビット線のデー
タを出力する読み出し手段とを備えてなることを特徴と
する半導体記憶装置。