JPH0869694A - Sense amplifier - Google Patents
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- JPH0869694A JPH0869694A JP6205155A JP20515594A JPH0869694A JP H0869694 A JPH0869694 A JP H0869694A JP 6205155 A JP6205155 A JP 6205155A JP 20515594 A JP20515594 A JP 20515594A JP H0869694 A JPH0869694 A JP H0869694A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体メモリ装置に用
いられるセンスアンプに関し、特に、センスアンプの占
有面積を低減し得るとともに、出力信号の伝達時間を短
縮し得るセンスアンプに係るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier used in a semiconductor memory device, and more particularly to a sense amplifier capable of reducing an occupied area of the sense amplifier and shortening an output signal transmission time. .
【０００２】[0002]
【従来の技術】図５は従来の半導体メモリ装置（ＳＲＡ
Ｍ装置）の概略を示すブロック図である。同図に於い
て、１はＳＲＡＭセルＭ11, Ｍ12, Ｍ13, …、Ｍ21, Ｍ
22, Ｍ23 , …がマトリック状に配列されたメモリセルア
レイ、２は任意のワード線を選択する行デコーダ、３は
列選択トランジスタＴ11, Ｔ12, Ｔ13, Ｔ14、Ｔ21…を
選択する列デコーダ、４はプルアップ回路であり、デー
タ線Ｄ０，Ｄ０＊（＊は反転を意味する）には列方向に
ＳＲＡＭセルＭ11, Ｍ21, Ｍ31, Ｍ41…が接続されてい
る。同様に、データ線Ｄ１，Ｄ１＊には列方向にＳＲＡ
ＭセルＭ12, Ｍ22,…が接続されている。Ａ1 〜Ａ5 は
センスアンプであり、Ｂ11〜Ｂ51，Ｂ12〜Ｂ52はバッフ
ァであり、Ｉ1 〜Ｉ5 はインバータである。2. Description of the Related Art FIG. 5 shows a conventional semiconductor memory device (SRA).
It is a block diagram which shows the outline of (M apparatus). In the figure, 1 is an SRAM cell M 11, M 12, M 13, ..., M 21, M
A memory cell array in which 22, M 23 , ... Are arranged in a matrix, 2 is a row decoder for selecting an arbitrary word line, 3 is a column selecting transistor T 11, T 12, T 13, T 14 , T 21 . The column decoders 4 and 4 are pull-up circuits, and SRAM cells M 11, M 21, M 31, M 41, ... Are connected in the column direction to the data lines D0, D0 * (* means inversion). . Similarly, the data lines D1 and D1 * have SRA in the column direction.
M cells M 12, M 22, ... Are connected. A 1 to A 5 are sense amplifiers, B 11 to B 51 and B 12 to B 52 are buffers, and I 1 to I 5 are inverters.
【０００３】データ線Ｄ０，Ｄ０＊は夫々列選択トラン
ジスタＴ11を介してセンスアンプＡ 1 の入力端子に接続
され、その出力端子がバッファＢ11の入力端子に接続さ
れる。更に、データ線Ｄ０，Ｄ０＊はバッファＢ12とイ
ンバータＩ1 の出力端子に接続されるとともに、それら
の入力端子がバッファＢ11の出力端子に接続されて入出
力端子Ｄ0 に接続されている。列選択トランジスタＴ12
〜Ｔ14, Ｔ21…と入出力端子Ｄ1 〜Ｄ4 間のセンスアン
プＡ2 〜Ａ5 やバッファ及びインバータからなる入出力
回路も同様な回路構成であるのでその説明は省略する。The data lines D0 and D0 * are respectively column select transistors.
Dista T11Via sense amplifier A 1Connect to the input terminal of
And its output terminal is buffer B11Connected to the input terminal of
Be done. Further, the data lines D0 and D0 * are buffer B12And Lee
Inverter I1Connected to the output terminals of
Input terminal is buffer B11Connected to the output terminal of
Force terminal D0It is connected to the. Column selection transistor T12
~ T14,Ttwenty one... and input / output terminal D1~ DFourSense Ann
A2~ AFiveAnd input / output consisting of a buffer and an inverter
Since the circuit has the same circuit configuration, its description is omitted.
【０００４】次に、図５のＳＲＡＭ装置の書き込み及び
読み出し動作について簡単に説明する。先ず、書き込み
動作について説明する。行デコーダ２と列デコーダ３に
よって入出力端子数に応じた任意のＳＲＡＭセルが複数
選択される。同時にライトイネーブル信号ＷＥ＊
（“Ｌ”レベルでイネーブル）をインバータで反転し
て、“Ｈ”レベルの信号をバッファＢ12〜Ｂ52及びイン
バータＩ1 〜Ｉ5 の駆動段に印加し、メモリセルアレイ
１を書き込み状態にする。入出力端子Ｄ0 〜Ｄ4 から入
力されるデータは選択されたＳＲＡＭセルに書き込まれ
る。続いて、読み出し動作について説明する。行デコー
ダ２と列デコーダ３によって入出力端子数に応じた任意
のＳＲＡＭセルが複数選択され、同時にアウトプットイ
ネーブル信号ＯＥ＊（“Ｌ”レベルでイネーブル）をイ
ンバータで反転して、“Ｈ”レベルの信号をセンスアン
プＡ1 〜Ａ5 の出力段に設けられたバッファＢ11〜Ｂ51
の駆動段に印加して、選択されたＳＲＡＭセルのデータ
が読み出される。読み出し時は、ライトイネーブル信号
ＷＥ＊は“Ｈ”レベルである。Next, the write and read operations of the SRAM device of FIG. 5 will be briefly described. First, the write operation will be described. The row decoder 2 and the column decoder 3 select a plurality of arbitrary SRAM cells according to the number of input / output terminals. Write enable signal WE * at the same time
Inverted with inverter (enabled by the "L" level), the "H" level signal is applied to the driving stage of the buffer B 12 .about.B 52 and the inverter I 1 ~I 5, to write state memory cell array 1 . The data input from the input / output terminals D 0 to D 4 is written in the selected SRAM cell. Next, the read operation will be described. A plurality of arbitrary SRAM cells corresponding to the number of input / output terminals are selected by the row decoder 2 and the column decoder 3, and at the same time, the output enable signal OE * (enable at “L” level) is inverted by the inverter to be at “H” level. buffer B 11 provided in the output stage of the signal sense amplifier a 1 ~A 5 ~B 51
The data of the selected SRAM cell is read out by applying the data to the driving stage of. At the time of reading, the write enable signal WE * is at "H" level.
【０００５】続いて、図６〜図９を参照して、従来のセ
ンスアンプについて説明する。これらのセンスアンプは
図５のセンスアンプＡ1 〜Ａ5 の具体例である。図６は
電流ミラー型の差動増幅器からなるセンスアンプであ
る。図６のセンスアンプは一対の電流ミラー型の差動増
幅器からなり、差動増幅器Ａ１０，Ａ１１はトランジス
タ差動対を形成するＮＭＯＳ１０，１１及び１６，１７
と、電流ミラー型の能動負荷回路を形成するＰＭＯＳ１
２，１３及び１８，１９と、夫々の差動対の共通接続さ
れたソースに接続されたＮＭＯＳ１４，１５とから形成
されている。データ線Ｄ０はＮＭＯＳ１０，１６のゲー
トに夫々接続され、データ線Ｄ０＊はＮＭＯＳ１１，１
７のゲートに夫々接続されている。ＰＭＯＳ１２とＮＭ
ＯＳ１０の共通接続されたドレイン及びＰＭＯＳ１９と
ＮＭＯＳ１７の共通接続されたドレインを夫々出力端子
ＯＵＴ＊，ＯＵＴとする。イネーブル信号ＥＮはＮＭＯ
Ｓ１４，１５のゲートに入力される。Subsequently, a conventional sense amplifier will be described with reference to FIGS. These sense amplifiers are specific examples of the sense amplifiers A 1 to A 5 in FIG. FIG. 6 shows a sense amplifier composed of a current mirror type differential amplifier. The sense amplifier of FIG. 6 is composed of a pair of current mirror type differential amplifiers, and the differential amplifiers A10 and A11 are NMOSs 10, 11 and 16, 17 forming a transistor differential pair.
And a PMOS1 forming a current mirror type active load circuit
2, 13 and 18, 19 and NMOSs 14, 15 connected to the commonly connected sources of the respective differential pairs. The data line D0 is connected to the gates of the NMOSs 10 and 16, and the data line D0 * is connected to the NMOSs 11 and 1.
7 gates are connected respectively. PMOS 12 and NM
The commonly connected drains of the OS 10 and the commonly connected drains of the PMOS 19 and the NMOS 17 are referred to as output terminals OUT * and OUT, respectively. Enable signal EN is NMO
It is input to the gates of S14 and S15.
【０００６】図７のセンスアンプはラッチ型センスアン
プであり、ラッチ回路とトランジスタ差動対から構成さ
れている。ラッチ回路はＰＭＯＳ２４とＮＭＯＳ２２か
らなるＣＭＯＳインバータと、ＰＭＯＳ２５とＮＭＯＳ
２３からなるＣＭＯＳインバータとからなり、それらの
入出力端子が相互に接続されて構成されている。差動部
は、イネーブル信号ＥＮによって差動対を駆動するＮＭ
ＯＳ２６と、ソースを共通とする差動対ＮＭＯＳ２０，
２１とで構成されている。ＣＭＯＳインバータの入出力
端子がセンスアンプの出力端子ＯＵＴ＊，ＯＵＴであ
る。データ線Ｄ０，Ｄ０＊がＮＭＯＳ２０，２１のゲー
トに夫々接続されている。The sense amplifier shown in FIG. 7 is a latch type sense amplifier, which is composed of a latch circuit and a transistor differential pair. The latch circuit is a CMOS inverter composed of PMOS 24 and NMOS 22, and PMOS 25 and NMOS.
It is composed of a CMOS inverter composed of 23, and their input / output terminals are connected to each other. The differential unit drives the differential pair by the enable signal EN.
An OS 26 and a differential pair NMOS 20 having a common source,
21 and 21. The input / output terminals of the CMOS inverter are the output terminals OUT * and OUT of the sense amplifier. The data lines D0 and D0 * are connected to the gates of the NMOSs 20 and 21, respectively.
【０００７】図８のセンスアンプは正帰還型センスアン
プであり、ソースを共通としたＰＭＯＳ３２，３３から
なるトランジスタ差動対と、ソースを共通接続してドレ
インとゲートを相互に接続したＮＭＯＳ３０，３１から
なる正帰還回路と、ソースが電源電圧ＶCCに接続された
ＰＭＯＳ３４からなる駆動段とから構成されている。Ｐ
ＭＯＳ３２，３３のドレインにはデータ線Ｄ０，Ｄ０＊
が夫々接続される。出力端子ＯＵＴ＊，ＯＵＴはＰＭＯ
Ｓ３２とＮＭＯＳ３０並びにＰＭＯＳ３３とＮＭＯＳ３
１の共通接続されたドレインに夫々設けられている。The sense amplifier of FIG. 8 is a positive feedback type sense amplifier, and includes a transistor differential pair composed of PMOSs 32 and 33 having common sources, and NMOSs 30 and 31 having sources commonly connected and drains and gates mutually connected. And a drive stage composed of a PMOS 34 whose source is connected to the power supply voltage V CC . P
Data lines D0 and D0 * are provided on the drains of the MOSs 32 and 33.
Are connected respectively. Output terminals OUT * and OUT are PMO
S32 and NMOS30 and PMOS33 and NMOS3
One of the drains is connected in common and is provided to each of them.
【０００８】図９のセンスアンプは正帰還型センスアン
プであり、ソースを共通とするＮＭＯＳ４０，４１から
なる差動対と、ドレインとゲートが相互に接続されたＰ
ＭＯＳ４２，４３からなる正帰還回路と、イネーブル信
号ＥＮ０によって差動対を駆動するＮＭＯＳ４４とから
なる。データ線Ｄ０，Ｄ０＊はＮＭＯＳ４０，４１のゲ
ートに接続される。出力端子ＯＵＴ＊，ＯＵＴはＰＭＯ
Ｓ４２とＮＭＯＳ４０並びにＰＭＯＳ４３とＮＭＯＳ４
１の共通接続されたドレインに夫々設けられている。The sense amplifier of FIG. 9 is a positive feedback type sense amplifier, and a differential pair composed of NMOSs 40 and 41 having a common source and a drain and a gate of P are connected to each other.
It is composed of a positive feedback circuit composed of MOS 42 and 43, and an NMOS 44 which drives a differential pair by an enable signal EN0. The data lines D0 and D0 * are connected to the gates of the NMOSs 40 and 41. Output terminals OUT * and OUT are PMO
S42 and NMOS40 and PMOS43 and NMOS4
One of the drains is connected in common and is provided to each of them.
【０００９】[0009]
【発明が解決しようとする課題】上記のように、センス
アンプはトランジスタ差動対と能動負荷回路とからな
り、メモリセルアレイの列方向に設けられるデータ線対
にこのようなセンスアンプが一個設けられる。従って、
データ線対の数が多ければ多い程、センスアンプの半導
体基板面に占める面積が大きくなる欠点がある。更に、
半導体基板面におけるセンスアンプの占める面積が大き
くなると、出力回路（出力ロジック）をセンスアンプの
能動負荷から離れた位置に設けねばならない。そのため
センスアンプの出力段の配線長が増大し、負荷抵抗が増
大するとともに、半導体基板と配線との間の線間容量が
増大する。その結果、配線の分布遅延定数が大きくなる
ので、出力データの転送時間が増大する欠点がある。As described above, the sense amplifier is made up of the transistor differential pair and the active load circuit, and one such sense amplifier is provided for the data line pair provided in the column direction of the memory cell array. . Therefore,
The larger the number of data line pairs, the larger the area occupied by the sense amplifier on the semiconductor substrate surface. Furthermore,
When the area occupied by the sense amplifier on the surface of the semiconductor substrate increases, the output circuit (output logic) must be provided at a position away from the active load of the sense amplifier. Therefore, the wiring length of the output stage of the sense amplifier increases, the load resistance increases, and the line capacitance between the semiconductor substrate and the wiring increases. As a result, since the distributed delay constant of the wiring becomes large, there is a drawback that the transfer time of output data increases.
【００１０】本発明は、上述の課題に鑑みなされたもの
であり、半導体基板の占有面積を低減できるセンスアン
プを提供することを目的とするものである。更に、本発
明は、センスアンプの半導体基板に占める面積を低減す
ることによって、センスアンプの出力段（負荷）の配線
長を短くして分布遅延定数を低減し、遅延時間の短縮が
図られるセンスアンプを提供することを目的とするもの
である。The present invention has been made in view of the above problems, and an object of the present invention is to provide a sense amplifier capable of reducing the area occupied by a semiconductor substrate. Further, according to the present invention, by reducing the area occupied by the semiconductor substrate of the sense amplifier, the wiring length of the output stage (load) of the sense amplifier is shortened to reduce the distributed delay constant, and the delay time is shortened. It is intended to provide an amplifier.
【００１１】[0011]
【課題を解決するための手段】上述の課題を解決する為
に、本発明のセンスアンプは、メモリセルアレイに設け
られた複数のデータ線対に夫々設けられたトランジスタ
差動対と、複数の前記トランジスタ差動対が共有する能
動負荷回路とを備えることを特徴とするセンスアンプで
ある。又、本発明の第２のセンスアンプは、メモリセル
アレイに設けられた複数のデータ線対に対して夫々ゲー
トを接続した一対のトランジスタ差動対と、複数の前記
一対のトランジスタ差動対の夫々が共有する一対の電流
ミラー回路からなる能動負荷回路とを備えることを特徴
とするセンスアンプである。又、本発明の第３のセンス
アンプは、メモリセルアレイに設けられた複数のデータ
線対に夫々設けられたトランジスタ差動対と、前記トラ
ンジスタ差動対が共有するラッチ回路とを備えることを
特徴とするセンスアンプである。又、本発明の第４のセ
ンスアンプは、メモリセルアレイに設けられた複数のデ
ータ線対に夫々トランジスタ差動対と、前記トランジス
タ差動対が共有する正帰還回路とを備えることを特徴と
するセンスアンプである。In order to solve the above-mentioned problems, a sense amplifier according to the present invention comprises a transistor differential pair provided for each of a plurality of data line pairs provided in a memory cell array, and a plurality of the above-mentioned transistor differential pairs. A sense amplifier comprising: an active load circuit shared by a transistor differential pair. The second sense amplifier of the present invention includes a pair of transistor differential pairs each having a gate connected to a plurality of data line pairs provided in the memory cell array, and a plurality of the pair of transistor differential pairs. And an active load circuit composed of a pair of current mirror circuits shared by the same. Further, the third sense amplifier of the present invention comprises a transistor differential pair provided for each of the plurality of data line pairs provided in the memory cell array, and a latch circuit shared by the transistor differential pair. It is a sense amplifier. A fourth sense amplifier of the present invention is characterized in that each of the plurality of data line pairs provided in the memory cell array includes a transistor differential pair and a positive feedback circuit shared by the transistor differential pair. It is a sense amplifier.
【００１２】[0012]
【作用】本発明のセンスアンプは、複数のデータ線対に
トランジスタ差動対を夫々設け、各トランジスタ差動対
が一つの能動負荷回路を共有した構成となっており、能
動負荷回路を共有することで、センスアンプが半導体基
板面に占有する割合を低減している。また、メモリセル
の検出感度を高めることを目的とし、二つの差動増幅器
からなるセンスアンプを用いた場合であってもそれらの
能動負荷回路を共有することで、センスアンプが占有す
る面積の増大を抑制するものである。また、電流ミラー
回路、ラッチ回路或いは正帰還回路を包含する能動負荷
回路を共有化することで、センスアンプの占有面積を低
減して、その出力回路（出力ロジック）を中央に配置
し、センスアンプの出力段（負荷）の配線長を短くし
て、出力データの転送時間を短縮するものである。According to the sense amplifier of the present invention, a plurality of data line pairs are provided with transistor differential pairs, and each transistor differential pair shares one active load circuit. As a result, the ratio of the sense amplifier occupying the surface of the semiconductor substrate is reduced. Further, even if a sense amplifier composed of two differential amplifiers is used for the purpose of increasing the detection sensitivity of the memory cell, sharing the active load circuit of these sense amplifiers increases the area occupied by the sense amplifier. Is to suppress. In addition, by sharing the active load circuit including the current mirror circuit, the latch circuit, or the positive feedback circuit, the area occupied by the sense amplifier is reduced, and the output circuit (output logic) is arranged in the center. The wiring length of the output stage (load) is shortened to shorten the transfer time of the output data.
【００１３】[0013]
【実施例】以下、本発明の実施例について、図を参照し
て説明する。図１は本発明のセンスアンプの一実施例を
示す回路図である。同図に於いて、メモリセルアレイ１
から一対のデータ線（Ｄ０，Ｄ０＊），（Ｄ１，Ｄ１
＊），（Ｄ２，Ｄ２＊）…が設けられ、夫々のデータ線
が列選択トランジスタＴ１０，Ｔ１１，Ｔ１２…を介し
てトランジスタ差動対Ａ１〜Ａ３…に接続されている。
トランジスタ差動対Ａ１〜Ａ３…はソースを共通とする
ＮＭＯＳトランジスタ（１００，１０１）、（１０２，
１０３）、（１０４，１０５）、…で構成されている。
トランジスタ差動対をなすＮＭＯＳトランジスタ（１０
０，１０１）、（１０２，１０３）、（１０４，１０
５）、…の能動負荷回路ＣＭ１は、電流ミラー回路を形
成するＰＭＯＳ１０９，１１０によって構成されてい
る。即ち、電流ミラー回路は、ＰＭＯＳ１０９，１１０
のゲートが共通接続され、ＰＭＯＳ１０９のゲートとソ
ースが接続されて形成される。トランジスタ差動対Ａ１
〜Ａ３…に対し一個の能動負荷回路ＣＭ１が設けられて
いる。列選択トランジスタＴ１０，Ｔ１１，Ｔ１２…
は、列デコーダ３によって所定の一つが選択される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the sense amplifier of the present invention. In the figure, a memory cell array 1
To a pair of data lines (D0, D0 *), (D1, D1
*), (D2, D2 *) ... Are provided, and the respective data lines are connected to the transistor differential pairs A1 to A3 ... Through the column selection transistors T10, T11, T12.
The transistor differential pairs A1 to A3 ... Are NMOS transistors (100, 101), (102, 102) having a common source.
103), (104, 105), ...
NMOS transistor (10
0, 101), (102, 103), (104, 10)
The active load circuit CM1 of 5), ... Is composed of PMOS 109 and 110 forming a current mirror circuit. That is, the current mirror circuit includes PMOSs 109 and 110.
Are commonly connected, and the gate and source of the PMOS 109 are connected. Transistor differential pair A1
One active load circuit CM1 is provided for .about.A3 .... Column selection transistors T10, T11, T12 ...
A predetermined one is selected by the column decoder 3.
【００１４】ＮＭＯＳ１０６〜１０８…はトランジスタ
差動対Ａ1 〜Ａ3 …の駆動段であり、それらのゲートに
イネーブル信号ＥＮ０〜ＥＮ２…が入力されることによ
り、任意のトランジスタ差動対が選択され、メモリセル
に書き込まれたデータの読み出しが可能である。更に、
書き込み回路として、データ線Ｄ０にバッファＢ１の出
力端子が接続され、データ線Ｄ０＊にインバータＩ１の
出力端子が接続され、それらの入力端子は共通接続され
て入力端子Ｄ0 に接続されている。データ線Ｄ１，Ｄ１
＊にも同様にバッファＢ２とインバータＩ２の夫々の出
力端子が接続され、それらの入力端子は入力端子Ｄ1 に
接続されている。データ線Ｄ２，Ｄ２＊にも同様にバッ
ファＢ３とインバータＩ３が接続されている。The NMOSs 106 to 108 are driving stages of the transistor differential pairs A 1 to A 3, ... By inputting enable signals EN0 to EN2 ... to their gates, an arbitrary transistor differential pair is selected. The data written in the memory cell can be read. Furthermore,
As a writing circuit, the output terminal of the buffer B1 is connected to the data line D0, the output terminal of the inverter I1 is connected to the data line D0 *, and those input terminals are commonly connected to the input terminal D 0 . Data lines D1 and D1
Similarly, the output terminals of the buffer B2 and the inverter I2 are connected to *, and their input terminals are connected to the input terminal D 1 . Similarly, the buffer B3 and the inverter I3 are connected to the data lines D2 and D2 *.
【００１５】次に、図２乃至図４に基づいて、半導体記
憶装置に用いられるセンスアンプの他の実施例について
説明する。図２のセンスアンプは、入力データ線Ｄ０
＊，Ｄ０に接続されたトランジスタ差動対５０1a，５０
1bと、入力データ線Ｄ１＊，Ｄ１に接続されたトランジ
スタ差動対５０2a，５０2bと、それらのトランジスタ差
動対の共通の電流ミラー型の能動負荷回路ＣＭ１ａ，Ｃ
Ｍ１ｂとから構成されている。能動負荷回路ＣＭ１ａは
電流ミラー回路を形成するＰＭＯＳ１２，１３で構成さ
れ、能動負荷回路ＣＭ１ｂは電流ミラー回路を形成する
ＰＭＯＳ１８，１９で構成されている。そして、ＰＭＯ
Ｓ１２，１３，１８，１９のソースは電源電圧ＶCCに接
続され、ＰＭＯＳ１２のドレインを出力端子ＯＵＴと
し、ＰＭＯＳ１９のドレインを出力端子ＯＵＴ＊として
いる。Next, another embodiment of the sense amplifier used in the semiconductor memory device will be described with reference to FIGS. The sense amplifier of FIG. 2 has an input data line D0.
*, Transistor differential pair 50 1a , 50 connected to D0
1b , transistor differential pairs 50 2a and 50 2b connected to the input data lines D1 * and D1, and common current mirror type active load circuits CM1a and C for these transistor differential pairs.
And M1b. The active load circuit CM1a includes PMOSs 12 and 13 forming a current mirror circuit, and the active load circuit CM1b includes PMOSs 18 and 19 forming a current mirror circuit. And PMO
The sources of S12, 13, 18, and 19 are connected to the power supply voltage V CC, and the drain of the PMOS 12 serves as the output terminal OUT and the drain of the PMOS 19 serves as the output terminal OUT *.
【００１６】データ線Ｄ０＊はＮＭＯＳ１０ａ，１６ａ
のゲートに接続され、データ線Ｄ０はＮＭＯＳ１１ａ，
１７ａのゲートに接続され、データ線Ｄ１＊がＮＭＯＳ
１０ｂ，１６ｂのゲートに接続され、データ線Ｄ１がＮ
ＭＯＳ１１ｂ，１７ｂのゲートに接続されている。ＮＭ
ＯＳ１０ａ，１１ａはそのソースを共通接続してトラン
ジスタ差動対５０1aを形成し、その共通接続されたソー
スにＮＭＯＳ１４ａのドレインが接続されている。ＮＭ
ＯＳ１６ａ，１７ａはそのソースを共通接続してトラン
ジスタ差動対５０1bを形成し、その共通接続されたソー
スＮＭＯＳ１５ａのドレインが接続されている。トラン
ジスタ差動対５０2a, ５０2bも同様な接続となってい
る。ＮＭＯＳ１４ａ，１５ａのゲートにはイネーブル信
号ＥＮ０が入力され、ＮＭＯＳ１４ｂ，１５ｂのゲート
にはイネーブル信号ＥＮ１は入力される。この実施例で
は、各データ線に接続された一対のトランジスタ差動対
が多数接続されたとしても一対の能動負荷回路ＣＭ１
ａ，ＣＭ１ｂでよいので、半導体基板におけるセンスア
ンプの占有面積を低減できる。The data line D0 * is the NMOS 10a, 16a
Connected to the gate of the data line D0 is connected to the NMOS 11a,
It is connected to the gate of 17a and the data line D1 * is NMOS
Connected to the gates of 10b and 16b, and the data line D1 is N
It is connected to the gates of the MOSs 11b and 17b. NM
OS10a, 11a is a transistor differential pair 50 1a formed by commonly connecting the source thereof, the drain of NMOS14a its commonly connected sources are connected. NM
OS16a, 17a is a transistor differential pair 50 1b formed by commonly connecting the source thereof, the drain of the commonly connected sources NMOS15a is connected thereon. The transistor differential pairs 50 2a and 50 2b have the same connection. The enable signal EN0 is input to the gates of the NMOSs 14a and 15a, and the enable signal EN1 is input to the gates of the NMOSs 14b and 15b. In this embodiment, even if a large number of transistor differential pairs are connected to each data line, a pair of active load circuits CM1 is connected.
Since a and CM1b are sufficient, the area occupied by the sense amplifier on the semiconductor substrate can be reduced.
【００１７】図３のセンスアンプはラッチ型のセンスア
ンプであり、ラッチ回路ＬＣとトランジスタ差動対５１
ａ，５１ｂ…とで構成されている。ラッチ回路ＬＣはＰ
ＭＯＳ２４ａとＮＭＯＳ２２ａからなるＣＭＯＳインバ
ータと、ＰＭＯＳ２５ａとＮＭＯＳ２３ａからなるＣＭ
ＯＳインバータとで構成され、その入出力端子が相互に
接続されている。トランジスタ差動対５１ａはソースを
共通接続するＮＭＯＳ２０ａ，２１ａで構成され、デー
タ線Ｄ０，Ｄ０＊がＮＭＯＳ２０ａ，２１ａのゲートに
接続され、共通接続されたソースにＮＭＯＳ２６ａのド
レインが接続されている。トランジスタ差動対５１ｂは
ソースを共通接続するＮＭＯＳ２０ｂ，２１ｂで構成さ
れ、その共通接続されたソースはＮＭＯＳ２６ｂのドレ
インに接続されている。データ線Ｄ１，Ｄ１＊がＮＭＯ
Ｓ２０ｂ，２１ｂのゲートに接続されている。出力端子
ＯＵＴ，ＯＵＴ＊は各ＣＭＯＳインバータの出力端子で
あり、イネーブル信号ＥＮ０，ＥＮ１はＮＭＯＳ２６
ａ，２６ｂのゲートに夫々印加される。この実施例で
は、ラッチ回路ＬＣがこれらのトランジスタ差動対の能
動負荷回路を兼ねており、ラッチ回路ＬＣは各ビット線
に接続された複数のトランジスタ差動対に対して一つ設
けられており、センスアンプの半導体基板に占める面積
は極めて低減することができる。The sense amplifier shown in FIG. 3 is a latch type sense amplifier, and includes a latch circuit LC and a transistor differential pair 51.
a, 51b ... Latch circuit LC is P
CMOS inverter composed of MOS 24a and NMOS 22a, CM composed of PMOS 25a and NMOS 23a
An OS inverter and its input / output terminals are connected to each other. The transistor differential pair 51a is composed of NMOSs 20a and 21a whose sources are commonly connected, the data lines D0 and D0 * are connected to the gates of the NMOSs 20a and 21a, and the drain of the NMOS 26a is connected to the commonly connected sources. The transistor differential pair 51b is composed of NMOSs 20b and 21b whose sources are commonly connected, and the commonly connected sources are connected to the drain of the NMOS 26b. Data lines D1 and D1 * are NMO
It is connected to the gates of S20b and S21b. Output terminals OUT and OUT * are output terminals of each CMOS inverter, and enable signals EN0 and EN1 are NMOS 26
It is applied to the gates of a and 26b, respectively. In this embodiment, the latch circuit LC also serves as an active load circuit for these transistor differential pairs, and one latch circuit LC is provided for a plurality of transistor differential pairs connected to each bit line. The area occupied by the sense amplifier on the semiconductor substrate can be extremely reduced.
【００１８】図４（ａ），（ｂ）のセンスアンプは正帰
還型センスアンプである。図４（ａ）の正帰還型センス
アンプは、トランジスタ差動対５２ａ，５２ｂ…と正帰
還回路５３とで構成されている。トランジスタ差動対５
２ａはソースを共通とするＰＭＯＳ３２ａ，３３ａで構
成され、その共通接続されたソースに駆動段のＰＭＯＳ
３４ａのドレインが接続され、そのソースが電源電圧Ｖ
ccに接続されている。ＰＭＯＳ３２ａ，３３ａのゲート
がデータ線Ｄ０，Ｄ０＊に接続され、それらのドレイン
は正帰還回路５３を形成するＮＭＯＳ３０ｂ，３１ｂの
ドレインに接続されている。正帰還回路５３はＮＭＯＳ
３０ｂ，３１ｂのゲートとドレインが相互に接続さて形
成されている。ＰＭＯＳ３２ａ，３２ｂのドレインはＮ
ＭＯＳ３０ｂのドレインに接続され、ＰＭＯＳ３３ａ，
３３ｂのドレインはＮＭＯＳ３１ｂのドレインに接続さ
れる。The sense amplifiers shown in FIGS. 4A and 4B are positive feedback type sense amplifiers. The positive feedback type sense amplifier of FIG. 4A is composed of a transistor differential pair 52 a, 52 b ... And a positive feedback circuit 53. Transistor differential pair 5
2a is constituted by PMOSs 32a and 33a having a common source, and the commonly connected sources are connected to the PMOS of the driving stage.
The drain of 34a is connected and its source is the power supply voltage V
It is connected to cc . The gates of the PMOSs 32a and 33a are connected to the data lines D0 and D0 *, and their drains are connected to the drains of the NMOSs 30b and 31b forming the positive feedback circuit 53. Positive feedback circuit 53 is an NMOS
Gates and drains of 30b and 31b are formed to be connected to each other. The drains of the PMOSs 32a and 32b are N
Connected to the drain of the MOS 30b, and connected to the PMOS 33a,
The drain of 33b is connected to the drain of NMOS 31b.
【００１９】図４（ａ）の正帰還型センスアンプの動作
について、簡単に説明する。データ線Ｄ０が“Ｈ”レベ
ルで、データ線Ｄ０＊が“Ｌ”レベルであるとすると、
ＰＭＯＳ３２ａがオフ状態となり、ＰＭＯＳ３３ａがオ
ン状態となる。ＮＭＯＳ３０ｂのゲートにバイアス電圧
が印加されてオン状態となり、ＮＭＯＳ３１ｂのゲート
は低電位となるので、オフ状態を維持する。従って、出
力端子ＯＵＴは“Ｈ”レベルとなり、出力端子ＯＵＴ＊
は“Ｌ”レベルとなり、データの読み出しがなされる。
図４（ｂ）の正帰還型センスアンプは、図４（ａ）の反
対導電型の正帰還型センスアンプであり、正帰還回路５
４とトランジスタ差動対５５ａ，５５ｂとで構成されて
いる。以下、その回路構成及びその動作の説明は省略す
る。The operation of the positive feedback type sense amplifier shown in FIG. 4A will be briefly described. If the data line D0 is "H" level and the data line D0 * is "L" level,
The PMOS 32a is turned off and the PMOS 33a is turned on. A bias voltage is applied to the gate of the NMOS 30b to turn it on, and the gate of the NMOS 31b has a low potential, so that it remains off. Therefore, the output terminal OUT becomes "H" level, and the output terminal OUT *
Goes to "L" level and data is read.
The positive feedback type sense amplifier shown in FIG. 4B is the opposite conductivity type positive feedback type sense amplifier shown in FIG.
4 and a transistor differential pair 55a, 55b. Hereinafter, the description of the circuit configuration and the operation thereof will be omitted.
【００２０】上述のように、図１乃至図４に示した本発
明のセンスアンプは、データ線Ｄ０，Ｄ０＊、Ｄ１，Ｄ
１＊、…にセンスアンプのトランジスタ差動対のみが接
続され、これらトランジスタ差動対には共有の能動負荷
回路が設けられている。即ち、これらのセンスアンプ
は、能動負荷回路が占めていた領域が共有化された分だ
け削減できる為に、半導体基板のセンスアンプの占める
割合を極めて低減することができる。又、センスアンプ
の占有面積を狭くすることができるので、センスアンプ
の出力段（負荷）の配線長が短くできる。従って、その
負荷抵抗及びその配線の基板との線間容量を小さくする
ことができる為に、その分布遅延定数を低減でき、信号
の伝達時間を短縮することができる。As described above, the sense amplifier of the present invention shown in FIGS. 1 to 4 has the data lines D0, D0 *, D1, D.
Only the transistor differential pair of the sense amplifier is connected to 1 *, ..., And a shared active load circuit is provided to these transistor differential pairs. That is, in these sense amplifiers, the area occupied by the active load circuit can be reduced by the amount shared, so that the ratio occupied by the sense amplifiers on the semiconductor substrate can be significantly reduced. Further, since the area occupied by the sense amplifier can be reduced, the wiring length of the output stage (load) of the sense amplifier can be shortened. Therefore, the load resistance and the line capacitance between the wiring and the substrate can be reduced, so that the distributed delay constant can be reduced and the signal transmission time can be shortened.
【００２１】[0021]
【発明の効果】上述のように、本発明のセンスアンプ
は、電流ミラー回路、ラッチ回路或いは正帰還回路等を
包含する能動負荷回路とトランジスタ差動対とからな
り、各トランジスタ差動対が能動負荷回路を共有化した
センスアンプであり、従来のセンスアンプと比べ共有化
した能動負荷回路の分だけ面積を低減することができる
極めて効果的なものである。また、本発明のセンスアン
プは、センスアンプの占有面積を狭くすることがで、出
力回路（出力ロジック）の配置に自由度が生まれ、セン
スアンプの出力段（負荷）を小さくすることができる。
即ち、出力信号が転送される配線長が短かくなり、分布
遅延定数を低減できるので、出力信号の伝達時間を短縮
することができる利点がある。As described above, the sense amplifier of the present invention comprises an active load circuit including a current mirror circuit, a latch circuit or a positive feedback circuit and a transistor differential pair, and each transistor differential pair is active. This is a sense amplifier in which a load circuit is shared, which is extremely effective in reducing the area by the shared active load circuit as compared with the conventional sense amplifier. Further, in the sense amplifier according to the present invention, the area occupied by the sense amplifier can be reduced, so that the output circuit (output logic) can be arranged more freely, and the output stage (load) of the sense amplifier can be reduced.
That is, since the wiring length for transferring the output signal becomes short and the distributed delay constant can be reduced, there is an advantage that the transmission time of the output signal can be shortened.
【図１】本発明に係る一実施例のセンスアンプとその周
辺回路を含む回路図である。FIG. 1 is a circuit diagram including a sense amplifier and its peripheral circuit according to an embodiment of the present invention.
【図２】本発明に係るセンスアンプの他の実施例を示す
回路図である。FIG. 2 is a circuit diagram showing another embodiment of the sense amplifier according to the present invention.
【図３】本発明に係るセンスアンプの他の実施例を示す
回路図である。FIG. 3 is a circuit diagram showing another embodiment of the sense amplifier according to the present invention.
【図４】（ａ），（ｂ）は本発明のセンスアンプの他の
実施例を示す回路図である。4A and 4B are circuit diagrams showing another embodiment of the sense amplifier of the present invention.
【図５】従来の半導体メモリ装置の配置を示すブロック
図である。FIG. 5 is a block diagram showing an arrangement of a conventional semiconductor memory device.
【図６】従来のセンスアンプの一例を示す回路図であ
る。FIG. 6 is a circuit diagram showing an example of a conventional sense amplifier.
【図７】従来のラッチ型センスアンプの一例を示す回路
図である。FIG. 7 is a circuit diagram showing an example of a conventional latch type sense amplifier.
【図８】従来の正帰還型センスアンプの一例を示す回路
図である。FIG. 8 is a circuit diagram showing an example of a conventional positive feedback type sense amplifier.
【図９】従来の正帰還型センスアンプの一例を示す回路
図である。FIG. 9 is a circuit diagram showing an example of a conventional positive feedback type sense amplifier.
１ メモリセルアレイ ３ 列デコーダ ５０1a, ５０2a，５０1b, ５０2b トランジスタ差動対 ５２ａ，５２ｂ，５５ａ，５５ｂ トランジスタ差動対 ５３，５４ 正帰還回路 １００〜１０８ ＮＭＯＳトランジスタ １０９，１１０ ＰＭＯＳトランジスタ Ａ１〜Ａ３ トランジスタ差動対 Ｂ１〜Ｂ３ バッファ ＣＭ１，ＣＭ１ａ，ＣＭ１ｂ 能動負荷回路 Ｉ１〜Ｉ３ インバータ Ｔ１０〜Ｔ１２ 列選択トランジスタ ＬＣ ラッチ回路1 memory cell array 3 column decoder 50 1a, 50 2a , 50 1b, 50 2b Transistor differential pair 52a, 52b, 55a, 55b Transistor differential pair 53, 54 Positive feedback circuit 100-108 NMOS transistor 109, 110 PMOS transistor A1- A3 Transistor differential pair B1 to B3 Buffer CM1, CM1a, CM1b Active load circuit I1 to I3 Inverter T10 to T12 Column selection transistor LC Latch circuit
Claims (4)
ータ線対に夫々設けられたトランジスタ差動対と、複数
の前記トランジスタ差動対が共有する能動負荷回路とを
備えることを特徴とするセンスアンプ。1. A sense amplifier comprising: a transistor differential pair provided for each of a plurality of data line pairs provided in a memory cell array; and an active load circuit shared by the plurality of transistor differential pairs. .
ータ線対に対して夫々ゲートを接続した一対のトランジ
スタ差動対と、複数の前記一対のトランジスタ差動対の
夫々が共有する一対の電流ミラー回路からなる能動負荷
回路とを備えることを特徴とするセンスアンプ。2. A pair of transistor differential pairs each having a gate connected to a plurality of data line pairs provided in the memory cell array, and a pair of current mirrors shared by each of the plurality of pair of transistor differential pairs. A sense amplifier comprising an active load circuit including a circuit.
ータ線対に夫々設けられたトランジスタ差動対と、複数
の前記トランジスタ差動対が共有するラッチ回路とを備
えることを特徴とするセンスアンプ。3. A sense amplifier, comprising: a transistor differential pair provided for each of a plurality of data line pairs provided in a memory cell array; and a latch circuit shared by the plurality of transistor differential pairs.
ータ線対に夫々設けられたトランジスタ差動対と、複数
の前記トランジスタ差動対が共有する正帰還回路とを備
えることを特徴とするセンスアンプ。4. A sense amplifier comprising: a transistor differential pair provided for each of a plurality of data line pairs provided in a memory cell array; and a positive feedback circuit shared by the plurality of transistor differential pairs. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205155A JPH0869694A (en) | 1994-08-30 | 1994-08-30 | Sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205155A JPH0869694A (en) | 1994-08-30 | 1994-08-30 | Sense amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0869694A true JPH0869694A (en) | 1996-03-12 |
Family
ID=16502337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6205155A Pending JPH0869694A (en) | 1994-08-30 | 1994-08-30 | Sense amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0869694A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088276A (en) * | 1998-04-20 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with a circuit performing fast data reading with a low power consumption |
| KR100831678B1 (en) * | 2006-11-24 | 2008-05-22 | 주식회사 하이닉스반도체 | Sense amplifier of semiconductor device |
-
1994
- 1994-08-30 JP JP6205155A patent/JPH0869694A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088276A (en) * | 1998-04-20 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with a circuit performing fast data reading with a low power consumption |
| KR100831678B1 (en) * | 2006-11-24 | 2008-05-22 | 주식회사 하이닉스반도체 | Sense amplifier of semiconductor device |
| US7525859B2 (en) | 2006-11-24 | 2009-04-28 | Hynix Semiconductor Inc. | Sense amplifier of semiconductor memory device |
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