JPH084340B2 - インタ−フエイス装置 - Google Patents
インタ−フエイス装置Info
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- JPH084340B2 JPH084340B2 JP61164144A JP16414486A JPH084340B2 JP H084340 B2 JPH084340 B2 JP H084340B2 JP 61164144 A JP61164144 A JP 61164144A JP 16414486 A JP16414486 A JP 16414486A JP H084340 B2 JPH084340 B2 JP H084340B2
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- data
- write
- signal
- cycle
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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- G—PHYSICS
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
- G06F3/1475—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
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- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
-
- G—PHYSICS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号を入力しその信号のデータ転送速度、
データ転送順序、転送データ形態などの信号のフオーマ
ツトを変換して出力するインターフエイス装置に関する
ものである。
データ転送順序、転送データ形態などの信号のフオーマ
ツトを変換して出力するインターフエイス装置に関する
ものである。
本発明は、入力した信号を変換して出力するインター
フエイス装置において、入力信号を一時的に記憶する読
み出し／書き込みメモリ（Random Access Memory;以
下、RAMという）と、書き込みアドレスカウンタと、書
き込みアドレスカウンタと、非同期のクロツクで動作す
る読み出しアドレスカウンタを設け、RAMの読み出しサ
イクルと書き込みサイクルを時分割的に選択して切り換
える読み出し／書き込み制御回路によつて、入力データ
を一時的にRAMに書き込み、書き込みとの異なる時間間
隔でこのデータを読み出して出力信号とすることによ
り、信号のフオーマツト変換を行つて、従来の方法では
得ることができなかつた最適のデータ転送速度、データ
転送順序及び転送データ形態の出力信号を得ることので
きるインターフエイス装置を実現したものである。
フエイス装置において、入力信号を一時的に記憶する読
み出し／書き込みメモリ（Random Access Memory;以
下、RAMという）と、書き込みアドレスカウンタと、書
き込みアドレスカウンタと、非同期のクロツクで動作す
る読み出しアドレスカウンタを設け、RAMの読み出しサ
イクルと書き込みサイクルを時分割的に選択して切り換
える読み出し／書き込み制御回路によつて、入力データ
を一時的にRAMに書き込み、書き込みとの異なる時間間
隔でこのデータを読み出して出力信号とすることによ
り、信号のフオーマツト変換を行つて、従来の方法では
得ることができなかつた最適のデータ転送速度、データ
転送順序及び転送データ形態の出力信号を得ることので
きるインターフエイス装置を実現したものである。
従来、信号のフオーマツトを変換するインターフエイ
ス装置としては、RAMを用いるものとしてダイレクト・
メモリ・アクセス（Direct Memory Access;DMAという）
によるブロツク転送を行う回路及びサイクルスチールを
行う回路が知られていた。
ス装置としては、RAMを用いるものとしてダイレクト・
メモリ・アクセス（Direct Memory Access;DMAという）
によるブロツク転送を行う回路及びサイクルスチールを
行う回路が知られていた。
しかし従来のインターフエイス装置は以下の様な問題
点を有していた。すなわちDMAによるブロツク転送で
は、RAMの書き込みサイクル時には読み出しは行うこと
ができず、一方読み出しサイクル時には書き込みは行う
ことができない。従つて、例えば表示データ信号のデー
タフオーマツトの変換をDMAによるブロツク転送で行な
つた場合、入力データがRAMに書き込まれている時に
は、読み出しが行なわれないため出力表示データが表示
装置に転送されず、この期間は表示ができないという問
題点があつた。
点を有していた。すなわちDMAによるブロツク転送で
は、RAMの書き込みサイクル時には読み出しは行うこと
ができず、一方読み出しサイクル時には書き込みは行う
ことができない。従つて、例えば表示データ信号のデー
タフオーマツトの変換をDMAによるブロツク転送で行な
つた場合、入力データがRAMに書き込まれている時に
は、読み出しが行なわれないため出力表示データが表示
装置に転送されず、この期間は表示ができないという問
題点があつた。
またサイクルスチールでは、RAMの読み出し及びデー
タの出力を、書き込みサイクルに同期して行うため、出
力信号の転送速度は入力信号の転送速度によつて制約を
受けてしまい、任意の転送速度が選べず、最適な出力信
号が得られないという問題点があつた。
タの出力を、書き込みサイクルに同期して行うため、出
力信号の転送速度は入力信号の転送速度によつて制約を
受けてしまい、任意の転送速度が選べず、最適な出力信
号が得られないという問題点があつた。
そこで、本発明は従来のこの様な問題点を解決し、デ
ータ転送速度などの制約をうけることなく信号のフオー
マツト変換を行つて、最適のデータ転送速度、データ転
送順序及び転送データ形態の出力信号を得ることのでき
るインターフエイス装置を提供することを目的としてい
る。
ータ転送速度などの制約をうけることなく信号のフオー
マツト変換を行つて、最適のデータ転送速度、データ転
送順序及び転送データ形態の出力信号を得ることのでき
るインターフエイス装置を提供することを目的としてい
る。
上記問題点を解決するために、本発明のインターフエ
イス装置は以下の構成を有することを特徴とする。
イス装置は以下の構成を有することを特徴とする。
ａ） 信号を入力するデータ入力回路 ｂ） 入力されたデータを一時的に記憶する読み出し／
書き込みメモリ ｃ） 信号を出力するデータ出力回路 ｄ） 入力データを書き込むアドレスを計数する書き込
みアドレスカウンタ ｅ） 書き込みアドレスカウンタのクロツクとは非同期
のクロツクを発生するクロツク発生回路 ｆ） 出力データを読み出すアドレスを、クロツク発生
回路が発生したクロツクで計数する読み出しアドレスカ
ウンタ ｇ） メモリの読み出しサイクルと書き込みサイクルを
時分割的に選択し、切り換える読み出し／書き込み制御
回路 〔作 用〕 上記の様に構成されたインターフエイス装置の動作原
理は以下の様である。すなわち、入力信号はデータ入力
回路に入力され、読み出し／書き込み制御回路の指示に
より、書き込みアドレスカウンタで指定されるアドレス
のRAMに書き込まれる。書き込まれたデータは読み出し
／書き込み制御回路の指示により、読み出しアドレスカ
ウンタで指定されるアドレスのRAMから読み出されデー
タ出力回路によつて出力信号となる。
書き込みメモリ ｃ） 信号を出力するデータ出力回路 ｄ） 入力データを書き込むアドレスを計数する書き込
みアドレスカウンタ ｅ） 書き込みアドレスカウンタのクロツクとは非同期
のクロツクを発生するクロツク発生回路 ｆ） 出力データを読み出すアドレスを、クロツク発生
回路が発生したクロツクで計数する読み出しアドレスカ
ウンタ ｇ） メモリの読み出しサイクルと書き込みサイクルを
時分割的に選択し、切り換える読み出し／書き込み制御
回路 〔作 用〕 上記の様に構成されたインターフエイス装置の動作原
理は以下の様である。すなわち、入力信号はデータ入力
回路に入力され、読み出し／書き込み制御回路の指示に
より、書き込みアドレスカウンタで指定されるアドレス
のRAMに書き込まれる。書き込まれたデータは読み出し
／書き込み制御回路の指示により、読み出しアドレスカ
ウンタで指定されるアドレスのRAMから読み出されデー
タ出力回路によつて出力信号となる。
この様に信号データは一時的にRAMに記憶されるた
め、入力信号のデータ形態及び出力信号のデータ形態
は、それぞれデータ入力回路及びデータ出力回路によつ
てどの様な信号形態にも対応できる。
め、入力信号のデータ形態及び出力信号のデータ形態
は、それぞれデータ入力回路及びデータ出力回路によつ
てどの様な信号形態にも対応できる。
また、出力信号の転送順序は読み出しアドレスカウン
タの計数方法を変えることにより容易に変更することが
できる。
タの計数方法を変えることにより容易に変更することが
できる。
また、読み出し／書き込み制御回路はRAMの読み出し
サイクルと書き込みサイクルを時分割で行う様に制御す
るため、信号が入力されている時でも出力信号が中断さ
れる様なことはない。さらに、読み出し／書き込み制御
回路は互いに非同期で計数されるアドレスの同期化を行
うために、読み出しアドレスの変化をとらえ、この変化
が書き込みアドレスから読み出しアドレスへの切り換え
と重なつた場合には、新しい読み出しアドレスの出力を
次のサイクルに送る様に動作する。これにより、出力信
号のデータ転送速度を決める読み出しアドレスカウンタ
は、入力信号のデータ転送速度を決める書き込みアドレ
スカウンタとは非同期のクロツクで動作させる事がで
き、出力信号のデータ転送速度は入力信号のデータ転送
速度で制約を受けることなく、任意の値に設定すること
が可能である。
サイクルと書き込みサイクルを時分割で行う様に制御す
るため、信号が入力されている時でも出力信号が中断さ
れる様なことはない。さらに、読み出し／書き込み制御
回路は互いに非同期で計数されるアドレスの同期化を行
うために、読み出しアドレスの変化をとらえ、この変化
が書き込みアドレスから読み出しアドレスへの切り換え
と重なつた場合には、新しい読み出しアドレスの出力を
次のサイクルに送る様に動作する。これにより、出力信
号のデータ転送速度を決める読み出しアドレスカウンタ
は、入力信号のデータ転送速度を決める書き込みアドレ
スカウンタとは非同期のクロツクで動作させる事がで
き、出力信号のデータ転送速度は入力信号のデータ転送
速度で制約を受けることなく、任意の値に設定すること
が可能である。
以下に本発明の実施例を図面に基づいて詳細に説明す
る。変換する信号の一例として、表示装置用の表示デー
タ信号をとりあげ、CRT表示装置用のデータ信号（以
下、ビデオデータ信号という）を液晶表示装置用のデー
タ信号（以下、LCDデータ信号という）に変換する場合
を例として説明する。
る。変換する信号の一例として、表示装置用の表示デー
タ信号をとりあげ、CRT表示装置用のデータ信号（以
下、ビデオデータ信号という）を液晶表示装置用のデー
タ信号（以下、LCDデータ信号という）に変換する場合
を例として説明する。
第１図は本発明のインターフエイス装置のブロツク図
である。１はパーソナルコンピユータ、２はパーソナル
コンピユータ１が出力するビデオデータ信号、３は液晶
表示装置、４は液晶表示装置３用のLCDデータ信号であ
る。第１図の動作説明をする前に、ビデオデータ信号２
とLCDデータ信号４のフオーマツトについて説明する。
である。１はパーソナルコンピユータ、２はパーソナル
コンピユータ１が出力するビデオデータ信号、３は液晶
表示装置、４は液晶表示装置３用のLCDデータ信号であ
る。第１図の動作説明をする前に、ビデオデータ信号２
とLCDデータ信号４のフオーマツトについて説明する。
第２図はビデオデータ信号２のフオーマツト図で、表
示画面サイズが横方向640ドツト、縦方向400ラインの、
インインターレースモードの場合の図である。101は表
示データ領域、102は、データの転送順序を示す。ま
た、（ａ）は転送クロツク、（ｂ）は１水平走査期間の
ビデオデータ信号、（ｃ）は１フレーム期間のビデオデ
ータ信号のタンミングチヤートで、いずれも斜線部が表
示データ領域である。ビデオデータ信号はCRT表示装置
を点順次走査するためのシリアルデータである。第２図
で、表示領域の周囲に示したバツクポーチ、フロントポ
ーチと呼ばれる領域は、走査ビームの帰線のためのブラ
ンキング領域である。ビデオデータ信号の特徴を箇条書
きすれば以下の様になる。
示画面サイズが横方向640ドツト、縦方向400ラインの、
インインターレースモードの場合の図である。101は表
示データ領域、102は、データの転送順序を示す。ま
た、（ａ）は転送クロツク、（ｂ）は１水平走査期間の
ビデオデータ信号、（ｃ）は１フレーム期間のビデオデ
ータ信号のタンミングチヤートで、いずれも斜線部が表
示データ領域である。ビデオデータ信号はCRT表示装置
を点順次走査するためのシリアルデータである。第２図
で、表示領域の周囲に示したバツクポーチ、フロントポ
ーチと呼ばれる領域は、走査ビームの帰線のためのブラ
ンキング領域である。ビデオデータ信号の特徴を箇条書
きすれば以下の様になる。
ｈ） データ転送速度 ・・・ 21Mbps ｉ） 転送クロツク周波数・・・ 21M Hz ｊ） データ転送順序 ・・・ 無効データ期間であ
るバツクポーチ、フロントポーチ期間を含む間欠データ
転送 ｋ） 転送データ形態 ・・・ シリアル転送 一方、第３図はLCDデータ信号４のフオーマツト図
で、ビデオデータ信号の場合と同様に表示画面サイズが
横方向640ドツト、縦方向400ラインの場合の図である。
103は表示データ領域、104はデータの転送順序を示す。
また、（ａ）は転送クロツク、（ｂ）はLCDデータ信号
のタイミングチヤート図である。LCD表示装置は線順次
走査型の表示装置であるため、転送されたLCDデータ信
号は、１ライン分のデータが転送されたタイミングでま
とめて表示画素に出力される。従つてLCDデータ信号は
１ライン時間内に次ラインのデータを送ることが出来れ
ば、シリアルデータである必要はなく、複数ビツトをま
とめてパラレルに転送しても良い。
るバツクポーチ、フロントポーチ期間を含む間欠データ
転送 ｋ） 転送データ形態 ・・・ シリアル転送 一方、第３図はLCDデータ信号４のフオーマツト図
で、ビデオデータ信号の場合と同様に表示画面サイズが
横方向640ドツト、縦方向400ラインの場合の図である。
103は表示データ領域、104はデータの転送順序を示す。
また、（ａ）は転送クロツク、（ｂ）はLCDデータ信号
のタイミングチヤート図である。LCD表示装置は線順次
走査型の表示装置であるため、転送されたLCDデータ信
号は、１ライン分のデータが転送されたタイミングでま
とめて表示画素に出力される。従つてLCDデータ信号は
１ライン時間内に次ラインのデータを送ることが出来れ
ば、シリアルデータである必要はなく、複数ビツトをま
とめてパラレルに転送しても良い。
第３図の例は、４ビツトをまとめて転送する場合の例
である。LCDデータ信号の特徴を箇条書きにすれば以下
の様になる。
である。LCDデータ信号の特徴を箇条書きにすれば以下
の様になる。
ｌ） データ転送速度 ・・・ 14Mbps ｍ） 転送クロツク周波数・・・ 3.5M Hz ｎ） データ転送順序 ・・・ 上下２画面分割交互
転送 ｏ） 転送データ形態 ・・・ ４ビツトパラレル転
送 上記及び第２図、第３図で示した様に、入力信号であ
るビデオデータ信号と出力信号であるLCDデータ信号
は、データ転送速度、データ転送順序及び転送データ形
態とも異なつたものである。
転送 ｏ） 転送データ形態 ・・・ ４ビツトパラレル転
送 上記及び第２図、第３図で示した様に、入力信号であ
るビデオデータ信号と出力信号であるLCDデータ信号
は、データ転送速度、データ転送順序及び転送データ形
態とも異なつたものである。
ここで入力信号と出力信号において、一画面分のデー
タを転送する周期（フレーム周期）には大差はなく通常
60Hz前後であるが、両信号の転送クロツク周波数には大
きな差がある。この理由は二つあり、第一に、ビデオデ
ータ信号は第２図に示す様にCRT画面の周囲にバツクポ
ーチ、フロントポーチと呼ばれるブランキング領域をも
たせる必要があるため、１フレーム時間のおよそ2/3以
下の時間内に１フレーム分のデータを送らなければなら
ず、転送クロツク周波数は高くなる。
タを転送する周期（フレーム周期）には大差はなく通常
60Hz前後であるが、両信号の転送クロツク周波数には大
きな差がある。この理由は二つあり、第一に、ビデオデ
ータ信号は第２図に示す様にCRT画面の周囲にバツクポ
ーチ、フロントポーチと呼ばれるブランキング領域をも
たせる必要があるため、１フレーム時間のおよそ2/3以
下の時間内に１フレーム分のデータを送らなければなら
ず、転送クロツク周波数は高くなる。
一方、LCDデータ信号は、１フレーム時間と１フレー
ム分のデータ送出時間が一致しているため、転送クロツ
ク周波数は低くて良い。第二の理由は、ビデオデータ信
号が点順次走査型の電子ビームを使つたCRT表示装置用
の信号であるため、シリアル，データでなければならな
いのに対し、LCDデータ信号はフラツトデイスプレイで
一般的に用いられている線順次走査型の信号であるた
め、複数ビツトをまとめてセグメント，ドライバに転送
することができるためである。例えば、第３図で示した
４ビツトパラレル転送では、シリアル転送に比べて1/4
の時間で１フレーム分のデータを転送できるわけであ
る。
ム分のデータ送出時間が一致しているため、転送クロツ
ク周波数は低くて良い。第二の理由は、ビデオデータ信
号が点順次走査型の電子ビームを使つたCRT表示装置用
の信号であるため、シリアル，データでなければならな
いのに対し、LCDデータ信号はフラツトデイスプレイで
一般的に用いられている線順次走査型の信号であるた
め、複数ビツトをまとめてセグメント，ドライバに転送
することができるためである。例えば、第３図で示した
４ビツトパラレル転送では、シリアル転送に比べて1/4
の時間で１フレーム分のデータを転送できるわけであ
る。
したがつて本実施例の場合、入力データに対して出力
データは、フレーム周期の差に相当するほんのわずかの
表示データが、あるフレームのデータと次フレームのデ
ータで混合することになる。しかし、一般的なパーソナ
ル・コンピユータの場合、あるフレームのデータに対し
て次フレームのデータは画面のほんの一部の領域が更新
されるにすぎないので、混合したデータが本来のデータ
と異なることは極めて少なく、視覚的には全く違和感は
発生しない。また一画面分のデータが一度に変化した場
合は、混合したデータは変化したデータに比べて少ない
ので、一瞬にして画面が切り換わつたように認識され
る。
データは、フレーム周期の差に相当するほんのわずかの
表示データが、あるフレームのデータと次フレームのデ
ータで混合することになる。しかし、一般的なパーソナ
ル・コンピユータの場合、あるフレームのデータに対し
て次フレームのデータは画面のほんの一部の領域が更新
されるにすぎないので、混合したデータが本来のデータ
と異なることは極めて少なく、視覚的には全く違和感は
発生しない。また一画面分のデータが一度に変化した場
合は、混合したデータは変化したデータに比べて少ない
ので、一瞬にして画面が切り換わつたように認識され
る。
本発明は上記の点に着目してなされたものであり、CR
T表示装置用のビデオデータ信号をLCD表示装置用に最適
な信号に変換して出力するため、CRT用に開発されたソ
フトウエアをそのまま使つて、LCDのような表示装置に
表示を行なうことが可能となる。
T表示装置用のビデオデータ信号をLCD表示装置用に最適
な信号に変換して出力するため、CRT用に開発されたソ
フトウエアをそのまま使つて、LCDのような表示装置に
表示を行なうことが可能となる。
第１図に示した本発明のインターフエイス装置におい
て、パーソナルコンピユータ１が出力するビデオデータ
信号２はデータ入力回路５内の直列／並列変換回路（以
下、S/P変換回路という）８に入力され、直列データが
並列データに変換されていく。信号９はS/P変換を行う
クロツク信号で、フエーズ．ロツク．ループ回路（Phas
e Lock Loop;以下、PLL回路という）12によつて発生さ
れる。PLL回路12は水平同期信号10によつて制御される
ため、ビデオデータ信号２を入力するのに適した周波数
及び位相のクロツク信号９を発生することが可能であ
る。
て、パーソナルコンピユータ１が出力するビデオデータ
信号２はデータ入力回路５内の直列／並列変換回路（以
下、S/P変換回路という）８に入力され、直列データが
並列データに変換されていく。信号９はS/P変換を行う
クロツク信号で、フエーズ．ロツク．ループ回路（Phas
e Lock Loop;以下、PLL回路という）12によつて発生さ
れる。PLL回路12は水平同期信号10によつて制御される
ため、ビデオデータ信号２を入力するのに適した周波数
及び位相のクロツク信号９を発生することが可能であ
る。
本実施例の場合、クロツク信号９の周波数は21M Hzで
ある。水平バツクポーチ判定回路／水平ドツト数カウン
タ６及び垂直バツクポーチ判定回路／垂直ライン数カウ
ンタ７は、それぞれ水平同期信号10、垂直同期信号11を
入力して無効データ期間であるバツクポーチ期間と表示
データ期間101を判定し、ビデオデータ信号のうち有効
データである表示データのみをS/P変換する様に制御す
る。
ある。水平バツクポーチ判定回路／水平ドツト数カウン
タ６及び垂直バツクポーチ判定回路／垂直ライン数カウ
ンタ７は、それぞれ水平同期信号10、垂直同期信号11を
入力して無効データ期間であるバツクポーチ期間と表示
データ期間101を判定し、ビデオデータ信号のうち有効
データである表示データのみをS/P変換する様に制御す
る。
RAM16の１ワードが８ビツトで構成された場合を例に
説明すると、１ワード８ビツトのデータが入力されると
書き込みアドレスカウンタが計数され、読み出し／書き
込み制御回路17が制御信号18及び19を出力し、S/P変換
回路８に入力されたデータがデータバス14に、また書き
込みアドレスカウンタ13で計数された書き込みアドレス
がアドレスバス15に出力される。そして、制御信号20に
よりデータがRAM16に書き込まれる。
説明すると、１ワード８ビツトのデータが入力されると
書き込みアドレスカウンタが計数され、読み出し／書き
込み制御回路17が制御信号18及び19を出力し、S/P変換
回路８に入力されたデータがデータバス14に、また書き
込みアドレスカウンタ13で計数された書き込みアドレス
がアドレスバス15に出力される。そして、制御信号20に
よりデータがRAM16に書き込まれる。
一方クロツク発生回路25は、データ書き込み側のクロ
ツク信号９とは非同期の読み出し用クロツク信号26を発
生する。データ出力回路22内のLCDデータ変換回路24はR
AM16から読み出した出力データを４ビツトパラレルのLC
Dデータ信号に変換しクロツク26に従つた転送速度でLCD
データ信号４を出力する。本実施例の場合、転送クロツ
ク周波数は3.5M Hzである。また、LCD制御信号発生回路
23は液晶表示装置に必要な他の制御信号を発生し、出力
する。１ワード８ビツトのデータが出力されると読み出
しアドレスカウンタ27が計数され、読み出し／書き込み
制御回路17が制御信号18を切り換えて、計数された読み
出しアドレスがアドレスバス15に出力される。これによ
りRAM16は出力データをデータバス14に出力する。LCDデ
ータ変換回路24は制御信号21によつてこのデータを取り
込んで出力信号であるLCDデータ信号に変換してゆく。
読み出しアドレスカウンタはLCDデータ信号の転送順序
に合わせ、１ライン分の表示データに相当するアドレス
を計数するごとに、上画面と下画面で交互にアドレスを
不連続に切り換えて計数してゆく。
ツク信号９とは非同期の読み出し用クロツク信号26を発
生する。データ出力回路22内のLCDデータ変換回路24はR
AM16から読み出した出力データを４ビツトパラレルのLC
Dデータ信号に変換しクロツク26に従つた転送速度でLCD
データ信号４を出力する。本実施例の場合、転送クロツ
ク周波数は3.5M Hzである。また、LCD制御信号発生回路
23は液晶表示装置に必要な他の制御信号を発生し、出力
する。１ワード８ビツトのデータが出力されると読み出
しアドレスカウンタ27が計数され、読み出し／書き込み
制御回路17が制御信号18を切り換えて、計数された読み
出しアドレスがアドレスバス15に出力される。これによ
りRAM16は出力データをデータバス14に出力する。LCDデ
ータ変換回路24は制御信号21によつてこのデータを取り
込んで出力信号であるLCDデータ信号に変換してゆく。
読み出しアドレスカウンタはLCDデータ信号の転送順序
に合わせ、１ライン分の表示データに相当するアドレス
を計数するごとに、上画面と下画面で交互にアドレスを
不連続に切り換えて計数してゆく。
以上が本発明のインターフエイス装置の動作の概要で
ある。次に読み出し／書き込み制御回路17の動作を、具
体例を用いてより詳細に説明する。
ある。次に読み出し／書き込み制御回路17の動作を、具
体例を用いてより詳細に説明する。
第４図は読み出し／書き込み制御回路17の一つの具体
例であり、第５図は読み出し／書き込み制御回路の動作
を示すタイミングチヤート図である。読み出し／書き込
み制御回路17は、データの書き込み側と読み出し側の非
同期動作を可能にするための回路で、本発明の構成要素
のうち最も重要なものである。その動作の概要を箇条書
きにすれば以下の通りである。
例であり、第５図は読み出し／書き込み制御回路の動作
を示すタイミングチヤート図である。読み出し／書き込
み制御回路17は、データの書き込み側と読み出し側の非
同期動作を可能にするための回路で、本発明の構成要素
のうち最も重要なものである。その動作の概要を箇条書
きにすれば以下の通りである。
ｐ） 互いに非同期のクロツクで動作する、書き込みア
ドレスカウンタと読み出しアドレスカウンタの同期化 ｑ） 読み出しアドレスと書き込みアドレスの切り換え
信号を発生する。
ドレスカウンタと読み出しアドレスカウンタの同期化 ｑ） 読み出しアドレスと書き込みアドレスの切り換え
信号を発生する。
第４図において、42は読み出しアドレスが変化したこ
とを示す信号で、35は回路によつて発生する。回路35
は、メモリの読み出し動作の実行判断を行う、読み出し
判断回路でその動作は以下の様である。すなわち、読み
出しアドレスカウンタのクロツク31の立ち上がりエツジ
を微分し信号40を発生する。信号40はラツチ38のデータ
に入力され、ラツチ38の出力が信号42となる。ラツチ38
のクロツク入力41は、書き込みアドレスカウンタのクロ
ツク30の立ち下がりエツジを微分して発生する信号で、
信号40のパルス幅より狭いパルス幅の信号である。従つ
て第５図のタイミングチヤート図に示す様に、クロツク
31の立ち上がりエツジとクロツク30の立ち下がりエツジ
が重なつた場合、クロツク41がロウレベルであるためラ
ツチ38の出力42は変化しない。そして、クロツク41がハ
イレベルになつてから出力42は変化する。すなわち、書
き込みアドレスカウンタのクロツク30と読み出しアドレ
スカウンタのクロツク31の切り換わりエツジが重なつた
場合は読み出し判断回路35は出力信号42が時間的に遅れ
て出力される様に動作し、新しい読み出しアドレスの出
力を、次のサイクルに送る働きをする。クロツク30とク
ロツク31は互いに非同期の信号であるため、すべてのタ
イミング関係が存在する。
とを示す信号で、35は回路によつて発生する。回路35
は、メモリの読み出し動作の実行判断を行う、読み出し
判断回路でその動作は以下の様である。すなわち、読み
出しアドレスカウンタのクロツク31の立ち上がりエツジ
を微分し信号40を発生する。信号40はラツチ38のデータ
に入力され、ラツチ38の出力が信号42となる。ラツチ38
のクロツク入力41は、書き込みアドレスカウンタのクロ
ツク30の立ち下がりエツジを微分して発生する信号で、
信号40のパルス幅より狭いパルス幅の信号である。従つ
て第５図のタイミングチヤート図に示す様に、クロツク
31の立ち上がりエツジとクロツク30の立ち下がりエツジ
が重なつた場合、クロツク41がロウレベルであるためラ
ツチ38の出力42は変化しない。そして、クロツク41がハ
イレベルになつてから出力42は変化する。すなわち、書
き込みアドレスカウンタのクロツク30と読み出しアドレ
スカウンタのクロツク31の切り換わりエツジが重なつた
場合は読み出し判断回路35は出力信号42が時間的に遅れ
て出力される様に動作し、新しい読み出しアドレスの出
力を、次のサイクルに送る働きをする。クロツク30とク
ロツク31は互いに非同期の信号であるため、すべてのタ
イミング関係が存在する。
従つて上記の場合の様に、読み出しアドレスカウンタ
の切り換え出力タイミングであるクロツク30の立ち下が
りと、読み出しアドレスカウンタの計数タイミングであ
るクロツク31の立ち上がりが重なることが、ある確率で
ランダムに発生する。読み出し判断回路35はこの様なタ
イミングにおいて、新しいアドレスの出力及びデータを
RAM16から読み出すための制御信号21の出力を次のサイ
クルに送り、確実に読み出しが行なわれる様に動作す
る。
の切り換え出力タイミングであるクロツク30の立ち下が
りと、読み出しアドレスカウンタの計数タイミングであ
るクロツク31の立ち上がりが重なることが、ある確率で
ランダムに発生する。読み出し判断回路35はこの様なタ
イミングにおいて、新しいアドレスの出力及びデータを
RAM16から読み出すための制御信号21の出力を次のサイ
クルに送り、確実に読み出しが行なわれる様に動作す
る。
この様に読み出し／書き込み制御回路17により、書き
込みアドレスカウンタ13と読み出しアドレスカウンタ27
を互いに非同期のクロツクで動作させても、読み出しア
ドレスは変化したが読み出し制御信号21が出力されな
い、あるいはその逆といつた回路の誤動作を防止するこ
とができ、正しい変換データ出力を得ることが出来る。
込みアドレスカウンタ13と読み出しアドレスカウンタ27
を互いに非同期のクロツクで動作させても、読み出しア
ドレスは変化したが読み出し制御信号21が出力されな
い、あるいはその逆といつた回路の誤動作を防止するこ
とができ、正しい変換データ出力を得ることが出来る。
次に読み出しアドレスが変化し信号42が出力される
と、セツト／リセツト型フリツプフロツプ39がセツトさ
れ信号43がロウレベルからハイレベルに変化する。これ
により、フリツプフロツプ45,46のリセツトが解除され
てクロツク入力可能な状態になる。ここで書き込みアド
レスカウンタのクロツク30が入力されれば、フリツプフ
ロツプ45が動作し、信号21が出力される。信号21は読み
出しアドレスが変化したことを示す信号を書き込みアド
レスカウンタのクロツク30で同期化した信号で、第１図
に示した様にラツチ28及び、LCDデータ変換回路24へ出
力され、RAM16から出力データの読み出しを行なう。信
号21により、ラツチ28は読み出しアドレスカウンタ27の
アドレス内容をラツチし、書き込みアドレスカウンタの
クロツクで同期化されたタイミングでアドレスを出力す
る。また、LCDデータ変換回路24は信号21を受けてRAM16
が出力するデータを取り込む。第４図の説明にもどる
と、フリツプフロツプ46と信号44はセツト／リセツト型
フリツプフロツプ39をリセツト状態にもどすためのもの
で、これにより回路は読み出しアドレスの変化待ちの状
態になる。また、メモリサイクル分割回路47が読み出し
アドレスと書き込みアドレスの切り換えを行うための信
号18を出力する。信号18は書き込みアドレスカウンタの
クロツクを反転したものである。第１図からもわかる様
に、信号18がロウレベルの時はアドレスバスには書き込
みアドレスが、ハイレベルの時は読み出しアドレスが出
力される。以上の説明の様子は第５図のタイミングチヤ
ート図に示した。アドレスバス15は書き込みアドレスカ
ウンタのクロツク30によつて時分割され、書き込みアド
レスと読み出しアドレスが交互に出力される。書き込み
アドレスは各サイクルごとに新しいアドレスとなるが、
読み出しアドレスは読み出しアドレスカウンタが計数さ
れた時のみ、次にくる読み出しサイクルで新しい読み出
しアドレスが出力される。そして、その時のみ信号21が
出力されているので、LCDデータ変換回路はRAM16から新
しい出力データを取り込む。以上の説明の様に、読み出
し／書き込み制御回路17が、互いに非同期で計数される
アドレスの同期化を行い、読み出しサイクルと書き込み
サイクルを時分割で行う様に制御するため、データの書
き込み側と読み出し側を非同期のクロツクで動作させて
も、データの欠落を生じることなく、すべての書き込み
データと読み出しデータを正確にメモリへリード，ライ
トすることが可能となる。
と、セツト／リセツト型フリツプフロツプ39がセツトさ
れ信号43がロウレベルからハイレベルに変化する。これ
により、フリツプフロツプ45,46のリセツトが解除され
てクロツク入力可能な状態になる。ここで書き込みアド
レスカウンタのクロツク30が入力されれば、フリツプフ
ロツプ45が動作し、信号21が出力される。信号21は読み
出しアドレスが変化したことを示す信号を書き込みアド
レスカウンタのクロツク30で同期化した信号で、第１図
に示した様にラツチ28及び、LCDデータ変換回路24へ出
力され、RAM16から出力データの読み出しを行なう。信
号21により、ラツチ28は読み出しアドレスカウンタ27の
アドレス内容をラツチし、書き込みアドレスカウンタの
クロツクで同期化されたタイミングでアドレスを出力す
る。また、LCDデータ変換回路24は信号21を受けてRAM16
が出力するデータを取り込む。第４図の説明にもどる
と、フリツプフロツプ46と信号44はセツト／リセツト型
フリツプフロツプ39をリセツト状態にもどすためのもの
で、これにより回路は読み出しアドレスの変化待ちの状
態になる。また、メモリサイクル分割回路47が読み出し
アドレスと書き込みアドレスの切り換えを行うための信
号18を出力する。信号18は書き込みアドレスカウンタの
クロツクを反転したものである。第１図からもわかる様
に、信号18がロウレベルの時はアドレスバスには書き込
みアドレスが、ハイレベルの時は読み出しアドレスが出
力される。以上の説明の様子は第５図のタイミングチヤ
ート図に示した。アドレスバス15は書き込みアドレスカ
ウンタのクロツク30によつて時分割され、書き込みアド
レスと読み出しアドレスが交互に出力される。書き込み
アドレスは各サイクルごとに新しいアドレスとなるが、
読み出しアドレスは読み出しアドレスカウンタが計数さ
れた時のみ、次にくる読み出しサイクルで新しい読み出
しアドレスが出力される。そして、その時のみ信号21が
出力されているので、LCDデータ変換回路はRAM16から新
しい出力データを取り込む。以上の説明の様に、読み出
し／書き込み制御回路17が、互いに非同期で計数される
アドレスの同期化を行い、読み出しサイクルと書き込み
サイクルを時分割で行う様に制御するため、データの書
き込み側と読み出し側を非同期のクロツクで動作させて
も、データの欠落を生じることなく、すべての書き込み
データと読み出しデータを正確にメモリへリード，ライ
トすることが可能となる。
従つて、例えばキヤラクタ表示用のLCD装置など、デ
ータの欠落や間引きが行なわれると表示文字の認識が出
来なくなつてしまう様な情報表示端末などの分野への応
用が可能となるのである。
ータの欠落や間引きが行なわれると表示文字の認識が出
来なくなつてしまう様な情報表示端末などの分野への応
用が可能となるのである。
第４図の読み出し／書き込み制御回路及び第５図のタ
イミングチヤート図は、ビデオデータ信号が入力されて
いる場合の動作を示す図で、バツクポーチまたはフロン
トポーチ期間はビデオデータ信号が入力されないので、
読み出し／書き込み制御回路は読み出しサイクルのみを
行えば良い。
イミングチヤート図は、ビデオデータ信号が入力されて
いる場合の動作を示す図で、バツクポーチまたはフロン
トポーチ期間はビデオデータ信号が入力されないので、
読み出し／書き込み制御回路は読み出しサイクルのみを
行えば良い。
この場合、信号18はハイレベルに固定し、常に読み出
しアドレスが出力される様にする。そして読み出しアド
レスカウンタ27が計数されるごとに、信号21を出力し、
新しいデータをRAM16から読み出す様に制御すれば良
い。
しアドレスが出力される様にする。そして読み出しアド
レスカウンタ27が計数されるごとに、信号21を出力し、
新しいデータをRAM16から読み出す様に制御すれば良
い。
ここで説明した読み出し／書き込み回路は一つの例に
過ぎず、他の方法で読み出しサイクルと書き込みサイク
ルの制御を行うことももちろん可能である。
過ぎず、他の方法で読み出しサイクルと書き込みサイク
ルの制御を行うことももちろん可能である。
以上、実施例を通して説明してきた様に、本発明のイ
ンターフエイス装置によれば、CRT表示装置用のビデオ
データ信号を液晶表示装置用のLCDデータ信号という、
データ転送速度、データ転送順序、転送データ形態とも
全く異なる信号に変換することが可能である。これは本
発明のインターフエイス装置が、入力信号をフオーマツ
トに合つたデータ入力回路で入力し、そのデータを一時
的にRAMに書き込んで記憶し、データを読み出してデー
タ出力回路により出力信号を発生するということによつ
ている。さらに読み出し／書き込み制御回路が非同期ア
ドレスの同期化を行うため、入力データの書き込み側と
出力データの読み出し側では互いに非同期のクロツクで
動作でき、出力信号のデータ転送速度は液晶表示装置に
合つた任意の値に設定することができるのである。
ンターフエイス装置によれば、CRT表示装置用のビデオ
データ信号を液晶表示装置用のLCDデータ信号という、
データ転送速度、データ転送順序、転送データ形態とも
全く異なる信号に変換することが可能である。これは本
発明のインターフエイス装置が、入力信号をフオーマツ
トに合つたデータ入力回路で入力し、そのデータを一時
的にRAMに書き込んで記憶し、データを読み出してデー
タ出力回路により出力信号を発生するということによつ
ている。さらに読み出し／書き込み制御回路が非同期ア
ドレスの同期化を行うため、入力データの書き込み側と
出力データの読み出し側では互いに非同期のクロツクで
動作でき、出力信号のデータ転送速度は液晶表示装置に
合つた任意の値に設定することができるのである。
ここで、本発明のインターフエイス装置の応用につい
て述べる。実施例で述べた様に本発明によればビデオデ
ータ信号をLCDデータ信号に変換できるため、従来は大
型で大電力を必要としていたCRTデイスプレイ装置を、
特別なハードウエア及びソフトウエアの変更をすること
なく、薄型で小電力動作が可能な液晶表示装置に置き換
えることが可能となる。これにより、表示装置の小型
化、軽量化が容易にできるため、パーソナルコンピユー
タなどの小型化のニーズに応えることができる。
て述べる。実施例で述べた様に本発明によればビデオデ
ータ信号をLCDデータ信号に変換できるため、従来は大
型で大電力を必要としていたCRTデイスプレイ装置を、
特別なハードウエア及びソフトウエアの変更をすること
なく、薄型で小電力動作が可能な液晶表示装置に置き換
えることが可能となる。これにより、表示装置の小型
化、軽量化が容易にできるため、パーソナルコンピユー
タなどの小型化のニーズに応えることができる。
なお、以上の説明はCRT表示装置用の信号を、液晶表
示装置用の信号に変換する場合を例に示したが、他の表
示装置、例えばプラズマ表示装置、EL（Electro Lumine
scence）表示装置などへの信号の変換も全く同様に行う
ことができる。さらにCRT表示装置用の信号を表示装置
以外の例えばビデオプリンタ用の信号に変換することも
可能である。この場合、データ出力回路22の構成を変更
しビデオプリンタ側のCPU（Central Processing Unit）
やDMAコントローラとハンドシエイク動作をさせ、必要
なタイミングで出力データを取り出す様にすることもで
きる。この様な応用が可能であるのは、本発明のインタ
ーフエイス装置がデータの出力を入力とは非同期で行な
つているからである。
示装置用の信号に変換する場合を例に示したが、他の表
示装置、例えばプラズマ表示装置、EL（Electro Lumine
scence）表示装置などへの信号の変換も全く同様に行う
ことができる。さらにCRT表示装置用の信号を表示装置
以外の例えばビデオプリンタ用の信号に変換することも
可能である。この場合、データ出力回路22の構成を変更
しビデオプリンタ側のCPU（Central Processing Unit）
やDMAコントローラとハンドシエイク動作をさせ、必要
なタイミングで出力データを取り出す様にすることもで
きる。この様な応用が可能であるのは、本発明のインタ
ーフエイス装置がデータの出力を入力とは非同期で行な
つているからである。
この様に本発明のインターフエイス装置の応用範囲は
極めて広く、入力信号もビデオデータ信号に限定され
ず、一般のデータ間の変換にも応用できるものである。
極めて広く、入力信号もビデオデータ信号に限定され
ず、一般のデータ間の変換にも応用できるものである。
〔発明の効果〕 本発明は以上説明したように、入力信号を一時的にRA
Mに書き込んで記憶し、これを読み出して出力信号とす
ることによつてデータのフオーマツト変換が可能とな
り、かつRAMの読み出しアドレスカウンタを書き込みア
ドレスカウンタとは非同期のクロツクで動作させること
によつて、データの転送速度に制約を受けることなく、
最適の出力信号を得ることができるという効果がある。
Mに書き込んで記憶し、これを読み出して出力信号とす
ることによつてデータのフオーマツト変換が可能とな
り、かつRAMの読み出しアドレスカウンタを書き込みア
ドレスカウンタとは非同期のクロツクで動作させること
によつて、データの転送速度に制約を受けることなく、
最適の出力信号を得ることができるという効果がある。
第１図は本発明のインターフエイス装置のブロツク図、
第２図は入力信号の例としてとりあげたビデオデータ信
号のフオーマツト図、第３図は出力信号の例としてとり
あげたLCDデータ信号のフオーマツト図、第４図は読み
出し／書き込み制御回路の具体例を示す図、第５図は第
４図の読み出し／書き込み制御回路の動作を示すタイミ
ングチヤート図である。 １……パーソナルコンピユータ ３……液晶表示装置 ５……データ入力回路 16……RAM 17……読み出し／書き込み制御回路 22……データ出力回路
第２図は入力信号の例としてとりあげたビデオデータ信
号のフオーマツト図、第３図は出力信号の例としてとり
あげたLCDデータ信号のフオーマツト図、第４図は読み
出し／書き込み制御回路の具体例を示す図、第５図は第
４図の読み出し／書き込み制御回路の動作を示すタイミ
ングチヤート図である。 １……パーソナルコンピユータ ３……液晶表示装置 ５……データ入力回路 16……RAM 17……読み出し／書き込み制御回路 22……データ出力回路
Claims (2)
- 【請求項１】入力した信号のフオーマツトおよび周波数
を変換して出力するインターフエイス装置において、以
下の構成を有することを特徴とするインターフエイス装
置。 ａ） 信号を入力するデータ入力回路 ｂ） データ入力回路から入力されたデータを一時的に
記憶する読み出し／書き込みメモリ ｃ） 読み出し／書き込みメモリからデータを読み出し
信号を出力するデータ出力回路 ｄ） 入力データを書き込む読み出し／書き込みメモリ
のアドレスを計数する書き込みアドレスカウンタ ｅ） 書き込みアドレスカウンタのクロツクとは非同期
のクロツクを発生するクロツク発生回路 ｆ） 出力データを読み出す読み出し／書き込みメモリ
のアドレスを、クロツク発生回路が発生したクロツクで
計数する読み出しアドレスカウンタ ｇ） 互いに非同期のクロツクで動作する前記書き込み
アドレスカウンタと前記読み出しアドレスカウンタのう
ちサイクルの短い方のクロツクに同期してメモリサイク
ルを分割し、書き込みサイクルと読み出しサイクルを交
互に発生して、読み出し動作と書き込み動作のうちサイ
クルの短い方の動作は各サイクルごとに、他方の動作は
アドレスカウンタが計数された後の次にくるサイクルに
おいて行われる様に制御する読み出し／書き込み制御回
路 - 【請求項２】特許請求の範囲（１）項記載のインターフ
エイス装置において、読み出し／書き込み制御回路を以
下の様に構成したことを特徴とするインターフエイス装
置。 ａ） メモリサイクルを書き込みアドレスカウンタのク
ロツクで分割する信号を発生し、書き込みサイクルと読
み出しサイクルを交互に割り当てるメモリサイクル分割
回路 ｂ） 書き込み動作は前記各書き込みサイクルごとに行
い、読み出し動作は互いに非同期動作をする前記書き込
みアドレスカウンタのクロックと前記読み出しアドレス
カウンタのクロツクのエツジで動作の実行判断を行つ
て、前記読み出しアドレスカウンタが計数された後の次
にくる前記読み出しサイクルで行う様に、前記メモリサ
イクル分割回路を制御する読み出し判断回路
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/214,800 US4860246A (en) | 1985-08-07 | 1988-06-30 | Emulation device for driving a LCD with a CRT display |
| US07/371,941 US5179692A (en) | 1985-08-07 | 1989-06-27 | Emulation device for driving a LCD with signals formatted for a CRT display |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17370785 | 1985-08-07 | ||
| JP60-173707 | 1985-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122387A JPS62122387A (ja) | 1987-06-03 |
| JPH084340B2 true JPH084340B2 (ja) | 1996-01-17 |
Family
ID=15965639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61164144A Expired - Lifetime JPH084340B2 (ja) | 1985-08-07 | 1986-07-11 | インタ−フエイス装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH084340B2 (ja) |
| KR (1) | KR920000455B1 (ja) |
| GB (1) | GB2179185B (ja) |
| HK (1) | HK28991A (ja) |
| SG (1) | SG60490G (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595007B2 (ja) * | 1988-01-29 | 1997-03-26 | 株式会社日立製作所 | ビデオインターフェイス装置 |
| JP2892009B2 (ja) * | 1988-05-28 | 1999-05-17 | 株式会社東芝 | 表示制御方式 |
| JPH0293725A (ja) * | 1988-09-29 | 1990-04-04 | Mitsubishi Electric Corp | 表示エミユレーシヨン装置 |
| JP2609478B2 (ja) * | 1990-06-22 | 1997-05-14 | 三菱電機株式会社 | テレビ画像表示装置 |
| JP2673386B2 (ja) * | 1990-09-29 | 1997-11-05 | シャープ株式会社 | 映像表示装置 |
| GB2249199A (en) * | 1990-10-25 | 1992-04-29 | Lo Kun Nan | Peripheral-computer interface apparatus |
| EP0502600A3 (en) * | 1991-03-05 | 1993-02-03 | Nview Corporation | Method and apparatus for displaying rgb and sync video without auxiliary frame storage memory |
| DE69212076T2 (de) * | 1991-07-19 | 1997-01-30 | Philips Electronics Nv | Mehrnormwiedergabeanordnung |
| DE4129459A1 (de) * | 1991-09-05 | 1993-03-11 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur ansteuerung von matrixdisplays |
| JP3582082B2 (ja) * | 1992-07-07 | 2004-10-27 | セイコーエプソン株式会社 | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 |
| US5900856A (en) * | 1992-03-05 | 1999-05-04 | Seiko Epson Corporation | Matrix display apparatus, matrix display control apparatus, and matrix display drive apparatus |
| GB2295478B (en) * | 1992-07-07 | 1996-11-13 | Seiko Epson Corp | Matrix displays |
| JPH07175454A (ja) * | 1993-10-25 | 1995-07-14 | Toshiba Corp | 表示制御装置および表示制御方法 |
| EP0665527B1 (en) * | 1994-01-28 | 1999-05-06 | Sun Microsystems, Inc. | Flat panel display interface for a high resolution computer graphics system |
| JP3538841B2 (ja) | 1994-11-17 | 2004-06-14 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
| US6177922B1 (en) | 1997-04-15 | 2001-01-23 | Genesis Microship, Inc. | Multi-scan video timing generator for format conversion |
| KR19990070226A (ko) * | 1998-02-18 | 1999-09-15 | 윤종용 | 표시 장치용 화상 신호 처리 장치 및 이를 이용한 표시 장치 |
| US7668099B2 (en) * | 2003-06-13 | 2010-02-23 | Apple Inc. | Synthesis of vertical blanking signal |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857836B2 (ja) * | 1976-02-10 | 1983-12-22 | ソニー株式会社 | メモリ−装置 |
| SE399773B (sv) * | 1977-03-01 | 1978-02-27 | Ellemtel Utvecklings Ab | Adress- och avbrottsignalgenerator |
| IT1159938B (it) * | 1978-10-18 | 1987-03-04 | Sits Soc It Telecom Siemens | Memoria elastica per demultiplatore sincrono di particolare applicazione nei sistemi di trasmissione a divisione di tempo |
| US4287577A (en) * | 1979-09-27 | 1981-09-01 | Communications Satellite Corporation | Interleaved TDMA terrestrial interface buffer |
| JPS5665309A (en) * | 1979-10-26 | 1981-06-03 | Sony Corp | Time-axis converter |
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| JPS5766515A (en) * | 1980-10-13 | 1982-04-22 | Victor Co Of Japan Ltd | Memory address control system |
-
1986
- 1986-07-11 JP JP61164144A patent/JPH084340B2/ja not_active Expired - Lifetime
- 1986-08-06 KR KR1019860006488A patent/KR920000455B1/ko not_active IP Right Cessation
- 1986-08-06 GB GB8619199A patent/GB2179185B/en not_active Expired
-
1990
- 1990-07-19 SG SG604/90A patent/SG60490G/en unknown
-
1991
- 1991-04-18 HK HK289/91A patent/HK28991A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| SG60490G (en) | 1990-09-07 |
| GB2179185B (en) | 1989-08-31 |
| GB2179185A (en) | 1987-02-25 |
| KR870002515A (ko) | 1987-03-31 |
| HK28991A (en) | 1991-04-26 |
| GB8619199D0 (en) | 1986-09-17 |
| KR920000455B1 (ko) | 1992-01-14 |
| JPS62122387A (ja) | 1987-06-03 |
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