JPS5857836B2 - メモリ−装置 - Google Patents
メモリ−装置Info
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- JPS5857836B2 JPS5857836B2 JP51013397A JP1339776A JPS5857836B2 JP S5857836 B2 JPS5857836 B2 JP S5857836B2 JP 51013397 A JP51013397 A JP 51013397A JP 1339776 A JP1339776 A JP 1339776A JP S5857836 B2 JPS5857836 B2 JP S5857836B2
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- Japan
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- clock
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/00007—Time or data compression or expansion
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明はメモリー装置に関し、特に書込みと読出しを独
立に行なうことができるメモリー装置を従来より知られ
ているRAM(ランダム・アクセス・メモリー)により
構成することを目的とするものである。
立に行なうことができるメモリー装置を従来より知られ
ているRAM(ランダム・アクセス・メモリー)により
構成することを目的とするものである。
また本発明は磁気記録再生装置から再生されたデジタル
信号の時間軸変動分の補正や、デジタル信号の時間軸を
圧縮或いは伸長するのに好適なメモリー装置を提供せん
とするものである。
信号の時間軸変動分の補正や、デジタル信号の時間軸を
圧縮或いは伸長するのに好適なメモリー装置を提供せん
とするものである。
一例として広帯域の信号を記録することが可能なVTR
,(ビデオ・テープ・レコーダ)を用いて、音響信号を
POM記録することが提案されている。
,(ビデオ・テープ・レコーダ)を用いて、音響信号を
POM記録することが提案されている。
第1図はかかる装置の概略を示し、1はヘリカルスキャ
ン方式の回転2ヘツド形VTRを示し、2量はその記録
信号入力端子、2oはその再生信号出力端子である。
ン方式の回転2ヘツド形VTRを示し、2量はその記録
信号入力端子、2oはその再生信号出力端子である。
また、3Lは音響信号例えば2チャンネルステレオ信号
の左方信号の入力端子を示し、この信号はローパスフィ
ルタ4Lを介されることにより高域がやや制限され、サ
ンプリングホールド回路5Lでサンプリングされ、AD
変換器6Lでサンプリング出力が並列コードに変換され
、さらに並列直列変換器7により直列コードに変換され
てメモリー装置8に書込まれる。
の左方信号の入力端子を示し、この信号はローパスフィ
ルタ4Lを介されることにより高域がやや制限され、サ
ンプリングホールド回路5Lでサンプリングされ、AD
変換器6Lでサンプリング出力が並列コードに変換され
、さらに並列直列変換器7により直列コードに変換され
てメモリー装置8に書込まれる。
一方、右方信号は入力端子3Rより供給され、ローパス
フィルタ4R,サンプリングホールド回路5R及びAD
変換器6Rを介することにより並列コードに変換され、
さらに並列直列変換器7により直列コードとされて、メ
モリー装置8に書込まれる。
フィルタ4R,サンプリングホールド回路5R及びAD
変換器6Rを介することにより並列コードに変換され、
さらに並列直列変換器7により直列コードとされて、メ
モリー装置8に書込まれる。
メモリー装置8の読出し出力は混合器9に供給され、等
化パルス及び同期信号が混合器9にて付加され、VTR
1の記録信号入力端子21に供給され、図示せずもFM
変調器等から構成されるVTR1の記録系を介して2つ
の回転磁気ヘッドにより磁気テープ上に傾斜したトラッ
クとして順次記録される。
化パルス及び同期信号が混合器9にて付加され、VTR
1の記録信号入力端子21に供給され、図示せずもFM
変調器等から構成されるVTR1の記録系を介して2つ
の回転磁気ヘッドにより磁気テープ上に傾斜したトラッ
クとして順次記録される。
なお、10はサンプリングホールド回路5L。
5Rに供給されるゲートパルス、AD変換器6L。
6R及び並列直列変換器7に対するクロックパルス、メ
モリー装置8に対するクロックパルス並びに等化パルス
及び同期信号を発生するパルス発生器を示し、11は固
定の基準発振器を示す。
モリー装置8に対するクロックパルス並びに等化パルス
及び同期信号を発生するパルス発生器を示し、11は固
定の基準発振器を示す。
第2図Aは上述のように2チャンネルステレオ信号をV
TR1により磁気テープにPOM記録するときの記録信
号波形である。
TR1により磁気テープにPOM記録するときの記録信
号波形である。
この記録信号波形はテレビジョン信号の波形と同一の形
式のものとされている。
式のものとされている。
これは、VTRI自体に変更を加えずに、音響信号をP
OM方式により記録及び再生する装置をアダプタ化して
、アダプタをVTR1に取り付けることにより、通常の
テレビジョン信号の記録再生を行なう機能に加えて、高
品位の音響信号の記録再生を行ないうるようにするため
である。
OM方式により記録及び再生する装置をアダプタ化して
、アダプタをVTR1に取り付けることにより、通常の
テレビジョン信号の記録再生を行なう機能に加えて、高
品位の音響信号の記録再生を行ないうるようにするため
である。
第2図に基いて詳述すると、テレビ信号の水平同期信号
に相当するものとして負の同期信号HDを挿入する。
に相当するものとして負の同期信号HDを挿入する。
但し、その周期は本来の水平同期信号の1水平周期1H
と整数比の関係例えば−HHに選定されている。
と整数比の関係例えば−HHに選定されている。
この同期信号HDはそのパルス幅が第2図Bに示すよう
に水平同期信号のパルス幅と略々等しくなるように2ビ
ツト相当とされ、ワードタイミングパルスとしての役割
を有している。
に水平同期信号のパルス幅と略々等しくなるように2ビ
ツト相当とされ、ワードタイミングパルスとしての役割
を有している。
即ち同期信号HDの後に26ビツトのデータの1ワード
(第2図Bでは簡単のためデータは“1′′とO′”と
が交互のコードの場合が示されている)が挿入されて計
28ビットからなる1ブロツクが形成される。
(第2図Bでは簡単のためデータは“1′′とO′”と
が交互のコードの場合が示されている)が挿入されて計
28ビットからなる1ブロツクが形成される。
同期信号HDはデータの低レベル(0”)より更に負と
なるもので、両者のパルス振幅比は(3ニア)とされて
いる。
なるもので、両者のパルス振幅比は(3ニア)とされて
いる。
なお、2チャンネジステレオ信号のうち左方及び右方信
号のデータは夫々13ビツトであり、1ブロツクの前半
に左方信号のデータが挿入され、後半に右方信号のデー
タが挿入されている。
号のデータは夫々13ビツトであり、1ブロツクの前半
に左方信号のデータが挿入され、後半に右方信号のデー
タが挿入されている。
また第2図Cに示すようにテレビ信号の等化パルスと同
様の3Hの期間にわたって等化パルスが挿入されると共
に、この等化パルスに引き続く3Hの期間に垂直同期信
号VDが挿入される。
様の3Hの期間にわたって等化パルスが挿入されると共
に、この等化パルスに引き続く3Hの期間に垂直同期信
号VDが挿入される。
等化パルスは1ビツト相当のパルス幅で14ビツト周期
の負のパルスで、また垂直同期信号VDは2ビツト相当
のパルス幅で14ビツト周期の正のパルスを含む。
の負のパルスで、また垂直同期信号VDは2ビツト相当
のパルス幅で14ビツト周期の正のパルスを含む。
なお、テレビジョンにおける垂直同期信号の後につづく
等化パルスは特に必要としないので設けず、垂直同期信
号VDの後縁から偶数フィールドの場合3ブロツク、奇
数フィールドの場合2.5ブロツク離れたところからデ
ータを入れると共に、等化パルスの前の10数Hの期間
にはデータが挿入されず、同期信号HDのみが挿入され
ており、垂直同期信号VDの前後において生じるVTR
1のヘッド切替等によるノイズの影響を受けないように
されている。
等化パルスは特に必要としないので設けず、垂直同期信
号VDの後縁から偶数フィールドの場合3ブロツク、奇
数フィールドの場合2.5ブロツク離れたところからデ
ータを入れると共に、等化パルスの前の10数Hの期間
にはデータが挿入されず、同期信号HDのみが挿入され
ており、垂直同期信号VDの前後において生じるVTR
1のヘッド切替等によるノイズの影響を受けないように
されている。
そして、メモリー装置8により735ブロツクのデータ
の処理がなされる。
の処理がなされる。
このような記録信号波形とすることにより、VTRIに
おける動作がテレビ信号を記録するときと同様になされ
る。
おける動作がテレビ信号を記録するときと同様になされ
る。
即ちVTR1においては垂直同期信号VDを基準として
、回転磁気ヘッド或いはキャプスタンに対するサーボ回
路が働くと共に、この垂直同期信号が磁気テープの側縁
に記録される。
、回転磁気ヘッド或いはキャプスタンに対するサーボ回
路が働くと共に、この垂直同期信号が磁気テープの側縁
に記録される。
垂直同期信号VDによって信号のミューティングがなさ
れる場合もある。
れる場合もある。
また、同期信号HDは再生時のタイムベースとなると共
に、同期信号HDのレベル変動を検出することにより記
録時のAGC動作がなされている。
に、同期信号HDのレベル変動を検出することにより記
録時のAGC動作がなされている。
ここで音響信号はもともと時間的に連続した信号である
ので、等化パルス、垂直同期信号、これらの前後の期間
に亘るデータのない期間IRQ(52又は53ブロツク
)を形成するために、音響信号をコード化した後、デー
タの時間軸を圧縮して信号欠落部を生じないようにする
ことが必要である。
ので、等化パルス、垂直同期信号、これらの前後の期間
に亘るデータのない期間IRQ(52又は53ブロツク
)を形成するために、音響信号をコード化した後、デー
タの時間軸を圧縮して信号欠落部を生じないようにする
ことが必要である。
メモリー装置8はこの時間軸上輪のためのメモリーであ
る。
る。
再生時では、出力端子2oから上述の記録信号波形と同
様の波形の再生信号が現れ、ノイズ除去用フィルタ12
、波形整形回路13及び同期分離回路14を介してデー
タ抜き取り回路15に供給される。
様の波形の再生信号が現れ、ノイズ除去用フィルタ12
、波形整形回路13及び同期分離回路14を介してデー
タ抜き取り回路15に供給される。
データ抜き取り回路15の出力は、同期信号HD、VD
等を含まず、このデータがメモリー装置16に書き込ま
れる。
等を含まず、このデータがメモリー装置16に書き込ま
れる。
メモリー装置16は記録時とは逆にデータを時間軸につ
いて伸長すると共に、ジッタ等の時間軸変動分を除去す
るもので、メモリー装置16の読出し出力は欠落部がな
く且つ時間軸変動分が除去されたものとなり、これが直
列並列変換器17により並列コードとされ、DA変換器
18L、18R及びローパスフィルタ19L、19Rを
夫々介することにより、端子20L及び20Rに連続し
たステレオ左方信号及びステレオ右方信号が復調されて
得られる。
いて伸長すると共に、ジッタ等の時間軸変動分を除去す
るもので、メモリー装置16の読出し出力は欠落部がな
く且つ時間軸変動分が除去されたものとなり、これが直
列並列変換器17により並列コードとされ、DA変換器
18L、18R及びローパスフィルタ19L、19Rを
夫々介することにより、端子20L及び20Rに連続し
たステレオ左方信号及びステレオ右方信号が復調されて
得られる。
同期分離回路14により分離された同期信号VD、HD
はパルス発生器21に供給され、これら同期信号に基い
てデータ抜き取り回路15に対するゲートパルス、メモ
リー装置16、直列並列変換器17、DA変換器18L
、18Rに対するクロックパルスが、パルス発生器21
にて形成される。
はパルス発生器21に供給され、これら同期信号に基い
てデータ抜き取り回路15に対するゲートパルス、メモ
リー装置16、直列並列変換器17、DA変換器18L
、18Rに対するクロックパルスが、パルス発生器21
にて形成される。
以上の音響信号のPCM方式による記録再生装置におけ
るメモリー装置8及び16としては読出し及び書込みを
同時に行ないうるファーストインファーストアウト(F
irst In First 0ut)形シフトレジス
タを適用することができるが、このシフトレジスタはビ
ット当りの価格が高く、特に容量が大きい場合(例えば
2にビット程度)では周辺のメモリー制御回路も複雑と
なって価格の面でRAMに比して高くなるという不利が
ある。
るメモリー装置8及び16としては読出し及び書込みを
同時に行ないうるファーストインファーストアウト(F
irst In First 0ut)形シフトレジス
タを適用することができるが、このシフトレジスタはビ
ット当りの価格が高く、特に容量が大きい場合(例えば
2にビット程度)では周辺のメモリー制御回路も複雑と
なって価格の面でRAMに比して高くなるという不利が
ある。
一方、RAMは同一アドレスに対する書込みと読出しが
重複されるおそれがあるために書込みと読出しを非同期
で行なうことができず、時間軸を圧縮或いは伸長するた
めのメモリーとしてはそのまま適用することができなか
った。
重複されるおそれがあるために書込みと読出しを非同期
で行なうことができず、時間軸を圧縮或いは伸長するた
めのメモリーとしてはそのまま適用することができなか
った。
本発明に依ればこのRAMを用いて書込みと読出しを独
立(非同期)に行なうことが可能なメモリー装置を構成
することができる。
立(非同期)に行なうことが可能なメモリー装置を構成
することができる。
本発明に従えばランダムアクセスメモリーと、書込みク
ロックに応じてデータを上記ランダムアクセスメモリー
の所定アドレスに書込む手段と、読出しクロックに応じ
て上記データを読み出す手段とを有し、上記書込み又は
読出しクロックを基準として、これらクロックの周期を
分割し、この分割された周期により決定される時間領域
において上記r−夕の書込み又は読出し動作の倒れか一
方を優先させるようにしたものである。
ロックに応じてデータを上記ランダムアクセスメモリー
の所定アドレスに書込む手段と、読出しクロックに応じ
て上記データを読み出す手段とを有し、上記書込み又は
読出しクロックを基準として、これらクロックの周期を
分割し、この分割された周期により決定される時間領域
において上記r−夕の書込み又は読出し動作の倒れか一
方を優先させるようにしたものである。
以下、本発明を上述の音響信号を回転2ヘッド形VTR
,を用いてPOM記録或いは再生を行なう装置における
メモリー装置8又は16に適用した一実施例について説
明しよう。
,を用いてPOM記録或いは再生を行なう装置における
メモリー装置8又は16に適用した一実施例について説
明しよう。
第3図は例えば(32X32=1024ビツト)のスタ
ティックMO8−RAM101及びその周辺回路を示し
、102はXアドレスデコーダ、103はYアドレスデ
コーダ、104は書込み回路、105は読出し回路であ
る。
ティックMO8−RAM101及びその周辺回路を示し
、102はXアドレスデコーダ、103はYアドレスデ
コーダ、104は書込み回路、105は読出し回路であ
る。
データ人力DINは入力バッファレジスタ106を介さ
れることにより書込みクロックWCに同期したデータB
Riとなされて書込み回路104に供給される。
れることにより書込みクロックWCに同期したデータB
Riとなされて書込み回路104に供給される。
読出し回路105を介された読出し出力は出力バッファ
レジスタ107に供給され、これよりアドレス選択信号
ADSLCTに同期して出力BRoが取り出され、さら
にDフリップフロップ108に供給され、読出しクロッ
クR,0により一定のビットレイトに変換された出力デ
ータDOUTが得られる。
レジスタ107に供給され、これよりアドレス選択信号
ADSLCTに同期して出力BRoが取り出され、さら
にDフリップフロップ108に供給され、読出しクロッ
クR,0により一定のビットレイトに変換された出力デ
ータDOUTが得られる。
なお、書込み読出し制御信号WEが書込み回路104に
供給される。
供給される。
上述のメモリー101に対するアドレスコードAo−A
、は第4図に示す構成により形成される。
、は第4図に示す構成により形成される。
第4図において、109は書込みアドレスカウンタ、1
10は読出しアドレスカウンタであり、夫夫は書込みク
ロックWC及び読出しクロックROが供給されることに
より順次10ビツトのアドレスコードを発生し、このア
ドレスコードがアドレスセレクタ111に供給され、ア
ドレス選択信号ADSLOT及びADSLOTにより書
込みアドレスカウンタ109或いは読出しアドレスカウ
ンタ110の出力が選択されてRAM101に対するア
ドレスコードA。
10は読出しアドレスカウンタであり、夫夫は書込みク
ロックWC及び読出しクロックROが供給されることに
より順次10ビツトのアドレスコードを発生し、このア
ドレスコードがアドレスセレクタ111に供給され、ア
ドレス選択信号ADSLOT及びADSLOTにより書
込みアドレスカウンタ109或いは読出しアドレスカウ
ンタ110の出力が選択されてRAM101に対するア
ドレスコードA。
−A9とされる。また、書込みクロックWC及び読出し
クロックRCがメモリー制御回路112に供給されるこ
とにより、アドレス選択信号ADSLOT及びADSL
OTと書込み読出し制御信号WEが形成される。
クロックRCがメモリー制御回路112に供給されるこ
とにより、アドレス選択信号ADSLOT及びADSL
OTと書込み読出し制御信号WEが形成される。
第5図及び第6図は上述の構成のメモリー装置のタイム
チャートであり、第5図は記録系のメモリー装置8とし
ての動作の場合であり、第6図は再生系のメモリー装置
16としての動作の場合である。
チャートであり、第5図は記録系のメモリー装置8とし
ての動作の場合であり、第6図は再生系のメモリー装置
16としての動作の場合である。
実際には、メモリー装置8及び16は共通のものを使用
することが好ましく、その際には書込みクロックWO及
び読出しクロックRCを記録時と再生時とで異ならせれ
ば良い。
することが好ましく、その際には書込みクロックWO及
び読出しクロックRCを記録時と再生時とで異ならせれ
ば良い。
即ち、記録時では一定周期Twの書込みクロックWCを
用い、読出しクロックR,0としては、その周期TRが
(TW>TR)なる関係のものを用いて、データの無い
期間IR,Gを形成するように時間軸を圧縮し、これと
共に同期信号HDの存在するときは読出しを行なわない
ようにして第2図Aに示す波形の記録信号を形成する。
用い、読出しクロックR,0としては、その周期TRが
(TW>TR)なる関係のものを用いて、データの無い
期間IR,Gを形成するように時間軸を圧縮し、これと
共に同期信号HDの存在するときは読出しを行なわない
ようにして第2図Aに示す波形の記録信号を形成する。
一方、再生時では時間軸変動分を有する同期信号HDと
同期した周期Twの書込みクロックWCを用いると共に
、一定周期T8で且つ(TR>TW)の関係にある読出
しクロックRCでデータを読み出すことにより時間軸を
伸長し、然も時間軸変動分の補正を行なうのである。
同期した周期Twの書込みクロックWCを用いると共に
、一定周期T8で且つ(TR>TW)の関係にある読出
しクロックRCでデータを読み出すことにより時間軸を
伸長し、然も時間軸変動分の補正を行なうのである。
なお、第1図に示す音響信号記録再生装置ではAD変換
器6L、6R及びDA変換器18L、18R以外の構成
を記録時及び再生時で共用することは可能である。
器6L、6R及びDA変換器18L、18R以外の構成
を記録時及び再生時で共用することは可能である。
第5図及び第6図のタイムチャートについて説明すると
、入力データDINは入カバッファレジスタ106を介
されることにより書込みクロックWC(第5図B及び第
6図B)に同期したデータBRi(第5図A及び第6図
A)となされる。
、入力データDINは入カバッファレジスタ106を介
されることにより書込みクロックWC(第5図B及び第
6図B)に同期したデータBRi(第5図A及び第6図
A)となされる。
書込みアドレスは第5図C及び第6図Cに示すように書
込みアドレスカウンタ109により形成されるアドレス
コードにより順次決定される。
込みアドレスカウンタ109により形成されるアドレス
コードにより順次決定される。
書込みクロックWCにより周期Twの約半分のパルス幅
のマーク信号MARK (第5図り及び第6図D)がメ
モリ制御回路112内において形成される。
のマーク信号MARK (第5図り及び第6図D)がメ
モリ制御回路112内において形成される。
また、読出しクロックR,0(第5図E及び第6図E)
により読出しアドレスカウンタ110で形成されるアド
レスコードにより、第5図F及び第6図Fに示すように
順次読出しアドレスが変えられる。
により読出しアドレスカウンタ110で形成されるアド
レスコードにより、第5図F及び第6図Fに示すように
順次読出しアドレスが変えられる。
詳細には第1図ないし第9図とともに後述するように、
第5図G及び第6図Gに示す書込み読出し制御信号WE
はRAMI 01の仕様で定まるところのアドレスセッ
トアツプタイムtsA、アドレスホールドタイムtHA
1書込み可能パルス幅tpwを加え合わせた書込みサイ
クルtWOを規定する。
第5図G及び第6図Gに示す書込み読出し制御信号WE
はRAMI 01の仕様で定まるところのアドレスセッ
トアツプタイムtsA、アドレスホールドタイムtHA
1書込み可能パルス幅tpwを加え合わせた書込みサイ
クルtWOを規定する。
またアドレス選択信号ADSLOT (第5図H及び第
6図H)が“1″のときに書込みアドレスコードがアド
レスデコーダ102,103に供給され、“0″のとき
に読出しアドレスコードがアドレスデコーダ102,1
03に供給され、この“0″の期間が読出しサイクルt
Roとなる。
6図H)が“1″のときに書込みアドレスコードがアド
レスデコーダ102,103に供給され、“0″のとき
に読出しアドレスコードがアドレスデコーダ102,1
03に供給され、この“0″の期間が読出しサイクルt
Roとなる。
そして書込み読出し制御信号WEとアドレス選択信号A
DSLOTによりデータが1ビツト毎にRAM101に
書き込まれ、またRAMI Olからデータが1ビツト
毎に読み出される。
DSLOTによりデータが1ビツト毎にRAM101に
書き込まれ、またRAMI Olからデータが1ビツト
毎に読み出される。
読出しはアドレス選択信号ADSLOTの立上りに周期
してデータを出力バッファレジスタ107に取り込むよ
うになされ、従ってその出力BRoは第5図■及び第6
図■に示すような不規則な周期となる。
してデータを出力バッファレジスタ107に取り込むよ
うになされ、従ってその出力BRoは第5図■及び第6
図■に示すような不規則な周期となる。
このままでは後のデータ処理が面倒となるので、Dフリ
ップフロップ108に供給し、読出しクロックR,0を
用いて第5図J及び第6図Jに示す一定周期の出力デー
タDOUTに変換する。
ップフロップ108に供給し、読出しクロックR,0を
用いて第5図J及び第6図Jに示す一定周期の出力デー
タDOUTに変換する。
このようにR,AMl 01に対する書込み及び読出し
を独立に行なうことができる。
を独立に行なうことができる。
そして記録時には、データの書込みが書込みクロックW
Oに同期して連続的になされ、読出しは書込みが開始さ
れてから所定時間遅れて読出しクロックRCに同期して
始められ、■フィールド分のデータ(第2図の場合では
753ブロツク)の書込みを終了するタイミングと1フ
イ一ルド分のデータの読出しが終了するタイミングとが
一致するようになされ、次のフィールドのデータの書込
みは引き続いてなされるのに対し、その読出しは所定時
間遅れて始められるようになされ、データの時間軸が圧
縮される。
Oに同期して連続的になされ、読出しは書込みが開始さ
れてから所定時間遅れて読出しクロックRCに同期して
始められ、■フィールド分のデータ(第2図の場合では
753ブロツク)の書込みを終了するタイミングと1フ
イ一ルド分のデータの読出しが終了するタイミングとが
一致するようになされ、次のフィールドのデータの書込
みは引き続いてなされるのに対し、その読出しは所定時
間遅れて始められるようになされ、データの時間軸が圧
縮される。
また、再生時では、VTR,1のシック等の時間軸変動
分を考慮しないときは、書込みと読出しを同時に開始し
、1フイ一ルド分のデータの書込みを終わったときに書
込みを所定時間停止し、この間に読出しを行ない、次の
フィールドのデータの書込み及び読出しを再び同時に始
めるようにして時間軸の伸長がなされる。
分を考慮しないときは、書込みと読出しを同時に開始し
、1フイ一ルド分のデータの書込みを終わったときに書
込みを所定時間停止し、この間に読出しを行ない、次の
フィールドのデータの書込み及び読出しを再び同時に始
めるようにして時間軸の伸長がなされる。
しかし、再生信号の時間軸変動分は皆無とすることは不
可能であり、書込みクロックの時間軸上のずれにより、
直ちにオーバーフロー或いはアンダーフローが生じてし
まう−0そこで、再生時には、読出しを予め書込みに対
して遅らせるようになし、時間軸変動分の影響を受けに
くいようにされている。
可能であり、書込みクロックの時間軸上のずれにより、
直ちにオーバーフロー或いはアンダーフローが生じてし
まう−0そこで、再生時には、読出しを予め書込みに対
して遅らせるようになし、時間軸変動分の影響を受けに
くいようにされている。
以上の書込み及び読出し動作によって時間軸変動分の累
積されたものが予め見込んだ補正範囲を越えない限りオ
ーバーフロー或いはアンダーフローが生ぜず、時間軸の
圧縮及び伸長を行なうことができる。
積されたものが予め見込んだ補正範囲を越えない限りオ
ーバーフロー或いはアンダーフローが生ぜず、時間軸の
圧縮及び伸長を行なうことができる。
なお、書込みクロックWC及び読出しクロックROの周
波数差と1フイ一ルド分のデータとを考慮して時間軸の
圧縮及び伸長に必要なメモリー装置の容量が決定され、
さらにこの容量に時間軸変動分の補正のために必要な容
量を加えたものが必要とされるメモリー装置の全容量と
なる。
波数差と1フイ一ルド分のデータとを考慮して時間軸の
圧縮及び伸長に必要なメモリー装置の容量が決定され、
さらにこの容量に時間軸変動分の補正のために必要な容
量を加えたものが必要とされるメモリー装置の全容量と
なる。
書込みサイクル又は読出しサイクルは、第5図及び第6
図から明かなように次のようにして決定される。
図から明かなように次のようにして決定される。
まずマーク信号MARKが“1″の期間で読出しクロッ
クROが来たときには、書込みサイクルは書込みクロッ
クWCで開始し、この場合は読出しクロックRCによっ
て直ちに読出しサイクルに入らずに書込みサイクルに譲
歩する。
クROが来たときには、書込みサイクルは書込みクロッ
クWCで開始し、この場合は読出しクロックRCによっ
て直ちに読出しサイクルに入らずに書込みサイクルに譲
歩する。
次にMARKが0″のときに、読出しクロックR,Cが
来たときには、実効的な読出しサイクルはこの時点から
始められる。
来たときには、実効的な読出しサイクルはこの時点から
始められる。
つまり、この場合は書込みサイクル■
は必要なだけ(最大ΣTw)、読出しサイクルに譲歩す
る。
る。
かかる動作を行なわせるための書込み読出し制御信号W
Eとアドレス選択信号ADSLOTとは制御回路112
で形成される。
Eとアドレス選択信号ADSLOTとは制御回路112
で形成される。
第7図は制御回路112の構成を示し、MM1〜MM、
は夫々単安定マルチバイブレーク(モノマルチと称する
)を示し、モノマルチMM1は書込みクロックWOの立
上りでトリガーされて信号MARKを形成するものであ
る。
は夫々単安定マルチバイブレーク(モノマルチと称する
)を示し、モノマルチMM1は書込みクロックWOの立
上りでトリガーされて信号MARKを形成するものであ
る。
モノマルチMM3はモノマルチMM2の出力Qの立下り
でトリガーされ、書込み可能パルス幅t、pwを規定す
るもので、その出力Qが信号WEとされる。
でトリガーされ、書込み可能パルス幅t、pwを規定す
るもので、その出力Qが信号WEとされる。
モノマルチMM4はアドレスホールドタイムtHAを規
定する。
定する。
モノマルチMM5は書込みサイクルtWaの終了後の読
出しサイクルtgcを規定するもので、再トリガー可能
な構成とされている。
出しサイクルtgcを規定するもので、再トリガー可能
な構成とされている。
モノマルチMM5の出力Qが信号ADSLOTとなり、
出力Qが信号ADSLCTとなされる。
出力Qが信号ADSLCTとなされる。
第8図及び第9図は上述の制御回路のタイムチャートで
あり、第8図は記録時を示し、第9図は再生時を示し、
またこれらは第5図及び第6図とタイミングが合わせら
れている。
あり、第8図は記録時を示し、第9図は再生時を示し、
またこれらは第5図及び第6図とタイミングが合わせら
れている。
第8図A及び第9図Aは書込みクロックWC1第8図C
及び第9図Cは読出しクロックReを示し、書込みクロ
ックWCによりモノマルチMM1がトリガーされること
により第8図B及び第9図Bに示す信号MARKが形成
される。
及び第9図Cは読出しクロックReを示し、書込みクロ
ックWCによりモノマルチMM1がトリガーされること
により第8図B及び第9図Bに示す信号MARKが形成
される。
第7図の制御回路はループ構成であるから、まずモノマ
ルチMM3から第8図り及び第9図りに示す信号WEが
得られたものとして考える。
ルチMM3から第8図り及び第9図りに示す信号WEが
得られたものとして考える。
このときモノマルチMM3の出力Qは第8図E及び第9
図Eに示すものとなり、この出力MM3Qとこれが積分
回路及びインバータ113を介されることにより遅延さ
れたものとがノア回路114に供給され、ノア回路11
4の出力には、第8図F及び第9図Fに示すように、信
号WEの立上りの微分パルスのようなパルスWlが現れ
る。
図Eに示すものとなり、この出力MM3Qとこれが積分
回路及びインバータ113を介されることにより遅延さ
れたものとがノア回路114に供給され、ノア回路11
4の出力には、第8図F及び第9図Fに示すように、信
号WEの立上りの微分パルスのようなパルスWlが現れ
る。
このパルスWE、(と信号MARKがナンド回路115
に供給されるので、その出力は第8図G及び第9図Gに
示すものとなり、ナンド回路115の出力立下りでモノ
マルチMM4がトリガーされ、その出力Qは第8図H及
び第9図Hに示すものとなる。
に供給されるので、その出力は第8図G及び第9図Gに
示すものとなり、ナンド回路115の出力立下りでモノ
マルチMM4がトリガーされ、その出力Qは第8図H及
び第9図Hに示すものとなる。
モノマルチMM、4の出力Qはそのままオア回路116
に供給されると共に、積分回路及びインバータ117を
介してオア回路116に供給され、従ってオア回路11
6の出力には第8図1及び第9図1に示すようにモノマ
ルチMM4の出力Qの立下りを微分したようなパルスM
M4Qlが現れる。
に供給されると共に、積分回路及びインバータ117を
介してオア回路116に供給され、従ってオア回路11
6の出力には第8図1及び第9図1に示すようにモノマ
ルチMM4の出力Qの立下りを微分したようなパルスM
M4Qlが現れる。
また、読出しクロックROと信号MAR,Kがナンド回
路118に供給されてその出力には第8図J及び第9図
Jに示すように、信号MARKが0”のときに読出しク
ロックが来たときに負となるパルスが生じる。
路118に供給されてその出力には第8図J及び第9図
Jに示すように、信号MARKが0”のときに読出しク
ロックが来たときに負となるパルスが生じる。
これらオア回路116及びナンド回路118の出力がナ
ンド回路119に供給され、ナンド回路119から第8
図K及び第9図Kに示すパルスが発生し、このパルスの
立上りでモノマルチMM5がトリガーされる。
ンド回路119に供給され、ナンド回路119から第8
図K及び第9図Kに示すパルスが発生し、このパルスの
立上りでモノマルチMM5がトリガーされる。
この場合モノマルチMM5は再トリガー可能とされてい
るから、その出力Q即ち信号ADSLOT及びその出力
ζ即ち信号ADSLOTは第8図り、M及び第9図り、
Mで示すものとなる。
るから、その出力Q即ち信号ADSLOT及びその出力
ζ即ち信号ADSLOTは第8図り、M及び第9図り、
Mで示すものとなる。
信号ADSLOTはナンド回路120に信号MARKと
共に供給され、従ってナンド回路120の出力は、第8
図N及び第9図Nに示すものとなる。
共に供給され、従ってナンド回路120の出力は、第8
図N及び第9図Nに示すものとなる。
一方信号ADSLOTとクロックWCとがナンド回路1
21に供給され、その出力とナンド回路120との出力
がナンド回路122に供給され、その立下りでモノマル
チMM2がトリガーされる。
21に供給され、その出力とナンド回路120との出力
がナンド回路122に供給され、その立下りでモノマル
チMM2がトリガーされる。
こうすることにより信号ADSLOTがrHJのときに
クロックWCが来れば書き込みサイクルが始まる。
クロックWCが来れば書き込みサイクルが始まる。
モノマルチMM2の出力Qは第8図O及び第9図Oに示
すものとなり、その立下りでモノマルチMM3がトリガ
ーされるので、結局第8図り及び第9図りに示す信号W
Eが形成されることになる。
すものとなり、その立下りでモノマルチMM3がトリガ
ーされるので、結局第8図り及び第9図りに示す信号W
Eが形成されることになる。
以上の動作から理解されるように本発明に依ればRAM
を用いて書込み及び読出し動作を互いに独立に行なうこ
とができ、然も書込み及び読出しが重なることがない。
を用いて書込み及び読出し動作を互いに独立に行なうこ
とができ、然も書込み及び読出しが重なることがない。
従って時間軸の圧縮、伸長を行なう場合に適用すること
ができ、特に容量が2にビットのように比較的太きいと
きには、ファーストインファーストアウト形のシフトレ
ジスフのICパッケージを何個も用いる場合に比して構
成が安価且つ簡単とできる。
ができ、特に容量が2にビットのように比較的太きいと
きには、ファーストインファーストアウト形のシフトレ
ジスフのICパッケージを何個も用いる場合に比して構
成が安価且つ簡単とできる。
なお、RAMとしてはMOSに限らずバイポーラトラン
ジスタを素子として用いたものなどを使用することがで
きる。
ジスタを素子として用いたものなどを使用することがで
きる。
第1図は本発明を適用しうる音響信号の記録再生装置の
系統図、第2図はそのときの記録信号波形を示す図、第
3図及び第4図は本発明によるメモリーのR,AM及び
その周辺回路の系統図、第5図及び第6図はそのタイム
チャート、第7図は制御回路の一実施例の系統図、第8
図及び第9図はそのタイムチャートである。 1はVTR13L z 3Rはステレオ左方及び右方信
号の供給端子、6L、6R,はAD変換器、8゜16は
メモリー装置、18L、18RはDA変換器、101は
ランダムアクセスメモリー、102フ 103はアドレステ゛コーダ、106は入カバソファレ
ジスク、107は出力バッファレジスタ、109は書込
みアドレスカウンタ、110は読出しアドレスカウンタ
、111はアドレスセレクタ、112はメモリー制御回
路である。
系統図、第2図はそのときの記録信号波形を示す図、第
3図及び第4図は本発明によるメモリーのR,AM及び
その周辺回路の系統図、第5図及び第6図はそのタイム
チャート、第7図は制御回路の一実施例の系統図、第8
図及び第9図はそのタイムチャートである。 1はVTR13L z 3Rはステレオ左方及び右方信
号の供給端子、6L、6R,はAD変換器、8゜16は
メモリー装置、18L、18RはDA変換器、101は
ランダムアクセスメモリー、102フ 103はアドレステ゛コーダ、106は入カバソファレ
ジスク、107は出力バッファレジスタ、109は書込
みアドレスカウンタ、110は読出しアドレスカウンタ
、111はアドレスセレクタ、112はメモリー制御回
路である。
Claims (1)
- 1 ランダムアクセスメモリーと、書込みクロックに応
じてデー、りを上記ランダムアクセスメモリーの所定の
アドレスに書き込む手段と、読出しクロックに応じて上
記データを所定のアドレスより読み出す手段とを有し、
上記書込み(又は読出し)クロックを基準として、その
クロックの周期を第1の半周期と第2の半周期とに分割
し、この第1の半周期に読出しく又は書込み)クロック
が到来したとき書込み(又は読出し)サイクルは上記書
込み(又は読出し)クロックで開始し、書込み(又は読
出し)サイクル終了後読出しく又は書込み)サイクルを
開始し、上記第2の半周期に読出しく又は書込み)クロ
ックが到来したとき実効的な読出しく又は書込み)サイ
クルを開始し、この読出しく又は書込み)サイクル終了
後書込み(又は読出し)サイクルを開始するようにし、
書き込み読み出しを非同期で独立して行なえるようにし
たメモリー装置。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51013397A JPS5857836B2 (ja) | 1976-02-10 | 1976-02-10 | メモリ−装置 |
GB4946/77A GB1556092A (en) | 1976-02-10 | 1977-02-07 | Memory and apparatus and method for using same |
US05/766,746 US4141039A (en) | 1976-02-10 | 1977-02-08 | Recorder memory with variable read and write rates |
DE19772705406 DE2705406A1 (de) | 1976-02-10 | 1977-02-09 | Adressierbarer impulsspeicher und verfahren und vorrichtung zur steuerung desselben |
IT7747978A IT1116403B (it) | 1976-02-10 | 1977-02-09 | Circuito di memoria in particolare per registratori video e procedimento per la sua applicazione |
CA271,375A CA1067622A (en) | 1976-02-10 | 1977-02-09 | Recorder memory with different read and write rates |
AU22110/77A AU508610B2 (en) | 1976-02-10 | 1977-02-09 | Addressable pulse storage memory with control |
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AT90877A AT357781B (de) | 1976-02-10 | 1977-02-10 | Speicher und speichersteuervorrichtung fuer denselben |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51013397A JPS5857836B2 (ja) | 1976-02-10 | 1976-02-10 | メモリ−装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5296517A JPS5296517A (en) | 1977-08-13 |
JPS5857836B2 true JPS5857836B2 (ja) | 1983-12-22 |
Family
ID=11831971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51013397A Expired JPS5857836B2 (ja) | 1976-02-10 | 1976-02-10 | メモリ−装置 |
Country Status (9)
Country | Link |
---|---|
US (1) | US4141039A (ja) |
JP (1) | JPS5857836B2 (ja) |
AT (1) | AT357781B (ja) |
AU (1) | AU508610B2 (ja) |
CA (1) | CA1067622A (ja) |
DE (1) | DE2705406A1 (ja) |
GB (1) | GB1556092A (ja) |
IT (1) | IT1116403B (ja) |
NL (1) | NL7701430A (ja) |
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1977
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