JPH0831789B2 - 出力回路 - Google Patents

出力回路

Info

Publication number
JPH0831789B2
JPH0831789B2 JP60195530A JP19553085A JPH0831789B2 JP H0831789 B2 JPH0831789 B2 JP H0831789B2 JP 60195530 A JP60195530 A JP 60195530A JP 19553085 A JP19553085 A JP 19553085A JP H0831789 B2 JPH0831789 B2 JP H0831789B2
Authority
JP
Japan
Prior art keywords
level
potential
input terminal
output
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60195530A
Other languages
English (en)
Other versions
JPS6256017A (ja
Inventor
康博 真
和彦 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP60195530A priority Critical patent/JPH0831789B2/ja
Priority to US06/900,810 priority patent/US4733105A/en
Priority to DE19863630160 priority patent/DE3630160A1/de
Publication of JPS6256017A publication Critical patent/JPS6256017A/ja
Publication of JPH0831789B2 publication Critical patent/JPH0831789B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Logic Circuits (AREA)
  • Liquid Crystal (AREA)
  • Electronic Switches (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、液晶駆動等に用いられる出力回路に関する
ものである。
（従来の技術） 従来、このような分野の技術としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。
第２図は従来の液晶駆動用出力回路の一構成例を示す
回路図である。
この出力回路はMOSトランジスタで構成された回路で
あり、液晶駆動用電位の入力端子1,3,4,5、電位変換回
路用の入力端子２、信号用の入力端子6,7、及び出力端
子８を有している。入力端子１〜５には、第１電源電位
VDD、第２電源電位VSS、第３電源電位VEE、第４電源電
位V1、第５電源電位V2がそれぞれ印加される。入力端子
6,7には、入力信号S1,S2がそれぞれ入力され、出力端子
８から出力信号S7が出力される。
電圧変換回路10は、入力端子1,2,3,6,7に接続され、そ
の出力端子OU1,OU2から出力信号S3,S4を出力する。出力
信号S3はインバータ17によって反転され、反転信号▲
▼となる。スイッチ11、ＰチャネルMOSトランジスタ
（以下、PMOSという）12、スイッチ13、ＮチャネルMOト
ランジスタ（以下、NMOSという）14、PMOS15、NMOS16
は、入力端子1,3,4,5と出力端子８との間に接続され、
出力信号S3,S4または反転信号▲▼によってオン，
オフ制御される。
電圧変換回路10は、入力端子IN1,IN2、電源入力端子V
I1,VI2,VI3、及び出力端子OU1,OU2を有し、その入力端
子IN1が入力端子６に、入力端子IN2が入力端子７に、電
源入力端子VI1が入力端子１に、電源入力端子VI2が入力
端子２に、電源入力端子VI3が入力端子３に、それぞれ
接続されている。この電圧変換回路10は、第１電源電位
VDDをＨレベル、第２電源電位VSSをＬレベルとした論理
を有する入力信号S1,S2のＬレベルを第３電源電位VEEま
でシフトして、第１電源電位VDDをＨレベル、第３電源
電位VEEをＬレベルとした論理を有する出力信号S3,S4を
出力する。
入力端子４にはスイッチ11が、また入力端子１にはPM
OS12がそれぞれ接続され、さらにそのスイッチ11とPMOS
12との他端は共通接続されている。スイッチ11は、PMOS
11aとNMOS11bとの並列回路で構成されている。PMOS11a
とNMOS11bとは、その動作が相互に補完しあうようにな
っている。入力端子５にはスイッチ13が、また入力端子
３にはNMOS14がそれぞれ接続され、さらにそのスイッチ
13とNMOS14との他端は共通接続されている。スイッチ13
は、PMOS13aとNMOS13bとの並列回路で構成されている。
他端が共通に接続されたスイッチ11及びPMOS12はPMOS15
を介して出力端子８に接続され、同様に他端が共通に接
続されたスイッチ13及びNMOS14はNMOS16を介して前記出
力端子８に接続されている。
ここで、前記各NMOS11b,13b,14,16はそのサブストレ
ートが各ソースに接続され、また各PMOS11a,12,13a,15
はそのサブストレートが入力端子１に接続されている。
PMOS11a及びNMOS13bのゲートは電圧変換回路10の出力端
子OU1に、NMOS11b,14及びPMOS12,13aのゲートはインバ
ータ17を介して前記出力端子OU1に、PMOS15及びNPMOS16
のゲートは電圧変換回路10の出力端子OU2にそれぞれ接
続され、それらの各MOSトランジスタは出力端子OU1,OU2
から出力される出力信号S3,S4、あるいはインバータ17
で反転された信号▲▼によってオン，オフ制御され
る。即ち、PMOS11a,12,13a,15は、そのゲート信号がＬ
レベルのときにオン状態、Ｈレベルのときにオフ状態に
なると共に、NMOS11b,13b,14,16はPMOSとは反対のオ
ン，オフ動作を行う。
なお、第２図中、S5,S6は、PMOS15,NMOS16の各ソース
側に流れる信号である。
次に、第３図の信号波形図を参照しつつ動作を説明す
る。
今、第２図の回路にはVDD＝＋5V、VSS＝0V、VEE＝−1
V、V1＝＋3V、V2＝＋1Vの電源電位が印加され、さらに
電圧変換回路10には振幅がVSS〜VDDレベルの入力信号S
1,S2が入力されるものとする。
（１） 期間T1 VSSレベルの入力信号S1,S2が電圧変換回路10に入力さ
れると、電圧変換回路10では入力信号S1,S2のレベルを
降下させてVEEレベルの出力信号S3,S4を出力する。信号
S3はインバータ17で反転されてVDDレベルの信号▲
▼となる。
信号S3はPMOS11a及びNMOS13bのゲートへ、信号▲
▼はNMOS11b,14及びPMOS12,13aのゲートへ、信号S4はPM
OS15及びNMOS16のゲートへ、それぞれ与えられるため、
これのPMOS,NMOSが次のようにオンまたはオフ状態とな
る。
PMOS11a,15、NMOS11b,14……オン状態 PMOS12,13a,NMOS13b,16……オフ状態 そのため、入力端子４→スイッチ11→PMOS15→出力端
子８、というループで信号S5,S7が流れ、V1レベルの出
力信号S7が出力端子８から出力される。
（２） 期間T2 VDDレベルの入力信号S1とVSSレベルの入力信号S2とが
電圧変換回路10に入力されると、電圧変換回路10は、VD
Dレベルの信号S3とVEEレベルの信号S4とを出力する。信
号S3はインバータ17で反転されてVEEレベルの信号とな
る。すると、 PMOS12,13a,15、NMOS13b ……オン状態 PMOS11a,NMOS11b,14,16 ……オフ状態 となるため、入力端子１→PMOS12→PMOS15→出力端子
８、というループで信号S5,S7が流れ、VDDレベルの出力
信号S7が出力端子８から出力される。
（３） 期間T3 VSSレベルの入力信号S1とVDDレベルの入力信号S2とが
電圧変換回路10に入力されると、電圧変換回路10はVEE
レベルの信号３とVDDレベルの信号S4とを出力する。信
号S3はインバータ17で反転されてVDDレベルの信号▲
▼となる。すると、 PMOS11a、NMOS11b,14,16……オン状態 PMOS12,13a,15、NMOS13b……オフ状態 となるため、入力端子３→NMOS14→NMOS16→出力端子
８、というループで信号S6,S7が流れ、VEEレベルの出力
信号S7が出力端子８から出力される。
（４） 期間T4 VDDレベルの入力信号S1,S2が電圧変換回路10に入力さ
れると、電圧変換回路10はVDDレベルの信号S3,S4を出力
する。信号S3はインバータ17で反転されてVEEレベルの
信号▲▼となる。すると、 PMOS12,13a、NMOS13b,16……オン状態 PMOS11a,15、NMOS11b,14……オフ状態 となるため、入力端子５→スイッチ13→NMOS16→出力端
子８、というループで信号S6,S7が流れ、V2レベルの出
力信号S7が出力８から出力される。
以上の入出力関係をまとめると、第１表のようにな
る。
第１表より明らかなように、VSS,VDDレベルの２ビッ
ト信号S1,S2により、電源電位VDD,VEE,V1,V2の中から１
つ電源電位が選択されそれが出力される。
（発明が解決しようとする問題点） しかしながら、上記構成の出力回路では、次のような
問題点（１），（２），（３）があった。
（１） 問題点１ 電源電位VDD,V1,V2,VEEは、駆動する液晶等によって
決定される。従って、どのような液晶でも駆動できるよ
うな出力回路を提供するためには、電源電位VDD,V1,V2,
VEEにどのような電位が与えられても、出力端子８にそ
の電位を出力しなければならない。ところが、従来の出
力回路では、電源電位VDDとVEE間が小さくなると、出力
端子８に十分な電位を出力できないことがあった。この
理由を以下説明する。
今、電源電位VDD＝5V、VEE＝2.5V、V1＝4.17Vであ
り、信号S3,S4ともにＬレベル（期間T1）であるとする
と、PMOS11aのゲートにはVEE＝2.5Vの電位が与えられ、
そのソースにはV1＝4.17Vの電位が与えられる。そのた
め、PMOS11aのゲート・ソース間電位差は4.17-2.5＝1.5
3Vとなる。
一般的に、PMOSは閾値電圧が0.7Vであり、ゲート・ソ
ース間電位差が1.53Vと0.7Vより少し大きい程度ではソ
ース・ドレイン間に十分な電流が流れない（スイッチの
不完全動作）。よってPMOS11aのドレインには、2.5Vよ
り小さい電位があらわれる。この電位は、PMOS15のソー
ス電位であり、該PMOS15のゲートにも2.5Vの電位が与え
られている。そのため、PMOS15はPMOS11aよりさらにソ
ース・ドレイン間に電流が流れず、結果として出力端子
８には出力すべき電位V1より低い電位の信号が出力され
ることになる。
（２） 問題点２ 電源電位VDDとVEE間の電位差が、例えば14Vのように
大きくなると、ラッチアップ現象が起こるという問題あ
った。以下、このラッチアップ現象について説明する。
第４図は、第２図中のPMOS15及びNMOS16との同一の、
相補的MOSトランジスタ（CMOS）のインバータを示す回
路図である。このインバータは、NMOS18とPMOS19とで構
成されている。NMOS18のソースは電源電位VSSに、ドレ
インは出力端子OUTに、ゲートは入力端子INにそれぞれ
接続されている。PMOS19のソースは電源電位VDDに、ド
レインは出力端子OUTに、ゲートは入力端子INにそれぞ
れ接続されている。
第５図は、第４図のCMOSインバータの断面構造及びそ
の断面構造に係る等価回路を示す図である。PMOS19はN-
基板SUB上に形成され、そのソース19S及びサブストレー
ト19SBが電源電位VDDに接続されている。また、NMOS19
のゲート19Gは入力端子INに、ドレイン19Dは電極ERを介
して出力端子OUTにそれぞれ接続されている。NMOS18
は、N-基板SUBに形成されたP-領域であるＰウエルPWに
形成されている。NMOS18のソース18Sとサブストレート1
8SBは電源電位VSSに共通接続され、さらにゲート19Gが
入力端子INに、ドレイン18Dが電極ERを介して出力端子O
UTに、それぞれ接続されている。
図５のCMOSインバータの構造では、寄生的に２つのNP
NトランジスタQ1,Q2、２つのPNPトランジスタQ3,Q4、４
つの抵抗R1〜R4からなる回路が形成される。この寄生回
路を示した図が第６図である。
さて、第６図の回路において、出力端子OUTの電位がN
MOS19の基板電位であるVSSより閾値電圧（例えば、0.7
V）以上低くなると、NPNトランジスタQ2のベースからエ
ミッタへ電流（例えば、100μＡ）が流れる。
NPNトランジスタQ2の電流増幅率βNを例えば30とする
と、NPNトランジスタQ2のコレクタからエミッタへは、3
mAの電流が流れることになる。この電流は電源電位VDD
から供給されるので、抵抗R1の抵抗値を300Ωとする
と、抵抗R1の両端間には300×３×10-3＝0.9Vの電位差
が発生する。これにより、PNPトランジスタQ4のエミッ
タ・ベース間にも、例えば300μＡの電流が流れる。
PNPトランジスタQ4の電流増幅率βPを例えば10とする
と、該PNPトランジスタQ4のエミッタ・コレクタ間に3mA
の電流が流れる。この電流は抵抗R4を介して電源電位VS
Sへと流れるが、その抵抗R4の抵抗値を例えば300Ωとす
ると、該抵抗R4間では300×３×10-3＝0.9Vの電位差が
発生する。この電位差により、NPNトランジスタQ1のベ
ース・エミッタ間にも電流が流れ、そのコレクタ電流が
電流増幅率に従い大きくなる。
このようにして、電源電位VDD・VSS間に流れる電流が
増加するというラッチアップ現象が起こり、最悪の場合
にはCMOS構造の破壊へとつながるのである。
（３） 問題点３ 前記問題点２では、NMOS18及びPMOS19の直列接続から
なるCMOSインバーアを例にとってラッチアップの問題を
説明している。これは、PMOS19の影響によってラッチア
ップがより強く起きるからである。しかし、ラッチアッ
プは、かならずしもCMOSインバータだけが問題になるの
ではなく、NMOS18あるいはPMOS19だけの場合でも、これ
らの寄生バイポーラトランジスタによって発生する。
例えば、第５図において、PMOS19のソース19S、ドレ
イン19D及びゲート19Gと、寄生的に形成されるPNPトラ
ンジスタQ3,Q4及び抵抗R3とを削除して、N-基板SUBのＰ
ウェルPWに、NMOS18のみが形成されている場合について
考えてみる。
ＰウェルPWにNMOS18を形成すると、寄生的にNPNトラ
ンジスタQ1,Q2、及び抵抗R1,R2,R4が形成される。
今、NMOS18がオン状態にあるとする。ここで、出力端
子OUTの電位が、NMOS18の基板電位であるVSSより閾値電
圧（例えば、0.7V）以上低くなると、NPNトランジスタQ
2のベースからエミッタへ電流（例えば、100μＡ）が流
れる。NPNトランジスタQ2の電流増幅率βNを例えば30と
すると、該NPNトランジスタQ2のコレクタからエミッタ
へは、3mAの電流が流れることになる。
このように、NMOS18がオフ状態にあるにもかかわら
ず、電源電圧VSS→サブストレート18SB→抵抗R4→NPNト
ランジスタQ2→ドレイ18D→出力端子OUTというループ
で、電流が流れてしまうというラッチアップ現象が生じ
てしまう。同様のことが、PMOS19のみの場合についても
いえる。
第１の発明の出力回路では、従来の問題点１である電
源電位VDDとVEE間の電位差が小さくなると負荷を十分に
駆動することができなくなる点を解決することを目的と
する。また、第２の発明の出力回路では、従来の問題点
１を解決したうえ、さらに、問題点2,3である電源電位V
DDとVEE間の電位差が大きくなるとラッチアップ現象を
誘発しやすくなる点を解決することを目的とする。
（問題点を解決するための手段） 上記問題点を解決するために、第１の発明の出力回路
は、第１のレベル（例えば、VDDレベル）及び第２のレ
ベル（例えば、VSSレベル）を論理レベルとして有する
第１の信号を入力し、この第１の信号の論理と実質的に
同一であり、かつ、該第１のレベルと該第２のレベルと
の電位差とは異なる電位差を有する第３のレベル（例え
ば、VDDレベル）及び第４のレベル（例えば、VEEレベ
ル）を論理レベルとして有する第２の信号をその出力端
子に出力する電圧変換回路と、前記第３のレベルの電位
が与えられる第１入力端子、前記第４のレベルの電位が
与えられる第２入力端子、及び前記第３のレベルと前記
第４のレベルの中間レベル（例えば、V1またはV2レベ
ル）の電位が与えられる第３入力端子を少なくとも有す
る入力端子群と、出力端子と、前記入力端子群のそれぞ
れの入力端子と前記出力端子との間にそれぞれ接続さ
れ、その制御入力端子が前記電圧変換回路の出力端子に
接続されるMOSトランジスタを有する前記入力端子に対
応した数の第１スイッチ手段と、前記複数の第１スイッ
チ手段とそれぞれ並列に接続され、その制御入力端子に
前記第１の信号を受け取るMOSトランジスタを有する前
記第１スイッチ手段に対応した数の第２スイッチ手段と
から構成されている。
そして、前記入力端子群の一つと前記出力端子との間
に接続された前記第１及び第２スイッチ手段を選択的に
動作させることにより、前記入力端子群に与えられる電
位のうちの一つの電位を有する出力信号を前記出力端子
から出力するようになっている。
また、第２の発明の出力回路は、第１のレベル（例え
ば、VDDレベル）及び第２のレベル（例えば、VSSレベ
ル）を論理レベルとして有する第１の信号を入力し、こ
の第１の信号の論理と実質的に同一であり、かつ、該第
１のレベルと該第２のレベルとの電位差とは異なる電位
差を有する第３のレベル（例えば、VDDレベル）及び第
４のレベル（例えば、VEEレベル）を論理レベルとして
有する第２の信号をその出力端子に出力する電圧変換回
路と、前記第３のレベルの電位が与えられる第１入力端
子、前記第４のレベルの電位が与えられる第２入力端
子、及び前記第３のレベルと前記第４のレベルの中間レ
ベル（例えば、V1レベルまたはV2レベル）の電位が与え
られる第３入力端子を少なくとも有する入力端子群と、
出力端子と、前記入力端子群のそれぞれの入力端子と前
記出力端子との間にそれぞれ接続され、その制御入力端
子が前記電圧変換回路の出力端子に接続されるMOSトラ
ンジスタを有する前記入力端子に対応した数の第１スイ
ッチ手段と、前記複数の第１スイッチ手段とそれぞれ並
列に接続され、その制御入力端子に前記第１の信号を受
け取るMOSトランジスタを有する前記第１スイッチ手段
に対応した数の第２スイッチ手段とから構成されてい
る。
そして、前記第１及び第２のスイッチ手段のうちのNM
OSの基板電位は前記３及び第４のレベルのうちいずれか
低いほうに固定され、かつ、前記入力端子群の一つと前
記出力端子との間に接続された前記第１及び第２スイッ
チ手段を選択的に動作させることにより、前記入力端子
群に与えられる電位のうちの一つの電位を有する出力信
号を前記出力端子から出力するようになっている。
（作用） 第１の発明によれば、以上のように出力回路を構成し
たので、入力端子に与えられる電位レベルのうち、最大
のものと最小のものとの電位差が大きくなり、第１スイ
ッチ手段の動作が完全でないときは、第２スイッチ手段
が補助的に働き、駆動能力を大きくするよう作用する。
また、第２の発明では、NMOSの基板電位が、出力端子
から出力される電位の低いレベルに固定されているの
で、寄生NPNトランジスタの動作をさせないように作用
する。これにより、ラッチアップ現象を防止する。従っ
て、前記問題点を除去できるのである。
（実施例） 第１の実施例 第１図は本発明の第１の実施例を示す液晶駆動用出力
回路の回路図である。
この出力回路はMOSトランジスタで構成されるもの
で、従来の第２図と異なる点は、第２図中の各スイッチ
11,13、PMOS12,15及びNMOS14,16と並列にPMOSをそれぞ
れ接続して、これらの各PMOSを第１電源電位VDD及び第
２電源電位VSSの論理レベル信号によりオン，オフ制御
すると共に、第２図中の全てのNMOS11b,13b,14,16のサ
ブストレートを第３電源電位VEE印加用の入力端子３に
接続したことである。以下、本実施例における出力回路
の構成を詳説する。
この出力回路は、入力端子21〜27、及び出力端子28を
有している。入力端子（第１入力端子）21には第１電源
電位VDD（第３のレベルの電位）、入力端子22には第２
電源電位VSS、入力端子（第２入力端子）23には第３電
源電位VEE（第４のレベルの電位）、入力端子（第３入
力端子）24には第４電源電位V1（第３のレベルと第４の
レベルの中間のレベルの電位）、及び入力端子（第４入
力端子）25には第５電源電位V2（第３のレベルと第４の
レベルの中間のレベルの電位）が、それぞれ印加され
る。入力端子26,27には、第１のレベル（例えば、VDD）
及び第２のレベル（例えば、VSS）を論理レベルとして
有する第１の信号である入力信号S11,S12がそれぞれ入
力され、出力端子28から出力信号S17が出力される。
入力端子21〜23,26,27には、電圧変換回路30が接続さ
れている。この電圧変換回路30は、入力端子26,27から
第１の信号である入力信号S11,S12を受け取ると共に、
入力端子21,22,23からそれぞれ第１電源電位VDD、第２
電源電位VSS及び第３電源電位VEEが与えられ、第２の信
号である出力信号S13,S14を出力している。電圧変換回
路30は、従来の出力回路と同様に、スイッチ手段のトラ
ンジスタがそのソース／ドレインに与えられた電圧に対
しても確実にオン／オフ動作が行えるようゲート電圧を
適性化するために用いられている。出力信号S13,S14
は、第１の信号の論理と実質的に同一であり、第３のレ
ベル（例えば、VDD）及び第４のレベル（例えば、VEE）
を論理レベルとして有する第２の信号である。入力端子
21,23,24,25は、第１スイッチ手段群、及びその第１ス
イッチ手段群と並列に接続された第２スイッチ手段群を
介して、出力端子28に接続されている。
第１スイッチ手段群は、出力信号S13,S14によってオ
ン，オフ制御されるもので、スイッチ31、PMOS33a、ス
イッチ34、NMOS36、PMOS38、及びNMOS40より構成されて
いる。第２スイッチ手段群は、入力信号S11,S12によっ
てオン，オフ制御されるもので、PMOS32,33b,35,37,39,
41より構成されている。また、入力信号S11,S12及び出
力信号S13をそれぞれ反転信号▲▼，▲
▼，▲▼にするインバータ50,51,52も、設けられ
ている。
電圧変換回路30は、入力端子IN11,IN12、電源入力端
子VI11,VI12,VI13、及び出力端子OU11,OU12を有し、そ
の入力端子IN11が入力端子26に、入力端子IN12が入力端
子27に、電源入力端子VI11が入力端子21に、電源入力端
子VI12が入力端子22に、電源入力端子VI13が入力端子23
にそれぞれ接続され、入力端子IN11,IN12に入力される
入力信号S11,S12のＬレベルを第３電源電位VEEまでシフ
トしてその出力信号S13,S14を出力端子OU11,OU12から出
力する回路である。
スイッチ31は第４電源電位V1を入，切するもので、並
列接続されたPMOS31a及びNMOS31bを備えている。PMOS31
a及びNMOS31bはその各ソースと各ドレインがそれぞれ共
通接続され、その各ソースが入力端子24に接続されてい
る。さらに、PMOS31aはそのゲートが電圧変換回路30の
出力端子OU11に、サブストレートが入力端子21にそれぞ
れ接続されている。NMOS31bはそのゲートがインバータ5
2を介して電圧変換回路30の出力端子OU11に、サブスト
レートが入力端子23にそれぞれ接続されている。
PMOS32は第４電源電位V1を入，切するもので、スイッ
チ31に並列接続されている。PMOS32は、そのソースがNM
OS31bのソースに、ドレインがNMOS31bのドレインに、サ
ブストレートが入力端子21に、ゲートが入力端子26に、
それぞれ接続されている。
スイッチ33は第１電源電位VDDを入，切するもので、
並列接続されたPMOS33a,33bを備えている。PMOS33a,33b
はその各ソースと各ドレインがそれぞれ共通接続され、
その各ソース側が入力端子21に、各ドレイン側がPMOS32
のドレインにそれぞれ接続されている。さらに、PMOS33
aは、そのゲートがインバータ52を介して電圧変換回路3
0の出力端子OU11に、サブストレートが自己のソースに
それぞれ接続されている。PMOS33bは、そのゲートがイ
ンバータ50を介して入力端子26に、サブストレートが自
己のソースにそれぞれ接続されている。
スイッチ34は第５電源電位V2を入，切するもので、並
列接続されたPMOS34a及びNMOS34bを備えている。PMOS34
a及びNMOS34bはその各ソースと各ドレインがそれぞれ共
通接続され、その各ソースが入力端子25に接続されてい
る。さらに、PMOS34aは、そのゲートがインバータ52を
介して電圧変換回路30の出力端子OU11に、サブストレー
トが入力端子21にそれぞれ接続されている。NMOS34b
は、そのゲートが電圧変換回路30の出力端子OU11に、サ
ブストレートが入力端子23にそれぞれ接続されている。
PMOS35は第５電源電位V2を入，切するもので、スイッ
チ34に並列接続されている。PMOS35はそのソースがPMOS
34aのソースに、ドレインがPMOS34aのドレインに、ゲー
トがインバータ50を介して入力端子26に、サブストレー
トが入力端子21にそれぞれ接続されている。
NMOS36及びPMOS37は第３電源電位VEEを入，切するも
ので、その各ソースが共通接続されて入力端子23に接続
され、各ドレインが共通接続されてPMOS35のドレインに
接続されている。さらにNMOS36は、そのゲートがインバ
ータ52を介して電圧変換回路30の出力端子OU11に、サブ
ストレートが入力端子23にそれぞれ接続されている。PM
OS37は、そのゲートが入力端子26に、サブストレートが
入力端子21にそれぞれ接続されている。
PMOS38,39は、スイッチ31,33及びPMOS32のドレインと
出力端子28との間を入，切するもので、互いに並列接続
されている。PMOS38,39は、その各ソースが共通接続さ
れてスイッチ31,33及びPMOS32のドレインに接続され、
その各ドレインが共通接続されて出力端子28に接続さ
れ、その各サブストレートが共通接続されて入力端子21
に接続されている。さらに、PMOS38のゲートは電圧変換
回路30の出力端子OU12に、PMOS39のゲートは入力端子27
にそれぞれ接続されている。
NMOS40及びPMOS41は、スイッチ34,PMOS35,37及びNMOS
36のドレインと出力端子28との間を入，切するもので、
互いに並列接続されている。NMOS40及びPMOS41は、その
各ソースが共通接続されてスイッチ34,PMOS35,37及びNM
OS36のドレインに接続され、その各ドレインが共通接続
されて出力端子28に接続されている。さらに、NMOS40
は、そのゲートが電圧変換回路30の出力端子OU12に、サ
ブストレートが入力端子23にそれぞれ接続されている。
PMOS41は、そのゲートがインバータ51を介して入力端子
27に、サブストレートが入力端子21にそれぞれ接続され
ている。
ここで、第１図中のPMOS31a,32,33a,33b,34a,35,37,3
8,39,41は、そのゲートに対するソースの電圧差が閾値
電圧（例えば、0.7V）以上のとき（ソースに0Vが与えら
れているとき、ゲート電圧が−0.7V以下のとき）にオン
状態となり、ソース・ドレイン間が導通する。NMOS31b,
34b,36,40は、ソースに対するゲートの電圧差が閾値電
圧（例えば0.7V）以上のとき（ソースに0Vが与えられて
いるとき、ゲート電圧が0.7V以上のとき）にオン状態と
なって、ソース・ドレイン間が導通する。
なお、第１図中、▲▼，▲▼，▲
▼は各入力信号S11,S12,S13が各インバータ50,51,52で
それぞれ反転された信号、S15はPMOS38、39のソースに
流れる信号、及びS16はNMOS40及びPMOS41のソースに流
れる信号である。
次に、第７図の信号波形図を参照しつつ各期間T11〜T
14ごとの動作を説明する。
今、第１図の回路には、振幅VSS（＝0V）〜VDD（＝＋
5V）レベルの入力信号S11,S12が入力されるものとす
る。
（ｉ） 期間T11 （ａ） VDD・VEE間電位差が6Vの場合 VDDは＋5Vであるため、VEEは−1Vとなる。一般にVDD,
V1,V2,VEEは電位差を均等にして与えるため、 VDD＝＋5V V1＝VDD−（VDD-VEE）/3＝＋3V V2＝VDD−（VDD-VEE）×2/3＝＋1V VEE＝−1V VSS＝0V となる（以下、これを標準的電源電位という）。
VSSレベルの入力信号S11,S12が入力端子26,27に入力
されると、電圧変換回路30では入力信号S11,S12のＬレ
ベルを降下させてVEEレベルの出力信号S13,S14を出力す
る。各信号S11,S12,S13はインバータ50,51,52でそれぞ
れ反転されてVDDレベルの信号▲▼，▲
▼，▲▼となる。
VSSレベル信号S11は、PMOS32,37のゲートへ、VDDレベ
ルの信号▲▼はPMOS33b,35のゲートへ、VSSレベ
ルの信号S12はPMOS39のゲートへ、VDDレベルの信号▲
▼はPMOS41のゲートへ、VEEレベルの信号S13はPMOS
31a及びNMOS34bのゲートへ、VDDレベルの信号▲
▼はNMOS31b,36及びPMOS33a,34aのゲートへ、VEEレベル
の信号S14はPMOS38及びNMOS40のゲートへ、それぞれ与
えられるため、これらのPMOS,NMOSが次のようにオンま
たはオフ状態となる。
PMOS31a,32,38,39、NMOS31b,36 ……オン状態 PMOS33a,33b,34a,35,37,41、NMOS34b,40 ……オフ状態 すると、スイッチ31及びPMOS32のオン状態により、信
号S15がV1レベルになると共に、NMOS36及びPMOS37のオ
ン状態により、信号S16がVEEレベルになる。ところがPM
OS38,39がオン、NMOS40及びPMOS41がオフ状態となるた
め、出力信号S17がV1レベル（＝3V）となり、この電圧3
Vが出力端子28から出力される。
（ｂ） VDD・VEE間電位差が12.9〜14Vの場合 ここで、VDD＝＋5Vとすると、VEE＝−7.9〜−9Vとな
る。また、V1,v2は V1＝VDD−（VDD-VEE）/3＝＋0.7〜＋0.3V V2＝VDD−（VDD-VEE）×2/3＝−3.6〜−4.33V となる。そのため、各PMOS32,39は、そのゲート電位0V
がソース電位0.7V〜0.3Vに対して−0.7〜−0.3Vとなる
ため、該PMOSの閾値電位VTを−0.7Vであるとすると、オ
フ状態になる。従って、この電位範囲ではPMOS32,39は
液晶駆動に寄与しなくなる。
一方、PMOS31a,38のゲート電位−7.9〜−9Vはソース
電位0.7〜0.3Vに対して−8.6〜−9.3Vであり、またNMOS
31bのゲート電位5Vはソース電位0.7〜0.3Vに対して＋4.
3〜＋4.7Vとなる。そのため、該PMOS及びNMOSの閾値電
位VTを0.7Vとすると、PMOS31a,38及びNMOS31bが全てオ
ン状態となり、これによって液晶駆動のために十分なソ
ース・ドレイン間電流が得られる。
（ｃ） VDD・VEE間電位差が６〜12.9Vの場合 VDD＝＋5Vとすると、VEE＝−１〜−7.9Vとなり、 V1＝VDD−（VDD-VEE）/3＝＋３〜＋0.7V V2＝VDD−（VDD-VEE）×2/3＝＋１〜−3.6V となる。このため、各PMOS32,39のゲート電位がソース
電位に対して−３〜−0.7Vとなり、そのPMOS32,39がオ
ン状態となる。
一方、各PMOS31a,38のゲート電位はソース電位に対し
て−４〜−8.6Vであり、またNMOS31bのゲート電位はソ
ース電位に対して２〜4.3Vとなり、そのPMOS31a,38及び
NMOS31bがオン状態となる。従って、この電位の場合に
はスイッチ31及びPMOS32,38,39が全て液晶駆動に寄与す
る。
（ｄ） VDD・VEE間電位差が2.5〜6Vの場合 VDD＝＋5Vとすると、VEE＝＋2.5〜−1vとなり、 V1＝VDD−（VDD-VEE）/3＝＋4.17〜＋3V V2＝VDD−（VDD-VEE）×2/3＝＋3.34〜＋1V となる。そのため、PMOS31a,38のゲート電位はソース電
位に対して−1.67〜−4Vになり、十分なソース・ドレイ
ン間電流が得られなくなる。またNMOS31bのゲート・ソ
ース間電位は0.83〜2.0Vになるため、同様に十分なソー
ス・ドレイン間電流が得られなくなる。
ところが、PMOS32,39のゲート電位はソース電位に対
して−4.17〜−3Vになるため、主としてこのPMOS32,39
により、液晶駆動するために十分なソース・ドレイン間
電流を取出すことができる。
（ii） 期間T12 （ａ） 第１図の回路に標準的電源電位が印加されると
共に、VDDレベルの入力信号S11が入力端子26に、VSSレ
ベルの入力信号S12が入力端子27にそれぞれ入力される
と、電圧変換回路30ではVDDレベルの出力信号S13とVEE
レベルの出力信号S14とを出力する。各信号S11,S12,S13
はインバータ50,51,52でそれぞれ反転されるため、信号
▲▼はVSSレベル、信号▲▼はVDDレベル、
信号▲▼は、VEEレベルとなる。すると、 PMOS33a,33b,34a,35,38,39、NMOS34b ……オン状態 PMOS31a,32,37,41、NMOS31b,36,40 ……オフ状態 となる。そのため、PMOS33a,33bのオンにより信号S15が
VDDレベル、スイッチ34及びPMOS35のオンにより信号S16
がV2レベルとなるが、PMOS38,39がオン、NMOS40及びPMO
S41がオフのため、出力信号S17がVDDレベル（＝＋5V）
となってそれが出力される。
（ｂ） VDD・VEE間電位差が５〜14Vの場合 VDD＝＋5Vとすると、VEE＝０〜−9Vとなり、V1＝＋3.
33〜＋0.33V、V2＝＋1.67〜−4.33Vとなる。
前記（ａ）の場合、PMOS33bのゲート信号がVSSレベル
になっているため、そのPMOS33bのソース・ゲート間電
位差は常にVDD-VSS＝5Vに固定されている。同様に、PMO
S39のソース・ゲート間電位差も5Vである。そのため、V
DD・VEE間電位差が５〜14Vの範囲では、PMOS33a,38のソ
ース・ゲート間電位に比べてPMOS33b,39のソース・ゲー
ト間電位が5Vと低くなり、ソース・ドレイン間電流が低
下する。しかし、MOSトランジスタの特性から考えてゲ
ート・ソース間電位が4V以上あれば、一般に液晶を駆動
するのに十分な電流を提供できる。即ち、VDD・VEE間電
位差が５〜14Vの範囲では、PMOS33a,33b,38,39が全てオ
ンするため、液晶駆動に十分なソース・ドレイン間電流
が得られる。
この際、PMOS33aはそれを省略しても液晶駆動に何ら
影響がない。
（ｃ） VDD・VEE間電位差が2.5〜5Vの場合 VDD＝＋5Vとすると、VEE＝＋2.5〜0Vとなり、V1＝＋
4.17〜＋3.33V、V2＝＋3.33〜＋1.67Vとなる。
PMOS33bのゲート・ソース間電位がVDD-VSS＝5Vである
ため、そのPMOS33bのソース・ドレイン間電流は低下し
ない。
また、VDD・VEE間電位を2.5Vまで下げたとき、PMOS38
のソース・ドレイン間電流が十分に得られなくなるが、
PMOS39のゲート・ソース間電位が5Vのため、そのPMOS39
のソース・ドレイン間電流が低下せず、それによって液
晶を適切に駆動できる。
（iii） 期間T13 VSSレベルの入力信号S11とVDDレベルの入力信号S12と
は入力端子26,27にそれぞれ入力されると、電圧変換回
路30における一方の出力信号S13がVEEレベル、他方の出
力信号S14がVDDレベルとなる。すると、信号▲
▼，▲はVDDレベル、信号▲▼はVSSレベル
となる。
（ａ） 標準的電源電位が印加される場合 PMOS31a,32、NMOS31b,36,40 ……オン状態 PMOS33a,33b,34a,35,37,41,38,39、NMOS34b ……オフ状
態 となる。そのため、スイッチ31及びPMOS32のオンにより
信号S15がV1レベル、NMOS36のオンにより信号S16がVEE
レベルとなるが、PMOS38,39がオフ、NMOS40がオンのた
め、出力信号S17がVEEレベル（＝−1V）となってそれが
出力される。
（ｂ） VDD・VEE間電位差が4.3〜14Vの場合 VDD＝＋5Vとすると、VEE＝＋0.7〜−9V、V1＝＋3.57
〜＋0.33V、V2＝＋2.13〜−4.33Vとなる。
PMOS37,41のゲート電位はソース電位に対して−0.7〜
＋9Vとなるため、そのPMOS37,41がオフ状態となって液
晶駆動に寄与しないが、NMOS36,40のゲート電位はソー
ス電位に対して4.3〜14Vとなるため、そのNMOS36,40が
オン状態となって液晶駆動に寄与する。
（ｃ） VDD・VEE間電位差が2.5〜4.3Vの場合 VDD＝＋5Vとすると、VEE＝＋2.5〜＋0.7V、V1＝＋4.1
7〜＋3.57V、V2＝＋3.33〜＋2.14Vとなる。
PMOS37,41のゲート電位はソース電位に対して−2.5〜
−0.7Vとなるため、そのPMOS37,41がオン状態となると
共に、NMOS36,40のゲート電位はソース電位に対して2.5
〜4.3Vとなるため、そのNMOS36,40がオン状態になり、
それらが液晶駆動に寄与する。
ゲート・ソース間電位が4Vに達しない場合は、MOSト
ランジスタの特性から単体としては十分なソース・ドレ
イン間電流が得られないが、NMOS36とPMOS37、NMOS40と
PMOS41がそれぞれ並列に接続されているため、液晶を適
切に駆動できるだけのソース・ドレイン間電流が得られ
る。
（iv） 期間T14 VDDレベルの入力信号S11,12が入力端子26,27にそれぞ
れ入力されると、電圧変換回路30の出力信号S13,S14がV
DDレベルとなる。すると、信号▲▼，▲▼
がVSSレベル、信号▲▼がVEEレベルとなる。
（ａ） 標準的電源電位が印加される場合 PMOS33a,33b,34a,35,41、NMOS34b,40 ……オン状態 PMOS31a,32,37,38,39、NMOS31b,36 ……オフ状態 となる。そのため、PMOS33a,33bのオンにより信号S15が
VDDレベル、スイッチ34及びPMOS35のオンにより信号S16
がV2レベルとなるが、PMOS38,39がオフ、NMOS40及びPMO
S41がオンのため、出力信号S17がV2レベル（＝＋1V）と
なってそれが出力される。
（ｂ） VDD・VEE間電位差が6.45〜14Vの場合 VDD＝＋5Vとすると、VEE＝−1.45〜−9V、V1＝2.85〜
＋0.33V、V2＝＋0.7〜−4.33Vとなる。これにより、PMO
S35,41のゲート電位はソース電位に対して−0.7〜＋4.3
Vとなるため、そのPMOS35,41がオフ状態となる。しか
し、PMOS34aは、そのゲート電位がソース電位に対して
−2.15〜−4.67Vとなるためにオン状態になり、さらにN
MOS34b,40はそのゲート電位がソース電位に対して4.3〜
9.33Vとなるためにオン状態になり、液晶駆動に寄与す
る。PMOS34aとNMOS34bは、並列に接続されているため、
液晶駆動に十分なソース・ドレイン間電流が得られる。
（ｃ） VDD・VEE間電位差が2.5〜6.45Vの場合 VDD＝＋5Vとすると、VEE＝＋2.5〜−1.45V、V1＝＋4.
17〜＋2.85V、V2＝＋3.33〜＋0.7Vとなる。このとき、P
MOS34aのゲート電位はソース電位に対して−0.83〜−2.
15Vとなり、またNMOS34b,40のゲート・ソース間電位も
1.67〜4.3Vとなるため、それぞれ十分なソース・ドレイ
ン間電流が得られない。しかし、PMOS35,41のゲート電
位はソース電位に対して−3.33〜−0.7Vとなるため、そ
のPMOS35,41によって液晶駆動のための十分なソース・
ドレイン間電流が得られる。
以上の入出力関係をまとめると、第２表のようにな
る。
第２表より明らかなように、VSS,VDDレベルの２ビッ
ト信号S11,S12により、電源電位VDD,VEE,V1,V2の中から
１つの電源電位が選択されそれが出力される。
本実施例の利点は、次のようになる。
液晶材料と液晶のデュティ比により決定される液晶
駆動電圧（これはVDD・VEE間電位に等しい）が、2.5〜5
V、６〜10V、11〜14Vのいずれかの電圧範囲であって
も、十分なソース・ドレイン間電流が供給されるため、
液晶を的確に駆動できる。
また、VDD・VEE間電位が2.5〜10V程度の低い電位の場
合、スイッチ33中のPMOS33bのゲート・ソース間電位が5
V程度あり、それによって十分なソース・ドレイン間電
流が得られるため、PMOS33aを省略することが可能とな
る。
第１及び第２電源電位VDD,VSSでオン，オフ制御さ
れるPMOS32,33b,35,37,39,41が設けられているため、VD
D・VEE間電位差が例えば、2.5〜4.0Vのように小さくな
っても、主としてそれらのPMOSの働きによって液晶を的
確に駆動できる。
VDD・VEE間電位差が小さい場合には、ラッチアップ現
象は起こらない。従って、VDD・VEE間電位差が小さい場
合には、NMOSのサブストレートが第３電源電位VEEに接
続されていることによるそのNMOSの動作への悪影響が問
題となる。しかしながら、上述したようにPMOSが主とし
て液晶を駆動するため、全てのNMOS31b,34b,36,40のサ
ブストレートが第３電源電位VEEに接続されていても、
特に問題はない。一方、VDD・VEE間電位差が大きい場合
には、上記の（発明が解決しようとする問題点）の問題
点2,3で述べたように、ラッチアップ現象が問題とな
る。しかしながら、全てのNMOSのサブストレートは第３
電源電位VEEに接続されているため、VDD・VEE間電位差
が例えば14V程度と大きくなっても、NMOSのドレイン側
の電位がソース側の電位よりも低くならず、ラッチアッ
プ現象は発生しない。
第２の実施例 第８図は本発明の第２の実施例を示す液晶駆動用出力
回路の回路図である。
この回路は２出力型の出力回路で、第１図の回路に次
のような回路要素を追加されている。
電圧変換回路30に入力端子IN13及び出力端子OU13が設
けられ、その入力端子IN13に入力端子27−１が接続され
ると共に、入力端子27−１の信号を反転するインバータ
51−１が接続されている。PMOS38,39,41及びNMOS40と同
一回路構成のPMOS38−1,39−1,41−１及びNMOS40−１が
設けられ、その両回路がスイッチ31,33及びPMOS32とス
イッチ34、PMOS35,37及びNMOS36との間に並列接続され
て２出力を取出せるようになっている。PMOS38−１及び
NMOS40−１のゲートは電圧変換回路30の出力端子OU13に
接続されると共に、PMOS39−1,41−１のゲートは入力端
子27−１、及びその入力端子27−１に接続されたインバ
ータ51−１を介してそれぞれ接続されている。さらにPM
OS38−１及びNMOS40−１の各ドレインとPMOS39−1,41−
１の各ドレインとは、それぞれ共通接続され、さらに出
力端子28−１に接続されている。
なお、第８図においては、第１図の回路と同様に、全
てのPMOSのサブストレートは第１電源電位VDD側に、全
てのNMOSのサブストレートは第３電源電位VEE側に、そ
れぞれ接続されている。
動作は、前記第２表と同様に、入力端子26,27−１に
されるVDDレベル及びVSSレベルの２ビット入力信号によ
り、電源電位VDD,VEE,V1,V2の中から１つの電源電位が
選択され、それが出力端子28,28−１から出力される。
これにより、第１の実施例とほぼ同様の利点が得られ
る。
なお、本実施例では２出力で、その液晶負荷が２倍に
なるため、構造的に第１の実施例と次の点で相違する。
スイッチ31,33及びPMOS32とスイッチ34、PMOS35,37及
びNMOS36とは、ソース・ドレイン間電流も２倍にする必
要があるので、この回路をIC基板上に形成した場合に
は、MOSチャネル幅が２倍の大きさになり、全体として
第１図の回路の２倍の大きさになる。その理由は次の通
りである。
一般に、MOSトランジスタの最も簡単な直流近似式
は、非飽和領域において次式で示される。
前記から明らかなように、ドレイン電流IDが２倍とな
れば、チャネル幅Ｗも、２倍にする必要がある。
変形例 本発明は図示の実施例に限定されず、種々の変形が可
能である。その変形例としては、例えば次のようなもの
がある。
第１図の回路では、スイッチ31及びPMOS32とNMOS36
及びPMOS37とを対にして、さらにスイッチ33とスイッチ
34及びPMOS35とを対にしてそれぞれオン状態にしている
が、その組合わせを変え、スイッチ31及びPMOS32とスイ
ッチ34及びPMOS35とを対にして、さらにスイッチ33とNM
OS36及びPMOS37とを対にしてそれぞれオン状態にして
も、第１の実施例と同様の作用、効果が得られる。
第８図の回路では２出力を取出す構成であるが、PM
OS38,39,41及びNMOS40等を追加することにより、３出力
以上の構成にすることもできる。
第１図及び第８図の回路におけるPMOS及びNMOSの組
合せを変えたり、あるいはそれらのMOSトランジスタを
他の半導体素子で構成することも可能である。
本発明の出力回路は液晶以外の負荷にも適用可能で
ある。
（発明の効果） 以上詳細に説明したように、第１の発明によれば、複
数の第１スイッチ手段に対し、それぞれ第２スイッチ手
段を並列に接続したので、入力端子に与えられる電位レ
ベルのうち、例えば、最大のものと最小のものとの電位
差が大きくなって第１スイッチ手段の動作が完全ではな
いときは、第２スイッチ手段が補助的に働いて駆動能力
を大きくする。そのため、電源電位間の電位差が小さく
なっても、負荷への駆動能力の低下を抑制できる。
また、第２の発明では、第１の発明の効果に加え、第
１スイッチ手段を構成するNMOSの基板電位を、入力端子
群に与えられる電位のうち、例えば最も低い電位レベル
に固定した場合、寄生NPNトランジスタの動作が抑制さ
れる。そのため、電源電位間の電位差が大きくなって
も、ラッチアップ現象の発生を的確に防止できる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す出力回路の回路
図、第２図は従来の出力回路の回路図、第３図は第２図
の信号波形図、第４図はCMOSインバータの回路図、第５
図は第４図の断面構造及びその等価回路を示す図、第６
図は第５図のCMOSインバータの寄生回路を示す回路図、
第７図は第１図の信号波形図、第８図は本発明の第２の
実施例を示す出力回路の回路図である。 21〜27,27−１……入力端子、28,28−１……出力端子、
30……電圧変換回路、31,33,34……スイッチ、32,35,3
7,38,38−1,41,41−１……PMOS、36,39,39−1,40,40−
１……NMOS、VDD……第１電源電位、VSS……第２電源電
位、VEE……第３電源電位、V1……第４電源電位、V2…
…第５電源装置。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１のレベル及び第２のレベルを論理レベ
    ルとして有する第１の信号を入力し、この第１の信号の
    論理と実質的に同一であり、かつ、該第１のレベルと該
    第２のレベルとの電位差とは異なる電位差を有する第３
    のレベル及び第４のレベルを論理レベルとして有する第
    ２の信号をその出力端子に出力する電圧変換回路と、 前記第３のレベルの電位が与えられる第１入力端子、前
    記第４のレベルの電位が与えられる第２入力端子、及び
    前記第３のレベルと前記第４のレベルの中間レベルの電
    位が与えられる第３入力端子を少なくとも有する入力端
    子群と、 出力端子と、 前記入力端子群のそれぞれの入力端子と前記出力端子と
    の間にそれぞれ接続され、その制御入力端子が前記電圧
    変換回路の出力端子に接続されるMOSトランジスタを有
    する前記入力端子に対応した数の第１スイッチ手段と、 前記複数の第１スイッチ手段とそれぞれ並列に接続さ
    れ、その制御入力端子に前記第１の信号を受け取るMOS
    トランジスタを有する前記第１スイッチ手段に対応した
    数の第２スイッチ手段とから構成され、 前記入力端子群の一つと前記出力端子との間に接続され
    た前記第１及び第２スイッチ手段を選択的に動作させる
    ことにより前記入力端子群に与えられる電位のうちの一
    つの電位を有する出力信号を前記出力端子から出力する
    出力回路。
  2. 【請求項２】第１のレベル及び第２のレベルを論理レベ
    ルとして有する第１の信号を入力し、この第１の信号の
    論理と実質的に同一であり、かつ、該第１のレベルと該
    第２のレベルとの電位差とは異なる電位差を有する第３
    のレベル及び第４のレベルを論理レベルとして有する第
    ２の信号をその出力端子に出力する電圧変換回路と、 前記第３のレベルの電位が与えられる第１入力端子、前
    記第４のレベルの電位が与えられる第２入力端子、及び
    前記第３のレベルと前記第４のレベルの中間レベルの電
    位が与えられる第３入力端子を少なくとも有する入力端
    子群と、 出力端子と、 前記入力端子群のそれぞれの入力端子と前記出力端子と
    の間にそれぞれ接続され、その制御入力端子が前記電圧
    変換回路の出力端子に接続されるMOSトランジスタを有
    する前記入力端子に対応した数の第１スイッチ手段と、 前記複数の第１スイッチ手段とそれぞれ並列に接続さ
    れ、その制御入力端子に前記第１の信号を受け取るMOS
    トランジスタを有する前記第１スイッチ手段に対応した
    数の第２スイッチ手段とから構成され、 前記第１及び第２スイッチ手段のうちのＮチャネルMOS
    トランジスタの基板電位は前記第３及び第４のレベルの
    うちいずれか低いほうに固定され、かつ、前記入力端子
    群の一つと前記出力端子との間に接続された前記第１及
    び第２スイッチ手段を選択的に動作させることにより前
    記入力端子群に与えられる電位のうちの一つの電位を有
    する出力信号を前記出力端子から出力する出力回路。
  3. 【請求項３】前記第１及び第２スイッチ手段のうちのＰ
    チャネルMOSトランジスタの基板電位は前記第３及び第
    ４のレベルのうちいずれか高いほうに固定された特許請
    求の範囲第２項記載の出力回路。
JP60195530A 1985-09-04 1985-09-04 出力回路 Expired - Lifetime JPH0831789B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP60195530A JPH0831789B2 (ja) 1985-09-04 1985-09-04 出力回路
US06/900,810 US4733105A (en) 1985-09-04 1986-08-27 CMOS output circuit
DE19863630160 DE3630160A1 (de) 1985-09-04 1986-09-04 Cmos-ausgangsschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60195530A JPH0831789B2 (ja) 1985-09-04 1985-09-04 出力回路

Publications (2)

Publication Number Publication Date
JPS6256017A JPS6256017A (ja) 1987-03-11
JPH0831789B2 true JPH0831789B2 (ja) 1996-03-27

Family

ID=16342619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60195530A Expired - Lifetime JPH0831789B2 (ja) 1985-09-04 1985-09-04 出力回路

Country Status (3)

Country Link
US (1) US4733105A (ja)
JP (1) JPH0831789B2 (ja)
DE (1) DE3630160A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102696554A (zh) * 2012-05-14 2012-10-03 华南农业大学 一种利用胡萝卜愈伤组织培养水稻干尖线虫的方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605687B2 (ja) * 1986-04-17 1997-04-30 三菱電機株式会社 半導体装置
JPS63125017A (ja) * 1986-11-14 1988-05-28 Mitsubishi Electric Corp ３ステ−ト付相補型ｍｏｓ集積回路
US5272393A (en) * 1987-11-24 1993-12-21 Hitachi, Ltd. Voltage converter of semiconductor device
US5021680A (en) * 1989-07-31 1991-06-04 Advanced Micro Devices, Inc. Voltage supply circuit for programming circuits of programmable logic arrays
JP2843393B2 (ja) * 1989-12-29 1999-01-06 沖電気工業株式会社 多値レベル出力回路
US5019728A (en) * 1990-09-10 1991-05-28 Ncr Corporation High speed CMOS backpanel transceiver
US5436585A (en) * 1994-05-16 1995-07-25 Intel Corporation BiNMOS driver circuit with integrated voltage supply conversion
US5627487A (en) * 1995-06-28 1997-05-06 Micron Technology, Inc. Charge conserving driver circuit for capacitive loads
DE19624474C2 (de) * 1996-06-19 1998-04-23 Sgs Thomson Microelectronics Monolithisch integrierte Mehrfachbetriebsartenschaltung
US6057718A (en) * 1997-02-26 2000-05-02 Micron Technology, Inc. Method and apparatus for a charge conserving driver circuit for capacitive loads
JPH10326489A (ja) * 1997-05-26 1998-12-08 Mitsubishi Electric Corp 半導体集積回路装置
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3138680B2 (ja) * 1998-03-13 2001-02-26 日本電気アイシーマイコンシステム株式会社 出力バッファ制御回路
JP2000066644A (ja) * 1998-08-25 2000-03-03 Sony Corp プラズマアドレス型液晶表示装置の駆動装置
TW461180B (en) * 1998-12-21 2001-10-21 Sony Corp Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
US7019727B2 (en) * 2000-09-18 2006-03-28 Sanyo Electric Co., Ltd. Display device
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
AU2001271166A1 (en) * 2001-07-05 2002-01-08 Telefonaktiebolaget Lm Ericsson (Publ) Detrimental latch-up avoidance
JP4319362B2 (ja) * 2001-07-12 2009-08-26 三菱電機株式会社 逆レベルシフト回路およびパワー用半導体装置
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7176728B2 (en) * 2004-02-10 2007-02-13 Saifun Semiconductors Ltd High voltage low power driver
WO2005094178A2 (en) * 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
CN1838328A (zh) 2005-01-19 2006-09-27 赛芬半导体有限公司 擦除存储器阵列上存储单元的方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7804126B2 (en) * 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) * 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3995177A (en) * 1973-01-02 1976-11-30 Fairchild Camera And Instrument Corporation Electronic watch
CH617298A5 (ja) * 1976-05-07 1980-05-14 Ebauches Sa
US4276565A (en) * 1978-01-18 1981-06-30 British Broadcasting Corporation Method and apparatus for standards conversion of television signals
US4324991A (en) * 1979-12-12 1982-04-13 Casio Computer Co., Ltd. Voltage selector circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102696554A (zh) * 2012-05-14 2012-10-03 华南农业大学 一种利用胡萝卜愈伤组织培养水稻干尖线虫的方法

Also Published As

Publication number Publication date
JPS6256017A (ja) 1987-03-11
DE3630160A1 (de) 1987-03-12
US4733105A (en) 1988-03-22
DE3630160C2 (ja) 1990-02-08

Similar Documents

Publication Publication Date Title
JPH0831789B2 (ja) 出力回路
US7176741B2 (en) Level shift circuit
US6040729A (en) Digital output buffer for multiple voltage system
JP3171175B2 (ja) 差動トライステート発生方法及び差動トライステート回路
JP3204690B2 (ja) マルチモード入力回路
US5296757A (en) Low-noise output driver having separate supply lines and sequenced operation for transient and steady-state portions
JPH07118642B2 (ja) レベル変換回路
KR920004340B1 (ko) 전원절환회로
US5272389A (en) Level shifter circuit
JP3089552B2 (ja) レベルシフター
JPH0252460B2 (ja)
US6900688B2 (en) Switch circuit
US6304105B1 (en) Level shifter circuit
JPH0543212B2 (ja)
JPH0677804A (ja) 出力回路
US8228115B1 (en) Circuit for biasing a well from three voltages
EP0435389B1 (en) Differential input, differential output BICMOS multiplexers and logic gates and an adder utilizing the same
JPS60236322A (ja) Ｍｏｓトランジスタ回路
JPH0431205B2 (ja)
JP3249293B2 (ja) 半導体集積回路
US11750098B2 (en) Voltage conversion circuit having self-adaptive mechanism
JP3071911B2 (ja) Ｃｍｏｓ型入力回路
JPH09116419A (ja) レベルシフタ回路
JP3956531B2 (ja) レベルシフト回路
JPH0737385A (ja) 内部電源用降圧回路

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term