JPS61199666A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61199666A JPS61199666A JP60041695A JP4169585A JPS61199666A JP S61199666 A JPS61199666 A JP S61199666A JP 60041695 A JP60041695 A JP 60041695A JP 4169585 A JP4169585 A JP 4169585A JP S61199666 A JPS61199666 A JP S61199666A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の背景と目的］
本発明は、電界効果トランジスタに係り、特に化合物半
導体によ、る絶縁ゲート電界効果トランジスタに関する
ものである。
導体によ、る絶縁ゲート電界効果トランジスタに関する
ものである。
電界効果トランジスタは、多数キャリア素子であるため
、バイポーラトランジスタに比べて高速性であるなどの
優れた特徴を有している。特に化合物半導体による電界
効果トランジスタは、シリコンにするものより高速であ
るなどのメリットがある。電界効果トランジスタは、オ
ン抵抗を小さくするため、−・般に、特開昭５９−８３
７５号公報に示しであるように、第３図に示ずような縦
形構造のものが用いられてきた。第３図に示したＶ字形
ゲート部の作製は、結晶の異方性を利用し、エツチング
払により行われていた。したがって、チャネル領域は、
（１１１）面にできるので、電子移動度が小さく、チャ
ネル抵抗が増大し、その結果、オン抵抗が大きくなる。
、バイポーラトランジスタに比べて高速性であるなどの
優れた特徴を有している。特に化合物半導体による電界
効果トランジスタは、シリコンにするものより高速であ
るなどのメリットがある。電界効果トランジスタは、オ
ン抵抗を小さくするため、−・般に、特開昭５９−８３
７５号公報に示しであるように、第３図に示ずような縦
形構造のものが用いられてきた。第３図に示したＶ字形
ゲート部の作製は、結晶の異方性を利用し、エツチング
払により行われていた。したがって、チャネル領域は、
（１１１）面にできるので、電子移動度が小さく、チャ
ネル抵抗が増大し、その結果、オン抵抗が大きくなる。
本発明は上記に鑑みてなされたもので、その目的とする
ところは、電子移動度が大きく、Ａ２時のチャネル抵抗
を低減でき、オン抵抗が小さい電界効果トランジスタを
提供することにある。
ところは、電子移動度が大きく、Ａ２時のチャネル抵抗
を低減でき、オン抵抗が小さい電界効果トランジスタを
提供することにある。
１発明の概要」
本発明の特徴は、（００１）面を有する化合物半導体結
晶基板の表面に＜１１０＞へき開方向と４５°の角度を
なす矩形状の凹部を形成し、上記矩形状の凹部の側面を
なす（０１０）または（００１）面をチ１１ネルとして
用いる構成とした点にある。
晶基板の表面に＜１１０＞へき開方向と４５°の角度を
なす矩形状の凹部を形成し、上記矩形状の凹部の側面を
なす（０１０）または（００１）面をチ１１ネルとして
用いる構成とした点にある。
［実施例１
以下、本発明を第１図、第２図に示した実施例を用いて
詳細に説明Ｊる。
詳細に説明Ｊる。
結晶学的に（１００）面をチャネルとするために、化合
物半導体結晶基板ＧａＡＳの（００１）面上の＜１００
＞方向に、第１図（ａ）に示すように、＜１１０＞へき
開方向と４５°の角度をなす矩形状の凹部Ｐを形成する
ようにエツチングを行う。ただし、エツチングはエッチ
ャントを選択して、第１図（ｂ）に示すように、（００
１）表面に対して垂直にエツチングを行う。このとき、
直方体にエツチングされた凹部Ｐの側面は、それぞれ（
０１０）、（００１）面となり、（１００）面と等価な
面となる。ＧａＡＳ系基板に垂直にエツチングするには
、通常の１ａｌＩＩ！−過酸化水素系あるいは臭素−メ
タノール系のエッチャントを用いる反応性イオン・エツ
チング法や反応性イオン・ビームエツチング法を用いる
。
物半導体結晶基板ＧａＡＳの（００１）面上の＜１００
＞方向に、第１図（ａ）に示すように、＜１１０＞へき
開方向と４５°の角度をなす矩形状の凹部Ｐを形成する
ようにエツチングを行う。ただし、エツチングはエッチ
ャントを選択して、第１図（ｂ）に示すように、（００
１）表面に対して垂直にエツチングを行う。このとき、
直方体にエツチングされた凹部Ｐの側面は、それぞれ（
０１０）、（００１）面となり、（１００）面と等価な
面となる。ＧａＡＳ系基板に垂直にエツチングするには
、通常の１ａｌＩＩ！−過酸化水素系あるいは臭素−メ
タノール系のエッチャントを用いる反応性イオン・エツ
チング法や反応性イオン・ビームエツチング法を用いる
。
次に、実際に電界効果トランジスタを作成する方法につ
いて説明する。第２図は本発明の電界効果トランジスタ
の一実施例を示す縦断面図である。
いて説明する。第２図は本発明の電界効果トランジスタ
の一実施例を示す縦断面図である。
まず、（００１）面を有する半絶縁性ＧａＡｓ基板１上
にＰ＋型エピタキシャル１２．ｎ型エピタキシャル膚３
およびＰ型エピタキシャルＨ４を順次成長させる。Ｐ
型エピタキシャルＷ４２のキャリア濃度は２ Ｘ １０
１８ｃｍ−３、ｎ型エピタキシャルＷＪ３のキャリア濃
度は１ ｘ １０１６ｃｍ’ 、 Ｐ型エピタキシャル
層４のキャリア濃度は５×１０１７Ｃ［３である。次に
、フォトレジスト液を厚さ１μｍ塗布し、通常のフォト
・リングラフイー法を用いて基板１上にパターンを作成
する。そして、未硬化のフォトレジスト液を除去後、基
板１に垂直にｎ型エピタキシャル１ｌＩ３の中間までエ
ツチングする。このときのエツチング部の底面は（００
１）面で側面は（１００）面と（０１０）面である。
にＰ＋型エピタキシャル１２．ｎ型エピタキシャル膚３
およびＰ型エピタキシャルＨ４を順次成長させる。Ｐ
型エピタキシャルＷ４２のキャリア濃度は２ Ｘ １０
１８ｃｍ−３、ｎ型エピタキシャルＷＪ３のキャリア濃
度は１ ｘ １０１６ｃｍ’ 、 Ｐ型エピタキシャル
層４のキャリア濃度は５×１０１７Ｃ［３である。次に
、フォトレジスト液を厚さ１μｍ塗布し、通常のフォト
・リングラフイー法を用いて基板１上にパターンを作成
する。そして、未硬化のフォトレジスト液を除去後、基
板１に垂直にｎ型エピタキシャル１ｌＩ３の中間までエ
ツチングする。このときのエツチング部の底面は（００
１）面で側面は（１００）面と（０１０）面である。
次に、ゲート酸化膜５を成長させ、電極をつけるだめの
コンタクト窓６を開孔し、そこにも酸化膜５を成長させ
る。最後に、金、アルミ等の金属電極７を蒸着して、ソ
ース電極およびゲート電極を形成する。
コンタクト窓６を開孔し、そこにも酸化膜５を成長させ
る。最後に、金、アルミ等の金属電極７を蒸着して、ソ
ース電極およびゲート電極を形成する。
８は電池、９は抵抗、１０は可変抵抗を示す。
なお、化合物半導体基板としてＧａＡＳを用いたが、Ｉ
ｎＰを用いてもよい。
ｎＰを用いてもよい。
［発明の効果」
上記した本発明によれば、チャネル部分が（１００）面
と等価な面を用いであるため、電子移動度が大きく、オ
ン時のチャネル抵抗を低減でき、オン抵抗を小さくでき
るという効果がある。
と等価な面を用いであるため、電子移動度が大きく、オ
ン時のチャネル抵抗を低減でき、オン抵抗を小さくでき
るという効果がある。
第１図は、本発明の電界効果トランジスタを製造する場
合の電界矩形状の凹部を形成する工程を示す図、第２図
は本発明の電界効果ｌ・ランジスタの一実施例を示す縦
断面図、第３図は従来の電界効果トランジスタの縦断面
図である。 １・・・半絶縁性化合物半導体基板。 ２・・・Ｐ）エピタキシャル層。 ３・・・「１型工ピタキシヤル層。 ４・・・Ｐ型エピタキシャル層。 ５・・・酸 化 膜。 ６・・・コンタクト窓。 ７・・・金属電極。
合の電界矩形状の凹部を形成する工程を示す図、第２図
は本発明の電界効果ｌ・ランジスタの一実施例を示す縦
断面図、第３図は従来の電界効果トランジスタの縦断面
図である。 １・・・半絶縁性化合物半導体基板。 ２・・・Ｐ）エピタキシャル層。 ３・・・「１型工ピタキシヤル層。 ４・・・Ｐ型エピタキシャル層。 ５・・・酸 化 膜。 ６・・・コンタクト窓。 ７・・・金属電極。
Claims (3)
- （１）（００１）面を有する化合物半導体結晶基板の表
面に、〈１１０〉へき開方向と４５°の角度をなす矩形
状の凹部を形成し、前記矩形状の凹部の側面をなす（０
１０）または（００１）面をチャネルとして用いる構成
としたことを特徴とする電解効果トランジスタ。 - （２）前記化合物半導体結晶基板がＩｎＰである特許請
求の範囲第１項記載の電界効果トランジスタ。 - （３）前記化合物半導体結晶基板がＧａＡｓである特許
請求の範囲第１項記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041695A JPS61199666A (ja) | 1985-03-01 | 1985-03-01 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041695A JPS61199666A (ja) | 1985-03-01 | 1985-03-01 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199666A true JPS61199666A (ja) | 1986-09-04 |
Family
ID=12615560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041695A Pending JPS61199666A (ja) | 1985-03-01 | 1985-03-01 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199666A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714781A (en) * | 1995-04-27 | 1998-02-03 | Nippondenso Co., Ltd. | Semiconductor device having a gate electrode in a grove and a diffused region under the grove |
| US5776812A (en) * | 1994-03-30 | 1998-07-07 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5780324A (en) * | 1994-03-30 | 1998-07-14 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US5925911A (en) * | 1995-04-26 | 1999-07-20 | Nippondenso Co., Ltd. | Semiconductor device in which defects due to LOCOS or heat treatment are suppressed |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598375A (ja) * | 1982-07-05 | 1984-01-17 | Matsushita Electronics Corp | 縦型構造電界効果トランジスタ |
-
1985
- 1985-03-01 JP JP60041695A patent/JPS61199666A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598375A (ja) * | 1982-07-05 | 1984-01-17 | Matsushita Electronics Corp | 縦型構造電界効果トランジスタ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| US5776812A (en) * | 1994-03-30 | 1998-07-07 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5780324A (en) * | 1994-03-30 | 1998-07-14 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US5925911A (en) * | 1995-04-26 | 1999-07-20 | Nippondenso Co., Ltd. | Semiconductor device in which defects due to LOCOS or heat treatment are suppressed |
| US5714781A (en) * | 1995-04-27 | 1998-02-03 | Nippondenso Co., Ltd. | Semiconductor device having a gate electrode in a grove and a diffused region under the grove |
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