JPH08288512A - 電界効果により制御可能の半導体デバイス - Google Patents

電界効果により制御可能の半導体デバイス

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JPH08288512A JP8104739A JP10473996A JPH08288512A JP H08288512 A JPH08288512 A JP H08288512A JP 8104739 A JP8104739 A JP 8104739A JP 10473996 A JP10473996 A JP 10473996A JP H08288512 A JPH08288512 A JP H08288512A
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Abstract

(57)【要約】 【課題】 電界効果により制御可能の半導体デバイスを
別個の抵抗体なしでも並列接続を可能にし、それにより
モジュールの構造を簡単なもにする。 【解決手段】 接触面３とゲート電極１との間に配置さ
れている少なくとも１個の集積されたオーム抵抗体５を
介して接触面３をゲート電極１と接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基体の上に
その表面に対して絶縁されてドープされているポリシリ
コン層が配設され、その第１の部分がゲート電極であり
また第２の部分がゲート導体用の接触面である、電界効
果により制御可能の半導体デバイスに関する。
【０００２】
【従来の技術】上述の形式の電界効果により制御可能の
半導体デバイス、例えばパワーＭＯＳＦＥＴ又はＩＧＢ
Ｔはよく知られている。例えばモジュール内には一般に
多数のこの種の半導体デバイスが互いに並列に接続され
る。制御回路内の寄生導線インダクタンスにより導通制
御の際にこのような配列は一定の投入接続を阻止する振
動を生じる傾向がある。
【０００３】従ってこれまでモジュール内には抵抗体の
チップが組み込まれ、このチップは一方では半導体デバ
イスのゲート端子と他方ではモジュールの外部のゲート
端子とボンディング線により接続されなければならなか
った。この解決法はモジュール内に付加的な面を必要と
しまた付加的な接続導線を必要とする。
【０００４】
【発明が解決しようとする課題】本発明の課題は、上述
の形式の電界効果により制御可能の半導体デバイスを別
個の抵抗体なしでも並列接続に適するように改良するこ
とにある。
【０００５】
【課題を解決するための手段】この課題は本発明によ
り、接触面とゲート電極との間にある少なくとも１個の
オーム抵抗体を介して接触面がゲート電極と電気的に接
続されることにより解決される。
【０００６】
【実施例】本発明を個々の実施例に基づき図１〜図４と
の関連において以下に詳述する。
【０００７】図１には電界効果により制御可能の半導体
デバイスの断片の平面図が示されている。半導体基体の
表面は絶縁層（図示せず）で覆われており、その上に更
にドープされたポリシリコン層が配設されている。この
ポリシリコン層はゲート電極の作用をする第１の部分１
とゲート導線を固定するための接触面を形成する第２の
部分３を有する。ポリシリコン層のゲート電極１は開口
２を備えており、この開口を介してポリシリコン層に対
して絶縁されて接触孔を介して半導体デバイスの個々の
セルのソース帯域が接触化されている。これらの接触孔
はゲート電極１の表面上に配分された規則的なパターン
を形成する。比較的大きなチップの場合ゲートポテンシ
ャルを一層良好に配分するためのゲート接触フィンガを
容れるために、隣接するセル間に接触孔を含まない比較
的広い面７があってもよい。
【０００８】ゲート電極１には接触面３が配置されてい
る空所４がある。接触面３とゲート電極１との間ではド
ープされたポリシリコンが例えばエッチングにより中断
されている。空所４内には接触面３とゲート電極１との
間に集積されたオーム抵抗体を形成するアイランド５が
ある。アイランド５は有利にはドープされた多結晶シリ
コンからなり、接触面３及びゲート電極１と同じドーピ
ングを有している。アイランド５はまたゲート電極１及
び接触面３と同じ厚さであると有利である。アイランド
５は導電路６を介して一方ではゲート電極１と、他方で
は接触面３と接続されている。
【０００９】アイランド５は接触面３及びゲート電極１
のパターン化と同時に形成されてもよい。それらの長さ
及び断面積はゲート前置抵抗Ｒｇの値により定められ
る。
【００１０】図２に基づく実施例では接触面３はゲート
電極１とウェブ８により接続されている。これらのウェ
ブもやはりポリシリコンからなる。それらの長さ及び断
面積もまたゲート前置抵抗Ｒｇの値により定められる。
【００１１】図３に基づく実施例は図１のそれと異な
り、アイランド５は接触面２３の空所２４内に配設され
ている。アイランド５はここでは図１による実施例のよ
うに導電路６により一方では接触面２３と他方ではゲー
ト電極１と接触化される。空所２４は図示されているよ
うに接触面２３の角部にあっても又はその周囲の別の箇
所にあってもよい。アイランド５は空所２４のように正
方形であっても、別の形をしていてもよい。
【００１２】図４に示すように、半導体帯域１１、１３
を有する半導体デバイスの表面は酸化物層１２で覆われ
ている。この酸化物層１２上には接触面３、アイランド
５及びゲート電極１からなるパターン化されたポリシリ
コン層がある。ポリシリコン層の上にはゲート電極１も
接触面３及びアイランド５も被覆する絶縁層１０があ
る。絶縁層１０上の接触面３の上方に金属層１４が配設
されている。ゲート電極１上には図１との関連において
記載されているゲート接触フィンガ１５が載っている。
このゲート接触フィンガ１５も金属層により形成されて
いる。接触面３上の金属層１４は接触孔１９を介してそ
の下にあるポリシリコン層と電気的に接続されている。
同様にしてゲート接触フィンガ１５は接触孔１６を介し
てゲート電極１と接続されている。アイランド５も酸化
物絶縁層１０で覆われているので、分離された導電路６
は接触孔１７を介して抵抗体であるアイランド５のポリ
シリコン層と接続されている。金属層１４はボンディン
グ線１８を介して半導体デバイスの外部の接続端子と接
続されている。
【００１３】アイランド５又はウェブ８（図２参照）は
１実施例によれば厚さ０．５〜１μｍのポリシリコンに
より形成される。それらの幅及び長さは例えば０．５ｍ
ｍであってもよい。ポリシリコンは例えば２０Ω／□の
抵抗体を有するようにドープされていてもよい。
【００１４】図４による断面には簡略化のため１個の抵
抗体のアイランド５のみが示されている。しかし図１な
いし図３に示すように複数の抵抗体を集積することも可
能である。並列に接続された抵抗体の数に相応してゲー
ト前置抵抗Ｒｇの抵抗値は減少する。
【図面の簡単な説明】
【図１】本発明による半導体デバイスの１実施例の平面
図。
【図２】本発明による半導体デバイスの別の実施例の平
面図。
【図３】本発明による半導体デバイスの更に別の実施例
の平面図。
【図４】本発明による半導体デバイスの１実施例の切断
面図。
【符号の説明】
１ ゲート電極 ２ 開口 ３、２３ 接触面 ４、２４ 空所 ５ アイランド（オーム抵抗体） ６ 導電路 ７ 接触孔のない広い面 ８ ウェブ １０ 絶縁層 １１、１３ 半導体帯域 １２ 酸化物層 １４、金属層 １５ ゲート接触フィンガ １６、１７、１９ 接触孔 １８ ボンディング線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルフレート ポルスト ドイツ連邦共和国 81249 ミユンヘン クルト‐フレーリツケ‐シユトラーセ 14

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の上にその表面に対して絶縁
    されてドープされているポリシリコン層が配設され、そ
    の第１の部分がゲート電極でありまた第２の部分がゲー
    ト導体用の接触面である電界効果により制御可能の半導
    体デバイスにおいて、接触面（３）と電極（１）との間
    にある少なくとも１個の集積されたオーム抵抗体（５、
    ８）を介して接触面がゲート電極と電気的に接続されて
    いることを特徴とする電界効果により制御可能の半導体
    デバイス。
  2. 【請求項２】 オーム抵抗体がドープされた多結晶シリ
    コンからなる少なくとも１個のアイランド（５）である
    ことを特徴とする請求項１記載の半導体デバイス。
  3. 【請求項３】 アイランド（５）が少なくとも１個の導
    電路（６）を介して接触面（３）とまた少なくとも１個
    の導電路（６）を介してゲート電極（１）と接続されて
    いることを特徴とする請求項２記載の半導体デバイス。
  4. 【請求項４】 オーム抵抗体が接触面（３）及びゲート
    電極（１）とつながっている少なくとも１個のドープさ
    れた多結晶シリコンからなるウェブ（８）により形成さ
    れていることを特徴とする請求項１記載の半導体デバイ
    ス。
  5. 【請求項５】 接触面（３）が長方形をしており、各々
    の角部又はその近くにアイランド（５）が配設されてい
    ることを特徴とする請求項１記載の半導体デバイス。
  6. 【請求項６】 接触面（２３）の縁部に少なくとも１個
    の空所（２４）が設けられ、アイランド（５）がその空
    所（２４）内に配設されていることを特徴とする請求項
    １ないし５の１つに記載の半導体デバイス。
  7. 【請求項７】 接触面（３）が長方形に形成され、接触
    面の各々の角部に正方形の空所（２４）を有しており、
    各々の空所内にオーム抵抗体として正方形のポリシリコ
    ンからなるアイランド（５）が配設されていることを特
    徴とする請求項６記載の半導体デバイス。
  8. 【請求項８】 接触面（３）、アイランド（５）及びゲ
    ート電極（１）が絶縁層（１０）で覆われており、ゲー
    ト電極（１）の上方及び接触面（３）の上方のこの絶縁
    層（１０）上にそれぞれ金属層（１４、１５）があり、
    それらがゲート電極（３）又は接触面（１）と絶縁層
    （１０）内に設けられた接触孔（１６、１９）を介して
    電気的に接続されており、導電路（６）がアイランド
    （５）、接触面（３）及びゲート電極（１）と接触孔
    （１７）を介して接続されていることを特徴とする請求
    項１又は３記載の半導体デバイス。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013500604A (ja) * 2009-07-28 2013-01-07 クリー インコーポレイテッド 組み込まれた抵抗を有する電極を含む半導体素子および関連手法
JP2019197920A (ja) * 2013-11-28 2019-11-14 ローム株式会社 半導体装置および半導体モジュール

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069398A (en) * 1997-08-01 2000-05-30 Advanced Micro Devices, Inc. Thin film resistor and fabrication method thereof
US6576936B1 (en) 1998-02-27 2003-06-10 Abb (Schweiz) Ag Bipolar transistor with an insulated gate electrode
DE19808154A1 (de) * 1998-02-27 1999-09-02 Asea Brown Boveri Bipolartransistor mit isolierter Gateelektrode
DE19823170A1 (de) * 1998-05-23 1999-11-25 Asea Brown Boveri Bipolartransistor mit isolierter Gateelektrode
JP2994326B2 (ja) * 1998-04-27 1999-12-27 日本電気アイシーマイコンシステム株式会社 半導体装置
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
US7486541B2 (en) * 2003-06-13 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive cell structure for reducing soft error rate
US8155916B2 (en) 2008-07-07 2012-04-10 Infineon Technologies Ag Semiconductor component and method of determining temperature
EP2602828A1 (en) 2011-12-07 2013-06-12 Nxp B.V. Semiconductor device having isolation trenches
DE102017105548A1 (de) 2017-03-15 2018-09-20 Infineon Technologies Dresden Gmbh Halbleitervorrichtung, die eine gatekontaktstruktur enthält
JP7127413B2 (ja) * 2018-08-03 2022-08-30 富士電機株式会社 抵抗素子及びその製造方法
JP7180359B2 (ja) * 2018-12-19 2022-11-30 富士電機株式会社 抵抗素子
US11664436B2 (en) * 2021-03-01 2023-05-30 Wolfspeed, Inc. Semiconductor devices having gate resistors with low variation in resistance values

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60171771A (ja) * 1984-02-17 1985-09-05 Hitachi Ltd 絶縁ゲ−ト半導体装置
JPH0758781B2 (ja) * 1985-10-24 1995-06-21 三菱電機株式会社 電界効果型半導体装置
US4920388A (en) * 1987-02-17 1990-04-24 Siliconix Incorporated Power transistor with integrated gate resistor
US5182225A (en) * 1990-01-10 1993-01-26 Microunity Systems Engineering, Inc. Process for fabricating BICMOS with hypershallow junctions
JPH03238868A (ja) * 1990-02-15 1991-10-24 Nec Corp 縦型電界効果トランジスタ
JPH0555588A (ja) * 1991-08-27 1993-03-05 Sanyo Electric Co Ltd マルチチツプ型ｍｏｓ電界効果トランジスタ
US5436197A (en) * 1993-09-07 1995-07-25 Motorola, Inc. Method of manufacturing a bonding pad structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013500604A (ja) * 2009-07-28 2013-01-07 クリー インコーポレイテッド 組み込まれた抵抗を有する電極を含む半導体素子および関連手法
JP2019197920A (ja) * 2013-11-28 2019-11-14 ローム株式会社 半導体装置および半導体モジュール

Also Published As

Publication number Publication date
EP0736907A1 (de) 1996-10-09
JP3677346B2 (ja) 2005-07-27
US5726474A (en) 1998-03-10
EP0736907B1 (de) 1999-12-22
KR960039426A (ko) 1996-11-25
KR100397079B1 (ko) 2004-03-18
DE19512799C2 (de) 1998-11-12
DE19512799A1 (de) 1996-10-10
DE59603948D1 (de) 2000-01-27

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